KR20000032092A - 마이크로 컨트롤러 및 그 제어방법 - Google Patents

마이크로 컨트롤러 및 그 제어방법 Download PDF

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Abstract

본 발명은 외부로부터의 전원이 반복적인 업/다운으로 불안정한 경우에도 외부회로의 추가 없이 자체적으로 리셋 동작되어 재동작 가능하도록 된 마이크로 컨트롤러 및 그 제어방법을 제공하기 위한 것이다.
이를 위해 본 발명에 따른 마이크로 컨트롤러는, 외부로부터 전원(Vdd)이 인가되는 마이크로 컨트롤러에 있어서, 내부에 설치되면서 외부로부터의 펄스신호에 의해 시스템 리셋신호가 출력되고 이 리셋신호에 의한 리셋동작 후 시스템 리셋 해제신호가 출력되며, 상기 전원(Vdd)의 상태가 검출되고 이를 기초로 시스템 리셋신호가 출력되며 이 리셋신호에 의한 리셋동작 후 시스템 리셋 해제신호가 출력되는 파워다운 제어회로를 포함하여 구성된다.

Description

마이크로 컨트롤러 및 그 제어방법(Micro-controller and control method thereof)
본 발명은 마이크로 컨트롤러에 관한 것으로, 보다 상세하게는 외부로부터 불안정 전원이 공급되더라도 자체적으로 안정된 동작을 수행할 수 있도록 된 마이크로 컨트롤러 및 그 제어방법에 관한 것이다.
일반적으로 마이크로 컨트롤러에는 전력의 절감을 위해 파워 다운모드(power down mode), 정지모드(stop mode) 또는 슬립모드(sleep mode) 등 여러 가지 모드가 사용되고 있다.
가장 일반적인 방법으로는 명령(instruction)으로 파워다운을 실행시키는 방법이 사용되고 있고, 다른 방법으로는 특정 레지스터에 플래그를 두어 이를 체크하면서 파워다운을 실행시키는 방법이 널리 사용되고 있다.
그러나, 상기와 같은 방법은 파워라인의 스윙(swing)시에 문제점을 내포하고 있는 바, 이러한 문제점을 제거하기 위해 별도의 방법, 예를 들면 파워 온 리셋(power-on-reset)이나 타이머 등을 사용하여 제품의 신뢰도를 높이고 있다.
한편, 마이크로 컨트롤러는 다양한 용도와 목적으로 사용되고 있지만, 그중 전원 응용에 사용되는 컨트롤러에 대해서는 전원 채터링(battery chattering) 현상을 어느 정도 보강하였는지에 따라 제품의 신뢰성이 결정된다.
전원 응용에 사용되는 마이크로 컨트롤러에 있어서는 전원의 교환시나 접촉불량 등에 의해 오동작이 발생할 수 있다. 이 경우, 마이크로 컨트롤러에 공급되는 전원, 예를 들면 Vdd가 불안정하게 되어 전원(Vdd)에 업/다운(up/down) 현상이 발생하는데, 이를 전원 채터링 현상이라 한다.
이러한 전원 채터링 현상에 의해 불안정한 전원(Vdd)이 마이크로 코어에 공급되게 되면, 마이크로 컨트롤러가 보장하는 동작전압범위를 벗어나게 되어 마이크로 컨트롤러가 오동작을 하게 된다. 이와 같은 오동작은 마이크로 컨트롤러를 사용하는 회로에서는 치명적인 에러를 유발하게 된다.
일반적으로 오동작이 발생하게 되면, 마이크로 코어를 리셋시키는 방법이 사용되지만, 이러한 리셋방법을 사용하기 위해서는 마이크로 컨트롤러의 소정 리셋단자에 로우레벨신호를 강압적으로 인가해야 한다. 이 경우, 회로의 구현에 있어 많은 제약과 문제점을 유발하기 때문에 제조업체에서는 마이크로 컨트롤러에서 자체적으로 해결할 수 있는 방법을 취하고 있어 이런 문제를 얼마나 효과적으로 해결하느냐가 제품의 경쟁력을 결정하게 된다.
상기와 같은 문제점을 해결하기 위해 마이크로 컨트롤러 제조업체들은 자체 기술을 가지고 해결하는데, 이중 가장 많이 사용하는 방법이 파워 온 리셋(POR; power-on-reset) 회로를 사용하는 방법이다. 더욱이, 파워 온 리셋회로의 특성상 오동작하는 범위가 존재하므로, 이와 같은 방법은 전원 채터링현상에 의한 오동작 확률을 감소시킬 뿐이지 완전한 해결방법은 아니다.
상기한 바와 같이 마이크로 컨트롤러는, 자체적으로 전원 채터링현상을 해결할 수 없기 때문에, 도 1에 도시한 바와 같이 회로적으로 전원 채터링현상을 해결하게 된다.
도 1에 있어서, 도면부호 10은 전원 채터링현상을 해결하기 위한 회로이고, 11은 마이크로 컨트롤러이다. 먼저, 전원 채터링현상에 의해 마이크로 컨트롤러(11)가 비정상적으로 동작하게 되면, 회로(10)에 의해 강압적으로 리셋단자(RST)에 펄스가 인가되어 마이크로 컨트롤러(11)가 리셋됨으로써 마이크로 컨트롤러가 정상 동작되게 된다.
즉, 리셋단자(RST)에는 전압[R2/(R1+R2)*Vdd]이 인가되고, 리셋단자(RST)의 전압비율( )에 맞추어 저항(R1, R2) 값이 결정되게 된다. 전원(Vdd) 다운시에는 폐회로망(②)을 통해 리셋단자에 로우레벨신호가 인가되었다가, 전원(Vdd) 업시에는 리셋단자에 하이레벨신호가 인가됨으로써 리셋동작이 일어나게 된다.
도 1에 도시한 바와 같이, 상기와 같은 방법은 폐회로망(①)과 같은 전류통로가 형성되어 전원의 수명이 단축되는 문제점이 있었다.
또한, 회로적으로 전원 채터링현상을 해결하는 방법은 회로가 부가되어 가격이 상승됨으로써 제품 경쟁력에서 뒤떨어지는 결과를 초래하게 된다.
한편, 전원(Vdd)이 불안정한 경우, 즉 전원(Vdd)이 컨트롤러가 보장하는 이하의 전압으로 떨어지는 경우에는 마이크로 코어가 정상적으로 프로그램을 수행하지 못하고, 비정상적으로 동작하게 되어 마이크로 컨트롤러에 내장된 레지스터나 플래그에 잘못된 내용이 저장되게 된다.
이 경우, 비정상적으로 정지모드에 진입하게 되면, 마이크로 컨트롤러가 보장하는 전압 이하에서 수행된 결과와, 비정상적인 정지모드를 갖고 전원(Vdd)이 정상모드로 복귀할 때에 커다란 문제가 발생한다. 이러한 경우 마이크로 코어에서 제어하는 레지스터 내용들이 비정상적인 상태에 있게 되어 마이크로 컨트롤러가 정상동작을 하지 못하게 된다.
따라서, 마이크로 컨트롤러의 정상동작을 위해서는 마이크로 컨트롤러를 리셋시키는 방법밖에 없지만, 이 방법 또한 극단적인 방법으로 회로개발시 제조업자에게 상당한 부담을 주는 문제점이 있었다.
이에 본 발명은 상기한 사정을 고려하여 이루어진 것으로, 외부로부터의 전원이 반복적인 업/다운으로 불안정한 경우에도 외부회로의 추가 없이 자체적으로 리셋 동작되어 재동작 가능하도록 된 마이크로 컨트롤러 및 그 제어방법을 제공하고자 함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 외부로부터의 전원이 동작전압 이하인 경우에는 동작이 자동으로 정지되어 오동작이 방지될 수 있도록 된 마이크로 컨트롤러 및 그 제어방법을 제공하고자 하는 것이다.
도 1은 종래 전원 채터링(battery chattering) 현상을 개선하기 위한 회로도,
도 2는 본 발명에 따른 마이크로 컨트롤러의 블록도,
도 3은 도 2에 도시된 파워다운 제어장치의 블록도,
도 4는 도 3에 도시된 저전압 검출회로의 블록도,
도 5는 도 4에 도시된 저전압 검출회로의 출력 타이밍을 설명하기 위한 도면,
도 6은 도 4에 도시된 저전압 검출회로의 상세 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
20: 리셋 제어회로 22: 저전압 검출회로
24: 기본 타이머회로 26: 라이징 엣지 검출회로
28: 오버플로우(OVF; overflow) 30: 리셋동기부
31,32,33: 제 1, 제 2 및 제 3 SR플립플롭
35: AND게이트
40,41,42,43: 제 1, 제 2, 제 3 및 제 4 OR 게이트
60: 레지스터 스트링회로 62: 밴드갭 기준회로
63: 비교회로 65: 레지스터(LVDCON)
100: 발진부 200: 파워다운 제어회로
300: 프로그램 메모리 400: 마이크로 코어
500: 데이터 메모리 600: 주변모듈
700: 클록 발생부 900: 마이크로 컨트롤러
상기한 목적을 달성하기 위한 본 발명에 따른 마이크로 컨트롤러는, 외부로부터 전원(Vdd)이 인가되는 마이크로 컨트롤러에 있어서, 내부에 설치되면서 외부로부터의 펄스신호에 의해 시스템 리셋신호가 출력되고 이 리셋신호에 의한 리셋동작 후 시스템 리셋 해제신호가 출력되며, 상기 전원(Vdd)의 상태가 검출되고 이를 기초로 시스템 리셋신호가 출력되며 이 리셋신호에 의한 리셋동작 후 시스템 리셋 해제신호가 출력되는 파워다운 제어회로를 포함하여 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 마이크로 컨트롤러 제어방법은, 외부로부터 전원(Vdd)이 인가되는 마이크로 컨트롤러 제어방법에 있어서, 리셋단자로부터의 로우레벨 펄스신호가 하이레벨 펄스신호로 변환되는 단계와, 상기 펄스신호가 제 1 OR 게이트를 통해 리셋패드신호(RSTPAD)로 변환되는 단계, 상기 리셋패드신호(RSTPAD)가 제 1 SR플립플롭의 S단자로 입력되어 상기 플립플롭의 출력단자로부터 시스템 리셋신호가 출력되는 단계, 상기 리셋신호에 의해 클록발생부로부터 시스템클록이 출력되는 단계 및, 상기 리셋신호 발생후 마이크로 코어가 기본 타이머회로를 동작시키고 리셋동작을 해제시키는 단계로 이루어진 것을 특징으로 한다.
상기와 같이 구성된 본 발명은, 파워다운 제어회로가 마이크로 컨트롤러의 내부에 설치되고, 외부로부터의 동작전원의 변동시에 마이크로 컨트롤러가 자체적으로 리셋 동작되어 재시동될 수 있으며, 또한 외부로부터의 동작전원이 기준전압 이하인 때에는 마이크로 컨트롤러가 자체적으로 동작 정지되어 오동작이 방지되게 된다.
이하, 도면을 참조하여 본 발명에 따른 마이크로 컨트롤러 및 그 제어방법에 대해 상세히 설명한다.
도 2는 본 발명에 따른 파워다운 제어장치를 내장한 마이크로 컨트롤러의 블록도이다.
동 도면에 도시한 바와 같이, 본 발명의 실시예에 따른 마이크로 컨트롤러(900)는, 발진부(100; OSC)와 파워다운 제어회로(200), 프로그램 메모리(300), 마이크로 코어(400), 데이터 메모리(500) 및 주변모듈(600; peripheral module)로 구성된다.
상기 파워다운 제어회로(200)는 마이크로 컨트롤러의 내부에 설치되면서 외부로부터의 펄스신호에 의해 리셋신호를 출력하며, 이 리셋신호를 통해 마이크로 코어(400)와 발진부(100) 및 I/O 포트(600)와 상호 인터페이스를 수행하여 상호 정보를 제공함으로써 마이크로 컨트롤러가 정상 동작하도록 한다.
도 3은 도 2에 도시된 파워다운 제어장치의 블록도이다.
동 도면에 있어서, 파워다운 제어회로(200)는 리셋 제어회로(20)와 저전압 검출회로(22; low voltage detector), 기본 타이머회로(24), 라이징 엣지 검출회로(26; rising-edge detector), 오버플로우(28: OVF, overflow), 리셋동기 발생부(30), 제 1, 제 2 및 제 3 SR플립플롭(31, 32, 33), AND 게이트(35), 제 1, 제 2, 제 3 및 제 4 OR 게이트(40, 41, 42, 43) 및 인버터(45)로 구성된다.
상기 리셋 제어회로(20)는 리셋단자로부터 로우레벨의 펄스신호를 입력받아 하이레벨의 펄스신호를 출력하고, 저전압 검출회로(22)는 동작전압 이하와 같은 불안정한 전원(Vdd)이 검출되면 백업신호(BACKUP)를 출력한다.
그리고, 상기 기본 타이머회로(24)는 시스템 리셋신호에 의해 마이크로 코어(400)가 초기화된 상태에서 상기 마이크로 코어(400)로부터의 시스템 리셋신호에 의해 클리어되어 초기조건인 "00h"가 됨으로써 카운트를 시작한다. 상기 라이징 엣지 검출회로(26)는 저전압 검출회로(22)부터의 백업신호(BACKUP) 라이징 엣지를 검출한다.
또한, 상기 제 1 OR 게이트(31)는 리셋 제어회로(20)로부터의 하이레벨의 펄스신호와 라이징 엣지 검출회로(26)의 출력신호 및 AND 게이트(35)의 펄프신호 (BT_OVF)를 기초로 리셋패드신호(RSTPAD)를 출력한다. 여기서, 상기 AND 게이트 (35)의 입력단자로는 오버플로우(28)로부터의 출력신호(BT_OVF)와 마이크로 코어(400)로부터의 워치-독 이네이블신호(Watch-Dog Enable)가 입력되어 출력단자로부터 상기 출력신호(BT_OVF)를 출력하게 된다. 상기 오버플로우(28)는 기본 타이머회로(24)로부터의 출력비트가 16 비트를 초과한 경우에 상기 출력신호 (BT_OVF)를 출력하게 된다.
그리고, 상기 제 1 SR플립플롭(31)의 S단자에는 제 1 OR 게이트(40)로부터의 리셋 패드신호(RSTPAD)가 입력되고, R단자에는 리셋동기부(30)로부터의 출력신호가 입력됨으로써 출력단자로부터 시스템 리셋신호(RST)가 출력된다.
또한, 상기 제 2 SR플립플롭(32)의 S단자에는 마이크로 코어(400)로부터 시스템 리셋신호, 정지모드 또는 클리어 명령(BT_CLR)이 입력되고, R단자에는 제 2 OR 게이트(41)로부터의 출력신호가 입력됨으로써 출력단자로부터 정지신호(STOP)가 출력된다.
그리고, 제 3 SR플립플롭(33)의 S단자에는 제 2 SR플립플롭(32)으로부터의 정지신호(STOP)가 입력되고, R단자에는 제 3 OR 게이트(42)로부터의 출력신호가 입력됨으로써 출력단자로부터 출력신호(SOSC)가 출력된다. 상기 인버터(45)는 저전압 검출회로(22)로부터의 백업신호(BACKUP)를 반전시켜 반전 백업신호(nBACKUP)를 출력하고, 제 4 OR 게이트(43)로는 인버터(45)로부터의 반전 백업신호(nBACKUP)와 제 3 SR플립플롭(33)으로부터의 출력신호(SOSC)가 입력됨으로써 출력단자로부터 발진 정지신호(STOPOSC)가 출력된다.
한편, 본 발명에 따른 마이크로 컨트롤러에 있어서 정상적인 리셋동작의 동작과정을 살펴보면 다음과 같다.
먼저, 사용자가 마이크로 컨트롤러를 리셋시키기 위해 리셋버튼을 누르는 경우 파워다운 제어회로(200)의 리셋단자로부터 로우레벨의 펄스신호가 입력되면, 리셋 제어회로(20)는 상기 리셋신호(로우레벨)를 하이레벨 펄스신호로 변화시키고, 이 펄스신호가 제 1 OR 게이트(40)로 입력됨으로써 상기 게이트(40)가 리셋패드신호(RSTPAD)를 출력한다. 이 리셋 패드신호(RSTPAD)가 제 1 SR플립플롭(31)과, 제 2 및 제 3 OR 게이트(41, 42)로 인가된다.
이후, 상기 리셋패드신호(RSTPAD)가 제 1 SR플립플롭(31)의 S단자로 입력되어 플립플롭(31)의 출력단자(Q)로부터 하이레벨의 리셋신호(RST)가 출력됨으로써 마이크로 코어(400)가 초기화된다. 이 리셋신호(RST)가 마이크로 코어(400)와, 주변모듈(600; 예를 들면 타이머, 등) 및, I/O 포트(600)로 입력되어 시스템 리셋, 즉 시스템 초기화 기능이 수행된다.
또한, 상기 리셋신호(RST)가 기본 타이머회로(24)의 클리어 입력단자로 입력되어 상기 기본 타이머회로(24)도 초기 조건인 "00h"가 됨으로써 카운트 준비상태가 된다.
한편, 상기 제 3 SR플립플롭(33)의 출력단자(Q)로부터 로우레벨의 출력신호(SOSC)가 출력되고, 이 신호(SOSC)와 인버터(45)로부터의 출력신호(nBACKUP)가 제 4 OR게이트(43)를 통해 로우레벨의 발진정지신호(STOPOSC)로 된다. 이후, 상기 로우레벨의 발진정지신호(STOPOSC)가 발진부(100)로 공급되어 발진부(100)가 발진을 시작하게 된다.
또한, 상기 제 2 SR플립플롭(32)으로부터의 로우레벨의 정지신호(STOP)가 클록발생부(700)의 정지단자(STOP)로 입력되어 상기 클록발생부(700)가 시스템클록을 출력하게 된다.
이후, 마이크로 코어(400)도 초기화된 상태에서 기본 타이머회로(24)에 클록신호를 선택적으로 공급함으로써 상기 기본 타이머회로(24)가 동작하게 된다. 이 기본 타이머회로(24)가 동작하면서, 타이머의 비트<3> 단자가 활성화되어 출력신호(WT_END)가 출력되게 된다. 이 신호(WT-END)가 리셋동기부(30)를 매개로 제 1 SR플립플롭(31)의 R단자에 인가되어 리셋신호(RST)가 비활성화된다.
이와 같이, 기본 타이머회로(24)가 동작되어 상기 출력신호(WT-END)이 활성화되는 시간을 발진 안정화 시간이라 한다. 이 시간은 수정발진기에 있어서는 풀-스윙(full-swing)하는데 필요하여, 이에 필요한 시간이 하드웨어적으로 보상되어야 한다.
이후, 상기 리셋신호(RST)가 로우레벨로 되어 비활성화되면, 마이크로 컨트롤러가 리셋상태에서 해제되어 정상동작되게 된다. 이와 같은 동작을 본 발명에서는 리셋동작이라 한다.
한편, 본 발명에 따른 마이크로 컨트롤러에 있어서 정상동작 중에 전원(Vdd)이 불안정한 경우 파워다운 제어회로가 상기 전원(Vdd)을 감지하여 정지모드로 진입되는 과정을 살펴보면 다음과 같다.
먼저, 마이크로 코어(400)로부터 정지명령이 출력되면, 상기 정지명령이 제 2 SR플립플롭(32)의 S단자로 입력되고, 상기 플립플롭(32)의 출력단자(Q)로부터 하이레벨의 정지신호(STOP)가 출력된다.
이와 동시에, 상기 정지신호(STOP)가 클록발생부(700)에 입력되어 시스템 클록이 비활성화되고, 또한 상기 정지신호(STOP)가 제 3 SR플립플롭(33)의 S단자로 입력됨으로써 상기 플립플롭(33)의 출력단자로부터 출력신호(SOSC)가 출력된다. 이 신호(SOSC)가 제 4 OR 게이트(43)로 입력됨으로써 상기 게이트(43)로부터 발진정지신호(STOPOSC)가 출력되고, 이 발진정지신호(STOPOSC)에 의해 발진부(100)의 발진이 정지된다.
또한, 상기 정지신호(STOP)가 기본 타이머회로(24)로도 인가되어 기본 타이머회로(24)가 클리어된다.
일반적으로 마이크로 컨트롤러에서의 정지모드 해제는 리셋단자로부터의 리셋신호에 의한 해제와, 외부 인터럽트신호에 의한 해제가 있다. 상기 리셋단자로부터의 해제는 리셋동작과 동일하다.
한편, 본 발명에 따른 마이크로 컨트롤러에 있어서 정상동작 중에 전원(Vdd)이 불안정하여 사용자가 외부 인터럽트신호를 발생한 경우를 살펴보면 다음과 같다.
먼저, 사용자가 인터럽트신호를 발생시키기 위해 인터럽트 버튼을 누름으로써 외부 인터럽트신호가 발생하면, 마이크로 코어(400)내에 있는 인터럽트 제어회로가 이를 인식함으로써 하이레벨의 INT신호가 발생하고, 이 INT신호가 제 3 OR 게이트(42)를 통해 제 3 SR플립플롭(33)의 R단자로 입력됨으로써 상기 플립플롭(33)의 출력단자로부터 로우레벨의 신호(SOSC)가 출력된다. 이후, 상기 신호(SOSC)가 제 4 OR 게이트(43)로 입력되어 상기 제 4 OR 게이트(43)가 로우레벨의 발진정지신호(STOPOSC)를 출력한다.
이때, 상기 발진정지신호(STOPOSC)가 발진부(100)의 발진정지신호를 해제하고, 이와 동시에 마이크로 코어(400)가 제어신호(BTCLR)를 기본 타이머회로(24)로 출력함으로써 상기 타이머회로(24)가 동작하게 된다. 상기 기본 타이머회로(24)가 동작되면서 비트<4> 단자가 활성화되어 상기 비트<4> 단자로부터 신호(STOP_END)가 출력된다.
이 신호(STOP_END)가 제 2 OR 게이트(41)를 통해 제 2 SR플립플롭(22)의 R단자로 입력됨으로써 상기 플립플롭(22)의 출력단자로부터 로우레벨의 정지신호가 출력된다. 이와 동시에, 상기 정지신호가 클록발생부(700)로 입력되어 클록발생부(700)가 시스템 클록을 출력함으로써 정지모드가 해제되고 정상동작이 수행되게 된다. 이상과 같이, 정상 리셋/정지동작시에는 상기와 같은 동작이 수행되게 된다.
이후, 전원(Vdd)이 불안정하게 동작할 경우 본 발명의 파워다운 제어회로를 사용한 동작 과정을 설명한다.
한편, 전원(Vdd)이 불안정한 경우, 즉 컨트롤러가 보장하는 전압 이하로 떨어지는 경우 마이크로 코어가 정상적으로 프로그램을 수행하지 못하고, 비정상적으로 동작함으로써 마이크로 컨트롤러에 내장된 레지스터나 플래그에는 잘못된 내용이 저장되게 된다.
따라서, 본 발명에서는 상기와 같은 전원 채터링현상을 해결하기 위해 파워다운 제어회로에 저전압 검출회로를 내장하여 이를 해결하고자 한다.
먼저, 저전압 검출회로의 동작원리를 살펴보고, 전원 채터링현상의 해결 과정을 설명한다.
도 4는 도 3에 도시된 저전압 검출회로의 블록도이다. 도시된 바와 같이, 상기 저전압 검출회로(22)는 레지스터 스트링회로(60)와, 밴드갭(bandgap) 기준회로(62) 및, 비교회로(63)로 구성되어 있다.
상기 레지스터 스트링회로(60)는 전원(Vdd)의 레벨을 인식하고, 밴드갭 기준회로(62)는 전원(Vdd)에 관계없이 일정한 전압을 발생하며, 비교회로(63)는 이들 회로로부터의 출력전압을 비교하게 된다.
또한, 레지스터 스트링회로(60)는 마이크로 컨트롤러의 전원(Vdd)에 따른 검출전압을 변동시키기 위해 하나의 레지스터(65), 즉 LVDCON 레지스터를 갖추고, 이 레지스터에 저장된 값에 따라 전압( VDIV )을 조정함으로써 검출전압을 조정할 수 있다.
도 5는 도 4에 도시된 저전압 검출회로의 출력 타이밍을 설명하기 위한 도면이다. 먼저, 전원(Vdd)이 변화하게 되면 밴드갭 기준회로(62)의 출력전압 ( VBGR )과 레지스터 스트링회로(60)의 출력전압( VDIV )이 일치하는 점을 비교회로(63)가 검출하여 전압 크기를 비교한 후 소정 출력신호를 출력한다. 예를 들면, VDIV > VBGR 이면 출력신호 "1"을 출력하고, VDIV < VBGR 이면 출력신호 "0"을 출력한다. 따라서, 도 5에는 전원(Vdd)의 변화에 따른 최종 출력인 백업신호(BACKUP)의 파형이 나타나 있다.
이후, 상기 저전압 검출회로를 이용하여 불안정한 전원(Vdd)이 마이크로 컨트롤러에 공급되어도 마이크로 컨트롤러가 정상 동작을 하는 방법을 설명한다.
한편, 본 발명에 따른 마이크로 컨트롤러에 있어서 전원(Vdd)이 기준전압 이하로 떨어지는 경우, 마이크로 컨트롤러가 백업모드로 진입되어 시스템 리셋이 수행되는 동작과정을 살펴보면 다음과 같다.
먼저, 상기 전원(Vdd)이 동작전압 이하로 떨어지면, 저전압 검출회로(22)로부터 로우레벨의 백업신호(BACKUP)가 출력된다. 이 백업신호(BACKUP)가 인버터(45)와 제 4 OR 게이트(43)를 통과하게 되면, 이들 소자(43, 45)로부터 하이레벨의 발진정지신호(STOPOSC)가 출력된다. 이 발진정지신호(STOPOSC)에 의해 발진부(100)의 발진이 정지됨으로써 클록발생부(700)로부터 시스템 클록의 출력이 정지된다.
이와 동시에, 상기 백업신호(BAKCUP)가 I/O 포트의 입력단자로 입력되어 이 I/O 포트의 입력통로를 디스에이블시킴으로써 키입력이 컨트롤러로 전달되지 않게 된다.
상기한 바와 같이, 전원(Vdd)이 동작전압 이하로 되면, 백업신호(BACKUP)가 로우레벨로 되어 발진이 정지되게 된다. 한편, 본 발명에서는 외부 입력신호가 마이크로 컨트롤러로 입력되지 않은 상태를 백업모드 상태라 한다. 마이크로 컨트롤러가 백업모드로 진입하게 되면, 동작하지 않는 상태가 되어 동작전압 이하에서 오동작이 발생하지 않게 된다.
한편, 본 발명에 따른 마이크로 컨트롤러에 있어서 전원(Vdd)이 동작전압 이하에서 정상 동작전압으로 올라가는 경우 마이크로 컨트롤러의 시스템 리셋동작이 해제되는 동작과정을 살펴보면 다음과 같다.
먼저, 전원(Vdd)이 기준전압 이하에서 기준전압으로 상승하면, 저전압 검출회로(22)의 출력인 백업신호(BACKUP)가 로우레벨에서 하이레벨로 변하게 된다. 이 백업신호가 라이징 엣지 검출회로(26)로 입력되고, 이 검출회로(26)로부터의 출력이 제 1 OR 게이트(40)로 입력됨으로써 이 게이트(40)로부터 하이레벨의 리셋패드신호(RSTPAD)가 출력된다. 이러한 상황은 리셋동작에서 설명한 리셋동작과 동일하여 리셋동작후 마이크로 컨트롤러가 정상동작을 수행하게 된다.
상기한 바와 같이, 저전압 검출회로(22)는 불안정한 전원(Vdd)이 마이크로 컨트롤러로 공급되어도 동작전압 이하에서는 백업모드로 되어 마이크로 컨트롤러의 오동작을 방지하고, 정상 동작전압에서는 리셋동작 후 동작모드로 되어 마이크로 컨트롤러가 정상동작을 수행하게 한다.
도 6은 도 4에 도시된 저전압 검출회로의 상세회로도이다. 먼저, 밴드갭 기준회로(62)는 다음과 같이 구성되어 있다. 전원(Vdd)에는 캐패시터(Cn)의 일단이 접속되어 있다. 상기 캐패시터(Cn)의 타단에는 제 3 NMOS 트랜지스터(N3)의 드레인과 제 1, 제 2, 제 3, 제 4 및 제 5 PMOS 트랜지스터(P1, P2, P3, P4, P5)의 게이트가 접속되어 있다. 상기 제 3 NMOS 트랜지스터(N3)의 소오스는 접지되고, 게이트는 직렬 연결된 제 1 및 제 2 인버터(70, 71)간에 접속되어 있다.
상기 제 1, 제 2, 제 3, 제 4 및 제 5 PMOS 트랜지스터(P1, P2, P3, P4, P5)의 소오스에는 제 3 PMOS 트랜지스터(P3)의 소오스와 제 6 PMOS 트랜지스터(P6)의 드레인이 접속되어 있다. 상기 제 1 PMOS 트랜지스터(P1)의 드레인에는 상기 제 3 PMOS 트랜지스터(P3)의 게이트와 제 1 NMOS 트랜지스터(N1)의 드레인이 접속되고, 이 NMOS 트랜지스터(N1)의 소오스는 저항(R1)을 매개로 접지되어 있다.
또한, 상기 제 2 PMOS 트랜지스터(P2)의 드레인에는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 게이트와 제 2 NMOS 트랜지스터(N2)의 드레인이 접속되어 있고, 이 제 2 NMOS 트랜지스터(N2)의 소오스는 접지되어 있다. 상기 제 3 PMOS 트랜지스터(P3)의 드레인은 저항(R2)과 바이폴라 MOS 트랜지스터(Q1)를 매개로 접지되어 있다.
그리고, 상기 제 4 PMOS 트랜지스터(PRT4)의 드레인에는 제 1 인버터(70)의 입력단과 제 4 NMOS 트랜지스터(N4)의 드레인 및 캐패시터(Cn)의 일단이 접속되어 있다. 상기 제 4 NMOS 트랜지스터(N4)의 소오스는 접지되어 있고, 게이트에는 전원(Vdd)이 공급되어 있다. 상기 캐패시터(Cn)의 타단은 접지되어 있다. 상기 제 5 PMOS 트랜지스터(P5)의 드레인은 접속되어 있다.
또한, 상기 제 6 PMOS 트랜지스터(P6)의 게이트에는 정지신호(STOP)가 공급되고, 소오스에는 전원(Vdd)이 공급되게 된다.
한편, 비교회로(63)는 일반적인 비교회로로서, 스위치 기능을 수행하는 PMOS 트랜지스터(P10)와, PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 회로(P11, P12, N10, N11, N12)로 이루어지고, 그에 대한 구체적인 설명은 생략한다.
다음에, 레지스터 스트링회로(60)의 구성은 다음과 같다. 일련의 직렬 연결 저항소자(R10, R11, R12, R13, R14, R15)와, 스위치 기능을 수행하면서 소오스가 전원(Vdd)에 접속되고 게이트가 외부 정지신호(STOP) 입력단자에 접속되며 드레인이 상기 저항(R10)의 일단에 접속된 PMOS 트랜지스터로 구성되어 있다. 그리고, 외부로부터의 정지신호(STOP)가 상기 PMOS 트랜지스터(P20)의 게이트로 입력됨으로써 상기 트랜지스터(P20)가 온/오프되게 된다.
도 6에 도시한 바와 같이, 마이크로 컨트롤러에서의 전력소모를 최소로 하기 위해 정지모드시 정지신호가 레지스터 스트링회로(60)의 PMOS 트랜지스터와, 밴드갭 기준회로(62)의 제 6 PMOS 트랜지스터(P6) 및, 비교기(63)의 PMOS 트랜지스터의 게이트로 입력되어 저전압 검출회로(22)의 전류통로가 디스에이블되게 된다. 여기서, 상기 PMOS 트랜지스터는 스위치 기능을 수행하게 된다.
한편, 저전압 검출회로(22)의 특성으로서는 안정적인 전압( VBGR ) 을 유지시키는 것이 중요한 바, 이를 위해 본 발명에서는 도 6에 도시한 바와 같이 밴드갭 기준회로를 사용하여 공정상의 변경과 온도에 대한 보상을 하였다. 이에 대한 동작은 다음과 같다.
먼저, 전원(Vdd)이 인가되면, 캐패시터(Cp)에는 상기 전원(Vdd)이 충전되어 밴드갭 회로(62)의 PMOS 트랜지스터(P1, P2, P3, P4, P5)들의 게이트에는 상기 캐패시터(Cp)의 전압이 인가된다. 또한, 제 4 NMOS 트랜지스터(N4)와 캐패시터(Cn)에 의해 A노드가 접지(GND), 즉 로우레벨로 되게 된다. 전원(Vdd)과 A노드 전압의 차에 의해 제 1 인버터(70)가 트립(trip)되면, 제 3 NMOS 트랜지스터(N3)에 의해 PMOS 트랜지스터(P)의 게이트전압이 로우레벨로 된다.
또한, 밴드갭 회로(62)가 안정적으로 동작될 때까지는 제 2 인버터(71)의 출력이 백업신호(BACKUP)를 로우레벨로 유지하게 된다. 이때, 밴드갭 회로(62)의 PMOS 트랜지스터들에 전류가 흐르면서 밴드갭 회로(62)의 전류 미러회로(current mirror circuit)가 정상 동작하게 된다. 그리고, A노드는 제 4 PMOS 트랜지스터(P4)의 전류에 의해 하이레벨로 되게 된다.
이와 같이, 밴드갭 회로(62)의 셋업, 즉 START-UP 시간이 경과되면, 제 1 PMOS 트랜지스터(P1)와 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)로 구성된 전류 미러회로가 동작되어 제 1 PMOS 트랜지스터(P1)에 흐르는 전류에 의해 노드(STARTUP)의 레벨이 변하게 된다. 이와 동시에, 상기 노드(STARTUP)의 전압이 제 3 PMOS 트랜지스터(P3)의 게이트에 인가되어 PMOS 트랜지스터(P3)가 구동됨으로써 전압( VBGR )이 상기 트랜지스터(P3)의 드레인을 통해 출력된다.
상기 밴드갭 회로(62)의 특성은 제 1 PMOS 트랜지스터(P1)와 제 2 PMOS 트랜지스터(P2) 및 제 3 PMOS 트랜지스터(P3)의 구성비율과, 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2)의 구성비율에 의해 결정된다. 또한, 출력단에 바이폴라 MOS 트랜지스터를 구성하고, 이 트랜지스터의 턴온 전압인 0.7V 만큼 보상함으로써 전압( VBGR )의 변동폭을 줄일 수 있다. 그리고, 저전압 검출회로에 있어서 전류량을 감소시키기 위해 전류미러단에 저항(R1)과, 출력단에 저항(R2)을 구성하고 있다.
한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라 본원의 요지와 범주를 벗어나지 않는 범위내에서 여러 가지로 변형 및 수정하여 실시할 수 있는 것이다.
상기한 본 발명에 따른 마이크로 컨트롤러는, 외부로부터 공급되는 전원의 전압변동 문제를 해결하는데 필요한 외부회로의 필요 없이 내부에서 자체적으로 외부 전원의 변동에 대처할 수 있어 사용자가 회로를 설계하는 경우에 상당한 편리함을 제공하게 된다.
또한, 외부회로를 추가할 필요가 없어 제품의 가격이 절감됨과 더불어 제품 경쟁력을 갖게 되고, 또 마이크로 컨트롤러 내부에서 동작하게 되어 적은 전류소모에 의해 에너지 절감 효과도 발생하게 된다.
그리고, 외부로부터의 전원이 동작전압 이하인 경우에는 마이크로 컨트롤러의 동작이 자동으로 정지됨으로써 마이크로 컨트롤러의 오동작, 즉 비정상적으로 동작시에 발생하는 레지스터나 플래그에 잘못된 내용이 저장되는 문제점을 방지할 수 있어 안정된 마이크로 컨트롤러의 동작을 수행할 수 있다.

Claims (34)

  1. 외부로부터 전원(Vdd)이 인가되는 마이크로 컨트롤러에 있어서,
    내부에 설치되면서 외부로부터의 펄스신호에 의해 시스템 리셋신호가 출력되고 이 리셋신호에 의한 리셋동작 후 시스템 리셋 해제신호가 출력되며, 상기 전원(Vdd)의 상태가 검출되고 이를 기초로 시스템 리셋신호가 출력되며 이 리셋신호에 의한 리셋동작 후 시스템 리셋 해제신호가 출력되는 파워다운 제어회로를 포함하여 구성된 것을 특징으로 하는 마이크로 컨트롤러.
  2. 제 1 항에 있어서,
    상기 파워다운 제어회로는, 리셋단자로부터 로우레벨의 펄스신호가 입력되어 하이레벨의 펄스신호가 출력되는 리셋 제어회로와,
    불안정한 전원(Vdd)이 입력되면 백업신호가 출력되는 저전압 검출회로,
    마이크로 코어로부터의 제어신호에 의해 클리어되어 카운트가 시작되는 기본 타이머회로,
    상기 저전압 검출기로부터의 백업신호 라이징 엣지가 검출되는 라이징 엣지 검출회로,
    상기 리셋 제어회로로부터의 펄스신호와 상기 라이징 엣지 검출회로로부터의 출력신호 및 AND 게이트로부터의 출력신호(BT_OVF)를 기초로 리셋 패드신호(RSTPAD)가 출력되는 제 1 OR 게이트,
    이 제 1 OR 게이트로부터의 리셋패드신호(RSTPAD)와 리셋동기부로부터의 출력신호에 의해 시스템 리셋신호(RST)가 출력되는 제 1 SR플립플롭,
    상기 마이크로 코어로부터의 정지명령과 제 2 OR 게이트로부터의 출력신호에 의해 정지신호가 출력되는 제 2 SR플립플롭,
    이 제 2 SR플립플롭으로부터의 정지신호(STOP)와 제 3 OR 게이트로부터의 출력신호에 의해 출력신호(SOSC)가 출력되는 제 3 SR플립플롭,
    상기 저전압 검출회로로부터의 백업신호(BACKUP)가 반전되어 반전 백업신호(nBACKUP)가 출력되는 인버터 및,
    이 인버터로부터의 반전 백업신호(nBACKUP)와 상기 제 3 SR플립플롭으로부터의 출력신호(SOSC)에 의해 발진정지신호(STOPOSC)가 출력되는 제 4 OR 게이트를 포함하여 구성된 것을 특징으로 하는 마이크로 컨트롤러.
  3. 제 1 또는 제 2 항에 있어서,
    상기 시스템 리셋신호가 상기 마이크로 코어와 주변모듈로 각각 입력됨으로써 시스템이 초기화되는 것을 특징으로 하는 마이크로 컨트롤러.
  4. 제 2 항에 있어서,
    상기 발진정지신호(STOPOSC)가 발진부로 입력되어 발진부의 발진이 정지되고, 정지신호가 클록발생부로 입력되어 클록발생부의 시스템클록이 출력되는 것을 특징으로 하는 마이크로 컨트롤러.
  5. 제 2 항에 있어서,
    상기 기본 타이머회로가 카운트 동작을 하면서 비트<3> 단자를 활성화시킴으로써 이 비트<3> 단자로부터 소정 시간동안 출력신호(WT_END)가 출력되는 것을 특징으로 하는 마이크로 컨트롤러.
  6. 제 5 항에 있어서,
    상기 출력신호(WT_END)가 출력되는 동안 발진이 안정화되는 것을 특징으로 하는 마이크로 컨트롤러.
  7. 제 5 항에 있어서,
    상기 출력신호(WT_END)가 리셋동기부를 통해 제 1 SR플립플롭의 R단자로 입력됨으로써 상기 제 1 SR플립플롭의 출력단자로부터 시스템 리셋신호가 출력되는 것을 특징으로 하는 마이크로 컨트롤러.
  8. 제 7 항에 있어서,
    상기 시스템 리셋신호가 리셋 상태를 해제시키는 것을 특징으로 하는 마이크로 컨트롤러.
  9. 제 2 항에 있어서,
    상기 마이크로 코어로부터의 정지명령이 상기 제 2 SR플립플롭의 S단자로 입력됨으로써 상기 플립플롭의 출력단자로부터 정지신호가 출력되는 것을 특징으로 하는 마이크로 컨트롤러.
  10. 제 9 항에 있어서,
    상기 정지신호가 상기 클록발생부로 입력됨으로써 상기 클록발생부가 시스템 클록을 출력하는 것을 특징으로 하는 마이크로 컨트롤러.
  11. 제 2 항 또는 제 9 항에 있어서,
    상기 정지신호가 상기 제 3 SR플립플롭의 S단자로 입력됨으로써 상기 제 3 SR플립플롭의 출력단자로부터 출력신호(SOSC)가 출력되는 것을 특징으로 하는 마이크로 컨트롤러.
  12. 제 11 항에 있어서,
    상기 출력신호(SOSC)가 상기 제 4 OR 게이트로 입력됨으로써 상기 게이트가 발진정지신호(STOPOSC)를 출력하는 것을 특징으로 하는 마이크로 컨트롤러.
  13. 제 12 항에 있어서,
    상기 발진정지신호(STOPOSC)가 발진부로 입력되어 상기 발진부의 발진이 정지되는 것을 특징으로 하는 마이크로 컨트롤러.
  14. 제 9 항에 있어서,
    상기 정지신호가 상기 마이크로 코어로 입력되면, 이 마이크로 코어가 제어신호(BTCLR)를 상기 기본 타이머회로로 출력함으로써 상기 기본 타이머가 동작하는 것을 특징으로 하는 마이크로 컨트롤러.
  15. 제 14 항에 있어서,
    상기 기본 타이머회로가 비트<4> 단자를 활성화시킴으로써 이 비트<4> 단자로부터 출력신호(STOP_END)가 출력되는 것을 특징으로 하는 마이크로 컨트롤러.
  16. 제 15 항에 있어서,
    상기 출력신호(STOP_END)는 제 2 OR 게이트를 통해 제 2 SR플립플롭의 R단자로 입력됨으로써 상기 제 2 SR플립플롭의 출력단자로부터 정지신호가 출력되는 것을 특징으로 하는 마이크로 컨트롤러.
  17. 제 16 항에 있어서,
    상기 정지신호가 클록발생부로 입력되어 상기 클록발생부의 정지모드가 해제되는 것을 특징으로 하는 마이크로 컨트롤러.
  18. 제 2 항에 있어서,
    상기 저전압 검출회로는, 외부로부터의 전원(Vdd) 레벨이 검출되는 레지스터 스트링회로와,
    상기 전원(Vdd)의 레벨 변동에 관계없이 일정 전압이 출력되는 밴드갭 기준회로 및,
    상기 레지스터 스트링회로로부터의 출력전압(VDIV)과 상기 밴드갭 기준회로로부터의 출력전압(VBGR)이 비교되는 비교회로로 구성된 것을 특징으로 하는 마이크로 컨트롤러.
  19. 제 18 항에 있어서,
    상기 레지스터 스트링회로는 마이크로 컨트롤러의 동작 전원(Vdd)에 따라 검출전압을 변동시키기 위한 레지스터를 더 구비한 것을 특징으로 하는 마이크로 컨트롤러.
  20. 제 18 항에 있어서,
    상기 비교회로는 상기 출력전압(VDIV)과 상기 출력전압(VBGR)이 일치되면, 출력신호가 출력되는 것을 특징으로 하는 마이크로 컨트롤러.
  21. 제 20 항에 있어서,
    상기 비교회로는 출력전압(VDIV)이 출력전압(VBGR) 보다 큰 경우 "1"을 출력하고, 작은 경우 "0"을 출력하는 것을 특징으로 하는 마이크로 컨트롤러.
  22. 제 18 에 있어서,
    상기 레지스터 스트링회로는 직렬 연결 저항소자와, 이 저항소자에 연결된 스위치용 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 마이크로 컨트롤러.
  23. 제 18 항에 있어서,
    상기 밴드갭 기준회로는 일단이 전원(Vdd)에 접속된 캐패시터(Cp)와,
    각 게이트가 상기 캐패시터(Cp)의 타단에 접속된 제 1, 제 2, 제 3, 제 4 및 제 5 PMOS 트랜지스터,
    드레인이 상기 제 1, 제 2, 제 3, 제 4 및 제 5 PMOS 트랜지스터의 소오스에 드레인이 접속되고, 소오스가 전원(Vdd)에 접속되며, 게이트에는 정지신호가 입력되는 제 6 PMOS 트랜지스터,
    드레인이 상기 제 1 NMOS 트랜지스터의 드레인에 접속되고, 소오스가 저항을 매개로 접지되며, 게이트가 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 제 1 NMOS 트랜지스터,
    드레인과 게이트가 상기 제 2 PMOS 트랜지스터의 드레인에 접속되고, 소오스가 접지된 제 2 NMOS 트랜지스터,
    드레인이 상기 캐패시터(Cn)의 타단에 접속되고, 소오스가 접지되며, 게이트가 직렬 연결된 제 1 및 제 2 인버터간에 접속된 제 3 NMOS 트랜지스터,
    드레인이 상기 제 4 PMOS 트랜지스터의 드레인에 접속되고, 소오스가 접지되며, 게이트가 전원(Vdd)에 접속된 제 4 NMOS 트랜지스터 및,
    이 제 4 NMOS 트랜지스터와 병렬로 접속된 캐패시터(Cn)로 구성된 것을 특징으로 하는 마이크로 컨트롤러.
  24. 제 23 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터, 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터가 전류미러회로를 구성하는 것을 특징으로 하는 마이크로 컨트롤러.
  25. 제 23 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터 및 제 3 PMOS 트랜지스터의 구성 비율과, 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터의 구성 비율에 의해 밴드갭 회로특성이 결정되는 것을 특징으로 하는 마이크로 컨트롤러.
  26. 제 24 항에 있어서,
    상기 전류미러회로는 동작전류를 감소시키기 위해 저항소자(R1, R2)를 더 구비한 것을 특징으로 하는 마이크로 컨트롤러.
  27. 외부로부터 전원(Vdd)이 인가되는 마이크로 컨트롤러 제어방법에 있어서,
    리셋단자로부터의 로우레벨 펄스신호가 하이레벨 펄스신호로 변환되는 단계와,
    상기 펄스신호가 제 1 OR 게이트를 통해 리셋패드신호(RSTPAD)로 변환되는 단계,
    상기 리셋패드신호(RSTPAD)가 제 1 SR플립플롭의 S단자로 입력되어 상기 플립플롭의 출력단자로부터 시스템 리셋신호가 출력되는 단계,
    상기 리셋신호에 의해 클록발생부로부터 시스템클록이 출력되는 단계 및,
    상기 리셋신호 발생후 마이크로 코어가 기본 타이머회로를 동작시키고 리셋동작을 해제시키는 단계로 이루어진 것을 특징으로 하는 마이크로 컨트롤러 제어방법.
  28. 제 27 항에 있어서,
    상기 시스템클록 출력단계는, 상기 리셋신호에 의해 마이크로 코어와 주변모듈이 초기화되고, 제 4 OR 게이트로부터 발진정지신호(STOPOSC)가 출력되는 단계와,
    상기 발진정지신호(STOPOSC)에 의해 발진부가 발진되는 단계 및,
    제 2 SR플립플롭의 출력단자로부터의 정지신호에 의해 상기 클록발생부로부터 시스템클록이 출력되는 단계로 이루어진 것을 특징으로 하는 마이크로 컨트롤러 제어방법.
  29. 제 27 항에 있어서,
    상기 리셋동작 해제단계는, 상기 리셋신호에 의해 마이크로 코어가 초기화되는 단계와,
    상기 마이크로 코어에 의해 기본 타이머회로가 클리어되고, 이 기본 타이머회로가 비트<3> 단자를 활성화시킴으로써 출력신호(WT_END)를 출력시키는 단계,
    리셋동기부를 통해 상기 출력신호(WT_END)를 제 1 SR플립플롭의 R단자로 입력시킴으로써 플립플롭의 출력단자로부터 리셋신호를 출력시키는 단계 및,
    상기 리셋신호에 의해 리셋상태가 해제되어 정상동작이 수행되는 단계로 이루어진 것을 특징으로 하는 마이크로 컨트롤러에서의 파워다운 제어방법.
  30. 외부로부터 공급되는 전원(Vdd)이 불안정한 경우 이 전원(Vdd)이 자체적으로 검출되어 마이크로 코어로부터 정지명령이 출력됨으로써 정지모드로 진입되는 마이크로 컨트롤러 제어방법에 있어서,
    상기 정지명령이 제 2 SR플립플롭의 S단자로 입력됨으로써 상기 플립플롭의 출력단자로부터 정지신호가 출력되는 단계와,
    상기 정지신호에 의해 발진부의 발진이 정지되는 단계 및,
    상기 정지신호에 의해 클록발생부의 시스템클록이 비활성화되고, 기본 타이머회로가 클리어되어 정지모드로 진입된 후 시스템 리셋동작이 수행되는 단계로 이루어진 것을 특징으로 하는 마이크로 컨트롤러 제어방법.
  31. 제 30 항에 있어서,
    상기 발진정지단계는, 상기 정지신호가 제 3 SR플립플롭의 S단자로 입력됨으로써 상기 플립플롭의 출력단자로부터 출력신호(SOSC)가 출력되는 단계와,
    상기 출력신호(SOSC)에 의해 발진정지신호(STOPOSC)가 활성화되는 단계 및,
    상기 발진정지신호(STOPOSC)에 의해 발진부의 발진이 정지되는 단계로 이루어진 것을 특징으로 하는 마이크로 컨트롤러 제어방법.
  32. 외부로부터 불안정한 전원(Vdd)이 공급되는 경우 사용자로부터의 인터럽트신호에 의해 정지모드로 진입되는 마이크로 컨트롤러 제어방법에 있어서,
    상기 인터럽트신호에 의해 마이크로 코어의 인터럽트 제어회로로부터 인터럽트신호(INT)가 출력되는 단계와,
    상기 인터럽트신호(INT)가 제 3 OR 게이트를 통해 제 3 SR플립플롭의 R단자로 입력됨으로써 상기 플립플롭의 출력단자로부터 출력신호(SOSC)가 출력되는 단계,
    상기 출력신호(SOSC)가 제 4 OR 게이트를 통해 출력되고, 이 제 4 OR 게이트로부터의 발진정지신호(STOPOSC)가 발진부의 발진정지상태를 해제시키는 단계,
    마이크로 코어가 기본 타이머회로를 동작시킴으로써 타이머회로의 비트<4> 단자가 활성화되어 출력신호(STOP_END)가 출력되고, 이 출력신호(STOP_END)가 제 2 OR 게이트를 통해 제 2 SR플립플롭의 R단자로 입력되는 단계 및,
    상기 제 2 SR플립플롭의 출력단자로부터 정지신호가 출력되고, 이 정지신호에 의해 클록발생부의 정지모드가 해제되는 단계로 이루어진 것을 특징으로 하는 마이크로 컨트롤러 제어방법.
  33. 외부로부터 기준전압 이하의 전원(Vdd)이 검출되는 경우 백업모드로 진입되어 시스템 리셋이 수행되는 마이크로 컨트롤러 제어방법에 있어서,
    저전압 검출회로로부터 백업신호가 출력되는 단계와,
    상기 백업신호에 의해 발진정지신호(STOPOSC)가 출력되어 발진부의 발진이 정지되고, I/O 포트의 입력통로가 디스에이블됨과 더불어 상기 백업신호가 시스템을 리셋시키는 단계로 이루어진 것을 특징으로 하는 마이크로 컨트롤러 제어방법.
  34. 외부로부터 인가되는 전원(Vdd)이 기준전압 이하로부터 기준전압으로 상승하는 경우 시스템 리셋동작이 해제되는 마이크로 컨트롤러 제어방법에 있어서,
    저전압 검출회로가 로우레벨의 백업신호를 하이레벨의 백업신호로 변화시키는 단계와,
    상기 백업신호의 라이징 엣지가 검출되어 제 1 OR 게이트로부터 리셋패드신호(RSTPAD)가 출력됨으로써 리셋동작이 해제되어 정상동작이 수행되는 단계로 이루어진 것을 특징으로 하는 마이크로 컨트롤러 제어방법.
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* Cited by examiner, † Cited by third party
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