KR100965198B1 - 웨이크-업 리셋 회로 - Google Patents

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하토노 다마와스키타
레이튼 더블유. 이거
스캇 리안 엘리슨
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

웨이크-업 리셋 회로(wake-up reset curcuit)는 웨이크-업 이벤트(wake-up event)로 발생시키기 위한 웨이크-업 리셋 회로에 리셋 신호를 발생하도록 제공된다. 웨이크-업 리셋 회로는 준안정적이고 알려지지 않는 로직 상태를 일으키는 시퀀스 회로 구성요소 예를 들어, 휘발성 메모리, 플립 플롭 및/또는 래치 회로에서 절전 상태가 발생할지라도 웨이크-업(wake-up)을 위해 상기 디지털 회로를 알려진 리셋 상태에 놓게 된다. 상기 웨이크-업 리셋 회로는 리셋 신호가 발생되지 않을 경우 대기 전류를 실질적으로 이끌어내지 않는다.
웨이크-업, 리셋

Description

웨이크-업 리셋 회로{wake-up reset circuit}
본 발명은 디지털 전자 회로에 관한 것으로, 보다 상세하기는 집적 회로("칩") 리셋을 웨이크-업 이벤트(wake-up event)로 발생시키기 위한 웨이크-업 리셋 회로에 관한 것이다.
전자 회로는 전자 디바이스에 대한 파워 온 리셋(power on reset:이하, POR이라 함)을 발생하도록 요구되는 전압 문턱값(threshold)을 감지하기 위한 전자 디바이스의 전원의 전압을 감시하도록 사용되어 왔다. 동일 또는 다른 회로는 절전(brown out) 또는 파워 다운 상태를 감지하기 위해 사용되어 왔다. 전형적인 POR 및 절전 감시 회로는 동작을 위하여 항상 대기 전류(quiescent current)를 요구한다. 전자 디바이스를 동작시키는 배터리에 있어, 이러한 대기 전류는 특히 연장된 기간의 시간동안 운영되도록 기대되는 장치에 있어 배터리 수명을 줄이는 중요한 요소이다. POR 및/또는 절전 회로의 고유한 다른 문제는 디지털 로직 회로가 예기치않은 준안정(meta-stable) 상태 및 전기적으로 노이즈 환경에서의 적응되도록 임계 전압(critical votage) 이하에 있을 경우에서의 적합한 동작이다. 이러한 문제에 대한 몇몇 성과는 타임 딜레이 및 광범위한 필터링 회로를 사용하는 것으로 달성되어 왔다.
그러므로, 연속적인 대기 전류를 요구하지 않는 리셋 회로에 대한 기술이 요구되나, 아직까지는 저전압(low voltage) 또는 노이즈 상태로부터 회복했을 때 아직 디지털 디바이스를 리셋할 수 있다. 상기 디지털 디바이스는 예를 들어, 디지털 프로세서, 마이크로컨트롤러, 주문형 반도체(application specific inergrate circuit:이하 ASIC이라 한다), 프로그래머블 로직 어레이(programmalbe logic array:이하 PLA라 한다), 디지털 신호 프로세서(digital signal processor:이하 DSP라 한다) 등이다.
본 발명은 현재 기술의 다른 부족 및 결핍뿐만 아니라 상기와 같은 문제점들을 극복하는 것으로, 디지털 디바이스가 슬립 모드(sleep mode)로 결합되는 동안 실질적으로 대기 전류가 나타나지 않도록 하는 웨이크-업 리셋 회로를 제공함에 그 목적이 있다. 그러므로, 본 발명은 제한된 에너지 저장 전원(limted energy storage power source) 예를 들어, 배터리, 캐패시터, 인덕터, 태양 전지(solar cell), 연료 전지(fuel cell) 등등 동작 시스템의 유용한 동작 시간을 손상하지 않은 최소 전력을 발생한다. 게다가, 본 발명은 전원(power source:PS)이 디지털 디바이스에서 준안정 상태(meta-stable conditions)를 일으키는 저전압(low voltage)일지라도 본 발명의 의도된 목적을 달성하기 위해 동작한다. 상기 PS는 방전 배터리 및/또는 사용자에 의해 재장착된 배터리이고, 캐패시터 또는 방전된 인덕터, 그늘 상태에서의 태양 전지(solar cell) 등의 에너지 저장 디바이스이다. 게다가, 본 발명은 전기적인 노이즈 환경에서 신뢰성있는 기능을 또한 수행한다.
본 발명의 웨이크-업 리셋(wake-up reset:이하 WUR라 한다) 회로는 디지털 프로세서와 같은 디지털 디바이스의 웨이크-업 이벤트(wake-up event)로 리셋 신호를 발생한다. 상기 디지털 디바이스는 예를 들어 마이크로컨트롤러, 마이크로프로세서, ASIC, PLA, DSP 등등이다. 그러므로, 상기 회로는 절전 또는 전력 손실(power loss) 상태가 발생될지라도 웨이크-업(wake-up)을 위해 상기 디지털 디바이스를 알려진 리셋 상태에 놓게 된다. 이것은 절전 상태가 상기 디지털 디바이스의 시퀀스 회로 구성 요소 예를 들어, 디지털 디바이스의 플립 플롭 또는 래치의 몇몇 잠재적인 오류를 발생하기 때문에 특히 유리하다. 상기 디지털 디바이스와 WUR 회로는 바람직하게는 집적 회로 다이(integrated circuit die)로 제작되고, 집적 회로 다이(integrated circuit die)는 집적 회로 패키지에 동봉(enclose)될지도 모른다.
상기 WUR 회로는 제어신호에 의해 전원을 공급받고, 디지털 프로세서는 슬립 모드 상태 또는 "슬립(SLEEP)"으로 제어하기 위해 보통 사용된다. 상기 슬립(SLEEP) 제어신호가 활성화될 경우, WUR 회로는 턴오프되고, 슬립 모드상태에서 대기 전류가 실질적으로 없도록 한다. 상기 디지털 프로세서가 웨이크 업(wake-up)될 경우 전력이 상기 WUR 회로에 인가되고, 상기 WUR 회로는 상기 디지털 프로세서로 리셋 신호를 발생한다. 약간의 지연후 리셋 신호는 비활성화되고, 상기 WUR 회로는 다음 웨이크-업 이벤트(wake-up event)가 발생될 때까지 (어떤 시간 동안 리셋 신호를 발생을) 스스로 턴오프한다.
WUR이 활성화되었을 때 전력공급전압이 상기 디지털 회로의 최소 동작 문턱값 이하라면, WUR 회로는 공급전압이 최소 동작 문턱값, VWUR 이상이 될 때까지 리셋 출력의 발생을 계속한다. 이때, 리셋 신호는 약간의 추가 지연 시간동안 계속 나타나고, 그 후 리셋신호는 나타나지 않으며, 상기 WUR 회로는 스스로 턴오프되고, 대기 전류를 실질적으로 이끌어내지 않는다.
사용자는 상기 디지털 디바이스의 비휘발성 메모리의 비트를 이용하여 WUR 회로를 (선택적으로) 인에이블(enable) 또는 디스에이블(disable) 할 수 있다. 구체적으로, 비휘발성 비트는 상기 디지털 디바이스의 구성 워드(configuration word)에서 퓨즈(fuse)를 이용하여 실행된다. 상기 인에이블 신호를 제어하기 위한 다른 수단은 플래쉬 기술(flash technology)와, 전기적으로 이레이저블 프로그래머블 리드 온리 메모리(erasable programmable read only memory:EEPROM)이고, 상기 디지털 디바이스에 구성되는 집적 회로 패키지의 외부 핀을 이용하며, 사용자는 사기 외부 핀을 보드 레벨에서 그라운드 또는 파워 공급 전압으로 접속할 수 있다. 다른 제어 기계류까지도 상기의 예와 같이 동일한 기능을 실행하는 것이 가능하다.
웨이크-업 상태에 더하여, 상기 WUR 회로는 전용 WUR 입력에서의 신호 전이에 의해 활성화된다. 신뢰할 수 있는 WUR 동작을 위해 이러한 WUR 입력을 위한 회로는 시퀀스 회로 구성 요소 즉, 플립 플롭, 래치 등등은 상기 WUR 회로를 인에이블하도록 신호를 패스하는 것이 가능하도록 설계된다.
본 발명의 특징과 이점은 명세의 목적을 위해 주어진 상세한 예와 수반된 도면과 함께 다음 상세한 설명으로부터 분명하게 될 것이다.
* 도면의 간단한 설명 *
본 명세와 이점에 대한 좀더 완전한 이해는 다음 수반된 도면과 함께 다음 설명으로부터 획득되어진다.
도1은 본 발명의 상세한 실시예의 개략적인 로직 블록도이고,
도2는 전원가 디스에이블되고, 그 후 인에이블되며, 장치가 즉시 웨이크 업되는 경우의 상세한 실시예의 동작을 설명하기 위한 웨이크-업 리셋 타이밍도이며,
도3은 전원가 디스에이블되고 전원가 인에이블된 것과 같이 상기 디지털 디바이스가 슬립 모드로 유지된 후의 상세한 실시예의 동작을 설명하기 위한 웨이크-업 리셋 타이밍도이고,
도4는 상기 디지털 디바이스 메인 파워 온 리셋이 재장착되지 않고 장치가 준안정(metastable) 상태동안 웨이크업되는 절전 상태 동안 상세한 실시예의 동작을 설명하기 위한 웨이크-업 리셋 타이밍도이며,
도5는 도1의 웨이크 업 리셋 회로의 좀더 상세한 예의 개략적인 회로도이다.
본 발명은 여러가지 변경 및 기존의 방식과는 전혀 다른 형태가 있을 수 있으므로, 상세하고 전형적인 실시예는 도면의 예에 의해 나타나고, 상세하게 설명된다. 그러나, 그것은 상세한 실시예의 설명이 발표된 특별 형태로 발명을 제한하는 것을 의도하지는 않는다는 것으로 이해되어야 한다. 그러나 반대로, 목적은 첨부된 청구항에 의해 한정되는 것과 같이 목적의 의도와 범위에 포함되는 모든 변경, 균등물, 및 기존의 방식과는 전혀 다른 것을 커버한다.
본 발명은 디지털 디바이스(예를 들어, 디지털 프로세서, 마이크로컨트롤러, 마이크로프로세서, ASIC, PLA, DSP 등등)로부터 웨이크-업 신호를 받을 때마다 슬립과 웨이크-업 동작 모드를 갖는 상기 디지털 디바이스의 WUR을 실행한다.
이하, 도면을 참조하여, 본 발명의 상세한 실시예의 상세는 개략적으로 설명된다. 도면에서 동일 구성요소는 동일 부호로 표현되고, 유사 구성요소는 다른 소문자 첨자를 갖는 동일 부호로 표현된다.
도1을 참조하면, 본 발명의 상세한 실시예의 상세에 대한 개략적인 블록도로 설명된다. 참조부호 100으로 표현된 WUR 모듈은 WUR 회로(102), 메인 파워 온 리셋(power on reset:POR)(104)과 오어 게이트(108)로 구성한다. 선택적으로, 인버터(110)는 상기 디지털 디바이스의 슬립 및 동작 상태를 가리키는 로직 레벨인 SLEEP 입력(118)을 /SLEEP 출력(120)으로 인버트한다.
상기 WUR 모듈(100)은 상기 오어 게이트(108)의 출력(116)으로부터 리셋을 상기 디지털 디바이스의 웨이크-업 이벤트로 발생한다. 그러므로, 상기 WUR 모듈(100)은 비록 절전 상태가 또한 발생할지라도, 상기 디지털 디바이스를 웨이크-업 이벤트의 발생으로 알려진 리셋 상태로 배치한다. 이것은 절전 상태가 상기 디지털 디바이스를 구성하는 시퀀스 회로 구성요소 예를 들어, 플립-플롭 또는 래치에 몇몇 오류를 잠재적으로 발생하기 때문에 특히 유리하다.
상기 WUR 모듈(100)은 상기 디지털 디바이스가 슬립 모드 또는 동작 모드로 동작 하는지를 일반적으로 제어하는 컨트롤 신호(즉, SLEEP)(118)에 의해 활성화된다. 상기 슬립 모드일 경우, 상기 컨트롤 신호(118)는 로직 하이(logic high)이고, 상기 인버터(110)의 출력은 로직 로우(logic low, 신호 120)이다. 상기 로직 하이 제어 신호(120)가 없을 경우, 상기 웨이크-업 리셋(wake-up reset:WUR) 회로(102)는 턴오프되고 슬립 모드 상태일 경우 대기 전류를 실질적으로 이끌어내지 않는다. 상기 디지털 디바이스가 웨이크 업될 경우, 전력은 상기 웨이크-업 리셋(wake-up reset:WUR) 회로(102)에 인가되고, 상기 WUR 회로(102)는 상기 오어 게이트(108)가 상기 디지털 디바이스로 리셋 신호(116)를 발생하도록 WUR 신호(122)를 발생한다. 약간의 지연후 리셋 신호(116)는 비활성화되고, 상기 WUR 회로(102)는 다음 웨이크-업 이벤트가 발생될 때까지 스스로 턴오프된다. 상기 WUR 신호(122)는 상기 WUR 회로(102)의 활성화 상태 비트 지시로 또한 사용된다.
상기 디지털 디바이스 전력 공급 전압이 상기 WUR 모듈(100)이 활성화되는 최소 동작 문턱값 이하라면 상기 WUR 모듈(100)은 상기 공급 전압이 정상적인 동작 문턱값 예를 들어, VWUR 이상이 될 때까지 계속해서 리셋 출력(116)을 발생한다. 이때, 상기 리셋 신호(116)는 약간의 추가적으로 요구되는 지연 시간동안 계속 나타나고, 그후 리셋 신호(116)은 계속 나타나지 않으며, 상기 WUR 모듈(100)은 스스로 턴오프된다.
사용자는 (선택적으로) 상기 디지털 디바이스의 비휘발성 메모리의 비트를 이용하여 상기 WUR 모듈(110)을 인에이블할 수 있다. 예를 들어, 비휘발성 비트는 구성 워드(configuration word)에서 퓨즈(fuse)를 사용하여 실행된다. 즉, 비휘발성 비트는 상기 디지털 시스템 보드 레벨에서 접지 또는 전원 전압에 접속된 입력- 출력(I/O) 핀을 이용하는 플래쉬 메모리 기술을 사용하여 실행된다. 다른 제어 메커니즘까지도 상기의 예와 같이 동일한 기능을 실행하는 것이 가능하고, 본 명세서의 이점을 갖으며, 디지털 회로 기술의 일반적인 기술을 갖는 것이 당업자에게 분명하다.
웨이크-업 상태에 추가하여, 상기 WUR 모듈 100은 신호 전이 예를 들면, 전용 웨이크-업 온 체인지(wake-up on change:이하 WOC라 한다) 입력 114에 의해 활성화될 수 있다. 확실한 WUR 동작을 위하여, 상기 WOC 핀 114의 회로는 시퀀스 회로 예를 들어 플립 플롭 또는 래치가 상기 WUR 회로 102를 인에이블시키기 위한 신호 경로를 디스에이블할 수 있도록 설계된다. 또다른 상세 실시예에서, 웨이크-업과 재시작 대신에, 퓨즈 선택은 상기 WUR 특성만을 가능하게 한다. 입력(118)에서 상기 SLEEP 신호는 상기 WUR 회로(102)를 초기화하는데 사용된다.
도2를 참조하면, 전원 예를 들어, 배터리가 디스에이블되고 예를 들어, 연결되지 않고 그 후 인에이블되며, 예를 들어 재연결되는 경우의 상세한 실시예의 동작을 설명하기 위한 웨이크-업 리셋 타이밍도를 묘사한다. 상기 디지털 디바이스는 슬립 모드이고, 예를 들어 소모된 배터리(old battery)가 상기 디지털 디바이스로부터 제거된다. 일단 새로운 배터리(new battery)가 설치되면, 상기 WUR 신호 입력(122)을 "Reset" 시간 동안 로직 하이로 발생시키도록 상기 SLEEP 신호(118)는 로직 로우이고 /SLEEP(120)는 로직 하이이다. 상기 "Reset" 시간 동안 리셋 신호 출력(116)은 상기 디지털 디바이스로 리셋을 전송하는 로직 하이를 발생한다. 준안정(Meta-stable) 상태는 시퀀스 회로 구성요소 예를 들어 플립 플롭 또는 래치가 결합되지 않았으므로 상기 WUR 모듈(100)에 영향을 주지 않는다.
도3을 참조하면, 도3은 전원이 디스에이블되고 전원이 인에이블된 것과 같이 상기 디지털 디바이스가 슬립 모드로 유지된 후의 상세한 실시예의 동작을 설명하기 위한 웨이크-업 리셋 타이밍도를 설명한다. 상기 디지털 디바이스는 슬립 모드 상태이고, 전원은 디스에이블 상태이고, 예를 들어, 소모된 배터리(old battery)는 상기 디지털 디바이스로부터 제거된다. 새로운 배터리(new battery)가 설치된 후 SLEEP 신호(118)는 정규 웨이크-업 이벤트에 기인한 로직 로우이다. 로직 하이 제어 신호(120)는 로직 하이이고, 상기 WUR 신호(122)는 "Reset" 시간 동안 로직 하이로 발생시킨다. 상기 "Reset" 시간 동안 리셋 신호 출력(116)은 상기 디지털 디바이스로 리셋을 전송하는 로직 하이를 발생한다. 준안정(Meta-stable) 상태는 게다가 시퀀스 회로 구성요소 예를 들어 플립 플롭 또는 매치 회로가 결합되지 않았으므로 상기 WUR 모듈(100)에 영향을 주지 않는다.
도4를 참조하면, 상기 디지털 디바이스 메인 파워 온 리셋이 재장착되지 않은 절전 상태 동안 상세한 실시예의 동작을 설명하기 위한 웨이크-업 리셋 타이밍도를 설명한다. 도3의 예에서, 인터럽트 인에이블 비트는 오류가 발생될 가능성이 있다. 이 경우, 디바이스 입력-출력 제어기(Input-output controller:이하 IOC라 한다, 미도시)는 상기 디지털 디바이스를 웨이크-업 할 수 없다. 이 문제의 해결책은 상기 IOC로부터 신호를 결정하기 위한 로직을 사용하는 것이다. 그리고, 이 신호는 어떤 시퀀스 회로 구성 요소 즉, 플립 플롭, 래치, 레지스터 출력(득, 인에이블 비트)과 게이트로 제어되지 않는다. 둘째로, 상기 로직 출력은 상기 WUR 회 로(102)를 재정비하는데 이용될 수 있다. 상기 WUR 신호(122)의 나타남(assert)은 웨이크-업 이벤트동안 발생되고, 상기 절전이 종료된 후에도 약간 (로직 하이) 나타난다(asserted).
도5는 도1의 웨이크 업 리셋 모듈(100)의 좀더 상세한 예의 개략적인 회로 다아이그램을 설명한다. 상기 WUR 회로(502)로의 POWER 입력(514)은 상기 WUR 회로(502)의 전력을 적용한다. 상기 WUR 회로(502)는 SLEEP 모드(SLEEP 신호(516)는 하이)일 경우, 상기 POWER 입력(514)은 턴오프된다. 이러한 SLEEP 모드동안, 상기 WUR 회로(502)는 전력이 공급되지 않으므로, 전류를 이끌어내지 않는다. 상기 WUR 회로(502)가 웨이크-업될 경우, 상기 POWER 입력(514)이 하이이고, 상기 WUR 회로(502)는 동작을 시작한다. 상기 WUR 회로(502)는 WUR 출력(518)을 먼저 발생하고, 상기 POWER 입력(514)에서 신호의 전압 레벨을 감시한다. 이러한 전압 레벨은 전압 문턱값 VWUR보다 더 낮다면, 상기 WUR 회로(502)는 상기 WUR 출력(518)을 계속해서 활성 상태로 유지한다. 상기 POWER 입력(514) 전압 레벨이 전압 문턱값 VWUR이상일 경우, 상기 WUR 회로(502)는 상기 WUR 출력(518)을 비활성화시킨다. 상기 WUR 모듈 100이 (ENABLE 신호 520 하이의 세팅에 의해) 인에이블될 경우, 상기 WUR 출력(518)은 RESET 회로(출력 116, 도1)로 패스되어, 집적 회로 디바이스 리셋 신호를 유지하는데 사용된다.
WOC 신호(522)는 상기 WUR 모듈(100)의 또다른 입력이다. 상기 ENABLE 신호(520)가 하이이고, 상기 WUR 회로(502)가 슬립 모드 상태일 경우, 상기 WOC 신 호(522)의 하이 레벨은 POWER 입력(514)을 하이로 발생시켜, 상기 WUR 회로(502)를 턴온한다. 이와 같은 상태에서 동일 동작이 (상기 WUR 출력(518)이 활성화되고 상기 POWER 입력(514)에서의 전압이 VWUR보다 클때까지 감시된다)발생한다.
트립 포인트 VWUR는 집적 회로 제조 과정에서의 과정 변화와 설계 허용 한계를 보상하도록 조절(조정)된다. 상기 WUR 모듈(100)을 구성하는 집적 회로의 테스트 동안, 측정되고, 요구 상기 WUR 전압 트립 포인트가 결정될 때까지 (예를 들어, 조정 입력 버스(512)를 이용하여)조정된다. 그후 상기 조정값은 비휘발성 메모리에 저장된다.
그러므로 본 발명은 목적을 실행하는데 좀더 적당하며, 고유한 다른 것뿐만 아니라 언급된 목적과 이점을 달성하는데 좀더 적당하다. 본 발명이 본 발명의 상세한 실시예의 언급에 의해 묘사되고 설명되며 한정될지라도 그러한 언급은 본 발명의 제한을 암시하지 않고, 언급된 것에 의해 제한되지도 않는다. 본 발명은 적당한 수정, 변경, 및 형태와 기능의 균등물이 가능하다. 본 발명의 묘사되고 설명된 상세한 실시예는 단지 예이고, 본 발명의 범위를 규명하지는 않는다. 결과적으로 본 발명은 첨부된 청구항의 정신과 범위에 의해서만 제한되고, 모든 견해에 있어 균등물로 완전히 인식해야 한다.

Claims (32)

  1. 디지털 장치에 있어서,
    리셋 입력을 갖는 디지털 디바이스;
    비휘발성 메모리; 및
    상기 디지털 디바이스의 상기 리셋 입력에 연결된 출력과, 슬립-런 제어 신호에 연결된 제어입력과, 인에이블 및 디스에이블시키기 위한 인에이블-디스에이블 입력을 갖는 웨이크-업 리셋 회로를 포함하고,
    상기 슬립-런 제어 신호가 상기 디지털 디바이스를 위한 슬립 모드를 나타내면, 상기 웨이크-업 리셋 회로는 전류를 이끌어내지 않고,
    상기 슬립-런 제어 신호가 상기 디지털 디바이스에 대하여 상기 슬립 모드에서 동작 모드로 천이하면, 상기 웨이크-업 리셋 회로는 리셋 펄스를 상기 디지털 디바이스의 상기 리셋 입력으로 출력하고,
    상기 인에이블-디스에이블 입력이 상기 비휘발성 메모리에 연결되고, 상기 비휘발성 메모리는 각각 제1 로직 레벨 또는 제2 로직 레벨에 있을 때 상기 웨이크-업 리셋 회로의 인에이블 또는 디스에이블을 나타내는 비트를 갖는 것을 특징으로 하는 디지털 장치.
  2. 제1항에 있어서,
    상기 동작 모드일 경우 상기 슬립-런 제어 신호가 상기 웨이크-업 리셋 회로에 전원을 공급하는 것을 특징으로 하는 디지털 장치.
  3. 제1항에 있어서,
    공급 전압과 결합된 입력 및 상기 디지털 디바이스의 리셋 입력에 결합된 출력을 갖는 파워 온 리셋 회로를 더 포함하고,
    상기 공급 전압이 상기 파워 온 리셋 회로에 공급될 경우 상기 디지털 디바이스는 상기 동작 모드의 수행 전에 리셋되는 것을 특징으로 하는 디지털 장치.
  4. 제3항에 있어서,
    상기 웨이크-업 리셋 회로와 상기 파워 온 리셋 회로를 결합하는 오어 게이트는 상기 디지털 디바이스의 리셋 입력을 출력하는 것을 특징으로 하는 디지털 장치.
  5. 제1항에 있어서,
    상기 슬립-런 제어 신호에서 상기 웨이크-업 리셋 회로로 입력되는 대기 전류 요소가 없는 것을 특징으로 하는 디지털 장치.
  6. 제1항에 있어서,
    상기 웨이크-업 리셋 회로는, 웨이크-업 온 체인지 입력에서 신호 천이시 상기 웨이크-업 리셋 회로를 활성화시켜 상기 웨이크-업 리셋 회로가 상기 리셋 펄스를 출력하도록 하는 웨이크-업 온 체인지 입력을 더 포함하는 것을 특징으로 하는 디지털 장치.
  7. 제6항에 있어서,
    상기 신호 천이에서 상기 웨이크-업 온 체인지 입력으로 입력되는 대기 전류 요소가 없는 것을 특징으로 하는 디지털 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 인에이블-디스에이블 입력은, 상기 웨이크-업 리셋 회로를 각각 인에이블 또는 디스에이블하기 위한 제1 또는 제2 로직에 연결시키는 것을 특징으로 하는 디지털 장치.
  10. 삭제
  11. 제1항에 있어서,
    상기 비휘발성 메모리는 플래쉬 메모리인 것을 특징으로 하는 디지털 장치.
  12. 제1항에 있어서,
    상기 비휘발성 메모리는 이이피롬인 것을 특징으로 하는 디지털 장치.
  13. 제1항에 있어서,
    상기 웨이크-업 리셋 회로는, 상기 리셋 펄스를 출력한 후 슬립 모드로 진입하는 것을 특징으로 하는 디지털 장치.
  14. 제1항에 있어서,
    상기 웨이크-업 리셋 회로는, 상기 슬립 모드에서는 전류를 이끌어내지 않는 것을 특징으로 하는 디지털 장치.
  15. 제1항에 있어서,
    상기 디지털 디바이스는 디지털 프로세서, 마이크로컨트롤러, 마이크로프로세서, 주문형 반도체, 프로그래머블 로직 어레이 및 디지털 신호 프로세서로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 디지털 장치.
  16. 제1항에 있어서,
    상기 디지털 디바이스와 웨이크-업 회로는 집적 회로 다이(integrated circuit die)로 제작되는 것을 특징으로 하는 디지털 장치.
  17. 제16항에 있어서,
    상기 집적 회로 다이(integrated circuit die)는 집적 회로 패키지로 동봉되 것을 특징으로 하는 디지털 장치.
  18. 디지털 장치를 웨이크-업 리셋하는 방법에 있어서,
    각각 제1 로직 레벨 또는 제2 로직 레벨에 있으면 웨이크-업 리셋 회로의 인에이블 또는 디스에이블을 나타내는 비트를 갖는 비휘발성 메모리로부터 공급되는 제1 로직 레벨 및 제2 로직 레벨을 각각 웨이크-업 리셋 회로에 인가함으로써 상기 웨이크-업 리셋 회로를 인에이블 및 디스에이블시키는 단계와;
    상기 웨이크-업 리셋 회로가 인에이블되어 동작 모드 신호를 수신하면 상기 웨이크-업 리셋 회로로 리셋 펄스를 발생하는 단계와;
    상기 리셋 펄스로 디지털 디바이스를 리세팅하는 단계와;
    상기 리셋 펄스를 발생시킨 후 전류를 이끌어내지 않는 슬립 모드로 상기 웨이크-업 리셋 회로를 배치시키는 단계를 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  19. 제18항에 있어서,
    상기 동작 모드 신호에 따라 상기 웨이크-업 리셋 회로에 전원을 공급하는 단계를 더 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  20. 제18항에 있어서,
    파워 온 리셋이 상기 디지털 디바이스에 적용될 경우 상기 디지털 디바이스를 리셋하는 단계를 더 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  21. 제20항에 있어서,
    상기 디지털 디바이스를 리셋하는 단계는 웨이크-업 이후에 실행되는 것을 특징으로 하는 웨이크-업 리셋 방법.
  22. 제18항에 있어서,
    웨이크-업 온 체인지 입력에서 리셋 펄스를 발생하도록 상기 웨이크-업 리셋 회로를 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제18항에 있어서,
    안정한 동작을 나타내는 상기 디지털 디바이스 전압 트립 이상의 동작 모드 신호를 위한 원하는 전압 레벨을 결정하는 단계와;
    상기 결정 요구 전압 레벨을 저장하는 단계를 더 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  27. 제26항에 있어서,
    상기 동작 모드 신호가 상기 원하는 전압 레벨 이상일 경우 상태 비트를 세팅하는 단계를 더 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  28. 제26항에 있어서,
    상기 디지털 디바이스는 상기 디지털 디바이스의 동작 전압이 상기 요구 전 압 이상일 때까지 리셋을 유지하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  29. 삭제
  30. 제18항에 있어서,
    상기 디지털 디바이스의 트립 포인트 웨이트-업 리셋 전압을 측정하는 단계와;
    상기 트립 포인트 웨이크-업 리셋 전압을 표현하는 조정 값으로 상기 웨이트-업 리셋 회로를 조정하는 단계를 더 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  31. 제30항에 있어서,
    비휘발성 메모리에 조정 값을 저장하는 단계를 더 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
  32. 제30항에 있어서,
    상기 디지털 디바이스의 상기 트립 포인트 웨이크-업 리셋 전압을 조정하는 단계를 더 포함하는 것을 특징으로 하는 웨이크-업 리셋 방법.
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