KR101603883B1 - 저주파 플리커 잡음 감소를 위한 mosfet 회로 및 상기 mosfet 회로를 채용한 증폭기 - Google Patents

저주파 플리커 잡음 감소를 위한 mosfet 회로 및 상기 mosfet 회로를 채용한 증폭기 Download PDF

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Abstract

본 발명은 저주파 플리커 잡음 감소를 위한 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 증폭기에 관한 것으로서, 상기 MOSFET 회로 구조는 다수 개(N)의 MOSFET이 병렬로 연결된 MOSFET부; 및 상기 다수 개(N)의 MOSFET 중 어느 하나의 MOSFET은 턴오프(turn off)하고, N-1개의 MOSFET은 턴온(turn on)하는 스위치 제어부를 포함함으로써, 회로의 복잡성 및 추가 회로에 따른 전력 소모 없이 증폭기 회로의 동작을 유지시키면서 기존의 증폭기에서 발생하는 플리커 잡음을 최소화할 수 있다.

Description

저주파 플리커 잡음 감소를 위한 MOSFET 회로 및 상기 MOSFET 회로를 채용한 증폭기{MOSFET CIRCUIT ARCHITECTURE FOR THE 1/f NOISE REDUCTION AND AMPLIFIER OFHAVING THE MOSFET CIRCUIT ARCHITECTURE}
본 발명은 반도체 회로 구조에 관한 것으로, 더욱 상세하게는 회로의 동작을 유지시키면서 플리커 잡음을 감소킬 수 있는 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 증폭기에 관한 것이다.
기존의 연산 증폭기는 스위칭 캐패시터 필터, 아날로드 디지털 변환기 등 가장 많이 쓰이는 기본 블록 중 하나이다. 특히, 낮은 전압 및 저 전력에서 좋은 매칭을 보여주는 회로중 하나이다. 하지만 연산 증폭기에 MOSFET을 사용함으로써 플리커, 오프셋, 입력 신호 등의 잡음이 발생하게 된다. 그리고, 여러 가지 잡음 신호 중에서 가장 심각하게 나타나는 문제는 바로 플리커 잡음이다. 플리커 잡음을 제거하기 위해서 CDS(Correlated Double Sampling), CHS 등의 여러 가지 방법이 있지만 그에 따른 회로의 복잡성 및 저 전력에서의 동작에서 문제점이 발생한다.
그러면, 여기서 플리커 잡음이 발생하는 원인에 대해 설명한다.
도 1a는 플리커 잡음이 발생하는 원인을 설명하는 도면이며, 도 1b는 플리커 잡음을 줄이는 일반적인 기술의 일례를 설명하는 도면이다.
도 1a를 참조하여 플리커 잡음이 발생하는 과정을 살펴보면, MOSFET이 동작하면 소스(source)(1)로부터 나온 전자들이 채널(channel)(2)을 통해 이동하다가 게이트 산화막(3)에 잡힘으로써 플리커 잡음이 발생한다. 이러한 플리커 잡음을 감소시키기 위해서는 도 1b에 도시된 바와 같이 MOSFET을 동작시키지 않음으로써 MOSFET의 게이트 산화막(3)에 잡혀있던 전자들이 채널(2)로 빠져나오게 되면 플리커 잡음이 감소하게 된다.
이와 같이, 플리커 잡음을 개선하기 위해서는 게이트 산화막에 축적된 전자가 빠져나오게 하기 위해 MOSFET을 일정시간 동안 동작시키지 않는 방법이 사용될 수 있으나, 단순히 MOSFET을 일정시간 동작시키지 않게 되는 경우 연산 증폭기가 지속적으로 동작하지 못하는 문제가 있다.
대한민국 공개특허공보 제10-2010-0040117호(공개일 2010.04.19.)
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 N개의 MOSFET 회로를 병렬로 연결하고 그러한 MOSFET 회로에 입력되는 전압의 스위칭을 제어함으로써 증폭기 회로의 동작을 유지시키면서 기존의 증폭기에서 발생하는 플리커 잡음을 최소화할 수 있는 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 증폭기를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 플리커 잡음 감소를 위한 MOSFET 회로 구조는, 다수 개(N)의 MOSFET이 병렬로 연결된 MOSFET부와, 상기 다수 개(N)의 MOSFET 중 어느 하나의 MOSFET은 턴오프(turn off)하고, N-1개의 MOSFET은 턴온(turn on)하는 스위치 제어부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스위치 제어부는, 다수 개(N)의 상기 MOSFET 중 어느 하나의 MOSFET에 문턱 전압(threshold volatage) 이상을 인가하고, N-1개의 MOSFET에 문턱 전압 이하를 인가하는 것을 특징으로 한다.
한편, 본 발명의 플리커 잡음 감소를 위한 MOSFET 회로 구조를 채용한 증폭기는, 제1 입력 신호가 인가되는 병렬로 연결된 다수 개의 MOSFET을 포함하는 제1 MOSFET 회로부와, 제2 입력 신호가 인가되는 병렬로 연결된 다수 개의 MOSFET을 포함하는 제2 MOSFET 회로부를 포함하고, 상기 제1 MOSFET 회로부 및 상기 제2 MOSFET 회로부는 다수 개(N)의 MOSFET이 병렬로 연결된 MOSFET부와, 상기 다수 개(N)의 MOSFET 중 어느 하나의 MOSFET은 턴오프(turn off)하고, N-1개의 MOSFET은 턴온(turn on)하는 스위치 제어부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스위치 제어부는, 다수 개(N)의 상기 MOSFET 중 어느 하나의 MOSFET에 문턱 전압(threshold volatage) 이상을 인가하고, N-1개의 MOSFET에 문턱 전압 이하를 인가하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 의한 플리커 잡음 감소를 위한 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 증폭기에 따르면, N개의 MOSFET 회로를 병렬로 연결하고 그러한 MOSFET 회로에 입력되는 전압의 스위칭을 제어함으로써 회로의 복잡성 및 추가 회로에 따른 전력 소모 없이 증폭기 회로의 동작을 유지시키면서 기존의 증폭기에서 발생하는 플리커 잡음을 최소화할 수 있다.
도 1a는 플리커 잡음이 발생하는 원인을 설명하는 도면이며, 도 1b는 플리커 잡음을 줄이는 일반적인 기술의 일례를 설명하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 MOSFET 회로 구조를 나타내는 도면이다.
도 3은 도 2에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.
도 4는 도 2에 도시된 본 발명의 일 실시예에 의한 MOSFET 회로 구조를 포함하는 증폭기의 일례를 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 MOSFET 회로 구조를 나타내는 도면이다.
도 6은 도 5에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.
도 7은 도 5에 도시된 본 발명의 다른 실시예에 의한 MOSFET 회로 구조를 포함하는 증폭기의 일례를 도시한 도면이다.
이하, 본 발명의 플리커 잡음 감소를 위한 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 증폭기에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 2는 본 발명의 일 실시예에 따른 MOSFET 회로 구조를 나타내는 도면이다.
도 2에는 본 발명의 바람직한 일 실시예에 따른 새로운 MOSFET 회로 구조로서, pMOSFET(p 채널 MOSFET)으로 구현된 MOSFET 회로 구조의 일례가 도시되어 있다. 이하, 도 2를 참조하여 p 채널 MOSFET을 이용한 본 발명의 일 실시예 따른 pMOSFET 회로 구조의 동작을 상세히 설명한다.
본 발명의 일 실시예에 따른 MOSFET 회로 구조는 N개의 MOSFET이 병렬로 연결된 구조이다. 도 2에서는 4개의 MOSFET 즉, 제1 MOSFET(pM11), 제2 MOSFET(pM12), 제3 MOSFET(pM13) 및 제4 MOSFET(pM14)이 병렬로 연결된 구조를 예로 들고 있다. 그리고, 도 2에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들(Φp1, Φp2, Φp3, Φp4)의 파형은 도 3에 도시된 것과 같다.
도 3은 도 2에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.
도 3에 도시된 것과 같이, 제1 클럭 신호(Φp1), 제2 클럭 신호(Φp2), 제3 클럭 신호(Φp3) 및 제4 클럭 신호(Φp4)는 pMOS 스위치 제어부에 의해 제1 MOSFET(pM11), 제2 MOSFET(pM12), 제3 MOSFET(pM13) 및 제4 MOSFET(pM14) 중 어느 하나의 MOSFET에 문턱 전압 이상 예컨대, 논리 1(H)이 입력되고, 나머지에는 문턱 전압 이하 예컨대, 논리 0(L)이 입력되며, 주기적으로 상태가 변하는 클럭 신호이다. 즉, 본 발명의 일 실시예에 따른 pMOS 스위치 제어부는 제1 MOSFET(pM11), 제2 MOSFET(pM12), 제3 MOSFET(pM13) 및 제4 MOSFET(pM14) 중 어느 하나의 MOSFET은 동작시키지 않고 나머지 MOSFET을 동작시킨다. 예를 들어, 도 2에서는 하나의 MOSFET 회로부(M1)에 총 4개의 MOSFET을 병렬로 연결한 것을 예시하는 바, 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호(Φp1, Φp2, Φp3, Φp4)는 각각 1000, 0100, 0010 및 0001의 위상을 가지며 25% 듀티 사이클(duty cycle)을 갖는 클럭 신호이다. 이때, 상기 클럭 신호들(Φp1, Φp2, Φp3, Φp4)의 위상의 변경은 실질적으로 동시에 이루어지는 것이 바람직하다.
도 3에 도시된 클럭 신호들(Φp1, Φp2, Φp3, Φp4)은 각각 제1 게이트웨이(Gp1), 제2 게이트웨이(Gp2), 제3 게이트웨이(Gp3) 및 제4 게이트웨이(Gp4) 단자로 입력된다. 이에, pMOS 스위치 제어부는 제1 클럭 신호(Φp1)가 하이(H) 상태인 경우 제1 MOSFET(pM11)의 소스(S)와 드레인(D)이 단락(소스 및 드레인 간 전압이 0)되도록 제어하고(제1 MOSFET(pM11) 턴오프), 로우 전압(L)이 나머지 MOSFET의 게이트웨이(Gp2, Gp3, Gp4)로 입력되도록 스위칭한다(제2 MOSFET(pM12), 제3 MOSFET(pM13) 및 제4 MOSFET(pM14) 턴온). 또한, pMOS 스위치 제어부는 제2 클럭 신호(Φp2)가 하이(H) 상태인 경우 제2 MOSFET(pM12)의 소스(S)와 드레인(D)이 단락(소스 및 드레인 간 전압이 0)되도록 제어하고(제2 MOSFET(pM12) 턴오프), 로우 전압(L)이 나머지 MOSFET의 게이트웨이(Gp1, Gp3, Gp4)로 입력되도록 스위칭한다(제1 MOSFET(pM11), 제3 MOSFET(pM13) 및 제4 MOSFET(pM14) 턴온). 그리고, 제3 클럭 신호 및 제4 클럭 신호가 하이(H) 상태인 경우도 각각 이와 같다.
이와 같이, 도 2 및 도 3에 도시된 MOSFET 회로 구조를 이용하게 되면 회로의 복잡성 및 추가 회로에 따른 전력 소모 없이 증폭기 회로의 동작을 유지시키면서 기존의 증폭기에서 발생하는 플리커 잡음을 최소화할 수 있다.
도 2를 참조하여 상술한 MOSFET 회로 구조는 플리커 잡음을 감소시키기 위한 증폭기 등에 이용될 수 있다. 이러한 증폭기 구성의 일 실시예가 도 4에 도시되어 있다. 도 4는 도 2에 도시된 본 발명의 일 실시예에 의한 MOSFET 회로 구조를 포함하는 증폭기의 일례를 도시한 도면이다.
도 4를 참조하면, 본 발명에 일 실시예에 따른 MOSFET 회로 구조를 포함하는 증폭기는 제1 MOSFET 회로부(M1) 및 제2 MOSFET 회로부(M2)를 포함한다.
이때, 도 4에 도시된 증폭기 회로의 모든 MOSFET을 본 발명의 MOSFET으로 변경하기에는 면적의 손해가 크기 때문에 본 발명의 일 실시예에서는 연산 증폭기의 입력 MOSFET(M1) 및 제2 MOSFET(M2)에만 적용하여 플리커 잡음을 최소화할 수 있다.
제1 MOSFET 회로부(M1)는 병렬로 연결된 다수 개의 pMOSFET(pM11, pM12, pM13, pM14) 및 pMOS 스위치 제어부를 포함하고, 제1 MOSFET 회로부(M1)에는 제1 입력 신호(Vin-)가 인가된다. 또한, 제2 MOSFET 회로부(M2)는 병렬로 연결된 다수 개의 pMOSFET(pM11, pM12, pM13, pM14) 및 pMOS 스위치 제어부를 포함하고, 제2 MOSFET 회로부(M2)에는 제2 입력 신호(Vin+)가 인가된다.
제1 MOSFET 회로부(M1)는 도 2 및 도 3을 참조하여 설명한 MOSFET 회로 구조와 동일한 구조를 가진다. 도 3에 도시된 것과 같이, 제1, 제2, 제3 및 제4 클럭 신호(Φp1, Φp2, Φp3, Φp4)는 그 중 어느 하나만 하이(H) 위상인 각각 25% 듀티 사이클을 갖는 클럭 신호이다. 상기 클럭 신호들(Φp1, Φp2, Φp3, Φp4)의 위상의 변경은 실질적으로 동시에 이루어지는 것이 바람직하다. 이러한 클럭 신호들(Φp1, Φp2, Φp3, Φp4)은 각각 제1 게이트웨이(Gp1), 제2 게이트웨이(Gp2), 제3 게이트웨이(Gp3) 및 제4 게이트웨이(Gp4) 단자로 입력된다. 이에, pMOS 스위치 제어부는 제1 클럭 신호(Φp1)가 하이(H) 상태인 경우 제1 MOSFET(pM11)의 소스(S)와 드레인(D)이 단락(소스 및 드레인 간 전압이 0)되도록 제어하고(제1 MOSFET(pM11) 턴오프), 로우 전압(L)이 나머지 MOSFET의 게이트웨이(Gp2, Gp3, Gp4)로 입력되도록 스위칭한다(제2 MOSFET(pM12), 제3 MOSFET(pM13) 및 제4 MOSFET(pM14) 턴온). 또한, 제1 클럭 신호 외 다른 클럭 신호가 하이(H) 상태인 경우에도 각각 상기와 같다.
제2 MOSFET 회로부(M2)는 도 2 및 도 3을 참조하여 설명한 MOSFET 회로 구조와 동일한 구조를 가진다. 이에 대한 상세한 설명은 생략하기로 한다.
상술한 구성을 가지는 증폭기는 제1 및 제2 입력 신호(Vin-, Vin+)를 입력 받아 증폭하고, 제1 및 제2 입력 신호(Vin-, Vin+)에 따른 증폭된 신호들은 상기에서 설명한 바와 같이 플리커 잡음이 감쇄된 신호로서 출력된다.
또한, 도 4에 도시된 증폭기가 버퍼, 필터, 적분기 또는 비교기 등으로서의 다른 기능을 위해 도 4에 도시된 회로에 다른 소자들이 더 포함될 수도 있고, 이러한 설계 변경은 당업자에게 자명한 것이다.
다음으로, 도 5는 본 발명의 다른 실시예에 따른 MOSFET 회로 구조를 나타내는 도면이다.
도 5에는 본 발명의 바람직한 다른 실시예에 따른 새로운 MOSFET 회로 구조로서, nMOSFET(n 채널 MOSFET)으로 구현된 MOSFET 회로 구조의 일례가 도시되어 있다. 이하, 도 5를 참조하여 n 채널 MOSFET을 이용한 본 발명의 다른 실시예에 따른 nMOSFET 회로 구조의 동작을 상세히 설명한다.
본 발명의 다른 실시예에 따른 MOSFET 회로 구조는 N개의 MOSFET이 병렬로 연결된 구조이다. 도 5에서는 4개의 MOSFET 즉, 제1 MOSFET(nM11), 제2 MOSFET(nM12), 제3 MOSFET(nM13) 및 제4 MOSFET(nM14)이 병렬로 연결된 구조를 예로 들고 있다. 그리고, 도 5에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들(Φn1, Φn2, Φn3 및 Φn4)의 파형은 도 6에 도시된 것과 같다.
도 6은 도 5에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.
도 6에 도시된 것과 같이, 제1 클럭 신호(Φn1), 제2 클럭 신호(Φn2), 제3 클럭 신호(Φn3) 및 제4 클럭 신호(Φn4)는 nMOS 스위치 제어부에 의해 제1 MOSFET(nM11), 제2 MOSFET(nM12), 제3 MOSFET(nM13) 및 제4 MOSFET(nM14) 중 어느 하나의 MOSFET에 논리 0(L)이 입력되고, 나머지에는 논리 1(H)이 입력되며, 주기적으로 상태가 변하는 클럭 신호이다. 즉, 본 발명의 다른 실시예에 따른 nMOS 스위치 제어부는 제1 MOSFET(nM11), 제2 MOSFET(nM12), 제3 MOSFET(nM13) 및 제4 MOSFET(nM14) 중 어느 하나의 MOSFET은 동작시키지 않고 나머지 MOSFET을 동작시킨다. 예를 들어, 도 5에서는 하나의 MOSFET 회로부(M1)에 총 4개의 MOSFET을 병렬로 연결한 것을 예시하는 바, 제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호 및 제4 클럭 신호(Φn1, Φn2, Φn3, Φn4)는 각각 0111, 1011, 1101 및 1110의 위상을 가지며 25% 듀티 사이클(duty cycle)을 갖는 클럭 신호이다. 이때, 상기 클럭 신호들(Φn1, Φn2, Φn3, Φn4)의 위상의 변경은 실질적으로 동시에 이루어지는 것이 바람직하다.
도 6에 도시된 클럭 신호들(Φn1, Φn2, Φn3, Φn4)은 각각 제1 게이트웨이(Gn1), 제2 게이트웨이(Gn2), 제3 게이트웨이(Gn3) 및 제4 게이트웨이(Gn4) 단자로 입력된다. 이에, nMOS 스위치 제어부는 제1 클럭 신호(Φn1)가 로우(L) 상태인 경우 제1 MOSFET(nM11)의 소스(S)와 드레인(D)이 단락(소스 및 드레인 간 전압이 0)되도록 제어하고(제1 MOSFET(nM11) 턴오프), 하이 전압(H)이 나머지 MOSFET의 게이트웨이(Gn2, Gn3, Gn4)로 입력되도록 스위칭한다(제2 MOSFET(nM12), 제3 MOSFET(nM13) 및 제4 MOSFET(nM14) 턴온). 또한, nMOS 스위치 제어부는 제2 클럭 신호(Φn2)가 로우(L) 상태인 경우 제2 MOSFET(nM12)의 소스(S)와 드레인(D)이 단락(소스 및 드레인 간 전압이 0)되도록 제어하고(제2 MOSFET(nM12) 턴오프), 하이 전압(H)이 나머지 MOSFET의 게이트웨이(Gn1, Gn3, Gn4)로 입력되도록 스위칭한다(제1 MOSFET(nM11), 제3 MOSFET(nM13) 및 제4 MOSFET(nM14) 턴온). 그리고, 제3 클럭 신호 및 제4 클럭 신호가 로우(L) 상태인 경우도 각각 이와 같다.
이와 같이, 도 5 및 도 6에 도시된 MOSFET 회로 구조를 이용하게 되면 회로의 복잡성 및 추가 회로에 따른 전력 소모 없이 증폭기 회로의 동작을 유지시키면서 기존의 증폭기에서 발생하는 플리커 잡음을 최소화할 수 있다.
도 5를 참조하여 상술한 MOSFET 회로 구조는 플리커 잡음을 감소시키기 위한 증폭기 등에 이용될 수 있다. 이러한 증폭기 구성의 일 실시예가 도 7에 도시되어 있다. 도 7은 도 5에 도시된 본 발명의 다른 실시예에 의한 MOSFET 회로 구조를 포함하는 증폭기의 일례를 도시한 도면이다.
도 7을 참조하면, 본 발명에 다른 실시예에 따른 MOSFET 회로 구조를 포함하는 증폭기는 제1 MOSFET 회로부(M1) 및 제2 MOSFET 회로부(M2)를 포함한다.
이때, 도 7에 도시된 증폭기 회로의 모든 MOSFET을 본 발명의 MOSFET으로 변경하기에는 면적의 손해가 크기 때문에 본 발명의 다른 실시예에서는 연산 증폭기의 입력 MOSFET(M1) 및 제2 MOSFET(M2)에만 적용하여 플리커 잡음을 최소화할 수 있다.
제1 MOSFET 회로부(M1)는 병렬로 연결된 다수 개의 nMOSFET(nM11, nM12, nM13, nM14) 및 nMOS 스위치 제어부를 포함하고, 제1 MOSFET 회로부(M1)에는 제1 입력 신호(Vin-)가 인가된다. 또한, 제2 MOSFET 회로부(M2)는 병렬로 연결된 다수 개의 nMOSFET(nM11, nM12, nM13, nM14) 및 nMOS 스위치 제어부를 포함하고, 제2 MOSFET 회로부(M2)에는 제2 입력 신호(Vin+)가 인가된다.
제1 MOSFET 회로부(M1)는 도 5 및 도 6을 참조하여 설명한 MOSFET 회로 구조와 동일한 구조를 가진다. 도 6에 도시된 것과 같이, 제1, 제2, 제3 및 제4 클럭 신호(Φn1, Φn2, Φn3, Φn4)는 그 중 어느 하나만 로우(L) 위상인 각각 25% 듀티 사이클을 갖는 클럭 신호이다. 상기 클럭 신호들(Φn1, Φn2, Φn3, Φn4)의 위상의 변경은 실질적으로 동시에 이루어지는 것이 바람직하다. 이러한 클럭 신호들(Φn1, Φn2, Φn3, Φn4)은 각각 제1 게이트웨이(Gn1), 제2 게이트웨이(Gn2), 제3 게이트웨이(Gn3) 및 제4 게이트웨이(Gn4) 단자로 입력된다. 이에, nMOS 스위치 제어부는 제1 클럭 신호(Φn1)가 로우(L) 상태인 경우 제1 MOSFET(nM11)의 소스(S)와 드레인(D)이 단락(소스 및 드레인 간 전압이 0)되도록 제어하고(제1 MOSFET(nM11) 턴오프), 하이 전압(L)이 나머지 MOSFET의 게이트웨이(Gn2, Gn3, Gn4)로 입력되도록 스위칭한다(제2 MOSFET(nM12), 제3 MOSFET(nM13) 및 제4 MOSFET(nM14) 턴온). 또한, 제1 클럭 신호 외 다른 클럭 신호가 로우(L) 상태인 경우에도 각각 상기와 같다.
제2 MOSFET 회로부(M2)는 도 5 및 도 6을 참조하여 설명한 MOSFET 회로 구조와 동일한 구조를 가진다. 이에 대한 상세한 설명은 생략하기로 한다.
상술한 구성을 가지는 증폭기는 제1 및 제2 입력 신호(Vin-, Vin+)를 입력 받아 증폭하고, 제1 및 제2 입력 신호(Vin-, Vin+)에 따른 증폭된 신호들은 상기에서 설명한 바와 같이 플리커 잡음이 감쇄된 신호로서 출력된다.
또한, 도 7에 도시된 증폭기가 버퍼, 필터, 적분기 또는 비교기 등으로서의 다른 기능을 위해 도 7에 도시된 회로에 다른 소자들이 더 포함될 수도 있고, 이러한 설계 변경은 당업자에게 자명한 것이다.
이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.

Claims (4)

  1. 다수 개(N)의 MOSFET이 병렬로 연결된 MOSFET부; 및
    상기 다수 개(N)의 MOSFET에 대해 순차적인 스위칭을 수행하되, 어느 하나의 MOSFET이 턴오프(turn off) 상태이면, 나머지 N-1개의 MOSFET은 턴온(turn on) 상태를 유지시키는 스위치 제어부를 포함하는 MOSFET 회로.
  2. 삭제
  3. 제1 입력 신호가 인가되는, 병렬로 연결된 다수 개의 MOSFET을 포함하는 제1 MOSFET 회로부; 및
    제2 입력 신호가 인가되는, 병렬로 연결된 다수 개의 MOSFET을 포함하는 제2 MOSFET 회로부를 포함하고,
    상기 제1 MOSFET 회로부 및 상기 제2 MOSFET 회로부는,
    다수 개(N)의 MOSFET이 병렬로 연결된 MOSFET부; 및 상기 다수 개(N)의 MOSFET에 대해 순차적인 스위칭을 수행하되, 어느 하나의 MOSFET이 턴오프(turn off) 상태이면, 나머지 N-1개의 MOSFET은 턴온(turn on) 상태를 유지시키는 스위치 제어부를 포함하는 MOSFET 회로를 갖는 증폭기.
  4. 삭제
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