JP2005260488A - 電圧電流変換回路 - Google Patents

Abstract

【課題】 ＤＣオフセット電流の出力を抑制することができる電圧電流変換回路を得ることを目的とする。
【解決手段】 電流ミラー回路４により増幅された電流信号Ｉ２ｐと電流ミラー回路６により変換された電流信号Ｉ３ｐとの差分電流ｉ_ｏｕｔを中間の出力端子７に出力する電流出力手段がＭＯＳＦＥＴ_Ｍ９，ＭＯＳＦＥＴ_Ｍ１０，ＭＯＳＦＥＴ_Ｍ１１及びＭＯＳＦＥＴ_Ｍ１２から構成され、ＭＯＳＦＥＴ_Ｍ９，ＭＯＳＦＥＴ_Ｍ１０，ＭＯＳＦＥＴ_Ｍ１１及びＭＯＳＦＥＴ_Ｍ１２が電流ミラー回路４，５，６にカスコード接続されているように構成した。これにより、ＤＣオフセット電流の出力を抑制することができる。
【選択図】 図１

Description

この発明は、２つの電圧信号を入力し、２つの電圧信号の差分に比例している電流信号を出力する電圧電流変換回路に関するものである。

従来の電圧電流変換回路は、ＦＥＴが電圧信号Ｖ_ＩＮ＋を電流信号Ｉ_ＯＵＴ＋に変換すると、その電流信号Ｉ_ＯＵＴ＋を入力して、その電流信号Ｉ_ＯＵＴ＋を出力する第１の電流ミラー回路と、ＦＥＴが電圧信号Ｖ_ＩＮ−を電流信号Ｉ_ＯＵＴ−に変換すると、その電流信号Ｉ_ＯＵＴ−を入力して、その電流信号Ｉ_ＯＵＴ−を出力する第２の電流ミラー回路と、第１の電流ミラー回路から出力された電流信号Ｉ_ＯＵＴ＋と第２の電流ミラー回路から出力された電流信号Ｉ_ＯＵＴ−との差分電流Ｉ（＝Ｉ_ＯＵＴ＋−Ｉ_ＯＵＴ−）を出力する第３の電流ミラー回路とから構成されている。

これにより、電圧信号Ｖ_ＩＮ＋又は電圧信号Ｖ_ＩＮ−を入力するＦＥＴを抵抗性領域で用いれば、特に抵抗を用いることなく、電圧信号Ｖ_ＩＮ＋と電圧信号Ｖ_ＩＮ−の差分に比例している差分電流Ｉ（＝Ｉ_ＯＵＴ＋−Ｉ_ＯＵＴ−）を出力することができる（例えば、特許文献１参照）。

特開平７−２４０６４１号公報（段落番号［００１７］から［００３０］、図１）

従来の電圧電流変換回路は以上のように構成されているので、電圧信号Ｖ_ＩＮ＋と電圧信号Ｖ_ＩＮ−の差分に比例している差分電流Ｉ（＝Ｉ_ＯＵＴ＋−Ｉ_ＯＵＴ−）を出力する出力端子に、例えば、カレントミラー回路などの低入力インピーダンス回路が接続された場合、その出力端子のＤＣバイアス電圧と、その低入力インピーダンス回路における入力端子のＤＣバイアス電圧との間に差が生じることがある。その出力端子のＤＣバイアス電圧と入力端子のＤＣバイアス電圧との間に差が存在する場合、仮に電圧信号Ｖ_ＩＮ＋と電圧信号Ｖ_ＩＮ−の差分がゼロであっても、その出力端子から低入力インピーダンス回路にＤＣオフセット電流が流れてしまうなどの課題があった。
なお、ＤＣオフセット電流は、出力端子から出力される差分電流Ｉの誤差分に相当するので、後段の回路で正確な信号処理を実現するためには、できる限り抑制することが望ましい。

この発明は上記のような課題を解決するためになされたもので、ＤＣオフセット電流の出力を抑制することができる電圧電流変換回路を得ることを目的とする。

この発明に係る電圧電流変換回路は、第２の電流ミラー回路により増幅された第２の電流信号と第３の電流ミラー回路により変換された第３の電流信号との差分電流を出力する電流出力手段が複数のトランジスタから構成され、その複数のトランジスタが第１から第３の電流ミラー回路にカスコード接続されているものである。

この発明によれば、第２の電流ミラー回路により増幅された第２の電流信号と第３の電流ミラー回路により変換された第３の電流信号との差分電流を出力する電流出力手段が複数のトランジスタから構成され、その複数のトランジスタが第１から第３の電流ミラー回路にカスコード接続されているように構成したので、ＤＣオフセット電流の出力を抑制することができる効果がある。

実施の形態１．
図１はこの発明の実施の形態１による電圧電流変換回路を示す構成図であり、図において、入力端子１は第１の電圧信号である電圧信号Ｖｉｐを入力し、入力端子２は第２の電圧信号である電圧信号Ｖｉｎを入力する。
差動増幅回路３は入力端子１から入力された電圧信号Ｖｉｐを電流信号Ｉ１ｐ（第１の電流信号）に変換するとともに、入力端子２から入力された電圧信号Ｖｉｎを電流信号Ｉ１ｎ（第２の電流信号）に変換する電圧電流変換手段を構成している。
なお、差動増幅回路３のＭＯＳＦＥＴ_Ｍ１とＭＯＳＦＥＴ_Ｍ２のソースは電流源Ｊに接続されており、ＭＯＳＦＥＴ_Ｍ１のゲートに電圧信号Ｖｉｐが入力されて、そのドレインに電流信号Ｉ１ｐが流れる。また、ＭＯＳＦＥＴ_Ｍ２のゲートに電圧信号Ｖｉｎが入力されて、そのドレインに電流信号Ｉ１ｎが流れる。

第１の電流ミラー回路である電流ミラー回路４は差動増幅回路３により変換された電流信号Ｉ１ｐの電流値をＫ倍に増幅する機能を有し、増幅後の電流信号Ｉ２ｐを出力する。
なお、電流ミラー回路４のＭＯＳＦＥＴ_Ｍ５とＭＯＳＦＥＴ_Ｍ７のゲートが相互に接続され、ＭＯＳＦＥＴ_Ｍ７がＭＯＳＦＥＴ_Ｍ５と比べてゲート幅がＫ倍であるため、電流信号Ｉ１ｐの電流値をＫ倍に増幅して電流信号Ｉ２ｐを出力することになる。

第２の電流ミラー回路である電流ミラー回路５は差動増幅回路３により変換された電流信号Ｉ１ｎの電流値をＫ倍に増幅する機能を有し、増幅後の電流信号Ｉ２ｎを出力する。
なお、電流ミラー回路５のＭＯＳＦＥＴ_Ｍ６とＭＯＳＦＥＴ_Ｍ８のゲートが相互に接続され、ＭＯＳＦＥＴ_Ｍ８がＭＯＳＦＥＴ_Ｍ６と比べてゲート幅がＫ倍であるため、電流信号Ｉ１ｎの電流値をＫ倍に増幅して電流信号Ｉ２ｎを出力することになる。

第３の電流ミラー回路である電流ミラー回路６は電流ミラー回路４による増幅後の電流信号Ｉ２ｐを入力し、その電流信号Ｉ２ｐを電流信号Ｉ３ｐに変換する。ただし、電流信号Ｉ３ｐの電流値は電流信号Ｉ２ｐの電流値と一致している。
なお、電流ミラー回路６はゲートが相互に接続されている一対のＭＯＳＦＥＴ_Ｍ１３とＭＯＳＦＥＴ_Ｍ１４から構成されている。

ＭＯＳＦＥＴ_Ｍ９，ＭＯＳＦＥＴ_Ｍ１０，ＭＯＳＦＥＴ_Ｍ１１及びＭＯＳＦＥＴ_Ｍ１２から電流出力手段が構成されており、電流出力手段は電流ミラー回路５による増幅後の電流信号Ｉ２ｎと電流ミラー回路６による変換後の電流信号Ｉ３ｐとの差分に相当する差分電流ｉ_ｏｕｔ（＝Ｉ２ｎ−Ｉ３ｐ）を中間の出力端子７に出力する。
なお、電流出力手段におけるＭＯＳＦＥＴ_Ｍ９及びＭＯＳＦＥＴ_Ｍ１０のペアは、電流ミラー回路４におけるＭＯＳＦＥＴ_Ｍ７と電流ミラー回路５におけるＭＯＳＦＥＴ_Ｍ８とのペアに対してカスコード接続されている。
また、電流出力手段におけるＭＯＳＦＥＴ_Ｍ１１及びＭＯＳＦＥＴ_Ｍ１２のペアは、電流ミラー回路６におけるＭＯＳＦＥＴ_Ｍ１３及びＭＯＳＦＥＴ_Ｍ１４のペアに対してカスコード接続されている。
したがって、電流出力手段は、電圧電流変換回路の出力インピーダンスを高めるように作用する。

第４の電流ミラー回路である電流ミラー回路８は中間の出力端子７と接続され、その中間の出力端子７から出力された差分電流ｉ_ｏｕｔを入力して、その差分電流ｉ_ｏｕｔを出力端子９に出力する出力バッファとして作用する。したがって、電流ミラー回路８が入力する差分電流ｉ_ｏｕｔの電流値と、出力する差分電流ｉ_ｏｕｔの電流値とは同じである。
なお、電流ミラー回路８はＭＯＳＦＥＴ_Ｍ１５，ＭＯＳＦＥＴ_Ｍ１６，ＭＯＳＦＥＴ_Ｍ１７，ＭＯＳＦＥＴ_Ｍ１８，ＭＯＳＦＥＴ_Ｍ１９，ＭＯＳＦＥＴ_Ｍ２０，ＭＯＳＦＥＴ_Ｍ２１及びＭＯＳＦＥＴ_Ｍ２２から構成されている。

次に動作について説明する。
まず、差動入力信号として、入力端子１から電圧信号Ｖｉｐが入力され、入力端子２から電圧信号Ｖｉｎが入力されると、その電圧信号Ｖｉｐは、差動増幅回路３のＭＯＳＦＥＴ_Ｍ１のゲートに入力され、その電圧信号Ｖｉｎは、差動増幅回路３のＭＯＳＦＥＴ_Ｍ２のゲートに入力される。
これにより、差動増幅回路３におけるＭＯＳＦＥＴ_Ｍ１のドレインには、その電圧信号Ｖｉｐに比例する電流信号Ｉ１ｐが流れ、ＭＯＳＦＥＴ_Ｍ２のドレインには、その電圧信号Ｖｉｎに比例する電流信号Ｉ１ｎが流れる。

電流ミラー回路４は、差動増幅回路３が入力端子１から入力された電圧信号Ｖｉｐを電流信号Ｉ１ｐに変換すると、その電流信号Ｉ１ｐの電流値をＫ倍に増幅し、増幅後の電流信号Ｉ２ｐを出力する。
即ち、差動増幅回路３におけるＭＯＳＦＥＴ_Ｍ７がＭＯＳＦＥＴ_Ｍ５と比べてゲート幅がＫ倍であるため、差動増幅回路３におけるＭＯＳＦＥＴ_Ｍ１のドレインに流れる電流信号Ｉ１ｐをＫ倍に増幅して電流信号Ｉ２ｐを出力する。

また、電流ミラー回路５は、差動増幅回路３が入力端子２から入力された電圧信号Ｖｉｎを電流信号Ｉ１ｎに変換すると、その電流信号Ｉ１ｎの電流値をＫ倍に増幅し、増幅後の電流信号Ｉ２ｎを出力する。
即ち、差動増幅回路３におけるＭＯＳＦＥＴ_Ｍ８がＭＯＳＦＥＴ_Ｍ６と比べてゲート幅がＫ倍であるため、差動増幅回路３におけるＭＯＳＦＥＴ_Ｍ２のドレインに流れる電流信号Ｉ１ｎをＫ倍に増幅して電流信号Ｉ２ｎを出力する。

電流ミラー回路６は、電流ミラー回路４が増幅後の電流信号Ｉ２ｐを出力すると、その電流信号Ｉ２ｐを入力し、電流値が電流信号Ｉ２ｐの電流値と等しい電流信号Ｉ３ｐをＭＯＳＦＥＴ_Ｍ１４のドレインに流すようにする。
これにより、電圧電流変換回路の中間の出力端子７には、電流ミラー回路５による増幅後の電流信号Ｉ２ｎと電流ミラー回路６による変換後の電流信号Ｉ３ｐとの差分に相当する差分電流ｉ_ｏｕｔ（＝Ｉ２ｎ−Ｉ３ｐ）が出力されることになる。

電流ミラー回路８は、上記のようにして、中間の出力端子７に差分電流ｉ_ｏｕｔが出力されると、中間の出力端子７から差分電流ｉ_ｏｕｔを入力して出力端子９に出力する出力バッファとして作用する。

ここで、中間の出力端子７のＤＣバイアス電圧と、電流ミラー回路８の入力側のＤＣバイアス電圧との間に差が存在する場合、仮に電圧信号Ｖｉｐと電圧信号Ｖｉｎの差分がゼロであっても、中間の出力端子７から電流ミラー回路８にＤＣオフセット電流が流れてしまうことになる。
しかし、この実施の形態１では、電流出力手段におけるＭＯＳＦＥＴ_Ｍ９及びＭＯＳＦＥＴ_Ｍ１０のペアが、電流ミラー回路４におけるＭＯＳＦＥＴ_Ｍ７と電流ミラー回路５におけるＭＯＳＦＥＴ_Ｍ８とのペアに対してカスコード接続されており、また、電流出力手段におけるＭＯＳＦＥＴ_Ｍ１１及びＭＯＳＦＥＴ_Ｍ１２のペアが、電流ミラー回路６におけるＭＯＳＦＥＴ_Ｍ１３及びＭＯＳＦＥＴ_Ｍ１４のペアに対してカスコード接続されているので、電圧電流変換回路の出力インピーダンスが高められている。

このため、中間の出力端子７のＤＣバイアス電圧は、電圧電流変換回路の内部構成によって決定されないフローティング状態となり、次段の回路である電流ミラー回路８により中間の出力端子７のＤＣバイアス電圧が決定されることになる。
これにより、中間の出力端子７のＤＣバイアス電圧と、電流ミラー回路８の入力側のＤＣバイアス電圧との間に差が生じることがなくなるため、中間の出力端子７から電流ミラー回路８にＤＣオフセット電流が流れることが防止される。

図２はカスコード回路（図１のＭＯＳＦＥＴ_Ｍ９，ＭＯＳＦＥＴ_Ｍ１０，ＭＯＳＦＥＴ_Ｍ１１及びＭＯＳＦＥＴ_Ｍ１２が相当）のドレイン電圧Ｖｄｓとドレイン電流Ｉｄｓの特性を模式的に示す説明図である。
図中、実線はカスコード回路のＶ−Ｉ特性、破線は比較のために示したカスコード構成をとらない通常のトランジスタのＶ−Ｉ特性である。

カスコード回路は出力インピーダンスが高いため、図２の実線で示すように、飽和領域ではドレイン電圧Ｖｄｓが変化してもドレイン電流Ｉｄｓがほとんど変化しない特性を有している。
これに対して、通常のトランジスタは、図２の破線で示すように、ドレイン電圧ＶｄｓがΔＶｄだけ変化すると、ドレイン電流ＩｄｓもΔＩｄだけ変化する。

カスコード回路は、通常のトランジスタと異なり、ドレイン電圧Ｖｄｓが変化してもドレイン電流Ｉｄｓがほとんど変化しないため、回路のアンバランス等に起因する出力端子７の電圧変化があっても、出力電流の変化を抑制することができる。したがって、出力バッファとして設けられた電流ミラー回路８へのＤＣオフセット電流を非常に小さくすることができる。

図３は図１の電圧電流変換回路における過渡応答特性のシミュレーション結果を示す説明図である。図において、横軸は時間であり、縦軸は入力電圧Ｖｉｎおよび出力電流Ｉｏｕｔである。
入力電圧Ｖｉｎが約１．９Ｖを中心に０．５Ｖの範囲では、出力電流Ｉｏｕｔは＋７５μＡから−８０μＡまでほぼ直線的に変化する。
また、入力電圧Ｖｉｎが変化していないＶｉｎ＝０のときは、出力電流Ｉｏｕｔが０．２２μＡとなり、ＤＣオフセット電流が非常に小さく抑制されていることが分かる。

以上で明らかなように、この実施の形態１によれば、電流ミラー回路４により増幅された電流信号Ｉ２ｐと電流ミラー回路６により変換された電流信号Ｉ３ｐとの差分電流ｉ_ｏｕｔを中間の出力端子７に出力する電流出力手段がＭＯＳＦＥＴ_Ｍ９，ＭＯＳＦＥＴ_Ｍ１０，ＭＯＳＦＥＴ_Ｍ１１及びＭＯＳＦＥＴ_Ｍ１２から構成され、ＭＯＳＦＥＴ_Ｍ９，ＭＯＳＦＥＴ_Ｍ１０，ＭＯＳＦＥＴ_Ｍ１１及びＭＯＳＦＥＴ_Ｍ１２が電流ミラー回路４，５，６にカスコード接続されているように構成したので、ＤＣオフセット電流の出力を抑制することができる効果を奏する。

なお、この実施の形態１では、差動増幅回路３及び電流ミラー回路４，５，６，８がＭＯＳＦＥＴを用いて構成されているものについて示したが、ＭＯＳＦＥＴ以外のトランジスタを用いて構成されていてもよい。

実施の形態２．
図４はこの発明の実施の形態２による電圧電流変換回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
差動増幅回路３は入力端子１から入力された電圧信号Ｖｉｐを電流信号Ｉ１ｐに変換するとともに、入力端子２から入力された電圧信号Ｖｉｎを電流信号Ｉ１ｎに変換する電圧電流変換手段を構成しているが、図４の差動増幅回路３では、ＭＯＳＦＥＴ_Ｍ１のソースがデジェネレーションＭＯＳＦＥＴ_Ｍ３のドレインと接続され、ＭＯＳＦＥＴ_Ｍ２のソースがデジェネレーションＭＯＳＦＥＴ_Ｍ４のドレインと接続されている。
また、差動増幅回路３のデジェネレーションＭＯＳＦＥＴ_Ｍ３とデジェネレーションＭＯＳＦＥＴ_Ｍ４のソースは電流源Ｊに接続されている。

上記実施の形態１では、差動増幅回路３がＭＯＳＦＥＴ_Ｍ１，ＭＯＳＦＥＴ_Ｍ２及び電流源Ｊから構成されているものについて示したが、図４に示すように、差動増幅回路３がＭＯＳＦＥＴ_Ｍ１，ＭＯＳＦＥＴ_Ｍ２，デジェネレーションＭＯＳＦＥＴ_Ｍ３，デジェネレーションＭＯＳＦＥＴ_Ｍ４及び電流源Ｊから構成されているようにしてもよい。

このように、差動増幅回路３にデジェネレーションＭＯＳＦＥＴ_Ｍ３及びデジェネレーションＭＯＳＦＥＴ_Ｍ４を実装した場合、デジェネレーションＭＯＳＦＥＴ_Ｍ３及びデジェネレーションＭＯＳＦＥＴ_Ｍ４がデジェネレート抵抗として動作するため、差動増幅回路３の電圧／電流変換の線形性が向上し、電圧信号Ｖｉｐ，Ｖｉｎの入力電圧範囲が拡大する効果が得られる。また、電圧信号Ｖｉｐ，Ｖｉｎに対応する電流信号Ｉ１ｐ，Ｉ１ｎの安定化を図ることができる効果が得られる。

実施の形態３．
図５はこの発明の実施の形態３による電圧電流変換回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
電流ミラー回路１０は差動増幅回路３の一部を構成し、ＭＯＳＦＥＴ_Ｍ１及びＭＯＳＦＥＴ_Ｍ２と電流源Ｊの間に配置されている。
電流ミラー回路１０のＭＯＳＦＥＴ_Ｍ２３とＭＯＳＦＥＴ_Ｍ２４は相互にソースが接続されており、ＭＯＳＦＥＴ_Ｍ２３のドレインがＭＯＳＦＥＴ_Ｍ１及びＭＯＳＦＥＴ_Ｍ２のソースと接続され、ＭＯＳＦＥＴ_Ｍ２４のドレインが電流源Ｊと接続されている。

この実施の形態３では、図５に示すように、差動増幅回路３におけるＭＯＳＦＥＴ_Ｍ１及びＭＯＳＦＥＴ_Ｍ２と電流源Ｊの間に電流ミラー回路１０が配置され、電流ミラー回路１０がＭＯＳＦＥＴ_Ｍ１及びＭＯＳＦＥＴ_Ｍ２と電流源Ｊを分離しているので、電圧電流変換回路の入力段である差動増幅回路３の安定動作を確保することができるようになり、より安定的に電圧信号Ｖｉｐ，Ｖｉｎに対応する電流信号Ｉ１ｐ，Ｉ１ｎを得ることができる効果を奏する。

なお、この実施の形態３では、差動増幅回路３におけるＭＯＳＦＥＴ_Ｍ１及びＭＯＳＦＥＴ_Ｍ２と電流源Ｊの間に電流ミラー回路１０を配置するものについて示したが、図４のデジェネレーションＭＯＳＦＥＴ_Ｍ３及びデジェネレーションＭＯＳＦＥＴ_Ｍ４と電流源Ｊの間に電流ミラー回路１０を配置するようにしてもよい。
この場合、差動増幅回路３がデジェネレーションＭＯＳＦＥＴ_Ｍ３及びデジェネレーションＭＯＳＦＥＴ_Ｍ４を実装したことによる安定動作の向上と、電流ミラー回路１０を配置したことによる安定動作の向上とが重畳されて、更なる安定化を図ることができる効果を奏する。

実施の形態４．
上記実施の形態１〜３では、電流ミラー回路５，６，８を構成しているＭＯＳＦＥＴなどのゲート幅については特に限定していないが、ＭＯＳＦＥＴのゲート幅を次のように設定してもよい。
即ち、電流ミラー回路５及び電流ミラー回路６の出力側のＭＯＳＦＥＴ_Ｍ８，ＭＯＳＦＥＴ_Ｍ１４と、電流出力手段の出力側のＭＯＳＦＥＴ_Ｍ１０，ＭＯＳＦＥＴ_Ｍ１２とに使用するトランジスタとして、ゲート幅が同一のＭＯＳＦＥＴを使用するようにする。
この場合、電圧電流変換回路における回路の対称性が向上するため、ＭＯＳＦＥＴ_Ｍ１０及びＭＯＳＦＥＴ_Ｍ１２をカスコード接続したことによる効果が最大限得られるようになる。

また、出力バッファとして設けられている電流ミラー回路８の入力側のＭＯＳＦＥＴ_Ｍ１５，ＭＯＳＦＥＴ_Ｍ１７，ＭＯＳＦＥＴ_Ｍ１９，ＭＯＳＦＥＴ_Ｍ２１に使用するトランジスタについても、ＭＯＳＦＥＴ_Ｍ８，ＭＯＳＦＥＴ_Ｍ１０，ＭＯＳＦＥＴ_Ｍ１２，ＭＯＳＦＥＴ_Ｍ１４とゲート幅が同一のＭＯＳＦＥＴを使用するようにする。
この場合も、電圧電流変換回路における回路の対称性が向上するため、ＤＣオフセット電流を抑圧する効果が最大限得られるようになる。

この発明の実施の形態１による電圧電流変換回路を示す構成図である。 カスコード回路のドレイン電圧Ｖｄｓとドレイン電流Ｉｄｓの特性を模式的に示す説明図である。 図１の電圧電流変換回路における過渡応答特性のシミュレーション結果を示す説明図である。 この発明の実施の形態２による電圧電流変換回路を示す構成図である。 この発明の実施の形態３による電圧電流変換回路を示す構成図である。

符号の説明

１ 入力端子、２ 入力端子、３ 差動増幅回路（電圧電流変換手段）、４ 電流ミラー回路（第１の電流ミラー回路）、５ 電流ミラー回路（第２の電流ミラー回路）、６ 電流ミラー回路（第３の電流ミラー回路）、７ 中間の出力端子、８ 電流ミラー回路（第４の電流ミラー回路）、９ 出力端子、１０ 電流ミラー回路。

Claims (5)

1. 第１の電圧信号を第１の電流信号に変換するとともに、第２の電圧信号を第２の電流信号に変換する電圧電流変換手段と、上記電圧電流変換手段により変換された第１の電流信号を増幅する第１の電流ミラー回路と、上記電圧電流変換手段により変換された第２の電流信号を増幅する第２の電流ミラー回路と、上記第１の電流ミラー回路により増幅された第１の電流信号を第３の電流信号に変換する第３の電流ミラー回路と、上記第２の電流ミラー回路により増幅された第２の電流信号と上記第３の電流ミラー回路により変換された第３の電流信号との差分電流を出力する電流出力手段とを備えた電圧電流変換回路において、上記電流出力手段が複数のトランジスタから構成され、上記複数のトランジスタが上記第１から第３の電流ミラー回路にカスコード接続されていることを特徴とする電圧電流変換回路。
2. 電流出力手段から出力された差分電流を入力し、その差分電流を出力する第４の電流ミラー回路を設けたことを特徴とする請求項１記載の電圧電流変換回路。
3. 電圧電流変換手段がデジェネレーショントランジスタを用いて構成されていることを特徴とする請求項１記載の電圧電流変換回路。
4. 電圧電流変換手段を構成しているトランジスタと電流源の間に電流ミラー回路が配置されていることを特徴とする請求項１記載の電圧電流変換回路。
5. 第２及び第３の電流ミラー回路における出力側のトランジスタのゲート幅と、電流出力手段における出力側のトランジスタのゲート幅と、第４の電流ミラー回路における入力側のトランジスタのゲート幅とが同一であることを特徴とする請求項２記載の電圧電流変換回路。

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