JPS62171212A - 電流回路 - Google Patents
電流回路Info
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- JPS62171212A JPS62171212A JP61012408A JP1240886A JPS62171212A JP S62171212 A JPS62171212 A JP S62171212A JP 61012408 A JP61012408 A JP 61012408A JP 1240886 A JP1240886 A JP 1240886A JP S62171212 A JPS62171212 A JP S62171212A
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- 230000000694 effects Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電流出力形増幅器等において、素子のばらつ
き等による出力電流のオフセットを補償する電流回路に
関する。
き等による出力電流のオフセットを補償する電流回路に
関する。
本発明は電流回路に関し、ブランキング期間ごとに必要
な電流に応じた電荷を能動素子のソースｅ−）間に充電
することによシ、動作期間にこの必要な電流がドレイン
ソース間に得られて、これによシミ流出方形回路の出力
電流のオフセットが補正されるようにするものである。
な電流に応じた電荷を能動素子のソースｅ−）間に充電
することによシ、動作期間にこの必要な電流がドレイン
ソース間に得られて、これによシミ流出方形回路の出力
電流のオフセットが補正されるようにするものである。
第５図に電流増幅器の一例を示す。図において、入力端
子（９）がカレントミラーのダイオード側を構成するＮ
形のＭＯ８素子鏝を通じて電圧源鏝に接続される。また
出力端子■がカレントミラーのト２ンゾスタ側を構成す
るＮ形のＭＯ５素子（至）を通じて電圧源Ｑに接続され
る。
子（９）がカレントミラーのダイオード側を構成するＮ
形のＭＯ８素子鏝を通じて電圧源鏝に接続される。また
出力端子■がカレントミラーのト２ンゾスタ側を構成す
るＮ形のＭＯ５素子（至）を通じて電圧源Ｑに接続され
る。
そしてこの回路において、ＭＯ８素子６２曽のチャ／ネ
ル幅（Ｗ）とチャンネル長（Ｌ）の比（Ｗ／Ｌ ）を、
名子翰に対して素子−のそれかに倍になるように形成す
ることによって、入力端子Ｅｌ）に供給される信号電流
を１．とじたとき、出力端子（財）にそのに倍のｋｌ、
の″出力信号電流を得ることができる。
ル幅（Ｗ）とチャンネル長（Ｌ）の比（Ｗ／Ｌ ）を、
名子翰に対して素子−のそれかに倍になるように形成す
ることによって、入力端子Ｅｌ）に供給される信号電流
を１．とじたとき、出力端子（財）にそのに倍のｋｌ、
の″出力信号電流を得ることができる。
ところでこの回路において、周波数特性を高める目的で
素子６の曽にブリード電流が流される。すなわち図中の
素子（財）曽と端子＠（財）との接続中点にそれぞれ他
端が電ｆＡ端子ｖｃｃに接続されたＰ形のＭＯ８素子（
至）（財）が接続され、これらの素子（４）劫のダート
に共通に電圧源−が接続される。さらに素子Ｆ４＠のＷ
／Ｌが素子ｔ１２ｍと同様にににの比率にされる。これ
によって素子翰曽にそれぞれ所定のブリード電流が流さ
れる。
素子６の曽にブリード電流が流される。すなわち図中の
素子（財）曽と端子＠（財）との接続中点にそれぞれ他
端が電ｆＡ端子ｖｃｃに接続されたＰ形のＭＯ８素子（
至）（財）が接続され、これらの素子（４）劫のダート
に共通に電圧源−が接続される。さらに素子Ｆ４＠のＷ
／Ｌが素子ｔ１２ｍと同様にににの比率にされる。これ
によって素子翰曽にそれぞれ所定のブリード電流が流さ
れる。
ところがこの回路において、素子６２岐の電流増幅率［
有］）と素子−（財）からのブリード電流の比率伽）と
が一致しているときは問題ないが、素子６２（至）及び
−希のスレショルド電圧ｖｔｈのばらつき等によって、
上述の比率に不一致を生じると、その不一致分が直流オ
フセット電流ΔＩＤＣとなって出力電流に現われ、これ
によってＳ／Ｎが劣化されてしまう。そしてこあオフセ
ット電流ΔＩＤＣは、周波数特性を向上させるためにブ
リード電流を多くするとさらに増加されることになり、
その影響が無視できなくなる。
有］）と素子−（財）からのブリード電流の比率伽）と
が一致しているときは問題ないが、素子６２（至）及び
−希のスレショルド電圧ｖｔｈのばらつき等によって、
上述の比率に不一致を生じると、その不一致分が直流オ
フセット電流ΔＩＤＣとなって出力電流に現われ、これ
によってＳ／Ｎが劣化されてしまう。そしてこあオフセ
ット電流ΔＩＤＣは、周波数特性を向上させるためにブ
リード電流を多くするとさらに増加されることになり、
その影響が無視できなくなる。
またＭＯ８素子のスレショルド電圧ｖｔｈは、いわゆる
ｌ／ｆノイズによって逐次変動するため、定電流回路等
によって上述のオフセット電流ΔＩＤＣを定常的に補償
することは困難である。
ｌ／ｆノイズによって逐次変動するため、定電流回路等
によって上述のオフセット電流ΔＩＤＣを定常的に補償
することは困難である。
上述した従来の電流出力形回路では、オフセット電流に
よってＳハの劣化を生じ易く、またＭＯ８素子ではいわ
ゆる１／ｆノイズを発生するなどの問題点があった。
よってＳハの劣化を生じ易く、またＭＯ８素子ではいわ
ゆる１／ｆノイズを発生するなどの問題点があった。
本発明は、電流出力形回路の出力端に能動素子αηのド
レインが接続され、この能動素子のソースｆ−）間に容
量成分へ３が持たせられると共に、上記能動素子のドレ
インダート間にスイッチα→が設けられ、ブランキング
期間φ３に、上記能動素子のドレインソース間に必要な
電流ΔＩＤＣ’が流されると共に上記スイッチがオンさ
れることにより、上記容量成分に所定の電荷が充電され
、動作期間φｔに、上記スイッチがオフされることによ
り、上記容量成分の充電電荷によって上記能動素子のド
レインソース間に上記必要な電流が流され、上記電流出
力形回路の出力端の゛電流が補正されるようにした電流
回路である。
レインが接続され、この能動素子のソースｆ−）間に容
量成分へ３が持たせられると共に、上記能動素子のドレ
インダート間にスイッチα→が設けられ、ブランキング
期間φ３に、上記能動素子のドレインソース間に必要な
電流ΔＩＤＣ’が流されると共に上記スイッチがオンさ
れることにより、上記容量成分に所定の電荷が充電され
、動作期間φｔに、上記スイッチがオフされることによ
り、上記容量成分の充電電荷によって上記能動素子のド
レインソース間に上記必要な電流が流され、上記電流出
力形回路の出力端の゛電流が補正されるようにした電流
回路である。
これによれば、動作期間に必要な電流が供給されてオフ
セット電流が除去されると共に、ブランキング期間ごと
に電流が逐次補正されて１／ｆノイズも解消することが
できる。
セット電流が除去されると共に、ブランキング期間ごと
に電流が逐次補正されて１／ｆノイズも解消することが
できる。
第１図において、入力端子（１）がスイッチ（２）の一
端に接続され、この他端がカレン）ミラーのダイオード
側を構成するＮ形のＭＯ３素子（３）を通じて電圧源（
４）に接続される。また出力端子（５）がスイッチ（６
）の一端に接続され、この他端がカレントミラーのトラ
ンジスタ側を構成するＮ形のＭＯ８素子（７）を通じて
電圧源（４）に接続される。
端に接続され、この他端がカレン）ミラーのダイオード
側を構成するＮ形のＭＯ３素子（３）を通じて電圧源（
４）に接続される。また出力端子（５）がスイッチ（６
）の一端に接続され、この他端がカレントミラーのトラ
ンジスタ側を構成するＮ形のＭＯ８素子（７）を通じて
電圧源（４）に接続される。
また素子（３） （７）とスイッチ（４） （６）との
接続中点にそれぞれ他端が電源端子ＶＣＣに接続された
Ｐ形のＭＯ８素子（８） （９）が接続され、これらの
素子（８） （９）のダートに共通に電圧源αＱが接続
される。
接続中点にそれぞれ他端が電源端子ＶＣＣに接続された
Ｐ形のＭＯ８素子（８） （９）が接続され、これらの
素子（８） （９）のダートに共通に電圧源αＱが接続
される。
さらに素子（７） （９）とスイッチ（６）との接続中
点にＰ形のＭＯ８素子◇◇のドレインが接続され、この
素子（１１）のソースが電圧源（端子）（６）に接続さ
れると共に、この素子α■のソースダート間にコンデン
サ０３が設けられ、また素子（ｌのドレインダート間に
スイッチα→が設けられる。
点にＰ形のＭＯ８素子◇◇のドレインが接続され、この
素子（１１）のソースが電圧源（端子）（６）に接続さ
れると共に、この素子α■のソースダート間にコンデン
サ０３が設けられ、また素子（ｌのドレインダート間に
スイッチα→が設けられる。
そしてこの回路において、素子（７）のＷ／Ｌが素子（
３）のに倍にされると共に、素子（９）のＷ／Ｌは素子
（８）のに′倍とされ、ここでに′は、スレショルド電
圧ｖｔｈにばらつきを生じた場合にも常に素子（７）に
向つてオフセット電流ΔＩＤＣが流れるようなに′＜ｋ の値とされる。
３）のに倍にされると共に、素子（９）のＷ／Ｌは素子
（８）のに′倍とされ、ここでに′は、スレショルド電
圧ｖｔｈにばらつきを生じた場合にも常に素子（７）に
向つてオフセット電流ΔＩＤＣが流れるようなに′＜ｋ の値とされる。
さらにスイッチ（２１（６） （１→の動作が、第２図
人に示すような動作期間φＫにスイッチ（２） （６）
がオンされ、同図Ｂに示すようなブランキング期間φＢ
にスイッチａ４がオンされるように制御される。
人に示すような動作期間φＫにスイッチ（２） （６）
がオンされ、同図Ｂに示すようなブランキング期間φＢ
にスイッチａ４がオンされるように制御される。
従ってこの回路において、ブランキング期間φ３にスイ
ッチ（２） （６）がオフされ、スイッチα４がオンさ
れると、このときのオフセット電流ΔＩＤＣが素子α力
を通じて流され、さらにこの電流が流れる様にコンデン
サ（２）に充電が行われる。そして動作期間φＥにスイ
ッチα→がオフされると、素子α力はコンデンサ（至）
の充電電位によってバイアスされ、素子α埠のソースド
レイン間にはΔＩＤＣの電流が流され続ける。
ッチ（２） （６）がオフされ、スイッチα４がオンさ
れると、このときのオフセット電流ΔＩＤＣが素子α力
を通じて流され、さらにこの電流が流れる様にコンデン
サ（２）に充電が行われる。そして動作期間φＥにスイ
ッチα→がオフされると、素子α力はコンデンサ（至）
の充電電位によってバイアスされ、素子α埠のソースド
レイン間にはΔＩＤＣの電流が流され続ける。
すなわちこの回路によれば、動作期間φ冨にオフセット
電流ΔＩＤＣに等しい電流が素子αつから補給され、こ
れによって出力端子（５）には、オフセット電流ΔＩＤ
Ｃの影響のない出力信号電流を得ることができる。
電流ΔＩＤＣに等しい電流が素子αつから補給され、こ
れによって出力端子（５）には、オフセット電流ΔＩＤ
Ｃの影響のない出力信号電流を得ることができる。
こうして出力信号電流が得られるわけであるが、上述の
回路によれば出力にオフセット電流が含まれないので信
号のＳハが劣化されることがなく、またブリード電流を
大きくしても出力に影響しないので周波は特性を向上さ
せ、高速、高感度の回路を形成することができる。
回路によれば出力にオフセット電流が含まれないので信
号のＳハが劣化されることがなく、またブリード電流を
大きくしても出力に影響しないので周波は特性を向上さ
せ、高速、高感度の回路を形成することができる。
また入力信号がビデオ信号の場合には、例えば１水平期
間（６３，５μｌ１ｅｃ ）おきにブランキング期間φ
３を設けることによシ、ｌ／ｆノイズも良好に抑圧する
ことができる。
間（６３，５μｌ１ｅｃ ）おきにブランキング期間φ
３を設けることによシ、ｌ／ｆノイズも良好に抑圧する
ことができる。
さらに以下に他の回路に応用した例について説明する。
まず第３図は固体撮像装置、ラインセンサーあるいはフ
レームメモリ等の読出回路に適用した場合である。この
図において、装置に接続される入力端子Ｇ１）がスイッ
チ（イ）、定電流源（至）を通じて接地されると共に、
このスイッチ０２と定電流源（ト）との接続中点がＮ形
のＭＯ８素子（ロ）、スイッチ檜を通じて出力端子（至
）に接続される。また素子（ロ）のｒ−）に電圧源（ロ
）が接続される。
レームメモリ等の読出回路に適用した場合である。この
図において、装置に接続される入力端子Ｇ１）がスイッ
チ（イ）、定電流源（至）を通じて接地されると共に、
このスイッチ０２と定電流源（ト）との接続中点がＮ形
のＭＯ８素子（ロ）、スイッチ檜を通じて出力端子（至
）に接続される。また素子（ロ）のｒ−）に電圧源（ロ
）が接続される。
そしてこの回路において、素子（ロ）とスイッチ（へ）
との接続中点に上述の素子αυ〜スイッチα４の回路が
接続される。
との接続中点に上述の素子αυ〜スイッチα４の回路が
接続される。
従ってこの回路においても、ブランキング期間φＢにス
イッチα→がオンされ、スイッチ０２＠がオフされると
、このとき素子（ロ）に流れるオフセット電流が素子α
η及びコンデンサα１に記憶され、動作期間φｔにこの
電流が補給されて、出力端子（至）にオフセットのない
出力電流が取出される。
イッチα→がオンされ、スイッチ０２＠がオフされると
、このとき素子（ロ）に流れるオフセット電流が素子α
η及びコンデンサα１に記憶され、動作期間φｔにこの
電流が補給されて、出力端子（至）にオフセットのない
出力電流が取出される。
また第４図はカレントミラー型のコンパレータあるいは
センスアンプに適用した場合で、入力端子（４１ｍ）（
４１ｂ） Ｚ＞ｆ ソｈ ’ｅ ｈ 切ｍ スインｆ
（４２ａＸ４２ｂ）の一方の固定接点を通じて差動接続
されたＰ形のＭＯ８素子（４３ｍ）（４３ｂ）のダート
に接続される。これらの素子（４３ｍ）（４３ｂ）のソ
ースの接続点が定電流諒■を通じてｖｃｃの電源端子に
接続される。さらに素子（４３ｍ）（４３ｂ）のドレイ
ンがカレントミラーを構成するＮ形のＭＯ８素子（４５
ｍ）（４５ｂ）で互に結合され、こめト２ンノスタ側の
素子（４３ｂ）からスイッチに）を通じて出力端子らη
が導出されるへ そしてこの回路において、素子（４３ｂ）とスイッチ■
との接続中点に上述の素子αυ〜スイッチα尋の回路が
接続されると共に、スイッチ（４２ｍ）（４２ｂ）の他
方の固定接点に電圧源０→が共通に接続される。
センスアンプに適用した場合で、入力端子（４１ｍ）（
４１ｂ） Ｚ＞ｆ ソｈ ’ｅ ｈ 切ｍ スインｆ
（４２ａＸ４２ｂ）の一方の固定接点を通じて差動接続
されたＰ形のＭＯ８素子（４３ｍ）（４３ｂ）のダート
に接続される。これらの素子（４３ｍ）（４３ｂ）のソ
ースの接続点が定電流諒■を通じてｖｃｃの電源端子に
接続される。さらに素子（４３ｍ）（４３ｂ）のドレイ
ンがカレントミラーを構成するＮ形のＭＯ８素子（４５
ｍ）（４５ｂ）で互に結合され、こめト２ンノスタ側の
素子（４３ｂ）からスイッチに）を通じて出力端子らη
が導出されるへ そしてこの回路において、素子（４３ｂ）とスイッチ■
との接続中点に上述の素子αυ〜スイッチα尋の回路が
接続されると共に、スイッチ（４２ｍ）（４２ｂ）の他
方の固定接点に電圧源０→が共通に接続される。
従ってこの回路においても、ブランキング期間φ３にス
イッチ負→がオンされ、スイッチ（９）がオフされ、ス
イッチ（４２ｍ）（４２ｂ）が電圧源（９）側に切換え
られることによって、オフセット電流が素子α力に記憶
される。
イッチ負→がオンされ、スイッチ（９）がオフされ、ス
イッチ（４２ｍ）（４２ｂ）が電圧源（９）側に切換え
られることによって、オフセット電流が素子α力に記憶
される。
なおこの例では、出力端子０′？）に同って正のオフセ
ット電流が流されるため素子αｌ）はＮ形で構成される
。またコンデンサ叫は素子α力のソースゲート間及びチ
ャンネルデート間の容量成分で代用されている。
ット電流が流されるため素子αｌ）はＮ形で構成される
。またコンデンサ叫は素子α力のソースゲート間及びチ
ャンネルデート間の容量成分で代用されている。
そしてこれらの例においても、スレショルド′這圧ｖｔ
ｈのばらつき、温度特性等による変動が吸収され、また
ｌ／ｆノイズも解消することができる。
ｈのばらつき、温度特性等による変動が吸収され、また
ｌ／ｆノイズも解消することができる。
この発明によれば、動作期間に必要な１流が供給されて
オフセット電流が除去されると共に、ブランキング期間
ごとに電流が遂次補正されて１／ｆノイズを解消するこ
とができるようになった。
オフセット電流が除去されると共に、ブランキング期間
ごとに電流が遂次補正されて１／ｆノイズを解消するこ
とができるようになった。
第１図は本発明の一例の接続図、第２図〜第４図はその
説明のための図、第５図は従来の技術の説明のための図
である。 α）ハＭＯ８素子、（至）はコンデンサ、α４はスイッ
チである。
説明のための図、第５図は従来の技術の説明のための図
である。 α）ハＭＯ８素子、（至）はコンデンサ、α４はスイッ
チである。
Claims (1)
- 【特許請求の範囲】 電流出力形回路の出力端に能動素子のドレインが接続さ
れ、 この能動素子のソースゲート間に容量成分が持たせられ
ると共に、 上記能動素子のドレインゲート間にスイッチが設けられ
、 ブランキング期間に、上記能動素子のドレインソース間
に必要な電流が流されると共に上記スイッチがオンされ
ることにより、上記容量成分に所定の電荷が充電され、 動作期間に、上記スイッチがオフされることにより、上
記容量成分の充電電荷によって上記能動素子のドレイン
ソース間に上記必要な電流が流され、 上記電流出力形回路の出力端の電流が補正されるように
した電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012408A JPS62171212A (ja) | 1986-01-23 | 1986-01-23 | 電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012408A JPS62171212A (ja) | 1986-01-23 | 1986-01-23 | 電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171212A true JPS62171212A (ja) | 1987-07-28 |
Family
ID=11804436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012408A Pending JPS62171212A (ja) | 1986-01-23 | 1986-01-23 | 電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171212A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260488A (ja) * | 2004-03-10 | 2005-09-22 | Mitsubishi Electric Corp | 電圧電流変換回路 |
| JP2007096504A (ja) * | 2005-09-27 | 2007-04-12 | Nec Corp | 差動増幅器とデジタル・アナログ変換器、並びに表示装置 |
| JP2010016737A (ja) * | 2008-07-07 | 2010-01-21 | Sony Corp | オフセット圧縮回路およびそれを用いたａｄ変換器 |
| CN102122188A (zh) * | 2009-12-23 | 2011-07-13 | 爱特梅尔汽车股份有限公司 | 用于为输入电流放大器调节偏移输出电流的电路和方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5997210A (ja) * | 1982-11-26 | 1984-06-05 | Hitachi Ltd | 広帯域増幅器 |
-
1986
- 1986-01-23 JP JP61012408A patent/JPS62171212A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5997210A (ja) * | 1982-11-26 | 1984-06-05 | Hitachi Ltd | 広帯域増幅器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260488A (ja) * | 2004-03-10 | 2005-09-22 | Mitsubishi Electric Corp | 電圧電流変換回路 |
| JP2007096504A (ja) * | 2005-09-27 | 2007-04-12 | Nec Corp | 差動増幅器とデジタル・アナログ変換器、並びに表示装置 |
| JP2010016737A (ja) * | 2008-07-07 | 2010-01-21 | Sony Corp | オフセット圧縮回路およびそれを用いたａｄ変換器 |
| CN102122188A (zh) * | 2009-12-23 | 2011-07-13 | 爱特梅尔汽车股份有限公司 | 用于为输入电流放大器调节偏移输出电流的电路和方法 |
| US8760227B2 (en) | 2009-12-23 | 2014-06-24 | Atmel Corporation | Circuit and method for adjusting an offset output current for an input current amplifier |
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