JP2016072653A - ドライバ回路 - Google Patents

Abstract

【課題】出力ドライバ回路において、所望の振幅の差動出力信号を精度良く生成するとともに、トランジスタに耐圧を超える電圧が印加されないようにする。
【解決手段】ドライバ回路１は、差動入力回路１０および出力抵抗ＲＬＰ、ＲＬＮから成るＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路と高電位側の電源ラインＶＣＣとの間に電圧降下素子１６を接続するとともに電圧降下素子と並列にスイッチ素子ＭＳＷ１を接続し、スイッチ制御回路１７によって出力抵抗に流れる電流量に応じてスイッチ素子のオン・オフを制御する。
【選択図】図１

Description

本発明は、ドライバ回路に関し、例えば高速信号伝送に用いるＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）方式のドライバ回路に関する。

近年、アナログ高速信号伝送において、ＣＭＬ方式の回路（以下、「ＣＭＬ回路」と称する。）を採用したドライバ回路が広く用いられている。
近年の半導体プロセスの微細化に伴い、一般に、高周波回路に用いられるトランジスタは高速動作が可能になる一方で、耐圧の低下が問題となっている。
ＣＭＬ回路においても、ＣＭＬ回路を構成するトランジスタに耐圧を超える電圧が印加され、ＣＭＬ回路が破壊されることが問題となっている。例えば、図１６に示されるＣＭＬ回路３０において、出力を遮断する場合、電流源用のトランジスタＱ３２、Ｑ３３のベース電位を下げるまたはグラウンド電位とすることで、ＣＭＬ回路３０に流れる電流を遮断する方法が知られている。この場合、ＣＭＬ回路３０を構成する差動対トランジスタＱ３０、Ｑ３１のコレクタ・エミッタ間には通常動作時より高い電圧が印加され、差動対トランジスタＱ３０、Ｑ３１の絶縁破壊が起こる虞がある。

上記の問題を解決するための従来技術として、ＣＭＬ回路において、差動対トランジスタのエミッタ端子とグラウンド電位との間に高抵抗を挿入し、ＣＭＬ回路の出力遮断時に差動対トランジスタにリーク電流が流れるようにすることにより、差動対トランジスタのエミッタ電位の低下を防いで差動対トランジスタのコレクタ・エミッタ間に耐圧を超える電圧が印加されないようにする技術が、下記非特許文献１に開示されている。

H.Koizumi, et al., "A 10GB/s Burst-Mode Laser Diode Driver for Burst-by-Burst Power Saving," ISSCC 2012, pp.414-415.

本発明者の検討によれば、ＣＭＬ回路が小振幅の信号を出力する場合にも、差動対トランジスタに耐圧を超える電圧が印加される虞があることが明らかとなった。

例えば、ＣＭＬ回路の差動出力信号の振幅を可変にする場合を考える。
図１６は、従来のＣＭＬ回路の構成を示す図である。一般に、負荷抵抗ＲＬＮ、ＲＬＰの抵抗値は固定される（例えば５０Ω）。そのため、ＣＭＬ回路３０の差動出力信号の振幅を変化させる場合、負荷抵抗ＲＬＮ、ＲＬＰを流れる電流を可変しなければならない。負荷抵抗ＲＬＮ、ＲＬＰを流れる電流を可変させて差動出力信号の振幅を変化させた場合、図１７に示されるように、小振幅出力時の差動対トランジスタＱ３０、Ｑ３１のコレクタ端子の電位３００は、大振幅出力時の差動対トランジスタＱ３０、Ｑ３１のコレクタ端子の電位３０１に比べて高くなる。一方、差動対トランジスタＱ３０、Ｑ３１のエミッタ端子の電位は、差動対トランジスタＱ２０、Ｑ２１が正常に動作している範囲であれば、差動出力信号の振幅、すなわち負荷抵抗ＲＬＮ、ＲＬＰに流れる電流によらない。その結果、小振幅出力時において、差動対トランジスタＱ３０、Ｑ３１のコレクタ・エミッタ間に差動対トランジスタＱ３０、Ｑ３１の耐圧を超える電圧が印加される虞がある。

また、仮に、小振幅出力時に差動対トランジスタＱ３０、Ｑ３１に印加される電圧を小さくするために、単純に差動対トランジスタＱ３０、Ｑ３１のコレクタ電極のＤＣ電圧を低く設定する手法では、大振幅出力時に差動対トランジスタＱ３０、Ｑ３１が飽和し、所望の振幅の差動出力信号を精度良く生成できない虞がある。
なお、上記非特許文献１に記載の技術では、ＣＭＬ回路が小振幅の信号を出力する場合については考慮されていない。

本発明は、上記の問題に鑑みてなされたものであり、本発明は、出力ドライバ回路において、所望の振幅の差動出力信号を精度良く生成できるようにするとともに、トランジスタに耐圧を超える電圧が印加されないようにすることを目的とする。

本発明に係るドライバ回路（１〜２）は、第１電源電圧（ＶＣＣ）が供給される第１電源ラインと、第２電源電圧（ＶＥＥ）が供給される第２電源ラインと、一対の差動入力信号を入力する一対の差動入力端子（ＩＰ、ＩＮ）と、一対の差動出力信号を出力する一対の差動出力端子（ＯＰ、ＯＮ）と、前記差動入力端子に入力された前記差動入力信号に基づいて前記差動出力信号を生成する複数の差動入力回路（１０）と、複数の制御信号（ＣＳＮ０〜ＣＳＮｍ）に基づいて、前記差動入力回路の回路電流の供給と遮断を制御する電流制御部（１３）と、一端が前記差動出力端子の一方に接続される第１出力抵抗（ＲＬＰ）と、一端が前記差動出力端子の他方に接続され、他端が前記第１出力抵抗の他端と共通に接続される第２出力抵抗（ＲＬＮ）と、前記第１出力抵抗の他端と前記第２出力抵抗の他端とが共通に接続されるノード（ＮＰ）と前記第１電源ラインとの間に接続される電圧降下素子（１６）と、前記電圧降下素子と並列に接続され、前記制御信号に基づいてオン・オフが制御される第１スイッチ素子（ＭＳＷ１）と、前記第１スイッチ素子のオン・オフを制御するスイッチ制御回路（１７）とを有し、前記差動入力回路は、制御電極に前記一対の差動入力信号の一方が入力され、第２主電極が前記一対の差動出力端子の一方として前記第１出力抵抗の一端に接続される第１トランジスタ（ＱＰ）と、制御電極に前記一対の差動入力信号の他方が入力され、第２主電極が前記一対の差動出力端子の他方として前記第２出力抵抗の一端に接続される第２トランジスタ（ＱＮ）と、一端が前記第２電源ラインに接続され、他端が前記第１トランジスタの第１主電極に接続される第１電流源（１１）と、一端が前記第２電源ラインに接続され、他端が前記第２トランジスタの第１主電極に接続される第２電流源（１２）と、を含み、前記電流制御部は、前記複数の制御信号で示されるビット値に応じて、夫々の前記差動入力回路における前記第１電流源および前記第２電流源による電流の供給と遮断を制御し、前記スイッチ制御回路は、前記複数の制御信号で示されるビット値が所定の基準値よりも大きいか否かによって前記第１スイッチ素子のオン・オフを制御することを特徴とする。

上記ドライバ回路において、前記第１電流源は、第２主電極が前記第１トランジスタの第１主電極に接続される第３トランジスタ（ＱＡ）と、前記第３トランジスタの第１主電極と前記第２電源ラインとの間に接続される第１抵抗（ＲＡ）とを有し、前記第２電流源は、第２主電極が前記第２トランジスタの第１主電極に接続される第４トランジスタ（ＱＢ）と、前記第４トランジスタの第１主電極と前記第２電源ラインとの間に接続される第２抵抗（ＲＢ）とを含み、前記電流制御部は、前記複数の制御信号に基づいて、最も回路電流の小さい前記差動入力回路における前記第３トランジスタおよび前記第４トランジスタの制御電極が接続される信号ライン（ＬＢ２）の接続先を、バイアス電圧（ＶＣＳ）が供給されるバイアス電圧ライン（ＬＢ１）と前記第２電源ラインとの間で切り替える第１スイッチ回路（１４）と、前記最も回路電流の小さい前記差動入力回路以外の前記差動入力回路毎に対応して設けられ、前記複数の制御信号に基づいて、対応する前記差動入力回路における前記第３トランジスタの制御電極および前記第４トランジスタの制御電極の接続先を、前記信号ラインと前記第２電源ラインとの間で切り替える第２スイッチ回路（１５＿１〜１５＿ｍ）と、を有してもよい。

上記ドライバ回路において、前記第１電流源は、第２主電極が前記第１トランジスタの第１主電極に接続される第３トランジスタ（ＱＡ）と、前記第３トランジスタの第１主電極と前記第２電源ラインとの間に接続される第１抵抗（ＲＡ）とを有し、前記第２電流源は、第２主電極が前記第２トランジスタの第１主電極に接続される第４トランジスタ（ＱＢ）と、前記第４トランジスタの第１主電極と前記第２電源ラインとの間に接続される第２抵抗（ＲＢ）とを含み、前記電流制御部は、前記差動入力回路毎に設けられ、前記複数の制御信号に基づいて、対応する前記差動入力回路における前記第３トランジスタの制御電極および前記第４トランジスタの制御電極の接続先をバイアス電圧（ＶＣＳ）が供給されるバイアス電圧ライン（ＬＢ１）と前記第２電源ラインとの間で切り替えるスイッチ回路（１５＿０〜１５＿ｍ）を有してもよい。

上記ドライバ回路において、前記電圧降下素子は、抵抗（ＲＰ）であってもよい。

上記ドライバ回路において、一端が前記第１出力抵抗と前記第２出力抵抗とが接続されるノード（ＮＰ）に接続され、他端が前記電圧降下素子の一端に接続される第２スイッチ素子（ＭＳＷ２）を更に有し、前記スイッチ制御回路は、前記第１スイッチ素子オンさせるときに前記第２スイッチ素子をオフさせ、前記第１スイッチ素子をオフさせるときに前記第２スイッチ素子をオンさせ、前記電圧降下素子は、ダイオード接続されたバイポーラトランジスタ（ＱＲＰ）であってもよい。

なお、上記説明において括弧を付した参照符号は、図面において当該参照符号が付された構成要素の概念に含まれるものを例示するに過ぎない。

本発明によれば、出力ドライバ回路において、所望の振幅の差動出力信号を精度良く生成できるようにするとともに、トランジスタに耐圧を超える電圧が印加されないようにすることが可能となる。

図１は、本発明の実施形態１に係るドライバ回路の構成を示す図である。 図２は、電流源を構成するトランジスタの回路構成例を示す図である。 図３は、実施の形態１に係るドライバ回路の具体的な回路構成例を示す図である。 図４は、実施の形態１に係るドライバ回路（図３）に差動入力信号を入力したときの、差動入力回路の差動対を構成するトランジスタのコレクタ−ベース間電圧を示す図である。 図５は、ドライバ回路のスイッチ素子を取り除いた回路に差動入力信号を入力したときの差動対を構成するトランジスタのコレクタ−ベース間電圧を示す図である。 図６は、実施の形態２に係るドライバ回路の構成を示す図である。 図７は、実施の形態２に係るドライバ回路の具体的な回路構成例を示す図である。 図８は、実施の形態３に係るドライバ回路の構成を示す図である。 図９は、実施の形態４に係るドライバ回路の構成を示す図である。 図１０は、実施の形態４に係るドライバ回路の具体的な回路構成例を示す図である。 図１１は、差動入力回路にディジェネレーション抵抗を挿入した場合の回路構成を示す図である。 図１２は、差動入力回路にディジェネレーション抵抗を挿入した場合の別の回路構成を示す図である。 図１３は、差動入力回路にリーク電流発生用の抵抗を挿入した場合の回路構成を示す図である。 図１４は、差動入力回路にリーク電流発生用の抵抗を挿入した場合の別の回路構成を示す図である。 図１５は、差動入力回路にリーク電流発生用の抵抗を挿入した場合の更に別の回路構成を示す図である。 図１６は、従来のＣＭＬ回路の回路構成を示す図である。 図１７は、従来のＣＭＬ回路における差動対トランジスタのコレクタ電位を示す図である。

以下、本発明の実施の形態について図を参照して説明する。

≪実施の形態１≫
図１は、本発明の一実施の形態に係るドライバ回路の構成を示す図である。
同図に示されるドライバ回路１は、例えば、光通信ネットワークで用いられる光送信器内に設けられ、電気信号を光の強弱信号に変換して光ファイバに送信する光変調器やレーザダイオードを駆動するための駆動回路である。具体的に、ドライバ回路１は、入力された一対の差動入力信号を、上記光変調器やレーザダイオードを駆動可能な振幅レベルまで増幅させることにより一対の差動出力信号を生成し、駆動信号として光変調器やレーザダイオードに供給するＣＭＬ方式の出力回路である。

ドライバ回路１は、例えば、公知のシリコン−ゲルマニウム半導体（Ｓｉ−Ｇｅ）ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）プロセスによって半導体基板に形成された半導体集積回路によって実現されている。以下の説明では、ドライバ回路１を構成するバイポーラトランジスタがＮＰＮ型のＨＢＴであるものとして説明する。
なお、ドライバ回路１は、ワンチップの半導体装置として実現されても良いし、マルチチップ構成の半導体装置として実現されても良く、半導体集積回路のチップ構成に特に制限はない。

本実施の形態では、ドライバ回路１は、電源電圧ＶＣＣと電源電圧ＶＥＥ（＜ＶＣＣ）との間で動作するものとする。また、高電位側の電源電圧ＶＣＣを正の電圧とし、低電位側の電源電圧ＶＥＥをグラウンド電圧（＝０Ｖ）とした場合を一例として説明する。なお、参照符号ＶＣＣ、ＶＥＥは、電源電圧のみならず、それらの電源電圧が供給される電源ラインをも表すものとする。

また、同一の構成を有する回路および素子を総称する場合には、接尾語（サフィックス）を除いて表記する。例えば、差動入力回路１０＿０〜１０＿ｍを差動入力回路１０と表記し、トランジスタＱＰ０〜ＱＰｍをトランジスタＱＰと表記し、電流源１２＿０〜１２＿ｍを電流源１２等と表記する。

本実施の形態に係るドライバ回路１は、振幅の小さい差動出力信号を生成する場合に、差動入力回路における差動対トランジスタに耐圧を超える電圧が印加されないようにし、振幅の大きい差動出力信号を生成する場合に、上記差動対トランジスタを飽和させないように動作する。以下、ドライバ回路１の具体的な回路構成について詳細に説明する。

具体的に、ドライバ回路１は、入力端子ＩＰ、ＩＮ、出力端子ＯＰ、ＯＮ、差動入力回路１０＿０〜１０＿ｍ（ｍは１以上の整数）、電流制御部１３、出力抵抗ＲＬＮ、ＲＬＰ、電圧降下素子１６、スイッチ素子ＭＳＷ１、およびスイッチ制御部１７を有する。

入力端子ＩＰ、ＩＮは、一対の差動入力信号を入力する一対の差動入力端子である。出力端子ＯＰ、ＯＮは、入力端子ＩＰ、ＩＮに入力された差動入力信号に基づいて生成された一対の差動出力信号を出力する一対の差動出力端子である。

出力抵抗ＲＬＮは、一端が出力端子ＯＮに接続される。出力抵抗ＲＬＰは、一端が出力端子ＯＰに接続され、他端が出力抵抗ＲＬＰの他端と共通に接続される。出力抵抗ＲＬＰ、ＲＬＮは、同一の抵抗値を有する。

電圧降下素子１６は、出力抵抗ＲＬＮと出力抵抗ＲＬＰとが共通に接続されるノードＮＰと電源ラインＶＣＣとの間に接続される。電圧降下素子１６は、流れる電流に応じて電圧を発生する素子であり、例えば、抵抗ＲＰから構成されている。

スイッチ素子ＭＳＷ１は、電圧降下素子１６と並列に接続される。スイッチ素子ＭＳＷ１は、例えばＰチャネル型のＭＯＳトランジスタである。スイッチ素子ＭＳＷ１としてのトランジスタは、第１主電極としてのソース電極とバックゲート電極とが共通に電源ラインＶＣＣに接続され、第２主電極としてのドレイン電極がノードＮＰに接続される。スイッチ素子ＭＳＷ１は、制御信号ＣＳＮ０〜ＣＳＮｍに基づいてオン・オフが制御される。具体的なオン・オフ制御方法については後述する。

差動入力回路１０＿０〜１０＿ｍは、入力端子ＩＰ、ＩＮに入力された差動入力信号に基づいて差動出力信号を生成し、出力端子ＯＰ、ＯＮに出力する。差動入力回路１０＿０は、トランジスタＱＮ０、ＱＰ０および電流源１１＿０、１２＿０を含む。

トランジスタＱＮ０、ＱＰ０は、バイポーラトランジスタである。トランジスタＱＮ０は、制御電極としてのベース電極が入力端子ＩＮに接続され、第１主電極としてのエミッタ電極が電流源１１＿０の一方の端子に接続され、第２主電極としてのコレクタ電極が出力端子ＯＮに接続される。また、トランジスタＱＰ０は、制御電極としてのベース電極が入力端子ＩＰに接続され、第１主電極としてのエミッタ電極が電流源１２＿０の一方の端子に接続され、第２主電極としてのコレクタ電極が出力端子ＯＰに接続される。

電流源１１＿０は、一端が電源ラインＶＥＥに接続され、他端がトランジスタＱＮ０のエミッタ電極に接続される。電流源１１＿０は、例えばトランジスタＱＡ０と抵抗ＲＡ０とから構成されている。トランジスタＱＡ０は、バイポーラトランジスタである。トランジスタＱＡ０は、第２主電極としてのコレクタ電極がトランジスタＱＮ０のエミッタ電極に接続される。抵抗ＲＡ０は、一端がトランジスタＱＡ０のエミッタ電極（第１主電極）に接続され、他端が電源ラインＶＥＥに接続されている。

電流源１２＿０は、一端が電源ラインＶＥＥに接続され、他端がトランジスタＱＰ０のエミッタ電極に接続される。電流源１２＿０は、電流源１１＿０と同一の構成を有しており、トランジスタＱＢ０および抵抗ＲＢ０から構成されている。具体的に、トランジスタＱＢ０は、第２主電極としてのコレクタ電極がトランジスタＱＰ０のエミッタ電極に接続される。抵抗ＲＢ０は、一端がトランジスタＱＢ０のエミッタ電極に接続され、他端が電源ラインＶＥＥに接続されている。トランジスタＱＡ０、ＱＢ０の夫々の制御電極としてのベース電極は、共通に接続されている。

差動入力回路１０＿１〜１０＿ｍは、差動入力回路１０＿０と同様の回路構成を有している。すなわち、差動入力回路１０＿１〜１０＿ｍは、差動対トランジスタとしてトランジスタＱＰ１〜ＱＰｍ、ＱＮ１〜ＱＮｍを有し、電流源１１＿１〜１１＿ｍとして、ＱＡ１〜ＱＡｍ、ＲＡ１〜ＲＡｍを有し、電流源１２＿１〜１２＿ｍとしてＱＢ１〜ＱＢｍ、ＲＢ１〜ＲＢｍを有する。差動入力回路１０＿１〜１０＿ｍにおける夫々の素子間の接続関係は、差動入力回路１０＿０と同様である。

差動入力回路１０＿０〜１０＿ｍは、入力端子ＩＰ、ＩＮおよび出力端子ＯＰ、ＯＮに共通に接続されている。すなわち、差動入力回路１０＿０〜１０＿ｍは、入力端子ＩＰ、ＩＮおよび出力端子ＯＰ、ＯＮに対して夫々並列に接続されている。

差動入力回路１０＿０〜１０＿ｍは、上述したように同一の回路構成を有している一方、回路電流が夫々相違するように、電流源１１、１２の電流値が設定されている。具体的には、差動入力回路１０＿０〜１０＿ｍにおける電流源１１、１２の電流を夫々Ｉ０〜Ｉｍとしたとき、例えば、Ｉ１＝２Ｉ０、Ｉ２＝４Ｉ０、…Ｉｍ＝２^m×Ｉ０となるように各電流源１１＿０〜１１＿ｍ（１２＿０〜１２＿ｍ）が設計されている。本実施の形態では、Ｉ０＜Ｉ１＜…＜Ｉｍとして説明する。

各差動入力回路１０＿０〜１０＿ｍにおける電流源１１、１２の電流値は、各バイポーラトランジスタＱＡ０〜ＱＡｍ（ＱＢ０〜ＱＢｍ）のトランジスタサイズによって調整されている。例えば、図２に示されるように、所定のサイズのトランジスタＱｘ（単位トランジスタ）を並列接続し、並列接続するトランジスタＱｘの個数を調整することによって、所望のトランジスタサイズのトランジスタＱＡ０〜ＱＡｍ（ＱＢ０〜ＱＢｍ）を実現する。これによれば、トランジスタサイズを変えたトランジスタを１個ずつ用いて各電流源１１＿０〜１１＿ｍ（１２＿０〜１２＿ｍ）を設計する場合に比べて、差動入力回路１０＿０〜１０＿ｍにおける各電流源１１間の電流値の相対誤差を小さくすることができる。
なお、差動入力回路１０＿０〜１０＿ｍにおける各電流源１１（１２）間の電流量の比率は、可変させる振幅の最大値、最小値、および分解能に応じて適宜選択することができる。

電流制御部１３は、複数ビットの制御信号ＣＳＮ０〜ＣＳＮｍに基づいて、各差動入力回路１０＿０〜１０＿ｍの回路電流の供給と遮断を制御する。すなわち、電流制御部１３は、複数ビットの制御信号ＣＳＮ０〜ＣＳＮｍで示されるビット値に応じて、各差動入力回路１０＿０〜１０＿ｍにおける電流源１１、１２による電流の供給と遮断を選択的に切り替える。
具体的に、電流制御部１３は、最も回路電流の小さい差動入力回路１０＿０を制御するスイッチ回路１４と、その他の差動入力回路１０＿１〜１０＿ｍ毎に対応して設けられたスイッチ回路１５＿１〜１５＿ｍと、から構成されている。

スイッチ回路１４は、制御信号ＣＳＮ０に基づいて、差動入力回路１０＿０におけるトランジスタＱＡ０、ＱＢ０のベース電極が接続される信号ラインＬＢ２の接続先を、バイアス電圧ＶＣＳが供給されるバイアス電圧ラインＬＢ１と電源ラインＶＥＥとの間で切り替える。

具体的に、スイッチ回路１４は、トランジスタＭＮ０とトランジスタＭＰ０とから構成されている。トランジスタＭＮ０は、例えばＮチャネル型のＭＯＳトランジスタであり、トランジスタＭＰ０は、例えばＰチャネル型のＭＯＳトランジスタである。トランジスタＭＮ０は、第１主電極としてのソース電極が電源ラインＶＥＥに接続され、第２主電極としてのドレイン電極がトランジスタＱＡ０、ＱＢ０のベース電極に接続され、制御電極としてのゲート電極に制御信号ＣＳＮ０が供給される。トランジスタＭＰ０は、第１主電極としてのソース電極がバイアス電圧ラインＬＢ１に接続され、第２主電極としてのドレイン電極がトランジスタＱＡ０、ＱＢ０のベース電極（信号ラインＬＢ２）に接続され、制御電極としてのゲート電極に制御信号ＣＳＮ０が供給される。

スイッチ回路１４において、制御信号ＣＳＮ０がハイ（Ｈｉｇｈ）レベルである場合、トランジスタＭＮ０がオン、トランジスタＭＰ０がオフし、トランジスタＱＡ０、ＱＢ０のベース電極に電源電圧ＶＥＥが供給されることにより、電流源１１＿０、１２＿０の電流が遮断される。一方、制御信号ＣＳＮ０がロー（Ｌｏｗ）レベルである場合、トランジスタＭＰ０がオン、トランジスタＭＮ０がオフし、トランジスタＱＡ０、ＱＢ０のベース電極にバイアス電圧ＶＣＳが供給されることにより、電流源１１＿０、１２＿０の電流がトランジスタＱＮ０、ＱＰ０に供給される。

スイッチ回路１５＿１〜１５＿ｍは、対応する制御信号ＣＳＮ１〜ＣＳＮｍに基づいて、対応する差動入力回路１０＿１〜１０＿ｍにおけるトランジスタＱＡ１、ＱＢ１〜ＱＡｍ、ＱＢｍのベース電極の接続先を、信号ラインＬＢ２と電源ラインＶＥＥとの間で切り替える。

具体的に、スイッチ回路１５＿１は、トランジスタＭＣＮとトランジスタＭＣＰとから構成されている。トランジスタＭＣＮは、例えばＮチャネル型のＭＯＳトランジスタであり、トランジスタＭＣＰは、例えばＰチャネル型のＭＯＳトランジスタである。トランジスタＭＣＮは、第１主電極としてのソース電極が電源ラインＶＥＥに接続され、第２主電極としてのドレイン電極がトランジスタＱＡ１、ＱＢ１のベース電極に接続され、制御電極としてのゲート電極に制御信号ＣＳＮ１が供給される。トランジスタＭＣＰは、第１主電極としてのソース電極が信号ラインＬＢ２に接続され、第２主電極としてのドレイン電極がトランジスタＱＡ１、ＱＢ１のベース電極に接続され、制御電極としてのゲート電極に制御信号ＣＳＮ１が供給される。

スイッチ回路１５＿１において、制御信号ＣＳＮ１がハイ（Ｈｉｇｈ）レベルである場合、トランジスタＭＣＮがオン、トランジスタＭＣＰがオフし、トランジスタＱＡ１、ＱＢ１のベース電極に電源電圧ＶＥＥが供給されることにより、電流源１１＿１、１２＿１の電流が遮断される。一方、制御信号ＣＳＮ１がロー（Ｌｏｗ）レベルである場合、トランジスタＭＣＰがオン、トランジスタＭＣＮがオフし、トランジスタＱＡ１、ＱＢ１のベース電極が信号ラインＬＢ２に接続される。このとき、信号ラインＬＢ２にバイアス電圧ＶＣＳが供給されている場合には、トランジスタＱＡ１、ＱＢ１のベース電極にバイアス電圧ＶＣＳが印加され、電流Ｉ１がトランジスタＱＰ１、ＱＮ１に供給される。一方、信号ラインＬＢ２に電源電圧ＶＥＥが供給されている場合には、トランジスタＱＡ１、ＱＢ１のベース電極に電源電圧ＶＥＥが印加され、トランジスタＱＰ１、ＱＮ１への電流の供給が遮断される。

また、スイッチ回路１５＿２〜１５＿ｍは、スイッチ回路１５＿１と同様の回路構成を有し、対応する制御信号ＣＳＮ２〜ＣＳＮｍに基づいて、対応する差動入力回路１０＿２〜１０＿ｍにおける電流源１１、１２を構成する各トランジスタＱＡ２〜ＱＡｎ、ＱＢ２〜ＱＢｎの制御電極の接続先を信号ラインＬＢ２と電源ラインＶＥＥとの間で切り替える。

ここで、制御信号ＣＳＮ１〜ＣＳＮｍのハイレベルの電圧は、トランジスタＭＮ０、ＭＮＣの閾値電圧よりも大きく、且つバイアス電圧ＶＣＳ以上の電圧であればよい。また、制御信号ＣＳＮ０〜ＣＳＮｍのローレベルの電圧は、トランジスタＭＣＮ、ＭＮ０の閾値電圧よりも小さく、且つトランジスタＭＰ０、ＭＣＰのゲート・ソース間電圧がトランジスタＭＰ０、ＭＣＰの閾値電圧よりも大きくなる電圧であればよい。

電流制御部１３が上記の構成を有することにより、制御信号ＣＳＮ０のビット値に基づいて、出力抵抗ＲＬＮ、ＲＬＰへの電流の供給と遮断を制御し、複数ビットの制御信号ＣＳＮ１〜ＣＳＮｍで表されるビット値に基づいて、ドライバ回路１の出力抵抗ＲＬＮ、ＲＬＰに流れる電流の大きさを調整することができる。すなわち、制御信号ＣＳＮ０のビット値の切り替えにより、出力端子ＯＰ、ＯＮからの差動出力信号の出力と遮断を切り替えることができる。また、制御信号ＣＳＮ１〜ＣＳＮｍの各ビット値を切り替えることにより、ドライバ回路１の出力抵抗ＲＬＮ、ＲＬＰに流れる電流の大きさをステップ状（ディジタル的）に切り替えることができ、出力端子ＯＰ、ＯＮから出力される差動出力信号の振幅を可変することができる。

上述したように、スイッチ素子ＭＳＷ１は、制御信号ＣＳＮ０〜ＣＳＮｍに基づいてオン・オフが制御される。具体的に、スイッチ素子ＭＳＷ１は、複数ビットの制御信号ＣＳＮ１〜ＣＳＮｎで表されるビット値が所定の基準値よりも大きいか否かによってオン・オフが切り替わる。具体的な実現手段としては、図１に示されるように、スイッチ制御回路（ＳＷＣＮＴ）１７を設け、スイッチ制御回路１７によって、制御信号ＣＳＮ１〜ＣＳＮｎに基づいてトランジスタＭＳＷ１のオン・オフを制御する。

例えば、スイッチ制御回路（ＳＷＣＮＴ）１７は、複数ビットの制御信号ＣＳＮ１〜ＣＳＮｎで表されるビット値が所定の基準値に対応するビット値（基準値）よりも小さい場合に、トランジスタＭＳＷ１をオフさせ、制御信号ＣＳＮ１〜ＣＳＮｎで表されるビット値が上記所定の基準値に対応するビット値以上である場合に、トランジスタＭＳＷ１をオンさせる。これによれば、出力抵抗ＲＬＮ、ＲＬＰに流れる電流ＩＯが上記所定の基準値に対応する電流値よりも小さい場合に、トランジスタＭＳＷ１をオフさせ、出力抵抗ＲＬＮ、ＲＬＰに流れる電流が上記所定の基準値に対応する電流値よりも大きい場合に、トランジスタＭＳＷ１をオンさせるように制御することができる。

次に、ドライバ回路１の具体的な動作について説明する。ここでは、一例として、ｍ＝３とした場合について説明する。
図３は、実施の形態１に係るドライバ回路の具体的な回路構成を示す図である。同図には、図１に示されるドライバ回路においてｍ＝３とした場合の回路構成例が示されている。

図３に示されるドライバ回路１Ａは、４つの差動入力回路１０＿０〜１０＿３を有する。ここでは、各差動入力回路１０＿０〜１０＿３の電流Ｉ０〜Ｉ３は、Ｉ０＜Ｉ１＜Ｉ２＜Ｉ３の関係を有するものとする。

また、ドライバ回路１Ａは、電流制御部１３Ａとして、差動入力回路１０＿０に対応して設けられたスイッチ回路１４と、差動入力回路１０＿１〜１０＿３毎に対応して設けられたスイッチ回路１５＿１〜１５＿３を有する。スイッチ回路１４は、制御信号ＣＳＮ０によって制御され、各スイッチ回路１５＿１〜１５＿３は、対応する制御信号ＣＳＮ１〜ＣＳＮ３によって制御される。

ドライバ回路１Ａは、スイッチ制御回路１７としてレベルシフト機能付きの論理回路１７０を有する。論理回路１７０は、制御信号ＣＳＮ３と同一論理の信号をレベルシフトして出力する。論理回路１７０の出力信号のハイレベルは、電源電圧ＶＣＣであり、当該出力信号のローレベルは電源電圧ＶＥＥである。論理回路１７０の出力信号は、トランジスタＭＳＷ１のゲート電極に供給される。なお、制御信号ＣＳＮ３のハイレベルが電源電圧ＶＣＣ、ローレベルが電源電圧ＶＥＥである場合には、論理回路１７０のレベルシフト機能は不要である。

ドライバ回路１Ａにおいて、入力端子ＩＰ、ＩＮに一対の差動入力信号が入力されると、入力された差動入力信号間の電位差に応じた、一対の差動出力信号が生成され、出力端子ＯＰ、ＯＮから出力される。このとき、制御信号ＣＳＮ０をハイレベルにすることにより、出力端子ＯＰ、ＯＮからの差動出力信号の出力が停止する。一方、制御信号ＣＳＮ０をローレベルにした状態において、制御信号ＣＳＮ１〜ＣＳＮ３の各ビット値を切り替えることにより、出力抵抗ＲＬＮ、ＲＬＰに流れる電流ＩＬを、Ｉ０、Ｉ０＋Ｉ１、Ｉ０＋Ｉ２、Ｉ０＋Ｉ１＋Ｉ２、Ｉ０＋Ｉ３、Ｉ０＋Ｉ１＋Ｉ３、Ｉ０＋Ｉ２＋Ｉ３、Ｉ０＋Ｉ１＋Ｉ２＋Ｉ３の８段階に切り替えることができ、差動出力信号の振幅を８段階に可変して出力端子ＯＰ、ＯＮから出力することができる。

また、ドライバ回路１Ａにおいて、制御信号ＣＳＮ３がハイレベルとなり、最も電流の大きい差動入力回路１０＿２が停止する（ＩＬ＜Ｉ３）場合に、スイッチ素子ＭＳＷ１がオフする。これによれば、ＩＬ＜Ｉ３である場合には、電源ラインＶＣＣと出力抵抗ＲＬＮ、ＲＬＰとの間に抵抗ＲＰが接続されるので、ノードＮＰの電圧が電源電圧ＶＣＣよりも低下し、差動対のトランジスタＱＮ、ＱＰのコレクタ・エミッタ間に印加される電圧が抵抗ＲＰを接続しない場合に比べて低くなる。これにより、耐圧を超える電圧がトランジスタＱＮ、ＱＰに印加されることなく、小振幅の差動出力信号を出力することが可能となる。

一方、ドライバ回路１Ａにおいて、制御信号ＣＳＮ３がローレベルとなり、最も電流の大きい差動入力回路１０＿３が動作（ＩＬ≧Ｉ３）場合に、スイッチＭＳＷ１がオンする。これによれば、ＩＬ≧Ｉ３である場合には、電源ラインＶＣＣと出力抵抗ＲＬＮ、ＲＬＰの一端とがスイッチＭＳＷ１を介して短絡するので、抵抗ＲＰによる電圧降下が生じない。これにより、差動対のトランジスタＱＮ、ＱＰを飽和させることなく、大振幅の差動出力信号を出力することが可能となる。この点について、図４、５を用いて詳細に説明する。

図４は、図３に示されるドライバ回路１Ａに差動入力信号を入力したときの、差動入力回路の差動対を構成するトランジスタのコレクタ−ベース間電圧を示す図である。同図において、参照符号２００〜２０７で示される波形は、制御信号ＣＳＮ０が“０”である場合に、制御信号ＣＳＮ１、ＣＳＮ２、ＣＳＮ３の各ビット値を（１、１、１）、（１、１、０）、（１、０、１）、（１、０、０）、（０、１、１）、（０、１、０）、（０、０、１）、（０、０、０）としたときのトランジスタＱＰのコレクタ−ベース間電圧を夫々表している。例えば、参照符号２００は、制御信号ＣＳＮ１、ＣＳＮ２、ＣＳＮ３が（１、１、１）であり差動出力信号の振幅が最も小さい（電流ＩＬが最も小さい）場合のトランジスタＱＰのコレクタ−ベース間電圧波形であり、参照符号２０７は、制御信号ＣＳＮ１、ＣＳＮ２、ＣＳＮ３が（０、０、０）であり差動出力信号の振幅が最も大きい（電流ＩＬが最も大きい）場合のトランジスタＱＰのコレクタ−ベース間電圧波形である。

図５は、図４の比較例として、ドライバ回路１Ａにおけるスイッチ素子ＭＳＷ１を取り除いた回路に差動入力信号を入力したときの、差動対を構成するトランジスタのコレクタ−ベース間電圧を示す図である。
同図において、参照符号２１０〜２１７で示される波形は、図４の参照符号２００〜２０７と同様に、制御信号ＣＳＮ１、ＣＳＮ２、ＣＳＮ３の各ビット値を（１、１、１）、（１、１、０）、…、（０、０、０）とした場合のトランジスタＱＰのコレクタ−ベース間電圧を表している。例えば、参照符号２１０は、差動出力信号の振幅が最も小さい場合のトランジスタＱＰのコレクタ−ベース間電圧波形であり、参照符号２１７は、差動出力信号の振幅が最も大きい場合のトランジスタＱＰのコレクタ−ベース間電圧波形である。

図５から理解されるように、差動出力信号の振幅（出力抵抗ＲＬＰ、ＲＬＮに流れる電流値）によらず、抵抗ＲＰによる電圧降下を常に生じさせた場合、差動出力信号の振幅を大きくすると、参照符号２１６、２１７に示されるように、トランジスタＱＰのコレクタ−ベース間電圧が０Ｖよりも低下し（コレクタ電位がベース電位よりも低くなり）、トランジスタＱＰが飽和してしまう。一方、図４から理解されるように、図３に示されるドライバ回路１Ａのように差動出力信号の振幅（出力抵抗ＲＬＰ、ＲＬＮに流れる電流値）が所望の基準値よりも低い場合にスイッチ素子ＭＳＷ１をオフさせ、上記基準値よりも高い場合にスイッチ素子ＭＳＷ１をオンさせることにより、差動出力信号の振幅が大きくなった場合であっても、トランジスタＱＰを飽和することはない。

以上、実施の形態１に係るドライバ回路によれば、差動入力回路および出力抵抗から成るＣＭＬ回路と高電位側の電源ラインとの間に電圧降下素子およびスイッチ素子を接続するとともに、出力抵抗に流れる電流量に応じてスイッチ素子のオン・オフを制御するので、振幅の小さい差動出力信号を生成する場合に、差動入力回路における差動対トランジスタに耐圧を超える電圧が印加されないようにし、振幅の大きい差動出力信号を生成する場合に、上記トランジスタを飽和させないようにすることが可能となる。すなわち、実施の形態１に係るドライバ回路によれば、所望の振幅の差動出力信号を精度良く生成できるようにするとともに、トランジスタに耐圧を超える電圧が印加されないようにすることが可能となる。

また、実施の形態１に係るドライバ回路によれば、制御信号ＣＳＮ０によって差動出力信号の出力と遮断を切り替え、制御信号ＣＳＮ１〜ＣＳＮｍによって差動出力信号の振幅を調節するので、ドライバ回路の出力遮断と差動出力信号の振幅調整とを別個に制御することが可能となる。

≪実施の形態２≫
図６は、実施の形態２に係るドライバ回路の構成を示す図である。
同図に示されるドライバ回路２は、実施の形態１に係るドライバ回路１と、差動入力回路の電流を制御する電流制御部の回路構成が異なる点において相違し、その他の点は、ドライバ回路１と同様である。

具体的に、ドライバ回路２は、入力端子ＩＰ、ＩＮ、出力端子ＯＰ、ＯＮ、差動入力回路１０＿０〜１０＿ｍ、電流制御部２３、出力抵抗ＲＬＮ、ＲＬＰ、電圧降下素子１６、スイッチ素子ＭＳＷ１、およびスイッチ制御部１７を有する。なお、実施の形態２に係るドライバ回路２において、実施の形態１に係るドライバ回路１と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

電流制御部２３は、複数ビットの制御信号ＣＳＮ０〜ＣＳＮｍに基づいて、各差動入力回路１０＿０〜１０＿ｍの回路電流の供給と遮断を制御する。すなわち、電流制御部２３は、複数ビットの制御信号ＣＳＮ０〜ＣＳＮｍで示されるビット値に応じて、各差動入力回路１０＿０〜１０＿ｍにおける電流源１１、１２による電流の供給と遮断を選択的に切り替える。

具体的に、電流制御部２３は、差動入力回路１０＿０〜１０＿ｍ毎に対応して設けられたスイッチ回路２５＿０〜２５＿ｍから構成されている。スイッチ回路２５＿０〜２５＿ｍは、対応する制御信号ＣＳＮ０〜ＣＳＮｍに基づいて、対応する差動入力回路１０＿０〜１０＿ｍにおけるトランジスタＱＡ０、ＱＢ０〜ＱＡｍ、ＱＢｍのベース電極の接続先を、バイアス電圧ラインＬＢ１と電源ラインＶＥＥとの間で切り替える。

具体的に、スイッチ回路２５＿０は、実施の形態１に係るドライバ回路１のスイッチ回路１５と同様に、トランジスタＭＣＮとトランジスタＭＣＰとから構成されている。スイッチ回路２５＿０におけるトランジスタＭＣＮは、第１主電極としてのソース電極が電源ラインＶＥＥに接続され、第２主電極としてのドレイン電極がトランジスタＱＡ１、ＱＢ１のベース電極に接続され、制御電極としてのゲート電極に制御信号ＣＳＮ１が供給される。スイッチ回路２５＿０におけるトランジスタＭＣＰは、第１主電極としてのソース電極がバイアス電圧ラインＬＢ１に接続され、第２主電極としてのドレイン電極がトランジスタＱＡ１、ＱＢ１のベース電極に接続され、制御電極としてのゲート電極に制御信号ＣＳＮ１が供給される。

スイッチ回路２５＿０において、制御信号ＣＳＮ１がハイ（Ｈｉｇｈ）レベルである場合、トランジスタＭＣＮがオン、トランジスタＭＣＰがオフし、トランジスタＱＡ１、ＱＢ１のベース電極に電源電圧ＶＥＥが供給されることにより、電流源１１＿１、１２＿１の電流が遮断される。一方、制御信号ＣＳＮ１がロー（Ｌｏｗ）レベルである場合、トランジスタＭＣＰがオン、トランジスタＭＣＮがオフし、トランジスタＱＡ１、ＱＢ１のベース電極にバイアス電圧ＶＣＳが供給されて、電流Ｉ１がトランジスタＱＰ１、ＱＮ１に供給される。

また、スイッチ回路２５＿１〜２５＿ｍは、スイッチ回路２５＿０と同様の回路構成を有し、対応する制御信号ＣＳＮ１〜ＣＳＮｍに基づいて、対応する差動入力回路１０＿１〜１０＿ｍにおける電流源１１、１２を構成する各トランジスタＱＡ１〜ＱＡｎ、ＱＢ１〜ＱＢｎの制御電極の接続先をバイアス電圧ラインＬＢ１と電源ラインＶＥＥとの間で切り替える。

電流制御部２３が上記の構成を有することにより、複数ビットの制御信号ＣＳＮ０〜ＣＳＮｍで表されるビット値に基づいて、ドライバ回路１の出力抵抗ＲＬＮ、ＲＬＰに供給する電流の遮断を含む電流値の調整を行うことができる。

次に、ドライバ回路２の具体的な動作について説明する。ここでは、一例として、ｍ＝２とした場合のドライバ回路について説明する。
図７は、実施の形態２に係るドライバ回路の具体的な回路構成を示す図である。同図には、図６に示されるドライバ回路においてｍ＝２とした場合の回路構成例が示されている。

図７に示されるドライバ回路２Ａは、３つの差動入力回路１０＿０〜１０＿２を有する。ここで、各差動入力回路１０＿０〜１０＿２の電流Ｉ０〜Ｉ２は、Ｉ０＜Ｉ１＜Ｉ２の関係を有するものとする。
また、ドライバ回路２Ａは、電流制御部２３Ａとして、差動入力回路１０＿０〜１０＿２毎に対応して設けられたスイッチ回路２５＿０〜２５＿２を有する。各スイッチ回路２５＿０〜２５＿２は、対応する制御信号ＣＳＮ０〜ＣＳＮ２によって制御される。

ドライバ回路２Ａは、スイッチ制御回路１７としてレベルシフト機能付きの論理回路１７１を有する。論理回路１７１は、制御信号ＣＳＮ２と同一論理の信号をレベルシフトして出力する。論理回路１７１の出力信号のハイレベルは、電源電圧ＶＣＣであり、当該出力信号のローレベルは電源電圧ＶＥＥである。論理回路１７１の出力信号は、トランジスタＭＳＷ１のゲート電極に供給される。なお、制御信号ＣＳＮ２のハイレベルが電源電圧ＶＣＣ、ローレベルが電源電圧ＶＥＥである場合には、論理回路１７１のレベルシフト機能は不要である。

ドライバ回路２Ａにおいて、入力端子ＩＰ、ＩＮに一対の差動入力信号が入力されると、入力された差動入力信号間の電位差に応じた、一対の差動出力信号が生成され、出力端子ＯＰ、ＯＮから出力される。このとき、制御信号ＣＳＮ０、ＣＳＮ１、ＣＳＮ２の各ビット値を切り替えることにより、出力抵抗ＲＬＮ、ＲＬＰに流れる電流ＩＬを、０（零）、Ｉ０、Ｉ１、Ｉ０＋Ｉ１、Ｉ２、Ｉ０＋Ｉ２、Ｉ１＋Ｉ２、Ｉ０＋Ｉ１＋Ｉ２の８段階に切り替えることができ、出力遮断（ＩＬ＝０）を含めて、差動出力信号の振幅を８段階に可変することができる。

また、ドライバ回路２Ａにおいて、制御信号ＣＳＮ２をハイレベルとし、最も電流の大きい差動入力回路１０＿２が停止した（ＩＬ＜Ｉ２）場合には、差動対のトランジスタＱＮ、ＱＰのコレクタ・エミッタ間に印加される電圧が抵抗ＲＰを接続しない場合に比べて低くなる。これにより、実施の形態１に係るドライバ回路１Ａと同様に、耐圧を超える電圧がトランジスタＱＮ、ＱＰに印加されることなく、小振幅の差動出力信号を出力することが可能となる。

一方、ドライバ回路２Ａにおいて、制御信号ＣＳＮ３がローレベルとなり、最も電流の大きい差動入力回路１０＿３が動作（ＩＬ≧Ｉ３）場合には、電源ラインＶＣＣと出力抵抗ＲＬＮ、ＲＬＰの一端とがスイッチＭＳＷ１を介して短絡するので、抵抗ＲＰによる電圧降下が生じない。これにより、実施の形態１に係るドライバ回路１Ａと同様に、差動対のトランジスタＱＮ、ＱＰを飽和させることなく、大振幅の差動出力信号を出力することが可能となる。

以上、実施の形態２に係るドライバ回路によれば、実施の形態１に係るドライバ回路と同様に、振幅の小さい差動出力信号を生成する場合には、差動入力回路における差動対トランジスタに耐圧を超える電圧が印加されないようにし、振幅の大きい差動出力信号を生成する場合には、上記トランジスタを飽和させないようにすることが可能となる。

また、実施の形態２に係るドライバ回路によれば、制御信号ＣＳＮ０〜ＣＳＮｍによって、ドライバ回路の出力遮断と差動出力信号の振幅調整とを一括して制御することができるので、差動出力信号の振幅の調節ビット数に対する差動入力回路およびスイッチ回路の個数を少なくすることができる。例えば、差動出力信号の振幅の調節ビット数が“３”とした場合に、実施の形態１に係るドライバ回路１Ａと比べて、差動入力回路１０およびスイッチ回路１４、１５の個数を少なくすることができる。

≪実施の形態３≫
図８は、実施の形態３に係るドライバ回路の構成を示す図である。
同図に示されるドライバ回路３は、実施の形態１、２に係るドライバ回路１、２と、電圧降下素子とその周辺回路が異なる点において相違し、その他の点は、ドライバ回路１，２と同様である。図８には、一例として、ドライバ回路２Ａにおける電圧降下素子とその周辺回路を、実施の形態３に係る構成に置き換えた場合のドライバ回路が図示されている。

具体的に、ドライバ回路３は、入力端子ＩＰ、ＩＮ、出力端子ＯＰ、ＯＮ、差動入力回路１０＿０〜１０＿ｍ、電流制御部２３Ａ、出力抵抗ＲＬＮ、ＲＬＰ、電圧降下素子１６、スイッチ素子ＭＳＷ１、ＭＳＷ２、およびスイッチ制御部１７を有する。なお、実施の形態３に係るドライバ回路３において、実施の形態１、２に係るドライバ回路１、２と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

ドライバ回路３における電圧降下素子１６は、ダイオード接続されたトランジスタＱＲＰを含む。トランジスタＱＲＰは、例えばＮＰＮ型のバイポーラトランジスタである。トランジスタＱＲＰは、ベース電極とコレクタ電極とが共通に電源ラインＶＣＣに接続される。ダイオード接続されたトランジスタＱＲＰによれば、抵抗ＲＰの場合と同様に、ノードＮＰの電圧を、電源ラインＶＣＣよりもトランジスタＱＲＰのベース・エミッタ間電圧分だけ低下させることができる。

スイッチ素子ＭＳＷ２は、例えばＰチャネル型のＭＯＳトランジスタであり、電源ラインＶＣＣとノードＮＰとの間に、トランジスタＱＲＰと直列に接続される。具体的には、スイッチ素子ＭＳＷ２としてのＭＯＳトランジスタは、第１主電極としてのソース電極とバックゲート電極とがトランジスタＱＲＰのエミッタ電極に接続され、第２主電極としてのドレイン電極がノードＮＰに接続される。

スイッチ素子ＭＳＷ１としてのＭＯＳトランジスタは、ソース電極およびバックゲート電極が電源ラインＶＣＣに接続され、ドレイン電極がスイッチ素子ＭＳＷ２のドレイン電極に接続される。

スイッチ素子ＭＳＷ１とスイッチ素子ＭＳＷ２とは、スイッチ制御回路１７によって、互いに反対の論理によってオン・オフが制御される。具体的には、スイッチ制御回路１７は、論理回路１７０と、論理回路１７０の出力信号の論理を反転させて出力する反転論理回路１７１とから構成される。論理回路１７０は、その出力信号をスイッチ素子ＭＳＷ１のゲート電極に供給し、論理回路１７１は、その出力信号をスイッチ素子ＭＳＷ２のゲート電極に供給する。これによれば、スイッチＭＳＷ１がオンしたときに、スイッチＭＳＷ２がオフし、スイッチＭＳＷ１がオフしたときに、スイッチＭＳＷ２がオンする。
その他の構成は、実施の形態２に係るドライバ回路２Ａと同様である。

以上、実施の形態３に係るドライバ回路によれば、実施の形態１、２に係るドライバ回路と同様に、振幅の小さい差動出力信号を生成する場合には、差動入力回路における差動対トランジスタに耐圧を超える電圧が印加されないようにし、振幅の大きい差動出力信号を生成する場合には、上記トランジスタを飽和させないようにすることが可能となる。

また、実施の形態３に係るドライバ回路によれば、電圧降下素子としてダイオード接続されたトランジスタを用いるので、抵抗を用いる場合に比べて差動入力回路から見た電源ＶＣＣ側のインピーダンスを大きくすることができ、電源電圧が変動したときのノイズ除去比、すなわち同相信号除去比（ＣＭＲＲ：Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を向上させることができる。特に、差動出力信号の振幅が小さい場合（差動入力回路の電流が小さい場合）には、差動対を構成するトランジスタＱＰ、ＱＮの利得が小さくなるＣＭＲＲが低下するが、電源側のインピーダンスを高くすることにより、ＣＭＲＲを改善することが可能となる。

≪実施の形態４≫
図９は、実施の形態４に係るドライバ回路の構成を示す図である。
同図に示されるドライバ回路４は、実施の形態１乃至３に係るドライバ回路１乃至３と、差動入力回路における電流源のトランジスタＱＡ、ＱＢのベース電位を変化させることによって差動入力回路の電流を調整する点において相違し、その他の点は、ドライバ回路１乃至３と同様である。

具体的に、ドライバ回路４は、入力端子ＩＰ、ＩＮ、出力端子ＯＰ、ＯＮ、差動入力回路２０、電流制御部３３、出力抵抗ＲＬＮ、ＲＬＰ、電圧降下素子１６、スイッチ素子ＭＳＷ１、およびスイッチ制御部２７を有する。なお、実施の形態３に係るドライバ回路３において、実施の形態１、２に係るドライバ回路１、２と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。

差動入力回路２０は、実施の形態１に係る差動入力回路１０と同様の回路構成を有し、差動対を構成するトランジスタＱＮ、ＱＰ、電流源１１、１２を構成するトランジスタＱＡ、ＱＢおよび抵抗ＲＡ、ＲＢから構成されている。

電流制御部３３は、複数ビットの制御信号ＣＮＴに基づいて、電流源１１、１２の電流値を制御する。具体的に、電流制御部２０は、複数ビットの制御信号ＣＮＴをアナログ信号に変換するディジタル・アナログ変換回路（ＤＡＣ）であり、生成したアナログ信号をトランジスタＱＡ、ＱＢのベース電極に供給する。

スイッチ制御回路２７は、複数の制御信号ＣＳＴに基づいてトランジスタＭＳＷ１のオン・オフを制御する。例えば、スイッチ制御回路２７は、実施の形態１に係るスイッチ制御回路１７と同様に、複数の制御信号ＣＮＴで表されるビット値が所定の基準値よりも小さい場合に、トランジスタＭＳＷ１をオフさせ、制御信号ＣＳＮ１〜ＣＳＮｎで表されるビット値が上記所定の基準値以上である場合に、トランジスタＭＳＷ１をオンさせる。これによれば、出力抵抗ＲＬＮ、ＲＬＰに流れる電流ＩＬが上記所定の基準値に対応する電流値よりも小さい場合に、トランジスタＭＳＷ１をオフさせ、出力抵抗ＲＬＮ、ＲＬＰに流れる電流が上記所定の基準値に対応する電流値よりも大きい場合に、トランジスタＭＳＷ１をオンさせるように制御することができる。

次に、実施の形態４に係るドライバ回路４の具体的な動作について説明する。ここでは、４ビットの制御信号ＣＮＴ＿０〜ＣＮＴ＿３によって差動出力信号の振幅調整が可能なドライバ回路４Ａについて説明する。

図１０は、実施の形態４に係るドライバ回路の具体的な回路構成を示す図である。
図１０において、電流制御部３３は、４ビットＤＡＣであり、４つの制御信号ＣＮＴ＿０〜ＣＮＴ＿３によって示されるビット値をアナログ信号に変換して、トランジスタＱＡ、ＱＢのベース電極に供給する。ここでは、一例として、電流制御部３３としての４ビットＤＡＣのディジタル入力（制御信号ＣＮＴ＿０〜ＣＮＴ＿３）を０ｘ００００〜０ｘ１１１１とし、そのときのアナログ信号の電圧範囲が０Ｖ（出力遮断時）〜１．５Ｖ（最大振幅時）であるものとする。

スイッチ制御回路２７は、複数の制御信号ＣＮＴで示されるビット値の最上位ビットの値が“０”である場合に、スイッチ素子ＭＳＷ１をオフさせ、上記最上位ビットの値が“”１“である場合にスイッチＭＳＷ１をオンさせる。例えば、スイッチ制御回路２７は、最上位ビットを表す制御信号ＣＮＴ＿０の論理を反転させ、レベルシフトして出力するレベルシフト機能付きの反転論理回路２７０から構成されている。反転論理回路２７０の出力信号のハイレベルは、電源電圧ＶＣＣであり、当該出力信号のローレベルは電源電圧ＶＥＥである。

ドライバ回路４Ａにおいて、入力端子ＩＰ、ＩＮに一対の差動入力信号が入力されると、入力された差動入力信号間の電位差に応じた、一対の差動出力信号が生成され、出力端子ＯＰ、ＯＮから出力される。また、ドライバ回路４Ａは、制御信号ＣＮＴ＿０〜ＣＮＴ＿３のビット値に応じて、出力端子ＯＰ、ＯＮから出力される差動出力信号の振幅が０Ｖ〜１．５Ｖの間で変化させる。
このとき、制御信号ＣＮＴ＿０〜ＣＮＴ＿３のビット値が”０ｘ１０００“より小さい場合には、電源ラインＶＣＣと出力抵抗ＲＬＮ、ＲＬＰとの間に抵抗ＲＰが接続されるので、実施の形態１に係るドライバ回路１と同様に、耐圧を超える電圧がトランジスタＱＮ、ＱＰに印加されることなく、小振幅の差動出力信号を出力することが可能となる。

一方、制御信号ＣＮＴ＿０〜ＣＮＴ＿３のビット値が”０ｘ１０００“以上の場合には、電源ラインＶＣＣと出力抵抗ＲＬＮ、ＲＬＰの一端とがスイッチＭＳＷ１を介して短絡するので、実施の形態１に係るドライバ回路１と同様に、差動対のトランジスタＱＮ、ＱＰを飽和させることなく、大振幅の差動出力信号を出力することが可能となる。

以上、実施の形態４に係るドライバ回路によれば、実施の形態１乃至３に係るドライバ回路と同様に、振幅の小さい差動出力信号を生成する場合には、差動入力回路における差動対トランジスタに耐圧を超える電圧が印加されないようにし、振幅の大きい差動出力信号を生成する場合には、上記トランジスタを飽和させないようにすることが可能となる。

また、実施の形態４に係るドライバ回路によれば、差動出力信号の振幅制御のために、複数の差動入力回路を設ける必要がないので、回路規模の低減が可能となる。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、実施の形態１乃至４において、差動入力回路１０、２０を構成するトランジスタＱＰ、ＱＮのエミッタ側にディジェネレーション抵抗を挿入することも可能である。例えば、図１１に示されるように、トランジスタＱＰ、ＱＮのエミッタ電極間に抵抗ＲＥを接続してもよい。また、図１２に示されるように、トランジスタＱＰ、ＱＮのエミッタ側に夫々抵抗ＲＥＰ、ＲＥＮを接続し、抵抗ＲＥＰ、ＲＥＮのトランジスタＱＡ、ＱＢ側の一端を共通に接続してもよい。上記のように、ディジェネレーション抵抗を挿入することにより、差動入力回路１０、２０の利得が抑えられるので、ドライバ回路の帯域幅を延ばすことができる。

また、実施の形態１乃至４において、差動入力回路１０、２０を構成するトランジスタＱＡ、ＱＢのコレクタ電極と電源ラインＶＥＥとの間にリーク電流用の抵抗を挿入することも可能である。例えば、図１３乃至１５に示されるように、トランジスタＱＡ、ＱＢのコレクタ電極に抵抗ＲＣＰ、ＲＣＮ、ＲＣを接続してもよい。上記のようにリーク電流用の抵抗を挿入することにより、差動出力信号を遮断した場合（トランジスタＱＡ、ＱＢのベース電極に電圧ＶＥＥに供給した場合）に、差動対のトランジスタＱＰ、ＱＮに耐圧を超える電圧が印加されないようにすることが可能となる。

また、実施の形態３において、電圧降下素子１６としてバイポーラトランジスタＱＲＰを用いる場合を例示したが、実施の形態１、２および４においても抵抗ＲＰの代わりにバイポーラトランジスタＱＲＰを適用することも可能である。
また、バイポーラトランジスタＱＲＰと直列にスイッチ素子ＭＳＷ２を挿入する場合を例示したが、スイッチ素子ＭＳＷ１をオンさせたときに、バイポーラトランジスタＱＲＰがノードＮＰに接続されていることに起因する寄生容量等の影響が無視できる場合には、スイッチ素子ＭＳＷ２を挿入しなくてもよい。

また、高電位側の電源電圧ＶＣＣを正の電圧とし、低電位側の電源電圧ＶＥＥをグラウンド電圧（＝０Ｖ）とする場合を例示したが、これに限定されず、ＶＣＣ＞ＶＥＥを満たしていればよい。例えば、高電位側の電源電圧ＶＣＣを正の電圧（＞０Ｖ）またはグラウンド電圧（＝０Ｖ）とし、低電位側の電源電圧ＶＥＥを正の電圧（＜ＶＣＣ）または負の電圧（＜０Ｖ）としても良い。

また、電源電圧の大小関係をＶＣＣ＜ＶＥＥとすることも可能である。この場合、トランジスタＱＮ、ＱＰ、ＱＡ、ＱＢをＰＮＰ型のバイポーラトランジスタとし、各スイッチ素子や各スイッチ回路を構成するＭＯＳトランジスタとして、上記の実施の形態で示した導電型の素子（例えばＰチャネル型のＭＯＳトランジスタ）とは反対の導電型の素子（例えばＮチャネル型のＭＯＳトランジスタ）を用いればよい。

また、上記実施の形態では、電圧降下素子１６と並列に接続したスイッチ素子ＭＳＷ１を差動入力回路１０、２０の電流値に応じてオン・オフさせる場合を例示したが、差動入力回路１０、２０の電流値を最大にしてもトランジスタＱＰ、ＱＮが飽和する虞がない場合には、スイッチ素子ＭＳＷ１を取り除いてもよい。例えば、差動入力回路１０、２０の電流値の可変範囲に対して、トランジスタＱＰ、ＱＮのコレクタ・ベース間電圧が図４の参照符号２００〜２０３で示される範囲内で変動する場合には、スイッチ素子ＭＳＷ１を取り除き、電圧降下素子１６（抵抗ＲＰまたはバイポーラトランジスタＱＲＰ）の接続を固定しても良い。

また、上記実施の形態において、本発明に係るドライバ回路１〜４等を、光通信ネットワークで用いられる光送信器内に設けられた光変調器やレーザダイオード等を駆動するための駆動回路に適用した場合を例示したが、これに限られず、本発明に係るドライバ回路１〜４等を、例えば、伝送線路等を駆動し、振幅調整を行うＣＭＬドライバ全般に適用することも可能である。

１〜４、１Ａ、２Ａ…ドライバ回路、ＩＰ、ＩＮ…入力端子、ＯＰ、ＯＮ…出力端子、１０…差動入力回路、１３、１３Ａ、２３、２３Ａ…電流制御部、ＲＬＮ、ＲＬＰ…出力抵抗、１４…スイッチ回路、１５…スイッチ回路、１６…電圧降下素子、ＲＰ…抵抗、ＱＲＰ…バイポーラトランジスタ、ＭＳＷ１、ＭＳＷ２…スイッチ素子、１７、２７…スイッチ制御部、ＱＰ、ＱＮ…差動対のトランジスタ、１１、１２…電流源、ＱＡ、ＱＢ…電流源用のトランジスタ、ＲＡ、ＲＢ…電流源用の抵抗、３３…ＤＡＣ、ＣＮＴ…制御信号。

Claims (8)

1. 第１電源電圧が供給される第１電源ラインと、
   第２電源電圧が供給される第２電源ラインと、
   一対の差動入力信号を入力する一対の差動入力端子と、
   一対の差動出力信号を出力する一対の差動出力端子と、
   前記差動入力端子に入力された前記差動入力信号に基づいて前記差動出力信号を生成する複数の差動入力回路と、
   複数の制御信号に基づいて、前記差動入力回路の回路電流の供給と遮断を制御する電流制御部と、
   一端が前記差動出力端子の一方に接続される第１出力抵抗と、
   一端が前記差動出力端子の他方に接続され、他端が前記第１出力抵抗の他端と共通に接続される第２出力抵抗と、
   前記第１出力抵抗の他端と前記第２出力抵抗の他端とが共通に接続されるノードと前記第１電源ラインとの間に接続される電圧降下素子と、
   前記電圧降下素子と並列に接続され、前記制御信号に基づいてオン・オフが制御される第１スイッチ素子と、
   前記第１スイッチ素子のオン・オフを制御するスイッチ制御回路と、を有し、
   前記差動入力回路は、
   制御電極に前記一対の差動入力信号の一方が入力され、第２主電極が前記一対の差動出力端子の一方として前記第１出力抵抗の一端に接続される第１トランジスタと、
   制御電極に前記一対の差動入力信号の他方が入力され、第２主電極が前記一対の差動出力端子の他方として前記第２出力抵抗の一端に接続される第２トランジスタと、
   一端が前記第２電源ラインに接続され、他端が前記第１トランジスタの第１主電極に接続される第１電流源と、
   一端が前記第２電源ラインに接続され、他端が前記第２トランジスタの第１主電極に接続される第２電流源と、を含み、
   前記電流制御部は、前記複数の制御信号で示されるビット値に応じて、夫々の前記差動入力回路における前記第１電流源および前記第２電流源による電流の供給と遮断を制御し、
   前記スイッチ制御回路は、前記複数の制御信号で示されるビット値が所定の基準値よりも大きいか否かによって前記第１スイッチ素子のオン・オフを制御する
   ことを特徴とするドライバ回路。
2. 請求項１に記載のドライバ回路において、
   前記第１電流源は、
   第２主電極が前記第１トランジスタの第１主電極に接続される第３トランジスタと、
   前記第３トランジスタの第１主電極と前記第２電源ラインとの間に接続される第１抵抗と、を有し、
   前記第２電流源は、
   第２主電極が前記第２トランジスタの第１主電極に接続される第４トランジスタと、
   前記第４トランジスタの第１主電極と前記第２電源ラインとの間に接続される第２抵抗と、を含み、
   前記電流制御部は、
   前記複数の制御信号に基づいて、最も回路電流の小さい前記差動入力回路における前記第３トランジスタおよび前記第４トランジスタの制御電極が接続される信号ラインの接続先を、バイアス電圧が供給されるバイアス電圧ラインと前記第２電源ラインとの間で切り替える第１スイッチ回路と、
   前記最も回路電流の小さい前記差動入力回路以外の前記差動入力回路毎に対応して設けられ、前記複数の制御信号に基づいて、対応する前記差動入力回路における前記第３トランジスタの制御電極および前記第４トランジスタの制御電極の接続先を、前記信号ラインと前記第２電源ラインとの間で切り替える第２スイッチ回路と、を有する
   ことを特徴とするドライバ回路。
3. 請求項１に記載のドライバ回路において、
   前記第１電流源は、
   第２主電極が前記第１トランジスタの第１主電極に接続される第３トランジスタと、
   前記第３トランジスタの第１主電極と前記第２電源ラインとの間に接続される第１抵抗と、を有し、
   前記第２電流源は、
   第２主電極が前記第２トランジスタの第１主電極に接続される第４トランジスタと、
   前記第４トランジスタの第１主電極と前記第２電源ラインとの間に接続される第２抵抗と、を含み、
   前記電流制御部は、
   前記差動入力回路毎に設けられ、前記複数の制御信号に基づいて、対応する前記差動入力回路における前記第３トランジスタの制御電極および前記第４トランジスタの制御電極の接続先をバイアス電圧が供給されるバイアス電圧ラインと前記第２電源ラインとの間で切り替えるスイッチ回路を、有する
   ことを特徴とするドライバ回路。
4. 第１電源電圧が供給される第１電源ラインと、
   第２電源電圧が供給される第２電源ラインと、
   一端が前記第２電源ラインに接続された第１電流源および第２電流源と、
   複数の制御信号に基づいて、前記第１電流源の電流値と前記第２電流源の電流値とを制御する電流制御部と、
   第１主電極が前記第１電流源の他端に接続され、制御電極に一対の差動入力信号の一方が入力される第１トランジスタと、
   第１主電極が前記第２電流源の他端に接続され、制御電極に前記一対の差動入力信号の他方が入力される第２トランジスタと、
   一端が前記第１トランジスタの第２主電極に接続される第１出力抵抗と、
   一端が前記第２トランジスタの第２主電極に接続され、他端が前記第１出力抵抗の他端に共通に接続される第２出力抵抗と、
   前記第１出力抵抗と前記第２出力抵抗とが共通に接続されるノードと前記第１電源ラインとの間に接続される電圧降下素子と、
   前記電圧降下素子と並列に接続された第１スイッチ素子と、
   前記第１スイッチ素子のオン・オフを制御するスイッチ制御回路と、を有し、
   前記スイッチ制御回路は、前記複数ビットの制御信号で示されるビット値が所定の基準値よりも大きいか否かによって前記第１スイッチ素子のオン・オフを制御する
   ことを特徴とするドライバ回路。
5. 請求項４に記載のドライバ回路において、
   前記電流制御部は、前記複数の制御信号によって示されるビット値をアナログ信号に変換するディジタル・アナログ変換回路であり、
   前記第１電流源は、
   制御電極に前記アナログ信号が供給され、第２主電極が前記第１トランジスタの第１主電極に接続される第３トランジスタと、
   前記第３トランジスタの第１主電極と前記第２電源ラインとの間に接続される第１抵抗と、を有し、
   前記第２電流源は、
   制御電極に前記アナログ信号が供給され、第２主電極が前記第２トランジスタの第１主電極に接続される第４トランジスタと、
   前記第４トランジスタの第１主電極と前記第２電源ラインとの間に接続される第２抵抗と、を有する
   ことを特徴とするドライバ回路。
6. 請求項１乃至５の何れか一項に記載のドライバ回路において、
   前記電圧降下素子は、抵抗である
   ことを特徴とするドライバ回路。
7. 請求項１乃至５の何れか一項に記載のドライバ回路において、
   一端が前記第１出力抵抗と前記第２出力抵抗とが接続されるノードに接続され、他端が前記電圧降下素子の一端に接続される第２スイッチ素子を更に有し、
   前記スイッチ制御回路は、前記第１スイッチ素子オンさせるときに前記第２スイッチ素子をオフさせ、前記第１スイッチ素子をオフさせるときに前記第２スイッチ素子をオンさせ、
   前記電圧降下素子は、ダイオード接続されたバイポーラトランジスタである
   ことを特徴とするドライバ回路。
8. 請求項１乃至７の何れか一項に記載のドライバ回路において、
   前記第３トランジスタの第２主電極と前記第１トランジスタの第１主電極との間に接続される第１ディジェネレーション抵抗と、
   前記第４トランジスタの第２主電極と前記第２トランジスタの第１主電極との間に接続される第２ディジェネレーション抵抗と、を更に有し、
   前記第３トランジスタの第２主電極と前記第４トランジスタの第２主電極とが共通に接続される
   ことを特徴とするドライバ回路。