JP6886355B2 - オペアンプ及びそれを用いたｄｃ／ｄｃコンバータ - Google Patents

Description

本発明は、オペアンプ及びそれを用いたＤＣ／ＤＣコンバータに関する。

昨今、様々な用途に使用できるオペアンプが開発されている。オペアンプの種類は多岐にわたり、汎用オペアンプ，ローノイズオペアンプ，高速オペアンプ，パワーオペアンプなどがある。そしてそういったオペアンプは各種半導体装置内部に取り込まれることもある。例えば、ＤＣ／ＤＣコンバータにおいてはエラーアンプとして用いられる。

特許文献１に記載されたオペアンプは、スルーレート増大回路に関して述べる。入力端子１，２をオペアンプの２つの入力端子に接続し、出力端子３をオペアンプの初段バイアス電流源に並列な位置に接続する。トランジスタＱ１，Ｑ２，ダイオードＤ１と、トランジスタＱ３，Ｑ４，ダイオードＤ２によって構成される２つの差動対Ｔ1 ，Ｔ2 はオペアンプの差動入力信号電圧があるしきい値（約０．５Ｖ）より大きくなったときのみ、オペアンプの初段に電流を供給し、位相補償容量を急速充電してスルーレートを増大させる。

特許文献２に記載されたオペアンプは、バイアス電流可変回路に関して述べる。オペアンプＯＰと抵抗素子Ｒｆ，Ｒｉで構成されるフィードバック回路とを備える非反転増幅回路であり、オペアンプＯＰのＰＭＯＳトランジスタＰ１、Ｐ２で構成される差動対へのバイアス電流ＩＢを、抵抗素子Ｒｆ、Ｒｉで設定されるゲインに応じて調整することで、入力信号の振幅レンジに拘わらず所定の振幅レベルに増幅することができる。この場合、帰還容量の容量値を切り替えることなく、周波数帯域を一定に保ち、同じローパスフィルタ特性を介して増幅することができる。

特許文献３の図７に記載されたオペアンプは、バイアス電流可変回路に関して述べる。入力電圧差がある所定の範囲内の時は１つの電流源で動作し、ある所定の範囲外の時は２つの電流源で動作する。その結果として、特許文献３の図４Ｃにある特性を実現している。

図６に本発明者が事前に検討したＤＣ／ＤＣコンバータの回路図を示す。

ＤＣ／ＤＣコンバータ６００は、外部端子としてＩＮ，ＳＷ，ＰＧＮＤ，ＡＧＮＤ，ＦＢ及びＣＯＭＰを備え、外部端子の１つである入力端子ＩＮに供給される入力電圧ＶＩＮを降圧して所望の出力電圧ＶＯＵＴを出力端子ＯＵＴに出力する、よく知られた降圧型のスイッチングレギュレータを構成している。

ＤＣ／ＤＣコンバータ６００は、スイッチングトランジスタ１、同期整流素子２、エラーアンプ３、発振回路装置４、合算手段５、ＰＷＭコンパレータ６及び駆動制御回路７を備える。

さらに、ＤＣ／ＤＣコンバータ６００の外部に設けた各外部端子を介して、入力電圧ＶＩＮ、インダクタＬ４１、キャパシタＣ４１〜Ｃ４２、抵抗Ｒ４１〜Ｒ４３及び接地電位ＧＮＤが接続されている。ＤＣ／ＤＣコンバータ６００は、これに付設した外部端子に接続されるインダクタ、キャパシタ、抵抗等の受動素子の働きによって降圧動作を行う。

入力電圧ＶＩＮは、例えば１０Ｖ〜１５Ｖに選ばれた直流電圧であり、入力端子ＩＮに印加される。なお、出力電圧ＶＯＵＴは例えば５Ｖ前後に設定されている。スイッチングトランジスタ１のソースは、入力端子ＩＮに接続される。スイッチングトランジスタ１のドレインはスイッチング端子ＳＷ及び同期整流素子２のドレインに接続される。同期整流素子２のソースは、接地端子ＰＧＮＤを介して接地電位ＧＮＤに接続されている。接地端子ＡＧＮＤは、接地端子ＰＧＮＤと同様に接地電位ＧＮＤに接続されるが、接地端子ＰＧＮＤとは別に用意されている。これは、比較的小電流が流れ接地端子ＡＧＮＤに接続されているエラーアンプ３、発振回路装置４、ＰＷＭコンパレータ６、および駆動制御回路７等の回路動作が比較的大きな電流が流れる接地端子ＰＧＮＤの電位の変動の影響を受けないようにするためである。

なお、スイッチングトランジスタ１は、ｐチャネル形ＭＯＳトランジスタを、同期整流素子２はｎチャネル形ＭＯＳトランジスタとしたが、これらの組み合わせに限定されない。たとえば、スイッチングトランジスタ１はｎＭＯＳトランジスタであってもよいし、同期整流素子２はダイオードに置き換えることもできる。

インダクタＬ４１の一端はスイッチング端子ＳＷに接続されている。インダクタＬ４１の他端は出力端子ＯＵＴ及びキャパシタＣ４１の一端に、キャパシタＣ４１の他端はそれぞれ接地電位ＧＮＤに接続されている。

出力端子ＯＵＴと接地電位ＧＮＤとの間に直列接続される抵抗Ｒ４１及びＲ４２は帰還電圧生成回路として動作する。抵抗Ｒ４１及びＲ４２は、互いの共通接続ノードに帰還電圧ＶＦＢを出力する。帰還電圧ＶＦＢは第１入力端子ＩＮ１（フィードバック端子ＦＢ）を介して、エラーアンプ３の反転入力端子（−）に入力される。

エラーアンプ３の非反転入力端子（＋）には基準電圧ＶＲＥＦ、反転入力端子（−）には帰還電圧ＶＦＢがそれぞれ入力される。エラーアンプ３は入力端子が受け入れる電圧に応じた誤差信号Ｖｅｒｒを、ＰＷＭコンパレータ６の反転入力端子（−）に出力する。また、エラーアンプ３の出力端子は位相補償端子ＣＯＭＰを介して抵抗Ｒ４３及びキャパシタＣ４２が接続されている。

発振回路装置４で生成されるクロック信号ＣＬＫは、駆動制御回路７に入力される。また、発振回路４は後段の合算手段５にスロープ信号ＳＬＯＰＥを出力する。スロープ信号ＳＬＯＰＥはクロック信号ＣＬＫに追随して周期が変化する例えば三角波形または鋸波形である。

合算手段５ではスロープ信号ＳＬＯＰＥ及びスイッチング電流ＩＳＷに応じた電圧成分を合算し、ＰＷＭコンパレータ６の非反転入力端子（＋）に出力する。合算手段５は、ＤＣ／ＤＣコンバータ６００を電流帰還形と構成するために用意したものであるので、電圧帰還形で用いる場合には不要となる。

ＰＷＭコンパレータ６は、リセット信号ＲＥＳＥＴを駆動制御回路７に出力する。駆動制御回路７は、スイッチングトランジスタ１及び同期整流素子２のゲートに接続されている。

このような構成の降圧型のＤＣ／ＤＣコンバータ６００の動作について簡単に説明する。降圧モードにおけるＤＣ／ＤＣコンバータ６００は、スイッチングトランジスタ１がオン状態で同期整流素子２がオフ状態である場合、入力端子ＩＮからインダクタＬ４１を介してキャパシタＣ４１にスイッチング電流ＩＳＷが流れ、磁気エネルギーが蓄えられる。逆にスイッチングトランジスタ１がオフ状態で同期整流素子２がオン状態である場合、同期整流素子２側からインダクタＬ４１を介してキャパシタＣ４１に電流が流れることにより、インダクタＬ４１に蓄えられていた磁気エネルギーが放出される。このような動作により、入力電圧ＶＩＮは降圧され、出力端子ＯＵＴから出力電圧ＶＯＵＴが出力される。抵抗Ｒ４１と抵抗Ｒ４２は、出力端子ＯＵＴから出力される出力電圧ＶＯＵＴを分圧して帰還電圧ＶＦＢを生成し、第１入力端子ＩＮ１（フィードバック端子ＦＢ）に送出する。

エラーアンプ３は、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢとを比較し、比較結果に応じた誤差信号Ｖｅｒｒを出力する。フィードバック電圧ＶＦＢは、例えば、０．６Ｖ〜５Ｖである。

位相補償端子ＣＯＭＰと接地電位ＧＮＤ間に直列接続された抵抗Ｒ４３及びキャパシタＣ４２は位相補償回路として、エラーアンプ３のゲインと周波数特性を設定する。位相補償によってＤＣ／ＤＣコンバータ６００の周波数特性が補正される。なお、位相補償回路は抵抗Ｒ４３とキャパシタＣ４２との直列回路ではなく、これらに別のキャパシタを例えば並列に接続して、いわゆる２次特性をもたせるようにしてもよい。

発振回路装置４は、クロック信号ＣＬＫを出力し、その周波数は例えば２００ｋＨｚ〜５ＭＨｚに選ばれる。通常、これらの範囲の中の１つの周波数でスイッチングトランジスタ１および同期整流素子２がオン／オフ制御される。例えば周波数が１ＭＨｚに設定された場合にはオンデューティ比が９０％のときは、０．９μｓであり、オンデューティ比が１０％のときは０．１μｓとなる。

駆動制御回路７は、発振回路装置４から出力されるクロック信号ＣＬＫ及びＰＷＭコンパレータ６から出力されるリセット信号ＲＥＳＥＴを受け、ゲート信号ＧＰ及びゲート信号ＧＮを出力する。ゲート信号ＧＰ及びゲート信号ＧＮにより、スイッチングトランジスタ１及び同期整流素子２を相補的にオン／オフされる。駆動制御回路７の内部には図示しない、例えばＲＳフリップフロップが用意されており、このＲＳフリップフロップのセット端子には発振回路装置４で生成されるクロック信号ＣＬＫが、リセット端子にはＰＷＭコンパレータ６から出力されるリセット信号ＲＥＳＥＴがそれぞれ印加される。

駆動制御回路７には、図示はしないがスイッチングトランジスタ１から同期整流素子２に向かって流れる過大な貫通電流を防止するため、デッドタイムが設けられている。デッドタイムの区間、スイッチングトランジスタ１及び同期整流素子２は共にオフ状態に置かれ貫通電流の電流経路を阻止する。

図７に、エラーアンプ３（オペアンプ）の出力電流特性を示す。図７は横軸がフィードバック電圧ＶＦＢを、縦軸がエラーアンプ出力電流Ｉｅｒｒをそれぞれ示している。フィードバック電圧ＶＦＢに関わらずエラーアンプ出力電流Ｉｅｒｒの傾きｇｍが一定となっている。

図８は、誤差信号Ｖｅｒｒのうねりによって生じる不具合を説明するためにクロック信号ＣＬＫとスロープ信号ＳＬＯＰＥとリセット信号ＲＥＳＥＴとスイッチング電圧Ｖｓｗを併せて示す波形図である。

ＰＷＭコンパレータ６の出力であるリセット信号ＲＥＳＥＴに時間的な揺らぎが発生した結果として、一定であるはずのスイッチング電圧のオン時間ｙ７，ｙ８，ｙ９がばらつくことを知見した。このばらつきは出力電圧ＶＯＵＴのゆらぎに影響を及ぼす。

特開平６−１１２７３７号公報 特開２０１５−１１９３０４号公報 特開２０１１−７２１０２号公報

本発明者が事前検討したオペアンプ（エラーアンプ３）をＤＣ／ＤＣコンバータに採用すると、応答性をよくするためにオペアンプのトランスコンダクタンスは高めに設定されており、またトランスコンダクタンスは電圧に依らず一定のため、基準電圧ＶＲＥＦを行き過ぎたり戻ったりを繰り返すことがあり、誤差信号Ｖｅｒｒの波形がうねることが起こりうる。

特許文献１に記載されたオペアンプのスルーレート増大方法では、しきい値の調整が非常に難しく、細かい調整ができないという不具合が起こりうる。

特許文献２に記載されたオペアンプのバイアス電流可変回路では、バイアス電流を増減する為に判定回路が必要となり回路面積の増大を招く恐れがある。

特許文献３に記載されたオペアンプのバイアス電流可変回路では、バイアス電流を増減する為に判定回路が必要となり回路面積の増大を招く恐れがある。

本発明は、上記問題点を克服する為になされたものであり、その目的は、エラーアンプの制御において、基準電圧ＶＲＥＦ付近における誤差信号Ｖｅｒｒのうねりを抑制し、スイッチング電圧Ｖｓｗのオン／オフ時間のばらつきを抑制することである。

本書で第１主電極とはＭＯＳトランジスタにおいてはソースが、バイポーラトランジスタにおいてはエミッタがそれぞれ対応する。また第２主電極とはＭＯＳトランジスタにおいてはドレインが、バイポーラトランジスタにおいてはコレクタがそれぞれ対応する。また制御電極とはＭＯＳトランジスタにおいてはゲートが、バイポーラトランジスタにおいてはベースがそれぞれ対応する。また、本書で物理的サイズが同じとは、ＭＯＳトランジスタにおいてはゲートのチャネル長、チャネル幅が同じであることを指し、バイポーラトランジスタにおいてはエミッタ面積が等しいことを指す。

本発明のオペアンプの一態様は、第１主電極、第２主電極及び制御電極を有する第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタを備え、前記第１トランジスタと前記第２トランジスタの前記第１主電極は共通に接続され第１差動対トランジスタを形成し第１電流源に接続され、前記第３トランジスタと前記第４トランジスタの前記第１主電極は共通に接続され第２差動対トランジスタを形成し第２電流源に接続され、前記第１トランジスタと前記第４トランジスタの前記制御電極は共通に接続され第１入力信号が印加される第１入力端子に接続され、前記第２トランジスタと前記第３トランジスタの前記制御電極は共通に接続され第２入力信号が印加される第２入力端子に接続され、前記第１トランジスタの前記第２主電極と前記第３トランジスタの前記第２主電極は共通に接続されて第１回路点に接続され、前記第２トランジスタの前記第２主電極と前記第４トランジスタの前記第２主電極は共通に接続されて第２回路点に接続され、前記第１回路点及び前記第２回路点にそれぞれ前記第１入力信号と前記第２入力信号との第１差分信号及び第２差分信号を取り出す。

また本発明のオペアンプの別の一態様は、前記第１トランジスタと前記第２トランジスタの物理的サイズは同じ第１のサイズであり、前記第３トランジスタと前記第４トランジスタの物理的サイズは同じであるも前記第１のサイズと異なる第２のサイズである。

また本発明のオペアンプの別の一態様は、前記第１トランジスタ，前記第２トランジスタ，前記第３トランジスタ及び前記第４トランジスタはＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタのゲートチャネル長，ゲートチャネル幅の少なくとも一方を異ならせて前記第１のサイズと前記第２のサイズが構成されている。

また本発明のオペアンプの別の一態様は、前記第１電流源と前記第２電流源で生成される電流の大きさは異なっている。

また本発明のオペアンプの別の一態様は、前記第１差分信号及び前記第２差分信号はそれぞれ前記第１回路点及び前記第２回路点に電流に変換されて取り出される。

また本発明のオペアンプの別の一態様は、前記第１差分信号と前記第２差分信号は加算器で加算されて合成差分信号として出力端子から取り出される。

また本発明のオペアンプの別の一態様は、前記第１入力信号と前記第２入力信号の差分が比較的小さいときのトランスコンダクタンスは、前記第１入力信号と前記第２入力信号の差分が比較的大きいときのトランスコンダクタンスよりも小さい。

また本発明の別の発明であるＤＣ／ＤＣコンバータは、入力電圧から出力電圧を生成するためにオン／オフされるスイッチング手段と、前記出力電圧に応じたフィードバック電圧と基準電圧との差に応じた誤差信号を生成するエラーアンプと、クロック信号と三角波または鋸波のスロープ信号を生成する発振回路装置と、前記スロープ信号と前記誤差信号とを比較して、パルス幅が変調されたＰＷＭ信号を出力するＰＷＭコンパレータと、前記クロック信号と前記ＰＷＭコンパレータからの出力信号を受け、前記スイッチング手段を制御する駆動制御回路とを備え、前記エラーアンプは、上記オペアンプのいずれか１つの態様のものを用いる。

この発明によれば、エラーアンプの基準電圧付近の誤差信号Ｖｅｒｒのうねりを抑制することができる。

本発明のエラーアンプ３Ａの構成の一例を示す。 エラーアンプ３Ａを構成する第１オペアンプＯＰ１と第２オペアンプＯＰ ２の概念図を示す。 エラーアンプ３Ａを構成する第１オペアンプＯＰ１と第２オペアンプＯＰ２の出力電流特性を示す。 本発明のエラーアンプ３Ａの出力電流特性を示す。 本発明のスイッチング電圧Ｖｓｗを示す。 発明者が事前に検討したＤＣ／ＤＣコンバータ６００のブロック図を示す。 図６に用いたエラーアンプ３の出力電流特性を示す。 発明者が事前に検討したスイッチング電圧Ｖｓｗを示す。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、本発明に係るエラーアンプ３Ａの構成の一例を示す。図６のエラーアンプ３をエラーアンプ３Ａに置き換えたものが本発明に係るＤＣ／ＤＣコンバータとなり、その他の回路は図６と同じである。

図１において、電流源ＩＳＥＴの一端は接地電位ＧＮＤに接続されており、その他端はＭＯＳトランジスタＭ１のドレインに接続されており、そのソースは電源電位ＶＣＣに接続されている。またＭＯＳトランジスタＭ１〜Ｍ３のゲートはＭＯＳトランジスタＭ１のドレインに共通接続されている。ＭＯＳトランジスタＭ２，Ｍ３のソースはＭＯＳトランジスタＭ１のソースと同様に電源電位ＶＣＣに接続されている。すなわちＭＯＳトランジスタＭ１〜Ｍ３及び電流源ＩＳＥＴによってよく知られたカレントミラー回路を形成している。

ＭＯＳトランジスタＭ２のドレインはＭＯＳトランジスタＭ４とＭＯＳトランジスタＭ５のソース（第１主電極）に接続されており、ＭＯＳトランジスタＭ４のゲート（制御電極）は第１入力端子ＩＮ１（フィードバック端子ＦＢ）に接続されており、ＭＯＳトランジスタＭ５のゲート（制御電極）は第２入力端子ＩＮ２（基準端子ＲＥＦ）に接続されている。

ＭＯＳトランジスタＭ４，Ｍ５の物理的サイズは同じであり、両者ＭＯＳトランジスタによって第１差動対トランジスタＤＦＡ１を形成している。
ＭＯＳトランジスタＭ４のドレイン（第２主電極）は抵抗Ｒ１の一端とＭＯＳトランジスタＭ６のドレインに接続され第１回路点ＣＰ１を形成しており、ＭＯＳトランジスタＭ５のドレイン（第２主電極）は抵抗Ｒ２の一端とＭＯＳトランジスタＭ７のドレインに接続され第２回路点ＣＰ２を形成しており、抵抗Ｒ１の他端は抵抗Ｒ２の他端とＭＯＳトランジスタＭ６のゲートとＭＯＳトランジスタＭ７のゲートと共通接続されている。

第１回路点ＣＰ１には第１入力端子ＩＮ１（フィードバック端子ＦＢ）と第２入力端子ＩＮ２（基準端子ＲＥＦ）との第１差分信号が電流に変換されて取り出され、第２回路点ＣＰ２には第１入力端子ＩＮ１（フィードバック端子ＦＢ）と第２入力端子ＩＮ２（基準端子ＲＥＦ）との第２差分信号が電流に変換されて取り出される。

ＭＯＳトランジスタＭ６とＭＯＳトランジスタＭ７のソースは接地電位ＧＮＤに接続されている。

ＭＯＳトランジスタＭ３のドレインはＭＯＳトランジスタＭ８とＭＯＳトランジスタＭ９のソース（第１主電極）に接続されており、ＭＯＳトランジスタＭ９のゲート（制御電極）は第１入力端子ＩＮ１（フィードバック端子ＦＢ）に接続されており、ＭＯＳトランジスタＭ８のゲート（制御電極）は第２入力端子ＩＮ２（基準端子ＲＥＦ）に接続されている。

ＭＯＳトランジスタＭ８，Ｍ９の物理的サイズは同じであり、両者ＭＯＳトランジスタによって第２差動対トランジスタＤＦＡ２を形成している。

ＭＯＳトランジスタＭ８のドレイン（第２主電極）は抵抗Ｒ３の一端とＭＯＳトランジスタＭ１０のドレインに接続され第１回路点ＣＰ１を形成しており、ＭＯＳトランジスタＭ９のドレイン（第２主電極）は抵抗Ｒ４の一端とＭＯＳトランジスタＭ１１のドレインに接続され第２回路点ＣＰ２を形成しており、抵抗Ｒ３の他端は抵抗Ｒ４の他端とＭＯＳトランジスタＭ１０のゲートとＭＯＳトランジスタＭ１１のゲートと共通接続されている。

ＭＯＳトランジスタＭ１０とＭＯＳトランジスタＭ１１のソースは接地電位ＧＮＤに接続されている。

ＭＯＳトランジスタＭ６のドレインはＭＯＳトランジスタＭ１０のドレインとＭＯＳトランジスタＭ１２のゲートに接続されており、ＭＯＳトランジスタＭ７のドレインはＭＯＳトランジスタＭ１１のドレインとＭＯＳトランジスタＭ１３のゲートに接続されている。

ＭＯＳトランジスタＭ１３のソースは抵抗Ｒ５の一端に接続されており、抵抗Ｒ５の他端は接地電位ＧＮＤに接続されている。ＭＯＳトランジスタＭ１３のドレインは、ＭＯＳトランジスタＭ１４のドレインとゲートに接続されており、ＭＯＳトランジスタＭ１４のソースは抵抗Ｒ６の一端と接続されており、抵抗Ｒ６の他端は電源電位ＶＣＣに接続されている。

ＭＯＳトランジスタＭ１２のソースは抵抗Ｒ７の一端が接続されており、抵抗Ｒ７の他端は接地電位ＧＮＤに接続されている。ＭＯＳトランジスタＭ１２のドレインは、ＭＯＳトランジスタＭ１５のドレイン及び電流出力端子ＯＵＴ１に接続されている。ＭＯＳトランジスタＭ１５のソースは抵抗Ｒ８の一端と接続されており、抵抗Ｒ８の他端は電源電位ＶＣＣに接続されている。ＭＯＳトランジスタＭ１５のゲートはＭＯＳトランジスタＭ１４のゲートに接続されている。

エラーアンプ３Ａは簡潔に言うと、トランスコンダクタンスの大きさが違う２つのオペアンプが合成された構成となっている。ここで２つのオペアンプとは、ＭＯＳトランジスタＭ２，Ｍ４，Ｍ５，Ｍ６，Ｍ７で構成される第１オペアンプＯＰ１とＭＯＳトランジスタＭ３，Ｍ８，Ｍ９，Ｍ１０，Ｍ１１で構成される第２オペアンプＯＰ２である。

ＭＯＳトランジスタＭ２は、カレントミラーの基準となるＭＯＳトランジスタＭ１の例えば５倍のサイズを有しているのに対し、ＭＯＳトランジスタＭ３は例えば２倍のサイズを有している。この違いにより第１オペアンプＯＰ１と第２オペアンプＯＰ２に供給する電流に差を持たしている。ＭＯＳトランジスタＭ２及びＭＯＳトランジスタＭ３は本書においてそれぞれ第１電流源及び第２電流源に対応する。第１電流源は電流Ｉ２を生成し、第２電流源は電流Ｉ３を生成する。

またＭＯＳトランジスタＭ４，Ｍ５とＭＯＳトランジスタＭ８，Ｍ９の物理的サイズは異なっている。例えばＭＯＳトランジスタＭ４，Ｍ５のゲートチャネル幅Ｗが１０μｍ，ゲートチャネル長Ｌが３μｍであるのに対し、例えばＭＯＳトランジスタＭ８，Ｍ９のゲートチャネル幅Ｗが５μｍ，ゲートチャネル長Ｌが１μｍである。この物理的サイズの違いによりトランスコンダクタンスｇｍに差を持たせている。

本発明では、ゲートチャネル幅Ｗ，ゲートチャネル長Ｌの両方を異ならせているが、設定するトランスコンダクタンスによっては少なくとも一方を異ならせればよい。

ＭＯＳトランジスタＭ１２〜Ｍ１５及びＲ５〜Ｒ８は加算器Ａｄｄｅｒを構成する。加算器Ａｄｄｅｒは第１回路点ＣＰ１の出力である第１差分信号及び第２回路点ＣＰ２の出力である第２差分信号を加算して合成差分信号として電流出力端子ＯＵＴ１に出力する。

図２は、第１オペアンプＯＰ１と第２オペアンプＯＰ２の接続概念図を示す。第１オペアンプＯＰ１の第１トランスコンダクタンスｇｍ１と第２オペアンプＯＰ２の第２トランスコンダクタンスｇｍ２が加算器Ａｄｄｅｒで加算されて出力されることとなる。

第１オペアンプＯＰ１と第２オペアンプＯＰ２の出力電流は同一ではない。その差はＭＯＳトランジスタＭ２，Ｍ３の比によるカレントミラー電流の差、およびＭＯＳトランジスタＭ４，Ｍ５とＭＯＳトランジスタＭ８，Ｍ９のゲートチャネル長Ｌ，ゲートチャネル幅Ｗの違いで構成されている。

図３は、図１に示したエラーアンプ３Ａのトランスコンダクタンス特性を示す。縦軸が第１オペアンプＯＰ１と第２オペアンプＯＰ２の出力電流Ｉｇｍ１，Ｉｇｍ２を示している。ここで出力電流Ｉｇｍ１はＭＯＳトランジスタＭ５のドレインから出力される。出力電流Ｉｇｍ２はＭＯＳトランジスタＭ９のドレインから出力される。なお、第１オペアンプＯＰ１のＭＯＳトランジスタＭ４のドレイン及び第２オペアンプＯＰ２のＭＯＳトランジスタＭ８のドレインからもそれぞれ出力電流が出力されるが、これらの出力電流は説明の便宜上及び図面の煩雑さを避けるために割愛している。

横軸は、第１入力端子ＩＮ１に印加されるフィードバック電圧ＶＦＢを変化させ第２入力端子ＩＮ２に印加される基準電圧ＶＲＥＦを固定したときを示している。

第１オペアンプＯＰ１の出力電流Ｉｇｍ１は第２オペアンプＯＰ２の出力電流Ｉｇｍ２よりも大きく設定されている。また、出力電流Ｉｇｍ１と出力電流Ｉｇｍ２の電流特性の傾きは互いに逆になるように設定している。

第１オペアンプＯＰ１の出力電流Ｉｇｍ１は主にＭＯＳトランジスタＭ２，Ｍ４，Ｍ５で設定されている。ＭＯＳトランジスタＭ２により最大電流が、ＭＯＳトランジスタＭ４，Ｍ５により最大電流すなわち第１トランスコンダクタンスｇｍ１が決定される。第１トランスコンダクタンスｇｍ１は、次式で表わされる。

ｇｍ１＝ΔＩｇｍ１／Δ（ＶＦＢ−ＶＲＥＦ）

同様に第２オペアンプＯＰ２の出力電流Ｉｇｍ２は主にＭＯＳトランジスタＭ３，Ｍ８，Ｍ９で設定されている。ＭＯＳトランジスタＭ３により最大電流が、ＭＯＳトランジスタＭ８，Ｍ９により最大電流すなわち第２トランスコンダクタンスｇｍ２が決定される。第２トランスコンダクタンスｇｍ２は、次式で表わされる。

ｇｍ２＝ΔＩｇｍ２／Δ（ＶＦＢ−ＶＲＥＦ）

これら第１オペアンプＯＰ１と第２オペアンプＯＰ２のトランスコンダクタンス特性を加算することで、図４の合成特性を実現する。

図４は、エラーアンプ３Ａの出力電流Ｉｅｒｒを示している。横軸がフィードバック電圧ＶＦＢを示し、縦軸が出力電流Ｉｅｒｒを示している。
フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦから離れたところではトランスコンダクタンスが大きくなっており、基準電圧ＶＲＥＦ付近ではトランスコンダクタンスが小さくなっている。エラーアンプ３Ａの出力電圧が設定電圧付近では、トランスコンダクタンスを下げて安定性を確保し、出力電圧が設定電圧から離れるとトランスコンダクタンスを上げてエラーアンプ３Ａの帰還スピードをアップすることとなる。
すなわち基準電圧ＶＲＥＦから遠い電圧にある時は急速に、近いところにある時は緩やかに制御されることとなる。これにより基準電圧ＶＲＥＦ付近における波形のうねりが小さくなる。

図４におけるエラーアンプ３Ａ全体のトランスコンダクタンスｇｍ３，ｇｍ４は第１オペアンプＯＰ１と第２オペアンプＯＰ２のトランスコンダクタンスの組み合わせにより自由に設計可能である。要求するエラーアンプ３Ａの入出力特性にあわせて図１の第１差動対トランジスタＤＦＡ１と第２差動対トランジスタＤＦＡ２のトランスコンダクタンスの大きさを設定すればよい。第１差動対トランジスタＤＦＡ１のトランスコンダクタンスはＭＯＳトランジスタＭ４，Ｍ５のゲートチャネル長Ｌとゲートチャネル幅Ｗとの比Ｗ／Ｌと電流Ｉ２との積（Ｗ／Ｌ）Ｉ２を適宜設定し、第２差動対トランジスタＤＦＡ２のトランスコンダクタンスはＭＯＳトランジスタＭ８，Ｍ９のゲートチャネル長Ｌとゲートチャネル幅Ｗとの比Ｗ／Ｌと電流Ｉ３との積（Ｗ／Ｌ）Ｉ３を適宜設定して、それぞれ決定すればよい。

なお、出力端子ＯＵＴに発生する出力電圧ＶＯＵＴのばらつきが±数％の時は、トランスコンダクタンスが小さい区間も基準電圧ＶＲＥＦ±数％にするとよい。そうすることで、出力電圧ＶＯＵＴが安定する区間と基準電圧ＶＲＥＦ付近における波形のうねりの小さくなる区間が一致することとなる。

出力電流の最大値及び最小値は図１の抵抗Ｒ１，Ｒ２，Ｒ３及びＲ４の大きさで決定される。第１オペアンプＯＰ１のＭＯＳトランジスタＭ４とＭＯＳトランジスタＭ５がショートしないように抵抗Ｒ１及び抵抗Ｒ２は挿入されている。この抵抗値を小さくすることで出力電流を小さくすることができる。逆に抵抗値を大きくすることで出力電流を最大限出力することができる。
第２オペアンプＯＰ２も同様であり、ＭＯＳトランジスタＭ８とＭＯＳトランジスタＭ９がショートしないように抵抗Ｒ３及び抵抗Ｒ４は挿入されている。

また、出力電流の最大値及び最小値は、図１の抵抗Ｒ５，Ｒ６，Ｒ７及びＲ８の大きさでも決定される。この出力電流は例えば出力端子ＯＵＴが地絡した後の復帰時のオーバーシュート電流の発生につながるので適正に調整される必要がある。例えば出力電流は±２０μＡに設定される。

図５に本発明における、誤差信号Ｖｅｒｒとクロック信号ＣＬＫとスロープ信号ＳＬＯＰＥとリセット信号ＲＥＳＥＴとスイッチング電圧Ｖｓｗの波形を示す。

誤差信号Ｖｅｒｒのうねりが図８と比較して小さくなっており、リセット信号ＲＥＳＥＴが等間隔になっていることがわかる。その結果として、スイッチング電圧Ｖｓｗの時間的揺らぎも解消されており、オン時間ｙ４＝ｙ５＝ｙ６が成り立っている。この結果、出力電圧の揺らぎが抑制されることとなる。

本発明は、本例で示したＭＯＳトランジスタで構成されるオペアンプにこだわらない。バイポーラトランジスタで構成されるオペアンプにおいても同様のことが可能である。バイポーラトランジスタのオペアンプの場合も同様に、差動入力段に流す電流値と差動入力段のエミッタ面積を変更することで実現可能である。
また本発明においてはオペアンプ２つを加算する構成で説明を行ったが、加算されるオペアンプは２つ以上であればいくつでも構わない。要求されるトランスコンダクタンスに応じて組み合わせばよい。

本発明は、オペアンプによる基準電位付近におけるうねりを防止するものである。そのため、本発明は、産業上の利用可能性は極めて高い。

１ スイッチングトランジスタ
２ 同期整流素子
３ エラーアンプ
３Ａ エラーアンプ
４ 発振回路装置
５ 合算手段
６ ＰＷＭコンパレータ
７ 駆動制御回路
６００ ＤＣ／ＤＣコンバータ
Ａｄｄｅｒ 加算器
ＡＧＮＤ 接地端子
Ｃ４１，Ｃ４２ キャパシタ
ＣＬＫ クロック信号
ＣＰ１ 第１回路点
ＣＰ２ 第２回路点
ＤＦＡ１ 第１差動対トランジスタ
ＤＦＡ２ 第２差動対トランジスタ
ＦＢ フィードバック端子
ｇｍ１ 第１トランスコンダクタンス
ｇｍ２ 第２トランスコンダクタンス
ｇｍ３ トランスコンダクタンス
ｇｍ４ トランスコンダクタンス
ＧＮ ゲート信号
ＧＮＤ 接地電位
ＧＰ ゲート信号
Ｉ２ 電流
Ｉ３ 電流
Ｉｅｒｒ 出力電流
Ｉｇｍ１ 出力電流
Ｉｇｍ２ 出力電流
ＩＮ 入力端子
ＩＮ１ 第１入力端子
ＩＮ２ 第２入力端子
ＩＳＥＴ 電流源
ＩＳＷ スイッチング電流
Ｌ ゲートチャネル長
Ｌ４１ インダクタ
Ｍ１〜Ｍ１５ ＭＯＳトランジスタ
ＯＰ１ 第１オペアンプ
ＯＰ２ 第２オペアンプ
ＯＵＴ 出力端子
ＯＵＴ１ 電流出力端子
ＰＧＮＤ 接地端子
Ｒ１〜Ｒ８，Ｒ４１〜Ｒ４３ 抵抗
ＲＥＦ 基準端子
ＲＥＳＥＴ リセット信号
ＳＬＯＰＥ スロープ信号
ＶＣＣ 電源電位
Ｖｅｒｒ 誤差信号
ＶＦＢ フィードバック電圧
ＶＯＵＴ 出力電圧
ＶＲＥＦ 基準電圧
Ｖｓｗ スイッチング電圧
Ｗ ゲートチャネル幅

Claims (6)

1. 第１主電極、第２主電極及び制御電極を有する第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ及び第８トランジスタと、
   第１抵抗、第２抵抗、第３抵抗及び第４抵抗と、を備え、
   前記第１トランジスタの前記第１主電極と前記第２トランジスタの前記第１主電極は共通に接続され第１差動対トランジスタを形成し第１電流源に接続され、
   前記第３トランジスタの前記第１主電極と前記第４トランジスタの前記第１主電極は共通に接続され第２差動対トランジスタを形成し第２電流源に接続され、
   前記第１トランジスタの前記制御電極と前記第４トランジスタの前記制御電極は共通に接続され第１入力信号が印加される第１入力端子に接続され、
   前記第２トランジスタの前記制御電極と前記第３トランジスタの前記制御電極は共通に接続され第２入力信号が印加される第２入力端子に接続され、
   前記第１トランジスタの前記第２主電極と前記第３トランジスタの前記第２主電極は共通に接続されて第１回路点に接続され、
   前記第２トランジスタの前記第２主電極と前記第４トランジスタの前記第２主電極は共通に接続されて第２回路点に接続され、
   前記第５トランジスタの前記第２主電極と前記第１抵抗の第１端は共通に接続されて前記第１回路点に接続され、
   前記第６トランジスタの前記第２主電極と前記第２抵抗の第１端は共通に接続されて前記第２回路点に接続され、
   前記第７トランジスタの前記第２主電極と前記第３抵抗の第１端は共通に接続されて前記第１回路点に接続され、
   前記第８トランジスタの前記第２主電極と前記第４抵抗の第１端は共通に接続されて前記第２回路点に接続され、
   前記第５トランジスタの前記制御電極、前記第６トランジスタの前記制御電極、前記第１抵抗の第２端及び前記第２抵抗の第２端は共通に接続され、
   前記第７トランジスタの前記制御電極、前記第８トランジスタの前記制御電極、前記第３抵抗の第２端及び前記第４抵抗の第２端は共通に接続され、
   前記第５トランジスタの前記第１主電極、前記第６トランジスタの前記第１主電極、前記第７トランジスタの前記第１主電極及び前記第８トランジスタの前記第１主電極は共通に接続されて接地電位に接続され、
   前記第１回路点及び前記第２回路点にそれぞれ前記第１入力信号と前記第２入力信号との第１差分信号及び第２差分信号が取り出され、
   前記第１トランジスタと前記第２トランジスタの物理的サイズは同じ第１のサイズであり、前記第３トランジスタと前記第４トランジスタの物理的サイズは同じであるも前記第１のサイズと異なる第２のサイズであり、
   前記第１差分信号及び前記第２差分信号はそれぞれ前記第１回路点及び前記第２回路点に電流に変換されて取り出され、
   前記第１差分信号と前記第２差分信号は加算器で加算されて合成差分信号として出力端子から取り出される、オペアンプ。
2. 前記第１トランジスタ，前記第２トランジスタ，前記第３トランジスタ及び前記第４トランジスタはＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタのゲートチャネル長，ゲートチャネル幅の少なくとも一方を異ならせて前記第１のサイズと前記第２のサイズが構成されている、請求項１に記載のオペアンプ。
3. 前記第１電流源と前記第２電流源で生成される電流の大きさは異なっている、請求項１または２に記載のオペアンプ。
4. 前記第１入力信号と前記第２入力信号の差分が比較的小さいときのトランスコンダクタンスは、前記第１入力信号と前記第２入力信号の差分が比較的大きいときのトランスコンダクタンスよりも小さい、請求項１〜３のいずれか一項に記載のオペアンプ。
5. 前記加算器は、
   第１主電極、第２主電極及び制御電極を有する第９トランジスタ、第１０トランジスタ、第１１トランジスタ及び第１２トランジスタと、
   第５抵抗、第６抵抗、第７抵抗及び第８抵抗と、を備え、
   前記第９トランジスタの前記制御電極は前記第１回路点に接続され、前記第９トランジスタの前記第１主電極は前記第７抵抗の第１端に接続され、前記第９トランジスタの前記第２主電極は前記出力端子に接続され、
   前記第１０トランジスタの前記制御電極は前記第２回路点に接続され、前記第１０トランジスタの前記第１主電極は前記第５抵抗の第１端に接続され、前記第１０トランジスタの前記第２主電極は前記第１１トランジスタの前記第２主電極に接続され、
   前記第５抵抗の前記第２端と前記第７抵抗の前記第２端は共通に接続されて前記接地電位に接続され、
   前記第１１トランジスタの前記制御電極と前記第１２トランジスタの前記制御電極は共通に接続されて前記第１１トランジスタの前記第２主電極に接続され、
   前記第１２トランジスタの前記第２主電極は前記出力端に接続され、
   前記第１１トランジスタの前記第１主電極は前記第６抵抗の第１端に接続され、
   前記第１２トランジスタの前記第１主電極は前記第８抵抗の第１端に接続され、
   前記第６抵抗の第２端と前記第７抵抗の第２端は共通に接続されて電源電位に接続される、請求項１〜４のいずれか一項に記載のオペアンプ。
6. 入力電圧から出力電圧を生成するためにオン／オフされるスイッチング手段と、
   前記出力電圧に応じたフィードバック電圧と基準電圧との差に応じた誤差信号を生成するエラーアンプと、
   クロック信号と三角波または鋸波のスロープ信号を生成する発振回路装置と、
   前記スロープ信号と前記誤差信号とを比較して、パルス幅が変調されたＰＷＭ信号を出力するＰＷＭコンパレータと、
   前記クロック信号と前記ＰＷＭコンパレータからの出力信号を受け、前記スイッチング手段を制御する駆動制御回路とを備えるＤＣ／ＤＣコンバータであって、
   前記エラーアンプは、請求項１〜５のいずれか一項に記載のオペアンプで構成されることを特徴とするＤＣ／ＤＣコンバータ。

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