JPS63182910A - レベルシフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベルシフト回路、特に高速演算増幅器その他
の帰還型増幅器のレベルシフト回路に関する。

〔従来の技術及びその問題点〕

レベルシフト回路は一般に大きなコモン（同本目）モー
ド入力レンジと大きな出力電圧励振を有する帰還増幅器
に必須である。第２図は典型的な演算増幅器又は帰還増
幅器のブロック図である。好ましい差動信号Ｖｉｄ及び
同相モード信号Ｖ　ｉ　ｃ　ｍが入力段に印加される。

入力段は電流ｆ原の如き適当なバイアス回路により、電
源電圧又は他の基準電圧Ｖ　ｒ　＠　ｆ　２を基準にし
て従来の如くバイアスする。入力投両端間の電圧Ｖは、
入力段が動作するに要する最小電圧以上に維持する。

入力段の差動出力は負荷回路に接続し、またレベルシフ
ト回路の如き第２段に接続する。負荷回路は別の電源又
は基準電圧Ｖ　ｒ　ｅ　ｒ　Ｉを基準にする電圧にバイ
アスされる。負荷回路の両端電圧Ｖ１　　は負荷回路及
び第２段が正しく動作するに要する電圧となるよう設計
者が決定する。レベルシフト回路の出力は基準電圧ｖ、
、２に対して十分な電位Ｖ２であり、第３段回路（図示
せず）とインターフェースする。よって、レベルソフト
回路は、出力電位がｖ２　であるとき希望する入力電位
Ｖ、を生じるように電圧降下を与え又は吸収する。もし
ある技術に両極性型のデバイスが利用できれば、レベル
シフト回路はエミッタく又はソース）接地段でもベース
（又はゲート）接地段でも入力段の極性と逆のものであ
ればよい。この場合に、コレクタ・エミッタ　（ドレイ
ン・ソース）はレベルシフト回路の入出力間の電位差を
吸収する。単一極性、即ちいずれか一方の型式のデバイ
スのみが広帯域の場合には、必要とする電圧降下を与え
るのに別の手段が必要になる。

これらは設計者がレベルシフト回路を設計する際に困難
な制約を課することとなる。更に、同相モードレンジに
ついては電源電圧にできる限り近いことが好ましい。ま
た、電源電圧は例えば設計上或いは温度変化により変動
する。従って、設計者は従来、これら予想される変動範
囲を補償するに十分な電位Ｖ、を選択する。しかし、こ
うすることにより、同相モードレンジを低減し、出力電
圧励振とのかねあいが必要となる。

単極性の従来回路は電位Ｖ、を最適値とはせず、電源、
プロセス（製造工程）及び温度変動にうまく適合し得な
い。また、従来のレベルシフト回路構成は一般に高速動
作に最適とはなり得ない部品や部品の組合せを使用する
。斯る回路の一例は、ラテラル（嘆）型Ｐ　Ｎ　Ｐ　）
ランジスタを使用しており、これらは広帯域用途には遅
すぎる。別の例では、製造工程が許せばバーチカル（縦
型）　Ｐ　Ｎ　Ｐトランジスタを使用する。しかし、こ
の製造工程は高価であり、余分な製造工程を必要とし、
より単純な工程のものに対して製造歩留りが低くなる。

いずれにしろ、バーチカルＰＮＰ　）ランジスタはＮＰ
Ｎトランジスタに比して一般に帯域幅が狭い。

多くの製造技術では、バーチカルＰＮＰ　）ランジスク
又はＰチャンネルＦＥＴ　（電界効果トランジスタ）は
全く人手不可能である。従来のレベルシフト回路の中に
はツェナダイオードを用いるものもあるが、ノイズが多
く、広範囲の電源電圧には適さず、同相モードレンジが
限定されるという欠点がある。

従って、例えばｌ　ＧＨｚ以上の高速動作を行い、電源
、製造工程（即ちトランジスタパラメータ）及び温度変
化が調節でき、単一極性のデバイスで構成でき且つ設計
自由度の高いレベルシフト回路を設計する必要性がある
。

従って、本発明の目的は改良レベルシフト回路を提供す
ることである。

本発明の如く目的は高速広帯域のレベルシフト回路を提
供することである。

本発明の更に他の目的は電源、製造工程及び温度変化に
適合可能なレベルシフト回路を提供することである。

本発明の別の目的はＮ　Ｐ　Ｎ　トランジスタ、Ｎチャ
ンネル接合Ｆ　ＥＴ、　ＭＯＳ　ＦＥＴ　又はＧａ八へ
　（ガリウム砒素）ＦＥＴ等の単一極性のデバイスで構
成されるレベルシフト回路を提供することである。

本発明の更に別の目的は、上述した如く、第１基準電圧
とレベルシフト回路の入力間の電圧Ｖ１を設計者が必要
以上に大きくない値に選択でき、増幅器や他の回路の入
力段の同相モードレンジを最大とし、且つ最低電源電圧
で動作可能なレベルシフト回路を提供することである。

〔発明の概要〕

本発明のレベルシフト回路はフローティング形式の電圧
源を用い、その大きさを電源電圧に依存させることによ
り上述した従来回路の欠点を解消するものである。この
レベルシフト回路は、次段への入力端子Ｖ２が決まると
、所望電圧Ｖ１　が−般には負荷又は回路である駆動段
に存するようにする。このレベルシフト回路は２つの電
源電圧間の第１電流脚（路）に組込まれる。第２基準電
流脚が第１脚と並列接続される。両方の脚が電流ミラー
の如き手段で結合され、第１電流脚の基準電流を再生す
る。フローティング電圧源Ｖ３　は、上述の如く一定Ｖ
２　に対して所望ｖ１　を生じるように設計する。ここ
でｖ３　の電位は例えばＶ、＝Ｖ。

＋　Ｖ２　＋　ＶＣＩ　　Ｖ４　の如き関数で設定され
、実質的に電源電圧に無関係にする。レベルシフト回路
の動作はデバイスのパラメータや温度に依存するよう選
定して、電圧Ｖ１　が希望関数となり他の回路デバイス
の変化を補償するようにする。

本発明のレベルシフト回路は広範囲の電源電圧で作動す
る。駆動段電圧Ｖｌ　　は必要以上に大きくならないよ
うに選定し、入力の同相モード電圧を最大にし、最低電
源電圧で動作するようにする。

この回路はバイポーラ、接合Ｆ　Ｅ　ＴＳＭＯ３ＦＥＴ
又は−１１ＥＳ　ＦＥＴ　のいずれでも構成可能である
。しかし、本発明は高速Ｎ　Ｐ　Ｎ型バイポーラトラン
ジスタ又はＧａＡｓ　ＦＥＴで構成して広帯域帰還増幅
器及び演算増幅器に使用するのに適する。この回路構成
は高入力インピーダンスの電圧レベルシフト又は低入力
インピーダンスの電流レベルシフトに変形可能である。

このレベルシフト回路はまた差動構成として電源信号や
この回路を介して結合されるノイズが同相モードとなる
のを除去することが可能である。

〔実施例〕

構成及び動作の十既要 以下、図面を参照して本発明の詳細な説明する。尚、バ
イポーラ及びＧａＡｓ　ＰＥＴの実施例を図示している
が、対応素子には同様の参照符号を附している。しかし
、当業者には自明のとおり、構成やパラメータは各実施
例につき異なる。

第２図は本発明のレベルシフト回路を使用する差動増幅
器の簡易ブロック図である。同相信号源（１０）が差動
入力信号源Ｖｌｄと加算されて入力段である差動増幅器
（１２）に印加される。電流源（１４）の如きバイアス
回路が入力段（１２）と電源電圧Ｖ　ｒ　＠　ｒ　２間
に接続される。入力段（１２）にはバイアス電圧Ｖが存
する。この入力段（１２）からの差動出力（１６ａ）（
１６ｂ）はレベルシフト回路（１８）及び負荷回路（２
０ａ）（２０ｂ）　　より成る第２段に入力する。負荷
回路は更に他の電源電圧Ｖ　ｒ　ｅ　ｆ　ｌに接続する
。負荷回路の両端電圧Ｖ、は正常動作をするよう充分太
き（なければならない。第２段（１８）は差動出力（２
２ａ）　（２２ｂ）を出力する。

入力段及びレベルシフト回路の一方又は両方の出力は第
３図に示す如くシングルエンドであってもよい。レベル
シフト回路の出力は図示せずもエミンタ接地又はソース
接地型トランジスタ増幅器である第３段に接続する。差
動構成の場合には、レベルシフト回路（１８）は第５図
に詳細を示す如（２つの同じシングルエンド型レベルシ
フト回路を含むのが好ましい。

出力（２２）の電源電圧Ｖ　ｒ　ａ　ｒ　２を基準とす
る電位、即ち第３段人刃型位はＶ２でなければならず、
これにより第３段を正常にバイアスする。必要とする電
位Ｖ１　及びｖ２　は負荷回路と第３段回路の特定設計
により予め定まる。本発明ではＶＩ　ＲびＶ２は予め定
められた値であるとして取扱うが、設計者はこれら電圧
要求に合うように設計変更するゆとりを有する。

入力信号は増幅器（１２）に入力され、増幅されてレベ
ルシフト回路（１８）及び負荷回路（２０）に出力され
る。レベルシフト回路（１８）は増幅された信号の静止
ＤＣ電圧レベルをシフトして、この信号を第３段（図示
せず）に入力する。よって、レベルシフト回路は増幅デ
バイスが所望動作点で動作できるようにする。これは従
来のレベルシフト回路の使用例であるが、本発明による
レベルシフト回路にも適用できる。

次に、第１図を参照する。同図は本発明によるレベルシ
フト回路（１８）を示す。このレベルシフト回路は単一
入力（１６）及び単一出力（２２）を有する能動／抵抗
レベルシフト回路（２４）を含んでいる（また、斯る回
路を２個使用して第５図に示す如く作動入出力構成にし
てもよい。）。回路（２４）は第１導電手段により２つ
の電源電圧Ｖ　ｒ　ｅ　ｆ　Ｉ及びＶ　ｒ　ｅ　ｆ　２
間の第１電流１１１１１（２６）に結合され、これは後
述する如く電流源を含み、レベルシフト回路を介して両
電源電圧間に電流１．を流す。後述する如く、レベルシ
フト回路は第１抵抗（第３−７図の抵抗Ｒ。

相当）を含み、第１電流脚に直列接続され、電圧降下Ｖ
、を生じる。電流は第１中間電圧ノード（第３−７図の
ノード（２８）　）を通過する。適当な出力手段により
このノードを出力（２２）に接続する。

第２電流ｌ１ｌ（３０）を両電源電圧間に、第１電流脚
と並列に接続する。この電流脚（３０）は抵抗Ｒ２を含
み、第２導電手段を介して結合する。この第２導電結合
手段も電流源を含み、抵抗Ｒ２′ＦＡび第２中間電圧ノ
ード（３２）を介して電流Ｉ２を流す。第２電流は第１
電源電圧Ｖ、、１とノート責３２〉間に電圧降下ｖ６　
を生じ、これは両電源電圧間の差と共に変化する。

両電流脚間は単位利得（利得１）の電流ミラー又は反転
電流増幅器（３４）の如き手段により結合され、第１及
び第２抵抗Ｒ，、Ｒ２を流れる電流間に予め定めた関係
を確立する。例えば、電源電圧の変化により第２電流が
変化すると、第１電流が同様に変化する。この電流ミラ
ーは結合手段（３７）（第３−７図）を含み、第１及び
第２導通手段を結合し、第２中間電圧ノード（３２）に
対して電位ｖ３となるようフローティング電圧源（３６
）でバイアスされる。制御導体（３８）　（第３−７図
）は電流ミラー　（３４）を第２電流脚の中間ノード（
３２）へ好ましくは電圧源（３６）を介して結合する。

第１及び第２導通手段は共に並列電圧降下手段（第３−
７図参照）を有し、導通手段（３７）と第２電源電圧Ｖ
　ｒ　ｅ　（２間に電圧降下ｖ４　を与える。更に後述
する如く、斯る手段はダイオード、抵抗の組合せ、好ま
しくは１以上のトランジスタｊ二よる制御電圧Ｖ。（Ｖ
ｂ、又はＶｌ−）　　を有する回路により得ることがで
きる。

本発明の基本原理は、Ｖｌ　及びＶ２　として予定電圧
値が必要であるとすると、設計者はＶｌ＋Ｖ２−■、の
関数に従ってフローティング電源の値Ｖ３を選択する。

この値は好ましくは電源電圧に無関係の電位ｖ１　を与
えるように選定する。典型的には、レベルシフト回路は
後述する如く第１トランジスタＱ、を含み、上述した式
にＶｂｅ又はＶ、５を加算する。もしレベルジフト回路
が後述する実施例の場合の如く第２トランジスタＱ２を
含んでいれば、更にＶｈｅ又はＶ９Ｓを加算する。また
、電流ミラーは従来第１電流脚内に第３トランジスタＱ
３を、第２電流脚内に第４トランジスタＱ４　を含んで
いる。もしこれらトランジスタが異なれば、各電流力内
に比伊ｊ関係にあるが異なる大きさの電流を生じる。理
想的には、電流１１　及び■２、抵抗Ｒ１及びＲ２ｉま
相互に等しく選定され、Ｖ３＝Ｖ。

−ＬＶ２÷Ｖｃ　　Ｖ４　　となる。ここでＶＣはトラ
ンジスタＱ　ｌ　（及びオプンヨンのＱ２）のＶｂ、又
はｖｌ、を表わす。

バイポーラトランジスタのレベルシフト回路第３図を参
照してバイポーラトランジスタを用いるレベルシフト回
路を説明する。バイポーラレベルシフト回路（１８ａ）
　　中のレベルシフト回路（２４ａ）は第１ＮＰＮ型ト
ランジスタＱ、を含み、入力（１６）がベースに結合さ
れている。そのコレクタは第１電源電圧Ｖ。Ｃに接続さ
れ、そのエミッタは抵抗Ｒ１を介して中間ノード（２８
）に接続される。第２ＮＰＮ型トランジスタＱ２　はベ
ースがノードク２８）に接続され、エミッタは出力（２
２）に接続される。そのコレクタは入力（１６）即ち第
１トランジスタＱ、　　のベースに接続している。これ
により、電流レベルシフトを行う低インピーダンス並列
入力を有する帰還増幅器が得られる。後述する如く、ト
ランジスタＱ２　のコレクタはＱ、　　のコレクタ又は
エミッタに接続して高入力インピーダンスの電圧レベル
シフト回路を得ることが可能である。コンデンサＣＩ、
Ｃ２及びＣ３がレベルシフト回路（２４ａ）　　に使用
可能であるがこれは本質的ではない。

しかし、高速動作の為にはコンデンサＣ１及びＣ３を使
用するのが好ましい。

このレベルシフト回路（２４ａ）はトランジスタＱ３の
コレクタ・エミッタを介して第１電流ＵＡ（２６ａ＞の
第２電源電圧Ｖ！Ｅに結合している。Ｑ３　は上述した
第１導通手役である。トランジスタＱ４　が同様に第２
電流！（３０ａ）　　に結合される。トランジスタＱ３
　のベースは導体（３７）を介してＱ４　のベースに接
続する。また制御導体（３８）が導体（３７）を第２電
流脚のＱ４　のコレクタに接続する。このように接続す
ることにより、Ｑｓ　　Ｑ＜　は電流ミラーとして作用
して両電流脚を相互接続して第１電流が第２電流に追従
するようにする。Ｑｓ　とＱ、は同じ特性であるのが好
ましく、電流１１　　とＩ２　を等しくする。本発明の
この実施例では、Ｑｓ　　Ｑ４のベース・エミッタ電圧
は電圧降下Ｖ４　を生じる。

第２電流脚（３０ａ）　　は電圧降下手段、即ちフロー
ティング電圧源（３６ａ）　　を含んでいる。この電圧
源（３６ａ）　　は典型的にはダイオード接続したトラ
ンジスタＱＳ　乃至Ｑ、。３を抵抗Ｒ２と直列接続した
ものである。Ｒ２とＱ、のコレクタ間に接続されるのが
好ましいが、これらダイオード接続トランジスタは電流
脚（３０ａ）　　の別の場所、例えばＲ２と電圧源Ｖ。

Ｃ間又はＱ４　　と電圧源ＶＥＥ間に接続してもよい。

導体（３８）をＱ、のコレクタとベース間に接続するこ
とにより、ダイオード接続したトランジスタは導体（３
７）からノードク３２）を電位Ｖ３　にバイアスする作
用をする。

この回路を解析すると、第１電流脚（２６ａ）　　につ
いてはＶｃｃ　　Ｖ！Ｉ！＝Ｖ＋＋Ｖ２＋２Ｖｂｓ＋Ｖ
ｓ　であり、第２電流脚（３０ａ）についてはＶＣＣＶ
ＥＥ＝Ｖ３＋　Ｖ４　＋　Ｖ６　が成立することが明ら
かである。ここに、Ｖ　ｓ　”　Ｉ　＋、Ｒ１であり、
Ｖ　ｓ　＝　Ｉ　２　Ｒ２である。

上記２式のうち左辺は共にＶ。ｏ−■−で等しいので、
ｌ１＝Ｉ２　　と仮定しＲ１−Ｒ２となるよう抵抗値を
選定すると、Ｖ３　＝　Ｖ＋　＋　Ｖ２　＋　２　Ｖｂ
−Ｖ＜となる。ここで、Ｖ、　＝　Ｖ、、である。

典型的な回路設計では、負荷回路と第３段への入力は共
に１個のトランジスタを含み０、正常動作の為には各電
源電圧からＶ−の電位を必要とする。

この場合、最低条件と′Ｌ　”ＣＶ　＋　＝　Ｖｂ−、
Ｖ２　＝　Ｖｂ−に設定し、Ｖａ＝３Ｖｂ＠となるよう
にするので、直列ダイオードＱ３　乃至Ｑ、。３は合計
３個必要となることを示す。

次に、第４図を参照して、電流Ｉ、を生じる別のバイア
ス回路を示す。この図において、レベルソフト回路（２
４ａ）　　は説明の便宜上省略しているが、第３図のも
のと同じであると仮定する。この実施例で、オプション
として２個の付加抵抗Ｒ３，Ｒ４を夫々第２電圧源Ｖｌ
：ｌ：とＱｓ　及びＱ、のエミッタ間に接続する。トラ
ンジスタＱＳ　をエミッタフォロワ型バッファとして接
続する。即ち、Ｑｓ　のベース・エミッタを制御導体（
３８）としコレクタを第１電圧源Ｖ。０に接続する。直
列ダイオード接続トランジスタはＱ６　乃至Ｑ、。３　
とする。

回路解析は第３図の場合と同様である。この電流ミラー
はＲ４＝　ＣＲ：ｌ、　Ｑ　３　　とＱ、のエミッタ接
合面積Ａ３．Ａ、がＡ　３　＝　ＣＡ４　であると仮定
すると、１．＝ＣＬ（Ｃは比例定数）となる（当業者は
理解する如く、Ｒ３はトランジスタΩ、のバイアス要件
をも満足し、それが飽和領域で動作しないようにする必
要がある。）。従って、次式が成立する。

Ｖ＋＝（Ｖｃｃ−ＶＥＥ）　（１−ＣＲＩ／（Ｒ２＋Ｒ
４））　十Ｖｂ、ＣＲ，／（Ｒ２＋Ｒ４）　　２　Ｖｂ
ｅ＋Ｖ３ＣＲ＋／（Ｒ２＋ＲＪ　　Ｖ２もし回路定数を
選択してＣＲ＋／　（Ｒ２’　＋　Ｒ４）　＝　１とす
ると、上式は次のようになる。

Ｖ＋　＝　Ｖ３　　Ｖ２　　Ｖｂ− 上述したとおり、Ｖ２　は次段により制約を受け、■、
は設計者により選択される。もしＶ、＝Ｖ、。

且つｖ２＝Ｖｂ、とすルト、■３＝３Ｖｂ、であり、３
個のトランジスタ、即ち２個のダイオード接続トランジ
スタと１個のエミンタフォロワ型トランジスタＱｓ　を
必要とする。

ＧａＡｓ　ＦＩＥＴ使用のレベルシフト回路次に第５図
を参照してＧａＡｓ　ＦＥｉ’技法て構成したレベルシ
フト回路（１８ｃ）　　を説明する。同図は第３−４図
と多少変形しているが、類似性は明らかであろう。単−
第１電流脚の代わりに、差動構造の場合には２個の第１
電流脚（２６ａ）　（２６ｂ）を用い、夫々第１電圧源
Ｖ。、に対して電位Ｖ、を有する差動入力（１６ａ）　
（１６ｂ）、第２電圧源ＶＳＳに対し電位Ｖ２を有する
差動出力（２２ａ）　（２２ｂ）を有する。

３個の電流脚の各部品は第３−４図の同一参照符号のも
のと同じであり、使用する電流脚に応じてａ−ｂを付加
している。よって、単一トランジスタＱ、及び抵抗Ｒ１
の代わりに、電流脚（２６ａ）はトランジスタｑ＋ａと
抵抗Ｒ１Ｍを含み、他方電流脚（２６ｂ）　　はＱｌｂ
とＲｌｂを含んでいる。同様に、トランジスタＱ２−　
Ｑ、の代わりに、差動電流脚はトランジスタＱ２．−　
Ｑ４．及びＱ２ｂ　−Ｑ４ｂを含んでいる。これら両脚
の電流は夫々Ｉ　Ｉａ及びＩ＋ｂである。

Ｑ４．−　Ｑ、、はデプレションモードＦＥＴであるの
で、各電流脚の電圧源ＶＳＳとＱ４Ｍ又はＱ４ｂのソー
ス間には電圧降下手段（４０ａ）　（４０ｂ）を必要と
するのが普通である。トランジスタＱ３　のソースにも
同様の電圧降下手段（４２）を接続している。これら電
圧降下手段は直列ダイオードであるのが好まし５）が、
抵抗又は抵抗とダイオードの組合せとし、トランジスタ
Ｑ　３．　Ｑ４．、　Ｑ４ｂのソースに適正バイアスを
与える 第２電流脚（３０ｃ）　　につき説明する。抵抗Ｒ２を
上述の回路と同様に設け、Ｑ３　のドレインに接続する
。中間ノード（３２）と導体（３７）間にはＲ２と直列
にフローティング電圧’ＩＭ　（３６ｃ）　　が設けら
れ、この電圧源はバッファ増幅器（４４）及び電圧源（
４６）より成り、電位■、を生じる。バッファ増幅器（
４４）は理想デバイスであってノード（３２）と電圧源
（４６）間に実質的な電圧降下は生じない。よって、電
圧ＩＪ！（４６）はノード（３２）と導体＜３７）間の
電圧降下のすべてである。導体（３７）は電流ミラート
ランジスタＱ　３　、　Ｑ　ｓ　−、Ｑ　４　ｂのゲー
トを相互接続する。各電流ミラートランジスタの参照符
号の下の括弧内にゲート幅を示す記号を挿入している。

Ｑ３　のゲート幅はＷ３　でありＱ４．、　Ｑ、、のゲ
ート幅は共にＷ。

である。Ｑ４．、　Ｑ４．のゲート幅は通常等しく選定
し、またＲ、、、Ｒ，、、電圧降下手段（４０ａ）　＜
４０ｂ）、ＱｌａとＱｌ、のゲート幅も夫々等しく、電
流■！、＝１１ｂとする。簡単の為、これらすべてのト
ランジスタのゲート幅を等しくするのが好ましい。

バッファ増幅器（４４）と電圧源（４６）の詳細実施例
は第７図に示す。

第５図の回路を解析すると、これは前述した回路と実質
的に同じである。もし第２電流脚（２６ａ）（２６ｂ）
　が実質的に同じであれば、同じ解析が適用できる。Ｑ
、　−Ｑｌは帰還増幅器を構成し、１１Ｒ２”−Ｖ９　
ｓ　ｌ＋Ｖ　ｇ　＠□　と等しいフローティング電圧源
をなす。この回路の電流利得は１に近く、従って、１つ
の段から他の没への電流のレベルシフトに適する。Ｑ、
、　Ｑ、、、　Ｑ、ｂはＩｚ＝（Ｖｎｎ　　ＶＳＳ　　
Ｖ３−Ｖ＜）／Ｒ＋　　の電流を有する電流ミラーを形
成する。

Ｗ　３　＝　Ｗ　４　、　Ｒ＋　＝　Ｒ２であれば、Ｖ
ｓ　＝　Ｖ６　＝　Ｖａｎ−ＶＳＳ　　Ｖ３　　Ｖ４　
である。ｖ２　は出力ノード（２２ａ）（２２ｂ）　　
に接続される回路により制約され、Ｖｌ　はノード（１
６ａ）　（１６ｂ）に接続された付加回路が電源、温度
及び製造工程の変化に対して適正動作する為に必要な希
望バイアス電圧であるが、同相モードレンジやダイナミ
ックレンジ等の最大パラメータをできる限り小さくする
ものである。電圧源（４６）の電位Ｖ３は、特定電位Ｖ
２　に対して所望電位ＶＩを得るに必要な電位Ｖ４　と
ＦＥＴのゲート幅とで選定する。電位Ｖｓ　ハＶ＋＋Ｖ
２＋Ｖ、、、＋Ｖ１，２−Ｖ、で示すことができる。電
位Ｖ３　は好ましくはＧａＡｓ　ＰＥＴのピンチオフ電
圧で定義され、またダイオード電圧で定める場合もある
。

二の回路動作はノイズや電源電圧変動に強く、且つ温度
や製造工程のバラツキにも鈍感である。

電位Ｖ３　の電圧源を、レベルシフト回路がインターフ
ェースする回路で定まる電位■１　及び■２　との間係
で定義することにより、これら回路の温度及び製造工程
の変動を、本発明のレベルシフト回路の動作で補償でき
る。

第５図の差動構成において、電源変動やノイズがこの回
路を介して結合されると、これら信号は同相モード信号
となるので実質的に除去される。

第６図は第５図の回路の他の実施例を示す。簡単の為に
、第６図ではシングルエンド型しベルンフト回路を示す
。この回路の部品及び構成は第５図のものと本質的に同
じであるので、以下では相違点についてのみ説明する。

この実施例では、Ｑｌのドレインは入力（１６）には接
続されず、電圧源Ｖｏ［ｌに接続している。或いはＱｌ
　のドレインを第６図中破線（５０）で示す如＜Ｑｌ　
　のソースに戻してもよい。また、この回路は特定電位
Ｖ２　に対して所望電位Ｖｌ　を得る為に使用すること
もできる。

二ノ実施例で、レベルシフト回路は高入力インピーダン
ス及び低出力インピーダンスを有し、電圧でなく電流の
レベルシフトを行い、増幅器は略単位電圧利得を有する
。多くの場合、これが好適実施例となる。

出力電圧をノード（２８）から直接取出すことも可能で
ある。この変形では、トランジスタＱ２　は除去し、ノ
ード（２８）を直接出力ノード（２２）に接続する。

第７図は第５−６図の回路のより実用的な回路図を示す
。

第７図でも前の回路に使用した参照符号をできる限り多
く使用している。また回路動作の一例として実際の動作
電圧を図中に記載している。ここで、負荷回路は電位Ｖ
、＝３　［Ｖｙ。〕を必要とし、次段入力はＶ２　”１
．６　（ｖｔｏ　〕を必要とする。ここで、Ｖ、。はＧ
ａＡｓ　ＦＥＴデバイスのピンチオフ電圧に関するパラ
メータであり、このデバイスの製造工程及び温度依存度
をも含んでいる。

先ず、第７図の右側部分について説明する。レベルシフ
ト回路（２４）と電流脚（２６ｅ）　　は路上述と同様
に構成される。主な相違点はＱ２　のソースからの出力
が６個の直列ダイオード（５２）を介して出力ノード（
２２）に接続されることである。電流源はソースがゲー
トと共に電位Ｖ５５に接続されるＧａＡｓＦＥＴ　（４
９）　　で構成される。電流脚（２６ｅ）　　において
、電圧降下手段（４０）はＱ、のソースとＶＳＳ間に直
列接続した３個のダイオードで構成されている。Ｑ４の
ドレインは別のトランジスタＱ８　のソースに接続され
ている。

次に、第７図の左側部分の第２電流脚（３０ｅ）　　に
つき説明する。電圧降下手段（４２）が（４０）と同様
にＱ３　のソースとＶＳＳ間に接続され、Ｑ、のドレイ
ンに別のトランジスタＱ、が接続される。夫々Ｑ３−Ｑ
、に接続されたＱｔ　　Ｑａ　はカスコード電流ミラー
を形成する。これは電流Ｉ２　と１１　　とを追従させ
る電流ミラーの精度を改善する。Ｑｔ　　Ｑａのゲート
は導体（５４）で相互接続されると共にダイオード（５
６）を介してバイアス電流脚（５８）の制御導体（３７
）に接続する。この電流脚は電圧源ＶＩＩｎ及び７３５
間にまたがり、ゲート及びソースが電圧源−Ｖｓｓに接
続された電流源接続型のＧａＡｓ　ＦＥＴ（６０）を含
んでいる。また、この電流脚は２個の直列ダイオード（
６２）及び８個の直列ダイオード（６４）並びにこれら
と直列接続され電圧源Ｖ。、に直列接続されたソースフ
ォロワ型バッファトランジスタ（６６）　ヲ含んでいる
。この回路部分はレベルシフト回路として動作し、導体
（３７）　（５４）及び（６８）にて直列ダイオードに
接続されているトランジスタのバイアス回路として動作
する。この回路内のこれらトランジスタは飽和又は高利
得領域で動作するようバイアスされる。

第７図中の破線（７０）で囲んだ部分は基準電圧源であ
る。この回路部分はＶＤ［ｌに直列接続しゲートが第２
トランジスタのソースに接続された２個のトランジスタ
で構成された電流源（７２）を含んでいる。ソースは更
にソースフォロワ型バッファ（６６）のゲートにも接続
される。基準電圧は回路部分く７６）でも発生され、こ
の例ではノード（６８）　−（７８）間に２．３〔Ｖア
。〕の電圧降下を生じる。この回路ではノード（６８）
を第１トランジスタ（８０）のゲートに接続し、そのド
レインは他のトランジスタ（８２）を介して電圧源ＶＤ
Ｏに結合し、ソースは第３トランジスタ（８４）のゲー
トに接続する。トランジスタ（８０）のソースは電流源
（７２）と同様構成でゲートが電圧源ＶＳＳに結合され
た２個のトランジスタを有する電流源（８６）にも接続
される。トランジスタ（８４）のドレインはトランジス
タ（８８）を介して電流源（７２）のソース（７４）に
接続する。トランジスタ（８４）のソースはノード（７
８）とトランジスタ（８８）（８２）のゲートに接続す
る。トランジスタ（８２）　（８８）は夫々トランジス
タ（８０）　（８４）とカスコード接続する。この構成
により、トランジスタ（８０）　（８４）及び（６６）
の周りに負帰還ループを形成してトランジスタ（８０）
のゲートからノード（７８）に安定した２、３ＣＶｔｏ
）の電圧降下を生じる。

３個の直列ダイオード（９０）をノード（７８）と電源
ＶＳＳに接続され電流源（８６）と同様の電流源（９２
）間に接続する。この直列ダイオードはダイオード（５
６）　（６２）両端の電圧降下を効果的に打消してノー
ド（６８）から（７８）の電圧降下がノード（９４）と
導体（３７）間に現われるようにする。ノード（９４）
はトランジスタＱ、のゲートに接続される。Ｑｓ　のソ
ースは抵抗Ｒ５を介して導体（３７）に接続し、Ｑ、と
Ｒ３両端の電位が本発明のレベルシフト回路（１８ｅ）
を動作させ、上述の電位Ｖ１　及びＶ２　の要件を満足
するに必要な電位Ｖ３　の一部を与える。

電位Ｖ３　の残りの部分は破線（１００）　　で囲んだ
回路部分が生じる。この回路部分（１００）　　はゲー
トが１ＪＪＩｌ（３０ｅ）　　の７−ド（３２）に結合
されたトランジスタＱＩＯを含んでいる。ＱＩｏのドレ
インはカスコードトランジスタ（１０２＞　　を介して
電圧源Ｖ。０に結合する。ＱＩＯのソースはトランジス
タ（１０２）　　のゲートに接続する。この１対のトラ
ンジスタは高インピーダンスのバッファ増幅器（４４）
として作用する。Ｑｌｏのソースはまた第２抵抗Ｒ６を
介してＱ。

のドレインに接続される。

１対のトランジスタ（１０４）　（１０６）は電圧源ｖ
ａｎとノード（７８）間に直列接続される。トランジス
タ（１０４）　　のゲートはＱｌ。のソースに接続され
る。トランジスタ（１０６）　　のゲートはＱ、のドレ
インに接続され、トランジスタ（１０４）　（１０６）
のゲートにＲ６の電圧降下分だけ異なる電位が印加され
る。これら両トランジスタはトランジスタ（１０６）　
　のゲート・ソース間に０電圧降下のバッファ増幅器を
形成する。

Ｑ、及びＲ５の電流はＱｌｏ及びＲ６の電流と等しい。

Ｑ９．Ｑｌ（ｌを同じトランジスタとし、Ｒ５−Ｒ６と
することにより、ＱＩＯとＲ６はノード（３２）とＱ、
のドレイン間にＱ、のゲートと導体（３７）間と同じ電
圧降下を生じるようにする。ノード（３２）から導体（
３７）への合計電位は、■、をダイオードの電圧降下と
すると、４．６ＣＶア。〕＋３ＶＤ　となる。これが電
位ｖ１　及びＶ２　の要件を満足するために必要な上述
した電位Ｖ３　である。

以上、本発明のレベルシフト回路を原理及び種々の実施
例につき説明したが、本発明はその要旨を逸脱すること
なく種々の変形変更が可能であること当業者には容易に
理解されよう。

〔発明の効果〕

本発明のレベルシフト回路に依ると、電源間に第１及び
第２電流脚を形成し相互に一定比例関係の電流を流し、
一方に所定レベルシフトの能動（増幅）回路を他方にフ
ローティイングミ電源を設ける構成としている。従って
、電源電圧、温度等の変動要因に実質的に影響を受けな
い。また、レベルシフト範囲（レンジ）が広い。更に、
バイポーラ・トランジスタ・ＦＥＴ等種々の技法に適用
できる。更にまた、シングルエンド或いは差動型のいず
れの回路構成にも適用可能である等の種々の顕著な効果
を有する。

【図面の簡単な説明】

第１図は本発明によるレベルシフト回路の原理を示すブ
ロック図、第２図はレベルシフト回路を組込んだ差動増
幅器を示すブロック図、第３図は本発明によるレベルシ
フト回路のバイポーラＩＣ回路の実施例を示す接続図、
第４図は第３図のフローティング電源及び電流ミラーの
他の回路例を示す接続図、第５図は本発明によるレベル
シフト回路のＧａＡｓ　ＦＥＴによるＩＣ回路の実施例
を示す接続図、第６図は第５図のレベルシフト回路の変
形例を示す接続図、第７図は第６図の回路のより詳細な
回路例を示す接続図である。 Ｑｌ　　は入力トランジスタ、（２６）は第１電流脚、
（３０）は第２電流脚、Ｒ１は第１抵抗、Ｒ２は第２抵
抗、（３６）はフローティング電圧源、Ｑ３　は第１電
流制御トランジスタ、Ｑ、は第２電流制御トランジスタ
である。

Claims (1)

1. 【特許請求の範囲】 １、夫々電源間に並列接続され相互に一定比例関係の電
   流を流す第１及び第２電流脚と、該第１電流脚に主電流
   路が接続され制御電極に入力信号を受ける入力トランジ
   スタ及び第１抵抗の直列回路と、上記第２電流脚に接続
   された第２抵抗及びフローティング電圧源とを具え、上
   記第１抵抗の上記入力トランジスタから離れた端子側か
   ら出力信号を得るようにしたレベルシフト回路。 ２、夫々主電流路の一端が電圧源の一端に接続され制御
   電極が共通接続された第１及び第２電流制御トランジス
   タと、該第１電流制御トランジスタの出力側及び上記電
   圧源の他端間に直列接続された第１抵抗及び入力トラン
   ジスタと、上記第２電流制御トランジスタの出力側及び
   上記電圧源の他端間に接続された第２抵抗と、上記第２
   電流制御トランジスタの出力側及び上記第１及び第２電
   流制御トランジスタの共通制御電極間に接続されたフロ
   ーティング電圧源とを具え、上記第１電流制御トランジ
   スタの出力側から出力信号を得ることを特徴とするレベ
   ルシフト回路。