JP3851019B2 - 電圧バッファ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、バッファ回路に係り、特に、電圧のバッファに用いられる電圧バッファ回路の出力特性の改良に関する。
【０００２】
【従来の技術】
従来、この種の回路の典型的な構成例としては、例えば、図３に示されたような構成を有してなるものがある。
以下、同図を参照しつつこの従来の電圧バッファ回路について説明することとする。この電圧バッファ回路は、ｐｎｐ形の第９のトランジスタＱ９とｎｐｎ形の第１０のトランジスタＱ１０とを主たる構成要素としてなるもので、第９のトランジスタＱ９が入力段に設けられ、そのエミッタに第１０のトランジスタＱ１０のベースが接続され、この第１０のトランジスタＱ１０のエミッタから出力信号が得られるよう構成されたものとなっている。
【０００３】
【発明が解決しようとする課題】
ここで、この従来回路における入出力電圧の関係を見てみると、下記する式１で表されるものとなっている。
【０００４】
Ｖout＝Ｖin＋Ｖbe9−Ｖbe10＝Ｖin＋Ｖt×ｌｎ(Ｉ４／Ｉsp)−Ｖt×ｌｎ(Ｉc10／Ｉsn)・・・（式１）
【０００５】
ここで、Ｖbe9は、第９のトランジスタＱ９のベース・エミッタ間電圧であり、Ｖbe10は、第１０のトランジスタＱ１０のベース・エミッタ間電圧であり、Ｖinは、入力電圧である。また、Ｖtは、熱電圧であり、Ｉ４は、第４の定電流源２４により供給される第９のトランジスタＱ９のエミッタ電流であり、Ｉc10は、第１０のトランジスタＱ１０のコレクタ電流である。さらに、Ｉspは、ｐｎｐ形トランジスタの逆方向飽和電流であり、Ｉsnは、ｎｐｎ形トランジスタの逆方向飽和電流である。
【０００６】
この式１から入出力電位差の誤差は、次のような要因に基づくものであるということが言える。すなわち、負荷電流が零であるとすると、ｎｐｎ形トランジスタとｐｎｐ形トランジスタのそれぞれの逆方向飽和電流の相違がある場合、これが入出力電位差の誤差の一つの要因となる。
また、出力電流が変化した場合も誤差要因の一つとなり、ここで、その場合の出力電位の変化について求めてみると次のようになる。
【０００７】
まず、出力が電流ソースの状態となる場合（換言すれば、電圧バッファ回路側から負荷へ電流が流れ出す場合）、次の式２が成立する。
【０００８】
Ｉc10＝Ｉ５＋Ｉout・・・（式２）
【０００９】
ここで、Ｉc10は、電圧バッファ回路の出力が電流ソース状態における第１０のトランジスタＱ１０のコレクタ電流であり、Ｉ５は、第１０のトランジスタＱ１０のエミッタ側に設けられた第５の定電流源２５の出力電流であり、Ｉoutは、図示されない負荷へ流れ込む負荷電流である。
【００１０】
また一方、出力が電流シンクの状態となる場合（換言すれば、負荷側から電圧バッファ回路へ電流が流れ込む場合）、次の式３が成立する。
【００１１】
Ｉc10´＝Ｉ５−Ｉout・・・（式３）
【００１２】
Ｉc10´は、出力が電流ソース状態における第１０のトランジスタＱ１０のコレクタ電流である。
【００１３】
これら式２及び式３より、第１０のトランジスタＱ１０のコレクタ電流の差ΔＩc10´を求めると次の式４により表される。
【００１４】
ΔＩc10´＝２Ｉout・・・（式４）
【００１５】
これより、２Ｉoutの電流変化がＶbe10の電圧変化を招き、出力電位の変動となるということが言える。
次に、この電圧バッファ回路の電流能力についてみると次のようなことが言える。まず、出力が電流ソース状態において負荷側へ流れ出る電流を＋Ｉoutと、出力が電流シンク状態において負荷側からこの電圧バッファ回路へ流れ込む電流を−Ｉoutと、それぞれ定義する。
ソース電流(＋Ｉout)は、第１０のトランジスタＱ１０のベース電流が、第１０のトランジスタＱ１０の電流増幅率で増幅されたものにほぼ等しく、また、シンク電流(−Ｉout)は、第５の定電流源２５の電流Ｉ５にほぼ等しくなることから次の式５及び式６が成立する。
【００１６】
＋Ｉout＝Ｉ４×ＮＰＮhfe・・・（式５）
【００１７】
−Ｉout＝Ｉ５・・・（式６）
【００１８】
ここで、ＮＰＮhfeは、ｎｐｎ形の第１０のトランジスタＱ１０の電流増幅率である。
そして、このことから、この従来の電圧バッファ回路では、シンク電流値Ｉ５を定常的に通電する必要があり、そのため、無駄な電力消費を生ずるという問題があった。
【００１９】
本発明は、上記実状に鑑みてなされたもので、入出力の電位差の誤差が小さく、出力電流能力の向上が図られ、しかも、従来に比して消費電力の低減を図ることのできる電圧バッファ回路を提供するものである。
本発明の他の目的は、演算増幅器を用いることなくトランジスタと抵抗器等によって構成することができ、入出力の電位差の誤差が小さく、従来に比して出力電流能力の高い電圧バッファ回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記発明の課題を解決するため、本発明に係る電圧バッファ回路は、
互いに極性の異なる第１のトランジスタと第４のトランジスタとを有し、前記第１のトランジスタのコレクタには、電源電圧が印加され、前記第４のトランジスタのコレクタは、ベースに接続されると共に当該コレクタには、所定の電流を出力する入力段用定電流源が接続される一方、
前記第１及び第４のトランジスタのエミッタが第１及び第２の抵抗器を介して接続されると共に、当該第１及び第２の抵抗器の接続点に入力電圧が印加されるよう構成された入力段と、
互いに極性の異なる第３のトランジスタと第６のトランジスタとを有し、前記第３のトランジスタのコレクタには、電源電圧が印加され、前記第６のトランジスタのコレクタは、アースに接続される一方、
前記第３及び第６のトランジスタのエミッタが第５及び第６の抵抗器を介して接続されると共に、当該第５及び第６の抵抗器の接続点に出力電圧が得られるよう構成された出力段とを設けると共に、
前記第１及び第３のトランジスタとカレントペアとなる第２のトランジスタを設け、当該第２のトランジスタは、ベースが前記第１及び第３のトランジスタのベースと接続されると共に、ベースとコレクタとが接続され、当該コレクタには、所定の電流を出力するカレントミラー用定電流源が接続され、
前記第４及び第６のトランジスタとカレントペアとなる第５のトランジスタを設け、当該第５のトランジスタは、ベースが前記第４及び第６のトランジスタのベースと接続される一方、コレクタは、アースに接続され、
前記第２のトランジスタのエミッタと前記第５のトランジスタのエミッタとは、第３及び第４の抵抗器を介して接続されてなるものである。
【００２１】
かかる構成においては、入力段と出力段とをカレントミラー回路を介して接続するように構成したことで、出力電圧に飽和電流の影響が現れないように回路定数の選択が可能となり、そのため、従来と異なり入出力電位差の誤差が極めて小さなものとなり、しかも、出力電流能力が向上し、その結果、消費電力の低減を図ることができるものである。
【００２３】
また、かかる構成において、例えば、第１、第２及び第３のトランジスタは、ｎｐｎ形バイポーラトランジスタであり、第４、第５及び第６のトランジスタは、ｐｎｐ形バイポーラトランジスタが好適である。
また、第５の抵抗器と第６の抵抗器との間には、第３の定電流源を、それぞれ設ける構成とするとより好適である。
そして、かかる構成においては、第１、第２及び第３のトランジスタが相互にいわゆるカレントペアを構成するようになっており、また、第４、第５及び第６のトランジスタが相互にいわゆるカレントぺアを構成するようになっている。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
この電圧バッファ回路Ｓ１は、第１及び第４のトランジスタ１，４がいわゆるコンプリメンタリに接続されてなる入力段と、第３及び第６のトランジスタ３，６が同じくコンプリメンタリに接続されてなる出力段が、カレントミラー回路 を介して接続されるよう構成されたものとなっている。
以下、具体的にその構成を説明すれば、まず、入力段は、ｎｐｎ形の第１のトランジスタ（図１においては「Ｑ１」と表記）１と、ｐｎｐ形の第４のトランジスタ（図１においては「Ｑ４」と表記）４とを主たる構成要素として構成されたものとなっている。
【００２５】
第１のトランジスタ１は、そのコレクタに電源電圧Ｖccが印加されるようになっている一方、そのエミッタは、第１及び第２の抵抗器（図１においては、それぞれ「Ｒ１」、「Ｒ２」と表記）１１，１２を介して第４のトランジスタ４のエミッタに接続されている。
そして、第４のトランジスタ４のコレクタは、入力段用定電流源としての第２の定電流源２２を介してアースに接続されると共に、ベースに接続されて、この第４のトランジスタ４は、いわゆるダイオード接続状態とされている。
また、第１及び第２の抵抗器１１，１２の相互の接続点は、入力端子３０に接続されており、入力電圧Ｖinが印加されるようになっている。
【００２６】
さらに、第１のトランジスタ１のベースは、第２及び第３のトランジスタ２，３のベースに接続される一方、第４のトランジスタ４のベースは、第５及び第６のトランジスタ５，６のベースに接続されたものとなっている。
ｎｐｎ形の第２のトランジスタ（図１においては「Ｑ２」と表記）２は、第１及び第３のトランジスタ（図１においては「Ｑ３」と表記）１，３といわゆるカレントペアを構成するものとなっており、さらに、ｐｎｐ形の第５のトランジスタ（図１においては「Ｑ５」と表記）５とは、コンプリメンタリに接続されたものとなっている。換言すれば、第１乃至第３のトランジスタ１〜３によりカレントミラー回路が構成されたものとなっている。
また、ｐｎｐ形の第５のトランジスタ５は、第４及び第６のトランジスタ（図１においては「Ｑ６」と表記）４，６といわゆるカレントペアを構成するものとなっている。換言すれば、第４乃至第６のトランジスタ４〜６によりカレントミラー回路が構成されたものとなっている。
【００２７】
まず、第２のトランジスタ２のコレクタには、カレントミラー用定電流源としての第１の定電流源２１が接続されており、定電流Ｉ１が供給されるようになっていると共に、ベースと接続されて、この第２のトランジスタ２は、いわゆるダイオード接続状態とされている。
また、第２のトランジスタ２のエミッタは、第３及び第４の抵抗器（図１においては、それぞれ「Ｒ３」、「Ｒ４」と表記）１３，１４を介して第５のトランジスタ５のエミッタに接続されている。そして、第５のトランジスタ５は、そのコレクタがアースに接続されたものとなっている。
【００２８】
ｎｐｎ形の第３のトランジスタ３とｐｎｐ形の第６のトランジスタ６は、出力段を構成するものとなっており、第３のトランジスタ３のコレクタには、電源電圧Ｖccが印加されるようになっている一方、そのエミッタは、第５及び第６の抵抗器（図１においては、それぞれ「Ｒ５」、「Ｒ６」と表記）１５，１６を介して第６のトランジスタ６のエミッタに接続されたものとなっている。そして、第６のトランジスタ６のコレクタは、アースに接続されている。
また、第５及び第６の抵抗器１５，１６の接続点は、出力端子３１に接続されており、出力電圧が出力されるようになっていると共に、アースとの間には、第３の定電流源２３が設けられている。
【００２９】
次に、かかる構成における回路動作について説明する。
まず、全体の動作について説明すれば、この電圧バッファ回路Ｓ１は、入力端子３０に印加された入力電圧Ｖinの位相に応じて第１のトランジスタ１または第４のトランジスタ４が動作するようになっている。例えば、入力電圧Ｖinの大きさに応じて、第２及び第３のトランジスタ２，３には、第１のトランジスタ１のエミッタ面積とこれら第２及び第３のトランジスタ２，３のそれぞれのエミッタ面積比に応じたコレクタ電流が流れることとなる。その結果、第３のトランジスタ３から負荷側へ電流が出力され、出力はいわゆる電流ソースの状態となる。
【００３０】
一方、入力電圧Ｖinの位相の変化によって、第５及び第６のトランジスタ５，６には、第４のトランジスタ４のエミッタ面積とこれら第５及び第６のトランジスタ５，６のそれぞれのエミッタ面積比に応じたコレクタ電流が流れることとなる。その結果、この場合、出力は、負荷側からこの電圧バッファ回路Ｓ１へ電流が流れ込むいわゆる電流シンクの状態となる。
【００３１】
次に、出力電位誤差と電流能力について定量的に説明する。
まず、第１の定電流源２１から出力される定電流Ｉ１と、第２の定電流源２２から出力される定電流Ｉ２は、Ｉ１＝Ｉ２であるとすると、第１のトランジスタ１と第３のトランジスタ３のベースが共通電位にあり、また、第４のトランジスタ４と第６のトランジスタ６のベースが共通電位にあるため、次の式７が成立する。
【００３２】
Ｖt×ｌｎ（Ｉ２／Ｉsn）＋Ｉ２（Ｒ１＋Ｒ２）＋Ｖt×ｌｎ（Ｉ２／Ｉsp）＝Ｖt×ｌｎ｛Ｉc3／（Ａ×Ｉsn）｝＋Ｉc3×Ｒ５＋Ｉc6×Ｒ６＋Ｖt×ｌｎ｛Ｉc6／（Ａ×Ｉsp）｝・・・（式７）
【００３３】
ここで、Ｖtは、熱電圧であり、Ｉspは、ｐｎｐ形トランジスタの逆方向飽和電流であり、Ｉsnは、ｎｐｎ形トランジスタの逆方向飽和電流であり、Ｒ１は、第１の抵抗器１１の抵抗値であり、Ｒ２は、第２の抵抗器１２の抵抗値であり、Ｒ５は、第５の抵抗器１５の抵抗値であり、Ｒ６は、第６の抵抗器１６の抵抗値であり、Ｉc3は、第３のトランジスタ３のコレクタ電流であり、Ｉc6は、第６のトランジスタ６のコレクタ電流である。
また、Ａは、第１及び第２のトランジスタ１，２のエミッタ面積に対する第３のトランジスタ３のエミッタ面積比を表し、同時に、第４及び第５のトランジスタ４，５のエミッタ面積に対する第６のトランジスタ６のエミッタ面積比を表すものである。
【００３４】
ここで、第１のトランジスタ１のエミッタ面積：第２のトランジスタ２のエミッタ面積：第３のトランジスタ３のエミッタ面積＝１：１：Ａとし、かつ、第４のトランジスタ４のエミッタ面積：第５のトランジスタ５のエミッタ面積：第６のトランジスタ６のエミッタ面積＝１：１：Ａとすると共に、負荷電流を零とすると、Ｉc3＝Ｉc6となる。
したがって、上述の式７は、次の式８に変形される。
【００３５】
Ｖt×ｌｎ（Ａ×Ｉ２／Ｉc3）＋Ｖt×ｌｎ（Ａ×Ｉ２／Ｉc3）＝Ｉc3（Ｒ５＋Ｒ６）−Ｉ２（Ｒ１＋Ｒ２）・・・（式８）
【００３６】
式８の右辺において、第１項の第５及び第６の抵抗器１５，１６における電圧降下分と、第２項の第１及び第２の抵抗器１１，１２における電圧降下分とが等しくなるように抵抗値を選択すると、この右辺は零となるため、次の式９が成立する。
【００３７】
２Ｖt×ｌｎ（Ａ×Ｉ２／Ｉc3）＝０・・・（式９）
【００３８】
そして、この式９を解くと、Ｉc3＝Ａ×Ｉ２という条件式が得られる。
さらに、この条件式と式８の右辺を零にする条件とから、Ａ×Ｒ５＝Ｒ１を得る。なお、この場合、Ｒ１＝Ｒ２、Ｒ３＝Ｒ４、Ｒ５＝Ｒ６であるとする。
【００３９】
次に、入出力電圧の関係についてみると、入出力電圧は、次の式１０によって表される。
【００４０】
Ｖout＝Ｖin＋Ｉ２×Ｒ１＋Ｖt×ｌｎ（Ｉ２／Ｉsn）−Ｖt×ｌｎ｛Ｉc3／（Ａ×Ｉsn）｝−Ｉc3×Ｒ５・・・（式１０）
【００４１】
この式１０に先に得られた２つの条件式、すなわち、Ｉc3＝Ａ×Ｉ２とＡ×Ｒ５＝Ｒ１を代入して整理すると次の式１１を得る。
【００４２】
Ｖout＝Ｖin＋Ｖt×ｌｎ１＝Ｖin・・・（式１１）
【００４３】
したがって、先に図３で示された従来回路における入出力電圧の関係を表す式１と比較すると、飽和電流の影響がないことが確認できる。なお、上述の説明においては、各トランジスタのベース電流による誤差を小さいとして無視してある。
【００４４】
次に、負荷電流が流れた場合の出力電位の変化について説明する。
まず、出力の状態が電流ソースの場合（電圧バッファ回路側から負荷へ電流が流れ出す場合）、次の式１２が成立する。
【００４５】
Ｉc3＝Ｉout＋Ｉc6・・・・（式１２）
【００４６】
また、出力の状態が電流シンク（負荷側から電圧バッファ回路へ電流が流れ込む場合）、次の式１３が成立する。
【００４７】
Ｉc3´＝Ｉc6´−Ｉout・・・・（式１３）
【００４８】
これより、電流ソースの場合の第３のトランジスタ３のコレクタ電流Ｉc3と、電流シンクの場合の第３のトランジスタ３のコレクタ電流Ｉc3´との差ΔＩc3は、次の式１４で表される。
【００４９】
ΔＩc3＝２Ｉout＋Ｉc6−Ｉc6´＜２Ｉout・・・（式１４）
【００５０】
ここで、出力が電流ソースの場合の第６のトランジスタ６のコレクタ電流Ｉc6と、電流シンクの場合の第６のトランジスタ６のコレクタ電流Ｉc6´との間には、Ｉc6＜Ｉc6´の関係が成立する。
したがって、式１４から、従来よりも第３のトランジスタ３のコレクタ電流の変化が少なく、そのため、出力電位の変化が小さいということが言える。
【００５１】
次に、出力電流能力についてみると、まず、出力が電流ソース状態において負荷側へ流れ出る電流を＋Ｉoutと、出力が電流シンク状態において負荷側からこの電圧バッファ回路Ｓ１へ流れ込む電流を−Ｉoutと、それぞれ定義すると次のようになる。
【００５２】
＋Ｉout＝Ｉ１×ＮＰＮhfe・・・（式１５）
【００５３】
−Ｉout＝Ｉ２×ＰＮＰhfe・・・（式１６）
【００５４】
ここで、ＮＰＮhfeは、この電圧バッファ回路Ｓ１において用いられる ｎｐｎ形トランジスタの電流増幅率であり、ＰＮＰhfeは、ｐｎｐ形トランジスタの電流増幅率である。
【００５５】
電流シンクの際の出力電流である−Ｉoutは、式１６に示されたように、第２の定電流源２２の出力電流Ｉ２を電流増幅したものとなるので、定常的に流すべき電流Ｉ２は、シンク電流値の１／ＰＮＰhfeに抑えることができ、電流能力が従来に比して向上されたものとなっている（式６参照）。
【００５６】
次に、第２の回路構成例について図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略することとし、以下、異なる点を中心に説明する。
この第２の回路構成例における電圧バッファ回路Ｓ２は、図１に示された回路構成例を基本として、ベース電流の誤差の低減、電流能力の向上を図ったものである。
すなわち、まず、この電圧バッファ回路Ｓ２においては、複数の出力が取り出せるように第１乃至第３のトランジスタ１〜３のベースとベース同士が共通に接続されたｎｐｎ形の第２乃至第ｎの出力段用電源側トランジスタ（図２においては、それぞれ「Ｑ１２」、・・・「Ｑ１ｎ」と表記）１００〜(１００＋ｎ−１)が設けられると共に、第４乃至第６のトランジスタ４〜６のベースとベース同士が共通に接続されたｐｎｐ形の第２乃至第ｎの出力段用アース側トランジスタ（図２においては、それぞれ「Ｑ２１」、・・・「Ｑ２ｎ」と表記）２００〜(２００＋ｎ−１)が設けられた構成となっている。
【００５７】
第２乃至第ｎの出力段用電源側トランジスタ１００〜(１００＋ｎ−１)は、それぞれコレクタに電源電圧Ｖccが印加されるようになっている一方、第２乃至第ｎの出力段用アース側トランジスタ２００〜(２００＋ｎ−１)のコレクタは、それぞれアースに接続されている。
そして、第２乃至第ｎの出力段用電源側トランジスタ１００〜(１００＋ｎ−１)のそれぞれのエミッタは、第２乃至第ｎの出力段用アース側トランジスタ２００〜(２００＋ｎ−１)のそれぞれ対応するエミッタと２つの抵抗器を介して接続されている。
すなわち、第２の出力段用電源側トランジスタ１００と第２の出力段用アース側トランジスタ２００を例に採れば、相互のエミッタは、２つの抵抗器（図２においてはそれぞれ「Ｒ５−２」、「Ｒ６−２」と表記）３００，４００を介して相互に接続されたものとなっている。また、この２つの抵抗器３００，４００の相互の接続点に第２の出力端子３２が接続されて、外部に出力電圧が取り出せるようになっている。
なお、第３乃至第ｎの出力段用電源側のトランジスタ１０１〜(１００＋ｎ−１)と第３乃至第ｎの出力段用アース側トランジスタ２０１〜(２００＋ｎ−１)のエミッタ間の接続も、基本的に上述した第２の出力段用電源側トランジスタ１００と第２の出力段用アース側トランジスタ２００のエミッタ間の接続と同様であるのでそれぞれの接続について詳細な説明は省略することとする。
【００５８】
また、ベース電流による出力電位差の誤差低減のため、ｎｐｎ形の第７のトランジスタ（図２においては「Ｑ７」と表記）７が、そのコレクタに電源電圧Ｖccが印加される一方、そのベースが第２のトランジスタ２のコレクタに、また、エミッタが第１及び第２のトランジスタ１，２のベースに、それぞれ接続されて設けられたものとなっている。これにより、第２のトランジスタ２のエミッタ電流と第１及び第３のトランジスタ１，３並びに第２乃至第ｎの出力段用電源側トランジスタ１００〜（１００＋ｎ−１）のエミッタ電流の誤差が、第１乃至第３のトランジスタ１〜３並びに第２乃至第ｎの出力段用電源側トランジスタ１００〜(１００＋ｎ−１)のベース電流の１／（ＮＰＮhfe）になるため、先の図１に示された回路構成例に比して、これらベース電流に起因する出力電圧の誤差が抑圧されるものとなる。
【００５９】
また、ｐｎｐ形の第８のトランジスタ（図２においては「Ｑ８」と表記）８が、そのコレクタがアースに接続される一方、そのベースが第４のトランジスタ４のコレクタに、エミッタが第４及び第５のトランジスタ４，５のベースに、それぞれ接続されて設けられたものとなっている。
これにより、第４のトランジスタ４のエミッタ電流と第５及び第６のトランジスタ５，６並びに第２乃至第ｎの出力段用アース側トランジスタ２００〜（２００＋ｎ−１）のエミッタ電流の誤差が、第４乃至第６のトランジスタ４〜６並びに第２乃至第ｎの出力段用アース側トランジスタ２００〜(２００＋ｎ−１)のベース電流の１／（ＰＮＰhfe）になるため、先の図１に示された回路構成例に比して、これらベース電流に起因する出力電圧の誤差が抑圧されるものとなる。
【００６０】
さらに、この電圧バッファ回路Ｓ２においては、図１に示された電圧バッファ回路Ｓ１と異なり、入力端子３０を第３及び第４の抵抗器１３，１４の相互の接続点に接続したものとなっているが、回路の動作は、図１の電圧バッファ回路Ｓ１のように、入力端子３０を第１及び第２の抵抗器１１，１２の相互の接続点に接続した場合と基本的に変わるところはないものである。
なお、この電圧バッファ回路Ｓ２の動作等は、基本的に先の図１を参照しつつ説明した電圧バッファ回路Ｓ１のそれと変わるところがないので、ここでの再度の詳細な説明は省略することとする。
【００６１】
上述のいずれの回路構成例においても、バイポーラトランジスタを用いたが、これに限定される必要がないことは勿論であり、他の種類の半導体素子を用いて回路を構成してもよいものである。例えば、ｎｐｎ形トランジスタに代えて、ＮＭＯＳトランジスタを、ｐｎｐ形トランジスタに代えて、ＰＭＯＳトランジスタを用いるようにしてもよい。
また、上述の回路構成例において用いられた抵抗器は、エミッタ面積比の誤差補正の働きをなすと共に、過電流による回路の保護の役割を果たすもので、その抵抗値は、この電圧バッファ回路が扱う電圧や出力電流の大きさ等に応じて、零から適宜な値に設定されるべきものである。
【００６２】
【発明の効果】
以上、述べたように、本発明によれば、入力段と出力段をカレントミラー回路を介して接続するような構成とすることにより、出力電圧に飽和電流の影響が現れないように回路定数の選択が可能としたので、そのため、従来のように入出力電位差の誤差が極めて小さなものとなり、しかも、出力電流能力が向上し、その結果、消費電力の低減を図ることができる。
また、特に、演算増幅器を用いることなく、トランジスタと抵抗器等によりいわゆるディスクリートの回路を構成したので、比較的安価に簡易な電圧バッファ回路が提供されるものである。
【図面の簡単な説明】
【図１】この発明の実施の形態における電圧バッファ回路の第１の回路構成例を示す回路図である。
【図２】この発明の実施の形態における電圧バッファ回路の第２の回路構成例を示す回路図である。
【図３】従来の回路構成例を示す回路図である。
【符号の説明】
１…第１のトランジスタ
２…第２のトランジスタ
３…第３のトランジスタ
４…第４のトランジスタ
５…第５のトランジスタ
６…第６のトランジスタ
２１…第１の定電流源
２２…第２の定電流源
２３…第３の定電流源

Claims (2)

1. 互いに極性の異なる第１のトランジスタと第４のトランジスタとを有し、前記第１のトランジスタのコレクタには、電源電圧が印加され、前記第４のトランジスタのコレクタは、ベースに接続されると共に当該コレクタには、所定の電流を出力する入力段用定電流源が接続される一方、
   前記第１及び第４のトランジスタのエミッタが第１及び第２の抵抗器を介して接続されると共に、当該第１及び第２の抵抗器の接続点に入力電圧が印加されるよう構成された入力段と、
   互いに極性の異なる第３のトランジスタと第６のトランジスタとを有し、前記第３のトランジスタのコレクタには、電源電圧が印加され、前記第６のトランジスタのコレクタは、アースに接続される一方、
   前記第３及び第６のトランジスタのエミッタが第５及び第６の抵抗器を介して接続されると共に、当該第５及び第６の抵抗器の接続点に出力電圧が得られるよう構成された出力段とを設けると共に、
   前記第１及び第３のトランジスタとカレントペアとなる第２のトランジスタを設け、当該第２のトランジスタは、ベースが前記第１及び第３のトランジスタのベースと接続されると共に、ベースとコレクタとが接続され、当該コレクタには、所定の電流を出力するカレントミラー用定電流源が接続され、
   前記第４及び第６のトランジスタとカレントペアとなる第５のトランジスタを設け、当該第５のトランジスタは、ベースが前記第４及び第６のトランジスタのベースと接続される一方、コレクタは、アースに接続され、
   前記第２のトランジスタのエミッタと前記第５のトランジスタのエミッタとは、第３及び第４の抵抗器を介して接続されてなることを特徴とする電圧バッファ回路。
2. 互いに極性の異なる２つのトランジスタからなる１又は複数のトランジスタ対を有し、前記２つのトランジスタの内、一方のトランジスタのコレクタには、電源電圧が印加され、前記２つのトランジスタの内、他方のトランジスタのコレクタは、アースに接続される一方、
   前記一方のトランジスタのベースは、前記第１のトランジスタのべースに接続され、前記他方のトランジスタのベースは、前記第４のトランジスタのベースに接続され、
   前記トランジスタ対を構成する２つのトランジスタは、２つの抵抗器を介してエミッタが相互に接続され、当該接続点がそれぞれ出力端とされることを特徴とする請求項１記載の電圧バッファ回路。

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