JPH03283813A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH03283813A JPH03283813A JP2084040A JP8404090A JPH03283813A JP H03283813 A JPH03283813 A JP H03283813A JP 2084040 A JP2084040 A JP 2084040A JP 8404090 A JP8404090 A JP 8404090A JP H03283813 A JPH03283813 A JP H03283813A
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- 238000006243 chemical reaction Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 3
- 230000035945 sensitivity Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 2
- 230000017531 blood circulation Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ ）レベルからＣＭＯＳレベルに変換する
レベル変換回路に関する。
Ｌｏｇｉｃ ）レベルからＣＭＯＳレベルに変換する
レベル変換回路に関する。
［従来の技術］
第６図はこの種のレベル変換回路の従来例を示す回路図
である。
である。
ＥＣＬは、ベースがそれぞれ入力端１．２に、コレクタ
がそれぞれ抵抗４．５を介して電源に接続されたトラン
ジスタ６．７と、トランジスタ６．７のエミッタをアー
スに接続する定電流源８１とからなっている。ＣＭＯＳ
インバータはトランジスタ９．１０からなり、その出力
端は入力端に抵抗１１で接続されている。ＥＣＬの出力
端とＣＭＯＳインバータの入力端とはコンデンサ１７で
接続されている。コンデンサ１２は直流をカットし、直
流レベルのずれをなくすためのものである。
がそれぞれ抵抗４．５を介して電源に接続されたトラン
ジスタ６．７と、トランジスタ６．７のエミッタをアー
スに接続する定電流源８１とからなっている。ＣＭＯＳ
インバータはトランジスタ９．１０からなり、その出力
端は入力端に抵抗１１で接続されている。ＥＣＬの出力
端とＣＭＯＳインバータの入力端とはコンデンサ１７で
接続されている。コンデンサ１２は直流をカットし、直
流レベルのずれをなくすためのものである。
（発明が解決しようとする課題〕
上述した従来のレベル変換回路は、血流カットのための
コンデンサを有しているためにバイポーラ・ＣＭＯＳ混
在プロセスによりＥＣＬと０ＭＯ８を同一チップ上に構
成した場合、コンデンサをチップ上に形成しなければな
らないという欠点がある。
コンデンサを有しているためにバイポーラ・ＣＭＯＳ混
在プロセスによりＥＣＬと０ＭＯ８を同一チップ上に構
成した場合、コンデンサをチップ上に形成しなければな
らないという欠点がある。
たとえば、このレベル変換回路をとおる信号が１０ Ｍ
）ｌｚ程度であると仮定すると、コンデンサのインピー
ダンスを１００Ωにするためには容量を１６０ＰＦとし
なければならない。このような容量はＬＳＩ上に作製す
るには実用的とは言えない。また、信号の周波数がもっ
と低くなると、ＬＳＩ上に必要とされる容量値は実現不
可能なものとなるであろうつ また、容量のみＬＳＩの外付けとすることも考えられる
が、この場合、不必要なビンを２つ増やさなければなら
ないという不都合が生じる。
）ｌｚ程度であると仮定すると、コンデンサのインピー
ダンスを１００Ωにするためには容量を１６０ＰＦとし
なければならない。このような容量はＬＳＩ上に作製す
るには実用的とは言えない。また、信号の周波数がもっ
と低くなると、ＬＳＩ上に必要とされる容量値は実現不
可能なものとなるであろうつ また、容量のみＬＳＩの外付けとすることも考えられる
が、この場合、不必要なビンを２つ増やさなければなら
ないという不都合が生じる。
本発明はＦ記の欠点に鑑み、コンデンサを全く必要とせ
ず、プロセスの変動によるＥＣＬとＣＭＯ５の直流レベ
ルのずれを補正できるレベル変換回路を提供することを
目的とする。
ず、プロセスの変動によるＥＣＬとＣＭＯ５の直流レベ
ルのずれを補正できるレベル変換回路を提供することを
目的とする。
（課題を解決するための手段）
本発明のレベル変換回路は、
第１．第２の抵抗がそれぞれ負荷となっている差動対を
なす第１．第２のトランジスタと定電、流源をなす第３
のトランジスタとからなる差動増幅器と、 前記差動増幅器の出力が入力される第１のＣ−ＭＯＳイ
ンバータと、 第１のＣ−ＭＯＳインバータと同一レシオを有し、入力
端と出力端とが第３の抵抗で接続された第２のＣ−ＭＯ
Ｓインバータと、 一端が電源に接続された第４の抵抗と、コレクタが第４
の抵抗の他端に、エミッタがグランドにそれぞれ接続さ
れ、かつ、第４の抵抗とのレシオが第１の抵抗と第３の
トランジスタとのレシオの半分のレシオを有し、定電流
源となる第４のトランジスタと、 正相入力端が前記第４のトランジスタのコレクタに接続
され、逆相入力端が前記第２のＣ−ＭＯＳインバータの
出力端に接続され、出力端が第３、第４のトランジスタ
のベースに接続されている演算増幅器とを有し、第１．
第２のトランジスタのベースにＥＣＬレベル入力を受け
第１のＣ−ＭＯＳインバータの出力端からＣ−ＭＯＳレ
ベル出力を出力する。
なす第１．第２のトランジスタと定電、流源をなす第３
のトランジスタとからなる差動増幅器と、 前記差動増幅器の出力が入力される第１のＣ−ＭＯＳイ
ンバータと、 第１のＣ−ＭＯＳインバータと同一レシオを有し、入力
端と出力端とが第３の抵抗で接続された第２のＣ−ＭＯ
Ｓインバータと、 一端が電源に接続された第４の抵抗と、コレクタが第４
の抵抗の他端に、エミッタがグランドにそれぞれ接続さ
れ、かつ、第４の抵抗とのレシオが第１の抵抗と第３の
トランジスタとのレシオの半分のレシオを有し、定電流
源となる第４のトランジスタと、 正相入力端が前記第４のトランジスタのコレクタに接続
され、逆相入力端が前記第２のＣ−ＭＯＳインバータの
出力端に接続され、出力端が第３、第４のトランジスタ
のベースに接続されている演算増幅器とを有し、第１．
第２のトランジスタのベースにＥＣＬレベル入力を受け
第１のＣ−ＭＯＳインバータの出力端からＣ−ＭＯＳレ
ベル出力を出力する。
〔作用］
第２のＣ−ＭＯＳインバータの出力が第１のＣ−ＭＯＳ
インバータの理想的スレッショルドレベルに対応する電
位を与え、第４のトランジスタがＥＣＬの出力レベルに
対応する電位を与え、演算増幅器が前記２つの電位が等
しくなるように第３のトランジスタを制御するので結果
的に第１のＣ−ＭＯＳインバータのバイアスは理想的ス
レッショルドレベルとなる。
インバータの理想的スレッショルドレベルに対応する電
位を与え、第４のトランジスタがＥＣＬの出力レベルに
対応する電位を与え、演算増幅器が前記２つの電位が等
しくなるように第３のトランジスタを制御するので結果
的に第１のＣ−ＭＯＳインバータのバイアスは理想的ス
レッショルドレベルとなる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のレベル変換回路の第１の実施例を示す
回路図である。
回路図である。
本実施例はＥＣＬ２０、インバータ２１．２２、抵抗！
２、トランジスタ１３および演算増幅器１４とからなっ
ている。
２、トランジスタ１３および演算増幅器１４とからなっ
ている。
ＥＣＬ２０は第６図のＥＣＬの定電流源８１をトランジ
スタ８に代えたものである。インバータ２１はトランジ
スタ９．１０からなり、インバータ２２はトランジスタ
９．．１０．と、入出力端を接続する抵抗１１とからな
っている。トランジスタ１３は、コレクタが抵抗１２を
介して電源ＶＣＣに、エミッタがアースにそれぞれ接続
されている。演算増幅器１４は、正相入力端がトランジ
スタ１３のコレクタに、逆相入力端がインバータ２２の
出力端に、出力端がトランジスタ８．１３のベースにそ
れぞれ接続されている。本実施例の抵抗１２の抵抗蓼は
抵抗４．５のものの半分のＲし／２てあり、トランジス
タ８．１３は同サイズに形成されている。また、インバ
ータ２２において抵抗１１はインバータの出力電圧をス
レッショルドレベルすなわち最も入力感度の高い電圧Ｖ
１に設定している。
スタ８に代えたものである。インバータ２１はトランジ
スタ９．１０からなり、インバータ２２はトランジスタ
９．．１０．と、入出力端を接続する抵抗１１とからな
っている。トランジスタ１３は、コレクタが抵抗１２を
介して電源ＶＣＣに、エミッタがアースにそれぞれ接続
されている。演算増幅器１４は、正相入力端がトランジ
スタ１３のコレクタに、逆相入力端がインバータ２２の
出力端に、出力端がトランジスタ８．１３のベースにそ
れぞれ接続されている。本実施例の抵抗１２の抵抗蓼は
抵抗４．５のものの半分のＲし／２てあり、トランジス
タ８．１３は同サイズに形成されている。また、インバ
ータ２２において抵抗１１はインバータの出力電圧をス
レッショルドレベルすなわち最も入力感度の高い電圧Ｖ
１に設定している。
次に本実施例の動作について説明する。
定電流源となるトランジスタ８の電流値をＩｏとし、Ｅ
ＣＬ２０の出力のハイレベル、ローレベルをｖＱＨ＋
Ｖ（’）Ｌとすると、 Ｖ □Ｈ＝ Ｖ ＣＣ ＶＯＬ＝ ＶＣＣＩ ｏ −Ｒｔ。
ＣＬ２０の出力のハイレベル、ローレベルをｖＱＨ＋
Ｖ（’）Ｌとすると、 Ｖ □Ｈ＝ Ｖ ＣＣ ＶＯＬ＝ ＶＣＣＩ ｏ −Ｒｔ。
方、トランジスタ１３の電流も■。であるのでコレクタ
電位をＶ。Ｍとすると となっている事すなわち、トランジスタ１３のコレクタ
電位はＶ。ＨとＶ。Ｌの中間レベルとなっていることが
わかる。
電位をＶ。Ｍとすると となっている事すなわち、トランジスタ１３のコレクタ
電位はＶ。ＨとＶ。Ｌの中間レベルとなっていることが
わかる。
さらに、７６Ｍ及びＶｌをそれぞれ演算増幅器１４の正
相入力、逆相人力に印加し、出力を定電流源トランジス
タ８．１３のベースに印加することによって、 ＶＯＭ＝ＶＩＭ となるように 電流Ｉ。か調整されることかわかる。
相入力、逆相人力に印加し、出力を定電流源トランジス
タ８．１３のベースに印加することによって、 ＶＯＭ＝ＶＩＭ となるように 電流Ｉ。か調整されることかわかる。
つまり、ＶＯＭ＞ＶＩＭの場合、演算増幅器１４の出力
電圧は北昇し、Ｉｏが増加する。したがってＶｏＭは下
がる。
電圧は北昇し、Ｉｏが増加する。したがってＶｏＭは下
がる。
逆にＶ ＯＭ＜ Ｖ ＩＭの場合、演算増幅器１４の出
力電圧は下がり、１．が減少する。したがってＶ。Ｍは
上昇する。このように■。Ｍ＝ Ｖ Ｈ，４が保たれる
。
力電圧は下がり、１．が減少する。したがってＶ。Ｍは
上昇する。このように■。Ｍ＝ Ｖ Ｈ，４が保たれる
。
いいかえれば、第１の差動増幅器の出力中間レベルＶ。
Ｍとインバータ２１のスレッショルドが等しくなり、差
動増幅器の出力はインバータ９の最も感度の高い入力端
子を中心に振れることとなり、ＥＣＬ−）Ｃ−ＭＯＳの
レベル変換がコンデンサなして正確に行なわわることが
わかる。
動増幅器の出力はインバータ９の最も感度の高い入力端
子を中心に振れることとなり、ＥＣＬ−）Ｃ−ＭＯＳの
レベル変換がコンデンサなして正確に行なわわることが
わかる。
又、Ｃ−ＭＯＳからなるインバータ２１．２２のレシオ
が同一であるのと同様に、ＥＣＬ２０の負荷抵抗４．５
と定電流源トランジスタ８のサイズのレシオと、抵抗Ｉ
２と定電流源トランジスタ１３のサイズのレシオの関係
か２対１であれば上と全く同じ動作が得られることは明
らかである。
が同一であるのと同様に、ＥＣＬ２０の負荷抵抗４．５
と定電流源トランジスタ８のサイズのレシオと、抵抗Ｉ
２と定電流源トランジスタ１３のサイズのレシオの関係
か２対１であれば上と全く同じ動作が得られることは明
らかである。
第２図は本発明の第２の実施例を示す回路図である。
本実施例は第１図の実施例に抵抗値Ｒ８の抵抗１５、１
６を付加したものである。
６を付加したものである。
通常、Ｃ−ＭＯＳからなるインバータの入力スレッショ
ルド電圧ｖ４はＶ。Ｃ／２付近にあることか考えられる
。
ルド電圧ｖ４はＶ。Ｃ／２付近にあることか考えられる
。
たとえば、Ｖｌｌ、ＩがＶ ｃｃ／ ２よりも低い場合
、第１図の実施例だとＥＣＬ２０の振幅が必要以上に大
きくなり、トランジスタ８が飽和する危険性がある。
、第１図の実施例だとＥＣＬ２０の振幅が必要以上に大
きくなり、トランジスタ８が飽和する危険性がある。
そこで、抵抗１５によってＥＣＬ２０の出力のハイレベ
ルをＶ。Ｈ＝ Ｖｃｃ Ｉ ｏ Ｒｏとする事によっ
て上記のことを回避できる利点がある。
ルをＶ。Ｈ＝ Ｖｃｃ Ｉ ｏ Ｒｏとする事によっ
て上記のことを回避できる利点がある。
第３図、第４図、第５図は、第２図の回路のシミュレー
ション結果である。ＥＣＬへの入力は０．４ Ｖｐｐ、
１０ ＭＨｚ ＜７）正弦波、電源電圧は２ｖである
。
ション結果である。ＥＣＬへの入力は０．４ Ｖｐｐ、
１０ ＭＨｚ ＜７）正弦波、電源電圧は２ｖである
。
ＥＣＬ、Ｃ−ＭＯＳのレベルずれの原因として、Ｃ−Ｍ
ＯＳのＶ。の変動か考えられる。
ＯＳのＶ。の変動か考えられる。
Ｖ ＴＮ、 Ｖ Ｔｐセ：／ 夕（Ｄ場合（第３図）、
ＶＴＮ二高、Ｖ＝ｐ：低の場合（第４図）、ＶＴＮ：低
、ＶＴｐ二高の場合（第５図）に対し、それぞれＶＩＭ
はＩ Ｖ、 １．２ Ｖ、 ０．８ Ｖ程度トナッテい
ルカ、本発明によれば、それに応じてＥＣＬの出力もｖ
ＩＭを中心としてＶ。Ｈ＋ Ｖ、、Ｌか振れており、出
力３に示すようにＯＶ、２ＶのＣ−ＭＯＳレベルへ変換
されていることがわかる。
ＶＴＮ二高、Ｖ＝ｐ：低の場合（第４図）、ＶＴＮ：低
、ＶＴｐ二高の場合（第５図）に対し、それぞれＶＩＭ
はＩ Ｖ、 １．２ Ｖ、 ０．８ Ｖ程度トナッテい
ルカ、本発明によれば、それに応じてＥＣＬの出力もｖ
ＩＭを中心としてＶ。Ｈ＋ Ｖ、、Ｌか振れており、出
力３に示すようにＯＶ、２ＶのＣ−ＭＯＳレベルへ変換
されていることがわかる。
以上説明したように本発明は、ＥＣＬの定電流源トラン
ジスタのベースバイアスを、演算増幅器によって制御し
、常にＥＣＬの出力中間レベルとＣ−ＭＯＳの大カスレ
ッンヨルトレベルを等しく保つことができる。このこと
により、ＥＣＬレヘレベらＣ−ＭＯＳレベルへのレベル
変換回路に直流カットのコンデンサを必要としなくなり
、ひいてはＬＳＩによる回路の実現を容易にできる効果
がある。
ジスタのベースバイアスを、演算増幅器によって制御し
、常にＥＣＬの出力中間レベルとＣ−ＭＯＳの大カスレ
ッンヨルトレベルを等しく保つことができる。このこと
により、ＥＣＬレヘレベらＣ−ＭＯＳレベルへのレベル
変換回路に直流カットのコンデンサを必要としなくなり
、ひいてはＬＳＩによる回路の実現を容易にできる効果
がある。
第１図は本発明のレベル変換回路の第１の実施例を示す
回路図、第２図は本発明の第２の実施例を示す回路図、
第３図、第４図、第５図は第２図の実施例のシミュレー
ション結果を示す図、第６図は従来例を示す図である。 １．２−・入力端、 ３−・出力端、 ４、５．１１．１２．１５．１６−・・抵抗、６．７．
８．１３−）ランジスタ、 ９ 、９ ＋ 、 １０．１０＋ ・・・ＭＯＳ ）ラ
ンジスタ、１４−・演算増幅器、 ２０、２３−Ｅ ＣＬ、 ２１、２２−・・インバータ。
回路図、第２図は本発明の第２の実施例を示す回路図、
第３図、第４図、第５図は第２図の実施例のシミュレー
ション結果を示す図、第６図は従来例を示す図である。 １．２−・入力端、 ３−・出力端、 ４、５．１１．１２．１５．１６−・・抵抗、６．７．
８．１３−）ランジスタ、 ９ 、９ ＋ 、 １０．１０＋ ・・・ＭＯＳ ）ラ
ンジスタ、１４−・演算増幅器、 ２０、２３−Ｅ ＣＬ、 ２１、２２−・・インバータ。
Claims (1)
- 【特許請求の範囲】 １、第１、第２の抵抗がそれぞれ負荷となっている差動
対をなす第１、第２のトランジスタと定電流源をなす第
３のトランジスタとからなる差動増幅器と、 前記差動増幅器の出力が入力される第１のＣ−ＭＯＳイ
ンバータと、 第１のＣ−ＭＯＳインバータと同一レシオを有し、入力
端と出力端とが第３の抵抗で接続された第２のＣ−ＭＯ
Ｓインバータと、 一端が電源に接続された第４の抵抗と、 コレクタが第４の抵抗の他端に、エミッタがグランドに
それぞれ接続され、かつ、第４の抵抗とのレシオが第１
の抵抗と第３のトランジスタとのレシオの半分のレシオ
を有し、定電流源となる第４のトランジスタと、 正相入力端が前記第４のトランジスタのコレクタに接続
され、逆相入力端が前記第２のＣ−ＭＯＳインバータの
出力端に接続され、出力端が第３、第４のトランジスタ
のベースに接続されている演算増幅器とを有し、第１、
第２のトランジスタのベースにＥＣＬレベル入力を受け
第１のＣ−ＭＯＳインバータの出力端からＣ−ＭＯＳレ
ベル出力を出力するレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084040A JP2540978B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084040A JP2540978B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283813A true JPH03283813A (ja) | 1991-12-13 |
| JP2540978B2 JP2540978B2 (ja) | 1996-10-09 |
Family
ID=13819404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084040A Expired - Lifetime JP2540978B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540978B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585743A (en) * | 1992-10-14 | 1996-12-17 | Fujitsu Limited | ECL-CMOS level conversion circuit |
| US5917344A (en) * | 1996-02-13 | 1999-06-29 | Siemens Aktiengesellschaft | Driver circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318817A (ja) * | 1987-06-22 | 1988-12-27 | Oki Electric Ind Co Ltd | レベル変換回路 |
-
1990
- 1990-03-30 JP JP2084040A patent/JP2540978B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318817A (ja) * | 1987-06-22 | 1988-12-27 | Oki Electric Ind Co Ltd | レベル変換回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585743A (en) * | 1992-10-14 | 1996-12-17 | Fujitsu Limited | ECL-CMOS level conversion circuit |
| US5917344A (en) * | 1996-02-13 | 1999-06-29 | Siemens Aktiengesellschaft | Driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540978B2 (ja) | 1996-10-09 |
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