JPH0844449A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH0844449A JPH0844449A JP17544494A JP17544494A JPH0844449A JP H0844449 A JPH0844449 A JP H0844449A JP 17544494 A JP17544494 A JP 17544494A JP 17544494 A JP17544494 A JP 17544494A JP H0844449 A JPH0844449 A JP H0844449A
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Abstract
(57)【要約】
【目的】この発明の定電圧回路は、出力電圧の温度変動
が小さく、出力ノイズの低減化を図ることができ、かつ
集積回路化に適していることを特徴とする。 【構成】直列接続されたｍ個（ｍは正の整数）のダイオ
ード接続されたトランジスタＱa1〜Ｑamからなる第１の
直列回路11と、第１の直列回路11と電源電位Ｖccのノー
ドとの間に挿入された定電流源Ｉと、それぞれ第１の直
列回路11内のトランジスタＱa1〜Ｑamのｎ倍のエミッタ
面積を有し、直列接続されたｍ個のダイオード接続され
たトランジスタＱb1〜Ｑbmからなる第２の直列回路13
と、第２の直列回路13と基準電位ＧＮＤのノードとの間
に接続された抵抗Ｒ2 と、差動増幅回路14と、差動増幅
回路14の出力端子と第２の直列回路13との間に挿入され
た抵抗Ｒ1 とを具備したことを特徴とする。
が小さく、出力ノイズの低減化を図ることができ、かつ
集積回路化に適していることを特徴とする。 【構成】直列接続されたｍ個（ｍは正の整数）のダイオ
ード接続されたトランジスタＱa1〜Ｑamからなる第１の
直列回路11と、第１の直列回路11と電源電位Ｖccのノー
ドとの間に挿入された定電流源Ｉと、それぞれ第１の直
列回路11内のトランジスタＱa1〜Ｑamのｎ倍のエミッタ
面積を有し、直列接続されたｍ個のダイオード接続され
たトランジスタＱb1〜Ｑbmからなる第２の直列回路13
と、第２の直列回路13と基準電位ＧＮＤのノードとの間
に接続された抵抗Ｒ2 と、差動増幅回路14と、差動増幅
回路14の出力端子と第２の直列回路13との間に挿入され
た抵抗Ｒ1 とを具備したことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に内蔵
され、特に出力ノイズの低減化が図られた定電圧回路に
関する。
され、特に出力ノイズの低減化が図られた定電圧回路に
関する。
【０００２】
【従来の技術】出力電圧の温度変動が小さな定電圧源と
して、従来ではバンドギャップ型定電圧源が良く知られ
ており、図１０はその一回路例を示している。この定電
圧源はｎｐｎトランジスタＱ31〜Ｑ34、定電流源Ｉ及び
抵抗Ｒ31、Ｒ32を用いて構成されており、トランジスタ
Ｑ31のエミッタ面積がトランジスタＱ32のそれに対して
ｎ倍となるように設定されている。この定電圧源では、
抵抗Ｒ32の両端にトランジスタの熱起電力ＶT 、トラン
ジスタＱ31とＱ32のエミッタ面積比ｎ及び抵抗Ｒ31とＲ
32の抵抗比に応じた電圧降下（Ｒ32／Ｒ31）lnｎ・ＶT
が発生し、この電圧降下とトランジスタＱ34のベース・
エミッタ間電圧ＶBEとの和の電圧であるＶBE＋（Ｒ32／
Ｒ31）lnｎ・ＶT がバンドギャップ電圧ＶBGとして出力
される。
して、従来ではバンドギャップ型定電圧源が良く知られ
ており、図１０はその一回路例を示している。この定電
圧源はｎｐｎトランジスタＱ31〜Ｑ34、定電流源Ｉ及び
抵抗Ｒ31、Ｒ32を用いて構成されており、トランジスタ
Ｑ31のエミッタ面積がトランジスタＱ32のそれに対して
ｎ倍となるように設定されている。この定電圧源では、
抵抗Ｒ32の両端にトランジスタの熱起電力ＶT 、トラン
ジスタＱ31とＱ32のエミッタ面積比ｎ及び抵抗Ｒ31とＲ
32の抵抗比に応じた電圧降下（Ｒ32／Ｒ31）lnｎ・ＶT
が発生し、この電圧降下とトランジスタＱ34のベース・
エミッタ間電圧ＶBEとの和の電圧であるＶBE＋（Ｒ32／
Ｒ31）lnｎ・ＶT がバンドギャップ電圧ＶBGとして出力
される。
【０００３】ここで、トランジスタのベース・エミッタ
間電圧ＶBEは負の温度係数を持ち、他方、トランジスタ
の熱起電力ＶT は正の温度係数を持つため、上記のエミ
ッタ面積比ｎ及び抵抗比（Ｒ32／Ｒ31）を調整すること
により、電圧ＶBGの温度係数を極小にすることができ
る。従って、この電圧源では出力電圧の温度変動を良好
とすることができる。
間電圧ＶBEは負の温度係数を持ち、他方、トランジスタ
の熱起電力ＶT は正の温度係数を持つため、上記のエミ
ッタ面積比ｎ及び抵抗比（Ｒ32／Ｒ31）を調整すること
により、電圧ＶBGの温度係数を極小にすることができ
る。従って、この電圧源では出力電圧の温度変動を良好
とすることができる。
【０００４】しかし、内部に正帰還ループを有するため
に出力ノイズが大きいという欠点を持ち、特に高周波雑
音については、周知のツェナーダイオードを用いた定電
圧源に比べて約１桁程度高いことが知られている。
に出力ノイズが大きいという欠点を持ち、特に高周波雑
音については、周知のツェナーダイオードを用いた定電
圧源に比べて約１桁程度高いことが知られている。
【０００５】また、バンドギャップ型定電圧源では、温
度係数が極小となる出力電圧はおよそ１〜１．５Ｖの範
囲に存在し、その値は比較的小さいため、通常、定電圧
回路として使用する場合には、図１１に示すように、増
幅器21及び抵抗ＲA 、ＲB からなる増幅回路を用いて所
定の電圧まで増幅する必要がある。この場合、バンドギ
ャップ型定電圧源22で得られるバンドギャップ電圧ＶBG
は増幅回路で増幅されて、所望する値の出力電圧ＶO が
得られる。しかし、同時にバンドギャップ電圧に含まれ
るノイズも同様に増幅されるため、出力ノイズが増加す
るという問題がある。
度係数が極小となる出力電圧はおよそ１〜１．５Ｖの範
囲に存在し、その値は比較的小さいため、通常、定電圧
回路として使用する場合には、図１１に示すように、増
幅器21及び抵抗ＲA 、ＲB からなる増幅回路を用いて所
定の電圧まで増幅する必要がある。この場合、バンドギ
ャップ型定電圧源22で得られるバンドギャップ電圧ＶBG
は増幅回路で増幅されて、所望する値の出力電圧ＶO が
得られる。しかし、同時にバンドギャップ電圧に含まれ
るノイズも同様に増幅されるため、出力ノイズが増加す
るという問題がある。
【０００６】いま、バンドギャップ電圧に含まれるノイ
ズ電圧をｖnbg 、出力電圧ＶO に含まれるノイズ電圧を
ｖnoとすると、次式が得られる。 ＶO ＝｛１＋（ＲB ／ＲA ）｝ＶBG ＝｛１＋（ＲB ／ＲA ）｝｛ＶBE＋（Ｒ32／Ｒ31）lnｎ・ＶT … １ ｖno2 ＝［｛１＋（ＲB ／ＲA ）｝Ｖnbg ］2 ＋ｖna2 … ２ （ｖnaは閉ループにおける増幅回路自体の出力ノイズ） 上記２式から明らかなように、増幅回路自体の出力ノイ
ズｖnaが仮に０であるとしても、ｖnoは｛１＋（ＲB ／
ＲA ）｝Ｖnbg となり、Ｖnbg は増幅回路のゲイン倍増
幅されて出力される。従って、特に高電圧を得るために
増幅回路のゲインを上げると、それに比例してバンドギ
ャップ電圧に含まれるノイズも増幅され、出力ノイズが
増大することになる。
ズ電圧をｖnbg 、出力電圧ＶO に含まれるノイズ電圧を
ｖnoとすると、次式が得られる。 ＶO ＝｛１＋（ＲB ／ＲA ）｝ＶBG ＝｛１＋（ＲB ／ＲA ）｝｛ＶBE＋（Ｒ32／Ｒ31）lnｎ・ＶT … １ ｖno2 ＝［｛１＋（ＲB ／ＲA ）｝Ｖnbg ］2 ＋ｖna2 … ２ （ｖnaは閉ループにおける増幅回路自体の出力ノイズ） 上記２式から明らかなように、増幅回路自体の出力ノイ
ズｖnaが仮に０であるとしても、ｖnoは｛１＋（ＲB ／
ＲA ）｝Ｖnbg となり、Ｖnbg は増幅回路のゲイン倍増
幅されて出力される。従って、特に高電圧を得るために
増幅回路のゲインを上げると、それに比例してバンドギ
ャップ電圧に含まれるノイズも増幅され、出力ノイズが
増大することになる。
【０００７】そこで、上記のような出力ノイズを低減さ
せるために、例えば、図１２に示すように、バンドギャ
ップ型定電圧源22と増幅回路との間にロウパスフィルタ
23を挿入することが考えられる。ノイズ低減のために
は、ロウパスフィルタ23を構成する抵抗Ｒと容量Ｃの値
に対応した時定数を大きくする必要がある。しかし、Ｃ
の値を大きくすると、リーク電流により抵抗Ｒに電圧降
下が生じて出力電圧ＶOの誤差が大きくなり、他方、抵
抗Ｒの値を大きくすると、増幅器21の入力電流が抵抗Ｒ
に流れるために上記と同様に抵抗Ｒに電圧降下が生じて
出力電圧ＶO の誤差が大きくなる。また、集積回路化に
際し、大きな値の抵抗や容量を集積回路内部に取り込む
ことが困難であるため、抵抗Ｒ及び容量Ｃを外付けする
ための外部端子が新たに必要となる。
せるために、例えば、図１２に示すように、バンドギャ
ップ型定電圧源22と増幅回路との間にロウパスフィルタ
23を挿入することが考えられる。ノイズ低減のために
は、ロウパスフィルタ23を構成する抵抗Ｒと容量Ｃの値
に対応した時定数を大きくする必要がある。しかし、Ｃ
の値を大きくすると、リーク電流により抵抗Ｒに電圧降
下が生じて出力電圧ＶOの誤差が大きくなり、他方、抵
抗Ｒの値を大きくすると、増幅器21の入力電流が抵抗Ｒ
に流れるために上記と同様に抵抗Ｒに電圧降下が生じて
出力電圧ＶO の誤差が大きくなる。また、集積回路化に
際し、大きな値の抵抗や容量を集積回路内部に取り込む
ことが困難であるため、抵抗Ｒ及び容量Ｃを外付けする
ための外部端子が新たに必要となる。
【０００８】さらに、出力ノイズを低減させる従来技術
として、例えば「日経エレクトロニクス １９８９．
２．６号（ｎｏ．４６６）」の第２５６頁〜第２６１頁
に記載されている「プロフェッショナル トラブル シ
ューティング ”基準電圧源ＩＣの雑音を低減“」が知
られている。この技術は図１３に示すように、同値の出
力電圧を有する複数個の基準電圧源31〜34の出力電圧を
各抵抗35を介してバッファ・アンプ36の入力端子に供給
し、バッファ・アンプ36の出力側でかつ帰還ループ内に
抵抗Ｒ及び容量Ｃからなるフィルタ37を置くことによ
り、基準電圧源からの雑音とバッファ・アンプ自体が発
生する雑音の両方を低減するものである。しかしなが
ら、この技術では複数個の基準電圧源が必要になり、集
積回路化を考えた場合にチップ面積の増大を招き、集積
回路化には不向きである。
として、例えば「日経エレクトロニクス １９８９．
２．６号（ｎｏ．４６６）」の第２５６頁〜第２６１頁
に記載されている「プロフェッショナル トラブル シ
ューティング ”基準電圧源ＩＣの雑音を低減“」が知
られている。この技術は図１３に示すように、同値の出
力電圧を有する複数個の基準電圧源31〜34の出力電圧を
各抵抗35を介してバッファ・アンプ36の入力端子に供給
し、バッファ・アンプ36の出力側でかつ帰還ループ内に
抵抗Ｒ及び容量Ｃからなるフィルタ37を置くことによ
り、基準電圧源からの雑音とバッファ・アンプ自体が発
生する雑音の両方を低減するものである。しかしなが
ら、この技術では複数個の基準電圧源が必要になり、集
積回路化を考えた場合にチップ面積の増大を招き、集積
回路化には不向きである。
【０００９】
【発明が解決しようとする課題】上記のように従来で
は、出力電圧の温度変動を小さくすることはできるが、
所望する値の出力電圧を得ようとした場合には出力ノイ
ズが増大し、出力ノイズを低減させようとすると集積回
路化が困難になるという欠点がある。
は、出力電圧の温度変動を小さくすることはできるが、
所望する値の出力電圧を得ようとした場合には出力ノイ
ズが増大し、出力ノイズを低減させようとすると集積回
路化が困難になるという欠点がある。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、出力電圧の温度変動が
小さく、出力ノイズの低減化を図ることができ、かつ集
積回路化に適した定電圧回路を提供することにある。
されたものであり、その目的は、出力電圧の温度変動が
小さく、出力ノイズの低減化を図ることができ、かつ集
積回路化に適した定電圧回路を提供することにある。
【００１１】
【課題を解決するための手段】この発明の定電圧回路
は、直列接続されたｍ個（ｍは正の整数）の第１のダイ
オード素子からなり、一端が基準電位に接続された第１
の直列回路と、上記第１の直列回路の他端と電源電位と
の間に挿入された電流源と、それぞれ上記第１の直列回
路内の第１のダイオード素子の電流密度の１／ｎ倍（ｎ
＞１）の電流密度を有し、直列接続されたｍ個の第２の
ダイオード素子からなる第２の直列回路と、上記第２の
直列回路の一端と基準電位との間に接続された第１の抵
抗と、入力端子、帰還端子及び出力端子を有し、入力端
子に上記第１の直列回路の他端が接続され、帰還端子に
上記第２の直列回路の他端が接続された差動増幅回路
と、上記差動増幅回路の出力端子と上記第２の直列回路
の他端との間に挿入された第２の抵抗とを具備したこと
を特徴とする。
は、直列接続されたｍ個（ｍは正の整数）の第１のダイ
オード素子からなり、一端が基準電位に接続された第１
の直列回路と、上記第１の直列回路の他端と電源電位と
の間に挿入された電流源と、それぞれ上記第１の直列回
路内の第１のダイオード素子の電流密度の１／ｎ倍（ｎ
＞１）の電流密度を有し、直列接続されたｍ個の第２の
ダイオード素子からなる第２の直列回路と、上記第２の
直列回路の一端と基準電位との間に接続された第１の抵
抗と、入力端子、帰還端子及び出力端子を有し、入力端
子に上記第１の直列回路の他端が接続され、帰還端子に
上記第２の直列回路の他端が接続された差動増幅回路
と、上記差動増幅回路の出力端子と上記第２の直列回路
の他端との間に挿入された第２の抵抗とを具備したこと
を特徴とする。
【００１２】この発明の定電圧回路は、直列接続された
ｍ個（ｍは正の整数）の第１のダイオード素子からな
り、一端が基準電位に接続された第１の直列回路と、上
記第１の直列回路の他端と電源電位との間に挿入された
電流源と、それぞれ上記第１の直列回路内の第１のダイ
オード素子の電流密度の１／ｎ倍（ｎ＞１）の電流密度
を有し、直列接続されたｍ個の第２のダイオード素子か
らなる第２の直列回路と、上記第２の直列回路の一端と
基準電位との間に接続された第１の抵抗と、入力端子、
帰還端子及び出力端子を有し、入力端子に上記第１の直
列回路の他端が接続され、帰還端子に上記第２の直列回
路の他端が接続された差動増幅回路と、コレクタ、エミ
ッタ及びベースを有し、コレクタが電源電位に接続さ
れ、ベースが上記差動増幅回路の出力端子に接続された
出力用のトランジスタと、上記出力用のトランジスタの
エミッタと上記第２の直列回路の他端との間に挿入され
た第２の抵抗とを具備したことを特徴とする。
ｍ個（ｍは正の整数）の第１のダイオード素子からな
り、一端が基準電位に接続された第１の直列回路と、上
記第１の直列回路の他端と電源電位との間に挿入された
電流源と、それぞれ上記第１の直列回路内の第１のダイ
オード素子の電流密度の１／ｎ倍（ｎ＞１）の電流密度
を有し、直列接続されたｍ個の第２のダイオード素子か
らなる第２の直列回路と、上記第２の直列回路の一端と
基準電位との間に接続された第１の抵抗と、入力端子、
帰還端子及び出力端子を有し、入力端子に上記第１の直
列回路の他端が接続され、帰還端子に上記第２の直列回
路の他端が接続された差動増幅回路と、コレクタ、エミ
ッタ及びベースを有し、コレクタが電源電位に接続さ
れ、ベースが上記差動増幅回路の出力端子に接続された
出力用のトランジスタと、上記出力用のトランジスタの
エミッタと上記第２の直列回路の他端との間に挿入され
た第２の抵抗とを具備したことを特徴とする。
【００１３】この発明の定電圧回路は、直列接続された
ｍ個（ｍは正の整数）の第１のダイオード素子からな
り、一端が基準電位に接続された第１の直列回路と、上
記第１の直列回路の他端と電源電位との間に挿入された
電流源と、それぞれ上記第１の直列回路内の第１のダイ
オード素子の電流密度の１／ｎ倍（ｎ＞１）の電流密度
を有し、直列接続されたｍ個の第２のダイオード素子か
らなる第２の直列回路と、上記第２の直列回路の一端と
基準電位との間に接続された第１の抵抗と、入力端子、
帰還端子及び出力端子を有し、入力端子に上記第１の直
列回路の他端が接続され、帰還端子に上記第２の直列回
路の他端が接続された差動増幅回路と、コレクタ、エミ
ッタ及びベースを有し、コレクタが電源電位に接続され
た出力用のトランジスタと、上記差動増幅回路の出力端
子と上記出力用のトランジスタのベースとの間に挿入さ
れた積分回路と、上記出力用のトランジスタのエミッタ
と上記第２の直列回路の他端との間に挿入された第２の
抵抗とを具備したことを特徴とする。
ｍ個（ｍは正の整数）の第１のダイオード素子からな
り、一端が基準電位に接続された第１の直列回路と、上
記第１の直列回路の他端と電源電位との間に挿入された
電流源と、それぞれ上記第１の直列回路内の第１のダイ
オード素子の電流密度の１／ｎ倍（ｎ＞１）の電流密度
を有し、直列接続されたｍ個の第２のダイオード素子か
らなる第２の直列回路と、上記第２の直列回路の一端と
基準電位との間に接続された第１の抵抗と、入力端子、
帰還端子及び出力端子を有し、入力端子に上記第１の直
列回路の他端が接続され、帰還端子に上記第２の直列回
路の他端が接続された差動増幅回路と、コレクタ、エミ
ッタ及びベースを有し、コレクタが電源電位に接続され
た出力用のトランジスタと、上記差動増幅回路の出力端
子と上記出力用のトランジスタのベースとの間に挿入さ
れた積分回路と、上記出力用のトランジスタのエミッタ
と上記第２の直列回路の他端との間に挿入された第２の
抵抗とを具備したことを特徴とする。
【００１４】
【作用】差動増幅回路の帰還端子には入力端子と同じ電
圧が発生する。入力端子の電圧は第１の直列回路内の直
列接続されたｍ個の第１のダイオード素子の各順方向電
圧の総和となる。一方、帰還端子の電圧は第２の直列回
路内の直列接続されたｍ個の第２のダイオード素子の各
順方向電圧の総和と第１の抵抗における降下電圧との和
になり、上記のようにこの電圧は差動増幅回路の入力端
子に供給される電圧と同じ値になる。また、定電圧の出
力端子と第２の直列回路との間には第２の抵抗が接続さ
れているので、定電圧出力の値は差動増幅回路の入力端
子に供給される電圧と第２の抵抗における降下電圧との
和になる。第２の直列回路内のｍ個の第２のダイオード
素子の電流密度が第１の直列回路内のｍ個の第１のダイ
オード素子の電流密度の１／ｎ倍にされているので、定
電圧出力の値は上記第１及び第２のダイオード素子の電
流密度の差に基づいて発生する電圧と、ダイオード素子
の順方向電圧との和の電圧に比例したものとなる。
圧が発生する。入力端子の電圧は第１の直列回路内の直
列接続されたｍ個の第１のダイオード素子の各順方向電
圧の総和となる。一方、帰還端子の電圧は第２の直列回
路内の直列接続されたｍ個の第２のダイオード素子の各
順方向電圧の総和と第１の抵抗における降下電圧との和
になり、上記のようにこの電圧は差動増幅回路の入力端
子に供給される電圧と同じ値になる。また、定電圧の出
力端子と第２の直列回路との間には第２の抵抗が接続さ
れているので、定電圧出力の値は差動増幅回路の入力端
子に供給される電圧と第２の抵抗における降下電圧との
和になる。第２の直列回路内のｍ個の第２のダイオード
素子の電流密度が第１の直列回路内のｍ個の第１のダイ
オード素子の電流密度の１／ｎ倍にされているので、定
電圧出力の値は上記第１及び第２のダイオード素子の電
流密度の差に基づいて発生する電圧と、ダイオード素子
の順方向電圧との和の電圧に比例したものとなる。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の定電圧回路の第１の実施
例の回路図である。正の電源電位Ｖccのノードには定電
流源Ｉの一端が接続されている。この定電流源Ｉの他端
と基準電位ＧＮＤのノードとの間には、それぞれコレク
タ、エミッタ及びベースを有し、各ベース・コレクタ間
が短絡されてダイオード接続されたｍ個（ｍは正の整
数）のｎｐｎトランジスタＱa1〜Ｑamが直列に接続され
た第１の直列回路11が挿入されている。なお、上記第１
の直列回路11内のｍ個の各ｎｐｎトランジスタＱa1〜Ｑ
amのエミッタ面積は全て等しくされている。また、電源
電位Ｖccのノードには定電圧出力用のｎｐｎトランジス
タＱ11のコレクタが接続されている。このトランジスタ
Ｑ11のエミッタは出力電圧ＶO を得るための出力端子12
に接続されている。上記出力端子12には抵抗Ｒ1 の一端
が接続されている。他方、基準電位ＧＮＤのノードには
抵抗Ｒ2 の一端が接続されている。そして、上記抵抗Ｒ
1 の他端と抵抗Ｒ2 の他端との間には、それぞれコレク
タ、エミッタ及びベースを有し、各ベース・コレクタ間
が短絡されてダイオード接続されたｍ個のｎｐｎトラン
ジスタＱb1〜Ｑbmが直列に接続された第２の直列回路13
が挿入されている。上記第２の直列回路13内のｍ個の各
トランジスタＱb1〜Ｑbmのエミッタ面積は全て等しくさ
れ、かつそれぞれのエミッタ面積は上記第１の直列回路
11内の各トランジスタＱa1〜Ｑamのエミッタ面積のｎ倍
（ｎ＞１）に設定されている。すなわち、上記各トラン
ジスタＱb1〜Ｑbmそれぞれの電流密度は、上記各トラン
ジスタＱa1〜Ｑamそれぞれの電流密度の１／ｎ倍に設定
されている。
り説明する。図１はこの発明の定電圧回路の第１の実施
例の回路図である。正の電源電位Ｖccのノードには定電
流源Ｉの一端が接続されている。この定電流源Ｉの他端
と基準電位ＧＮＤのノードとの間には、それぞれコレク
タ、エミッタ及びベースを有し、各ベース・コレクタ間
が短絡されてダイオード接続されたｍ個（ｍは正の整
数）のｎｐｎトランジスタＱa1〜Ｑamが直列に接続され
た第１の直列回路11が挿入されている。なお、上記第１
の直列回路11内のｍ個の各ｎｐｎトランジスタＱa1〜Ｑ
amのエミッタ面積は全て等しくされている。また、電源
電位Ｖccのノードには定電圧出力用のｎｐｎトランジス
タＱ11のコレクタが接続されている。このトランジスタ
Ｑ11のエミッタは出力電圧ＶO を得るための出力端子12
に接続されている。上記出力端子12には抵抗Ｒ1 の一端
が接続されている。他方、基準電位ＧＮＤのノードには
抵抗Ｒ2 の一端が接続されている。そして、上記抵抗Ｒ
1 の他端と抵抗Ｒ2 の他端との間には、それぞれコレク
タ、エミッタ及びベースを有し、各ベース・コレクタ間
が短絡されてダイオード接続されたｍ個のｎｐｎトラン
ジスタＱb1〜Ｑbmが直列に接続された第２の直列回路13
が挿入されている。上記第２の直列回路13内のｍ個の各
トランジスタＱb1〜Ｑbmのエミッタ面積は全て等しくさ
れ、かつそれぞれのエミッタ面積は上記第１の直列回路
11内の各トランジスタＱa1〜Ｑamのエミッタ面積のｎ倍
（ｎ＞１）に設定されている。すなわち、上記各トラン
ジスタＱb1〜Ｑbmそれぞれの電流密度は、上記各トラン
ジスタＱa1〜Ｑamそれぞれの電流密度の１／ｎ倍に設定
されている。
【００１６】一方、この実施例の定電圧回路では、入力
端子（＋）、帰還端子（−）及び出力端子を有する差動
増幅回路14が設けられており、その入力端子（＋）は上
記第１の直列回路11と定電流源Ｉとの共通接続ノードに
接続され、帰還端子（−）は上記第２の直列回路13と抵
抗Ｒ1 との共通接続ノードに接続され、さらに出力端子
は上記出力用のトランジスタＱ11のベースに接続されて
いる。
端子（＋）、帰還端子（−）及び出力端子を有する差動
増幅回路14が設けられており、その入力端子（＋）は上
記第１の直列回路11と定電流源Ｉとの共通接続ノードに
接続され、帰還端子（−）は上記第２の直列回路13と抵
抗Ｒ1 との共通接続ノードに接続され、さらに出力端子
は上記出力用のトランジスタＱ11のベースに接続されて
いる。
【００１７】ここで、上記第１の直列回路11内の各トラ
ンジスタＱa1〜Ｑam及び第２の直列回路13内の各トラン
ジスタＱb1〜Ｑbmはそれぞれ等価的にダイオードとして
作用し、定電流源Ｉの電流が第１の直列回路11内のｍ個
のトランジスタＱa1〜Ｑamに流れることにより、差動増
幅回路14の入力端子にはｍ個の等価ダイオードの順方向
電圧ＶBEのｍ倍の電圧ｍＶBEが発生する。また、差動増
幅回路14の負帰還作用により、帰還端子には入力端子に
供給されるものと同値の電圧が発生する。
ンジスタＱa1〜Ｑam及び第２の直列回路13内の各トラン
ジスタＱb1〜Ｑbmはそれぞれ等価的にダイオードとして
作用し、定電流源Ｉの電流が第１の直列回路11内のｍ個
のトランジスタＱa1〜Ｑamに流れることにより、差動増
幅回路14の入力端子にはｍ個の等価ダイオードの順方向
電圧ＶBEのｍ倍の電圧ｍＶBEが発生する。また、差動増
幅回路14の負帰還作用により、帰還端子には入力端子に
供給されるものと同値の電圧が発生する。
【００１８】第２の直列回路13内のｍ個の各トランジス
タＱb1〜Ｑbmのエミッタ面積は第１の直列回路11内のｍ
個のトランジスタＱa1〜Ｑamのエミッタ面積のｎ倍に設
定されており、各トランジスタＱb1〜Ｑbmからなる等価
ダイオードの順方向電圧をＶBE′とすると、第２の直列
回路13の両端間にはｍＶBE′の電圧が発生する。また、
抵抗Ｒ2 に流れる電流の値をＩ′とすると、差動増幅回
路14の帰還端子と基準電位のノードとの間には第２の直
列回路13と抵抗Ｒ2 とが直列に接続されているために、
差動増幅回路14の帰還端子の電圧はｍＶBE′＋Ｒ2 Ｉ′
となる。
タＱb1〜Ｑbmのエミッタ面積は第１の直列回路11内のｍ
個のトランジスタＱa1〜Ｑamのエミッタ面積のｎ倍に設
定されており、各トランジスタＱb1〜Ｑbmからなる等価
ダイオードの順方向電圧をＶBE′とすると、第２の直列
回路13の両端間にはｍＶBE′の電圧が発生する。また、
抵抗Ｒ2 に流れる電流の値をＩ′とすると、差動増幅回
路14の帰還端子と基準電位のノードとの間には第２の直
列回路13と抵抗Ｒ2 とが直列に接続されているために、
差動増幅回路14の帰還端子の電圧はｍＶBE′＋Ｒ2 Ｉ′
となる。
【００１９】差動増幅回路14の入力端子に発生する電圧
ＶA と帰還端子に発生する電圧ＶBとは等しいから、次
の式が成立する。 ＶA ＝ＶB ＝ｍＶBE＝ｍＶBE′＋Ｒ2 Ｉ′ … ３ ここで、抵抗Ｒ2 に流れる電流Ｉ′が定電流源Ｉの電流
値と等しくなるように抵抗Ｒ2 の値を設定すると、上記
３式から次式が成立する。
ＶA と帰還端子に発生する電圧ＶBとは等しいから、次
の式が成立する。 ＶA ＝ＶB ＝ｍＶBE＝ｍＶBE′＋Ｒ2 Ｉ′ … ３ ここで、抵抗Ｒ2 に流れる電流Ｉ′が定電流源Ｉの電流
値と等しくなるように抵抗Ｒ2 の値を設定すると、上記
３式から次式が成立する。
【００２０】 Ｉ′＝Ｉ＝（１／Ｒ2 ）・ｍ（ＶBE−ＶBE′） ＝（ｍ／Ｒ2 ）ＶT lnｎ … ４ 従って、出力端子12における出力電圧ＶO は、電圧ＶA
（又はＶB ）に抵抗Ｒ1 における電圧降下分を加えたも
のになるから、その値は次式で与えられる。
（又はＶB ）に抵抗Ｒ1 における電圧降下分を加えたも
のになるから、その値は次式で与えられる。
【００２１】ＶO ＝ＶA ＋Ｒ1 ・Ｉ ＝ｍＶBE＋｛（ｍ・Ｒ1 ）／Ｒ2 ｝・ＶT lnｎ ＝ｍ｛ＶBE＋（Ｒ1 ／Ｒ2 ）lnｎ・ＶT ｝ … ５ 上記５式で与えられる出力電圧ＶO において、電圧ＶBE
の値は約−２ｍＶ／℃の負の温度係数を持ち、また、熱
起電力ＶT の値は約０．０８５ｍＶ／℃の正の温度係数
を持つので、（Ｒ1 ／Ｒ2 ）lnｎの値を適当に選ぶこと
で、出力電圧ＶO の温度係数を極小とすることができ
る。
の値は約−２ｍＶ／℃の負の温度係数を持ち、また、熱
起電力ＶT の値は約０．０８５ｍＶ／℃の正の温度係数
を持つので、（Ｒ1 ／Ｒ2 ）lnｎの値を適当に選ぶこと
で、出力電圧ＶO の温度係数を極小とすることができ
る。
【００２２】すなわち、この実施例回路の場合にも出力
電圧ＶO の温度変動を小さくすることができる。また、
図１１に示した従来回路と同一の出力電圧ＶO を得るた
めには、前記１式と上記５式とを比較して、１＋（ＲB
／ＲA ）＝ｍと設定すれば良く、これにより、温度変動
が小さく、かつ十分に高い出力電圧を自由に得ることが
できる。
電圧ＶO の温度変動を小さくすることができる。また、
図１１に示した従来回路と同一の出力電圧ＶO を得るた
めには、前記１式と上記５式とを比較して、１＋（ＲB
／ＲA ）＝ｍと設定すれば良く、これにより、温度変動
が小さく、かつ十分に高い出力電圧を自由に得ることが
できる。
【００２３】ところで、図１１に示した従来回路では、
バンドギャップ型定電圧源の出力ノイズが１＋（ＲB ／
ＲA ）、すなわちｍ倍されるのに比べ、上記実施例では
ｍ個の直列接続された等価ダイオードを用いているため
に、出力電圧ＶO に発生するノイズのうちダイオードに
より発生するノイズの二乗成分はｖno2 ＝ｍ・ｖn
2（ただし、ｖn は各トランジスタＱa1〜Ｑamそれぞれ
に発生するノイズ）なる関係となり、ｖno＝ｍ0.5 ｖn
となる。すなわち、図１１の従来回路では出力ノイズの
うちダイオードにより発生するノイズの値がｍに比例し
ていたのに対し、上記実施例回路ではｍ0.5 に比例する
ため、出力ノイズは従来に比べて大幅に低減する。しか
も、図１２の従来回路のようにフィルタを必要としない
ので、容量は不要であり、容易に集積回路化を図ること
ができる。
バンドギャップ型定電圧源の出力ノイズが１＋（ＲB ／
ＲA ）、すなわちｍ倍されるのに比べ、上記実施例では
ｍ個の直列接続された等価ダイオードを用いているため
に、出力電圧ＶO に発生するノイズのうちダイオードに
より発生するノイズの二乗成分はｖno2 ＝ｍ・ｖn
2（ただし、ｖn は各トランジスタＱa1〜Ｑamそれぞれ
に発生するノイズ）なる関係となり、ｖno＝ｍ0.5 ｖn
となる。すなわち、図１１の従来回路では出力ノイズの
うちダイオードにより発生するノイズの値がｍに比例し
ていたのに対し、上記実施例回路ではｍ0.5 に比例する
ため、出力ノイズは従来に比べて大幅に低減する。しか
も、図１２の従来回路のようにフィルタを必要としない
ので、容量は不要であり、容易に集積回路化を図ること
ができる。
【００２４】また、上記実施例では、直列接続された等
価ダイオードによってノイズが加算されるため、ノイズ
の種類によらずに出力ノイズは常にｍ0.5 に比例したも
のとなる。このため、フィルタでは低減しにくい低い周
波数成分を含む１／ｆノイズを低減する効果も得ること
ができる。
価ダイオードによってノイズが加算されるため、ノイズ
の種類によらずに出力ノイズは常にｍ0.5 に比例したも
のとなる。このため、フィルタでは低減しにくい低い周
波数成分を含む１／ｆノイズを低減する効果も得ること
ができる。
【００２５】図２は、上記図１の実施例回路において、
第１、第２の直列回路11、13内で直列接続されているト
ランジスタの数ｍを３とし、第２の直列回路13内のトラ
ンジスタＱbi（ｉ＝１〜３）のエミッタ面積を第１の直
列回路11内のトランジスタＱaiのエミッタ面積の４倍、
すなわち、前記ｎの値を４とし、出力電圧ＶO として
４．９２Ｖを得るようにした場合の具体的な回路構成を
示すものである。
第１、第２の直列回路11、13内で直列接続されているト
ランジスタの数ｍを３とし、第２の直列回路13内のトラ
ンジスタＱbi（ｉ＝１〜３）のエミッタ面積を第１の直
列回路11内のトランジスタＱaiのエミッタ面積の４倍、
すなわち、前記ｎの値を４とし、出力電圧ＶO として
４．９２Ｖを得るようにした場合の具体的な回路構成を
示すものである。
【００２６】この図２の具体回路において、前記差動増
幅回路14は、エミッタが互いに接続されそれぞれのベー
スに前記電圧ＶA 、ＶB が供給される一対のｎｐｎトラ
ンジスタＱ21、Ｑ22からなる差動対と、上記差動対の負
荷となる一対のｐｎｐトランジスタＱ23、Ｑ24からなる
電流ミラー回路と、上記両ｐｎｐトランジスタＱ23、Ｑ
24の各エミッタと電源電位Ｖccのノードとの間に接続さ
れた抵抗Ｒ11、Ｒ12と、前記第１の直列回路11と前記抵
抗Ｒ2 の共通接続ノードにベース及びコレクタが接続さ
れ、エミッタが前記基準電位ＧＮＤのノードに接続され
たｎｐｎトランジスタＱ25と、上記トランジスタＱ25と
ベースが共通に接続され、コレクタが上記トランジスタ
Ｑ21、Ｑ22の共通エミッタに接続され、エミッタが基準
電位ＧＮＤのノードに接続されたｎｐｎトランジスタＱ
26とから構成されている。ここで、上記トランジスタＱ
25のエミッタ面積はトランジスタＱ26の２倍に設定され
ており、両トランジスタＱ25、Ｑ26は第１及び第２の直
列回路11、13に流れる電流の和の電流の１／２の電流を
上記差動対に供給する電流ミラー回路を構成している。
幅回路14は、エミッタが互いに接続されそれぞれのベー
スに前記電圧ＶA 、ＶB が供給される一対のｎｐｎトラ
ンジスタＱ21、Ｑ22からなる差動対と、上記差動対の負
荷となる一対のｐｎｐトランジスタＱ23、Ｑ24からなる
電流ミラー回路と、上記両ｐｎｐトランジスタＱ23、Ｑ
24の各エミッタと電源電位Ｖccのノードとの間に接続さ
れた抵抗Ｒ11、Ｒ12と、前記第１の直列回路11と前記抵
抗Ｒ2 の共通接続ノードにベース及びコレクタが接続さ
れ、エミッタが前記基準電位ＧＮＤのノードに接続され
たｎｐｎトランジスタＱ25と、上記トランジスタＱ25と
ベースが共通に接続され、コレクタが上記トランジスタ
Ｑ21、Ｑ22の共通エミッタに接続され、エミッタが基準
電位ＧＮＤのノードに接続されたｎｐｎトランジスタＱ
26とから構成されている。ここで、上記トランジスタＱ
25のエミッタ面積はトランジスタＱ26の２倍に設定され
ており、両トランジスタＱ25、Ｑ26は第１及び第２の直
列回路11、13に流れる電流の和の電流の１／２の電流を
上記差動対に供給する電流ミラー回路を構成している。
【００２７】ここで、図２の回路の出力ノイズ電圧ｖno
ise （μＶrms ）（測定帯域幅３ＭＨｚ）を測定したと
ころ、図５に示すような値が得られた。前記のように上
記実施例回路では、出力ノイズの値が直列接続されたト
ランジスタの数をｍとした場合にｍ0.5 に比例するた
め、同じ４．９２Ｖの値の出力電圧ＶO を得るための回
路例として図３及び図４に示すような回路及び図１１の
従来回路における出力ノイズ電圧を測定した結果を図５
に合わせて示した。
ise （μＶrms ）（測定帯域幅３ＭＨｚ）を測定したと
ころ、図５に示すような値が得られた。前記のように上
記実施例回路では、出力ノイズの値が直列接続されたト
ランジスタの数をｍとした場合にｍ0.5 に比例するた
め、同じ４．９２Ｖの値の出力電圧ＶO を得るための回
路例として図３及び図４に示すような回路及び図１１の
従来回路における出力ノイズ電圧を測定した結果を図５
に合わせて示した。
【００２８】図３の回路はｍの値が２の場合であり、図
２のものと同じ出力電圧値を得るために抵抗Ｒ1 と第２
の直列回路13との間にダイオード接続されたｎｐｎトラ
ンジスタＱ27が挿入され、さらに前記抵抗Ｒ2 として図
２中の抵抗Ｒ2 の２倍の値を持つものが用いられてい
る。同様に、図４の回路はｍの値が１の場合であり、図
２のものと同じ出力電圧値を得るために抵抗Ｒ1 と第２
の直列回路13との間にダイオード接続された２個のｎｐ
ｎトランジスタＱ27、Ｑ28が直列に挿入され、さらに前
記抵抗Ｒ2 として図２中の抵抗Ｒ2 の３倍の値を持つも
のが用いられている。
２のものと同じ出力電圧値を得るために抵抗Ｒ1 と第２
の直列回路13との間にダイオード接続されたｎｐｎトラ
ンジスタＱ27が挿入され、さらに前記抵抗Ｒ2 として図
２中の抵抗Ｒ2 の２倍の値を持つものが用いられてい
る。同様に、図４の回路はｍの値が１の場合であり、図
２のものと同じ出力電圧値を得るために抵抗Ｒ1 と第２
の直列回路13との間にダイオード接続された２個のｎｐ
ｎトランジスタＱ27、Ｑ28が直列に挿入され、さらに前
記抵抗Ｒ2 として図２中の抵抗Ｒ2 の３倍の値を持つも
のが用いられている。
【００２９】図５に示すように、第１、第２の直列回路
11、13内において直列接続されるダイオード接続された
トランジスタの数ｍが小さくなるのに伴って出力ノイズ
電圧が増加していくことが分かる。また、図１１の従来
回路では出力ノイズ電圧は３００（μＶrms ）程度にも
なっており、上記実施例では出力ノイズ電圧が大幅に低
減されていることが分かる。
11、13内において直列接続されるダイオード接続された
トランジスタの数ｍが小さくなるのに伴って出力ノイズ
電圧が増加していくことが分かる。また、図１１の従来
回路では出力ノイズ電圧は３００（μＶrms ）程度にも
なっており、上記実施例では出力ノイズ電圧が大幅に低
減されていることが分かる。
【００３０】図６はこの発明の定電圧回路の第２の実施
例の回路図である。この実施例回路では出力ノイズをさ
らに低減するために、前記図１の実施例回路の差動増幅
回路14の出力端子と前記出力用のトランジスタＱ11のベ
ースとの間にロウパスフィルタ15を挿入するようにした
ものである。この実施例におけるロウパスフィルタ15
は、例えば前記図１２の従来回路と同様に抵抗と容量に
よって構成することができるが、前記のように出力ノイ
ズの発生を少なくすることができるために、抵抗と容量
の値は従来よりも小さくすることができる。従って、ロ
ウパスフィルタを設けたとしても集積回路化の妨げには
ならない。
例の回路図である。この実施例回路では出力ノイズをさ
らに低減するために、前記図１の実施例回路の差動増幅
回路14の出力端子と前記出力用のトランジスタＱ11のベ
ースとの間にロウパスフィルタ15を挿入するようにした
ものである。この実施例におけるロウパスフィルタ15
は、例えば前記図１２の従来回路と同様に抵抗と容量に
よって構成することができるが、前記のように出力ノイ
ズの発生を少なくすることができるために、抵抗と容量
の値は従来よりも小さくすることができる。従って、ロ
ウパスフィルタを設けたとしても集積回路化の妨げには
ならない。
【００３１】図７はこの発明の定電圧回路の第３の実施
例の回路図である。この実施例回路では出力ノイズをさ
らに低減するために、上記図６の実施例回路のロウパス
フィルタ15の代りに積分回路16を用いるようにしたもの
である。この積分回路16は図示のように、反転アンプ17
とこの反転アンプ17の入出力端子間に接続された容量Ｃ
11とから構成されている。なお、この実施例の場合、前
記電圧ＶA が差動増幅回路14の帰還端子（−）に供給さ
れ、電圧ＶB が差動増幅回路14の入力端子（＋）に供給
されている。
例の回路図である。この実施例回路では出力ノイズをさ
らに低減するために、上記図６の実施例回路のロウパス
フィルタ15の代りに積分回路16を用いるようにしたもの
である。この積分回路16は図示のように、反転アンプ17
とこの反転アンプ17の入出力端子間に接続された容量Ｃ
11とから構成されている。なお、この実施例の場合、前
記電圧ＶA が差動増幅回路14の帰還端子（−）に供給さ
れ、電圧ＶB が差動増幅回路14の入力端子（＋）に供給
されている。
【００３２】図８は上記図７の実施例回路の具体的な構
成を示すものであり、前記図２の回路のものと同様に第
１、第２の直列回路11、13内で直列接続されているトラ
ンジスタの数ｍを３とし、第２の直列回路13内のトラン
ジスタＱbi（ｉ＝１〜３）のエミッタ面積を第１の直列
回路11内のトランジスタＱaiのエミッタ面積の４倍、す
なわち、前記ｎの値を４とし、出力電圧ＶO として４．
９２Ｖを得るようにした場合のものである。この具体回
路では前記反転アンプ17の機能が実質的に差動増幅回路
14によって得られており、新たに反転アンプ17を設ける
必要はない。そして、差動対を構成するトランジスタＱ
21、Ｑ22のコレクタ間に前記容量Ｃ11が接続されてい
る。
成を示すものであり、前記図２の回路のものと同様に第
１、第２の直列回路11、13内で直列接続されているトラ
ンジスタの数ｍを３とし、第２の直列回路13内のトラン
ジスタＱbi（ｉ＝１〜３）のエミッタ面積を第１の直列
回路11内のトランジスタＱaiのエミッタ面積の４倍、す
なわち、前記ｎの値を４とし、出力電圧ＶO として４．
９２Ｖを得るようにした場合のものである。この具体回
路では前記反転アンプ17の機能が実質的に差動増幅回路
14によって得られており、新たに反転アンプ17を設ける
必要はない。そして、差動対を構成するトランジスタＱ
21、Ｑ22のコレクタ間に前記容量Ｃ11が接続されてい
る。
【００３３】図９は上記図８の具体回路において、上記
容量Ｃ11の値を変化させた時の出力ノイズ電圧ｖnoise
（μＶrms ）（測定帯域幅３ＭＨｚ、出力電圧ＶO ＝
４．９２Ｖ）の変化を示したものである。図から明らか
なように、容量Ｃ11の値を増加させていくと出力ノイズ
は減少していき、２０（ｐＦ）程度に設定したときに出
力ノイズは十分に小さなものとなる。
容量Ｃ11の値を変化させた時の出力ノイズ電圧ｖnoise
（μＶrms ）（測定帯域幅３ＭＨｚ、出力電圧ＶO ＝
４．９２Ｖ）の変化を示したものである。図から明らか
なように、容量Ｃ11の値を増加させていくと出力ノイズ
は減少していき、２０（ｐＦ）程度に設定したときに出
力ノイズは十分に小さなものとなる。
【００３４】なお、この発明は上記各実施例に限定され
るものではなく種々の変形が可能であることはいうまで
ない。例えば、上記実施例では第１、第２の直列回路1
1、13をダイオード接続されたｎｐｎトランジスタから
なる等価ダイオードを用いて構成する場合について説明
したが、これはダイオードそのものを用いるようにして
も良く、またｐｎｐトランジスタを用いて第１、第２の
直列回路を実現できることはいうまでもなく、その他、
等価ダイオードとして動作するようなものであればどの
ようなものでも用いることができる。
るものではなく種々の変形が可能であることはいうまで
ない。例えば、上記実施例では第１、第２の直列回路1
1、13をダイオード接続されたｎｐｎトランジスタから
なる等価ダイオードを用いて構成する場合について説明
したが、これはダイオードそのものを用いるようにして
も良く、またｐｎｐトランジスタを用いて第１、第２の
直列回路を実現できることはいうまでもなく、その他、
等価ダイオードとして動作するようなものであればどの
ようなものでも用いることができる。
【００３５】
【発明の効果】以上説明したようにこの発明によれば、
出力電圧の温度変動が小さく、出力ノイズの低減化を図
ることができ、かつ集積回路化に適した定電圧回路を提
供することができる。
出力電圧の温度変動が小さく、出力ノイズの低減化を図
ることができ、かつ集積回路化に適した定電圧回路を提
供することができる。
【図１】この発明の定電圧回路の第１の実施例の回路
図。
図。
【図２】図１の実施例回路の具体的な回路構成を示す回
路図。
路図。
【図３】図２の具体回路と特性を比較するために使用さ
れる回路を示す回路図。
れる回路を示す回路図。
【図４】図２の具体回路と特性を比較するために使用さ
れる回路を示す回路図。
れる回路を示す回路図。
【図５】図２、図３、図４及び従来回路の出力ノイズを
比較して示す図。
比較して示す図。
【図６】この発明の定電圧回路の第２の実施例の回路
図。
図。
【図７】この発明の定電圧回路の第３の実施例の回路
図。
図。
【図８】図７の実施例回路の具体的な構成を示す回路
図。
図。
【図９】図８の具体回路の出力ノイズ変化を示す特性
図。
図。
【図１０】従来のバンドギャップ型定電圧源の回路図。
【図１１】図１０のバンドギャップ型定電圧源を用いた
定電圧回路の回路図。
定電圧回路の回路図。
【図１２】図１０のバンドギャップ型定電圧源を用いた
定電圧回路の回路図。
定電圧回路の回路図。
【図１３】従来の定電圧回路の回路図。
Ｉ…定電流源、Ｑa1〜Ｑam、Ｑb1〜Ｑbm、Ｑ11…ｎｐｎ
トランジスタ、Ｒ1 、Ｒ2 …抵抗、11…第１の直列回
路、12…出力端子、13…第２の直列回路、14…差動増幅
回路、15…ローパスイルタ、16…積分回路、17…反転ア
ンプ。
トランジスタ、Ｒ1 、Ｒ2 …抵抗、11…第１の直列回
路、12…出力端子、13…第２の直列回路、14…差動増幅
回路、15…ローパスイルタ、16…積分回路、17…反転ア
ンプ。
Claims (12)
- 【請求項１】 直列接続されたｍ個（ｍは正の整数）の
第１のダイオード素子からなり、一端が基準電位に接続
された第１の直列回路と、 上記第１の直列回路の他端と電源電位との間に挿入され
た電流源と、 それぞれ上記第１の直列回路内の第１のダイオード素子
の電流密度の１／ｎ倍（ｎ＞１）の電流密度を有し、直
列接続されたｍ個の第２のダイオード素子からなる第２
の直列回路と、 上記第２の直列回路の一端と基準電位との間に接続され
た第１の抵抗と、 入力端子、帰還端子及び出力端子を有し、入力端子に上
記第１の直列回路の他端が接続され、帰還端子に上記第
２の直列回路の他端が接続された差動増幅回路と、 上記差動増幅回路の出力端子と上記第２の直列回路の他
端との間に挿入された第２の抵抗とを具備したことを特
徴とする定電圧回路。 - 【請求項２】 前記第１、第２の各ダイオード素子のそ
れぞれが、コレクタ、エミッタ及びベースを有し、ベー
ス・コレクタ間が短絡されたｎｐｎトランジスタで構成
されていることを特徴とする請求項１に記載の定電圧回
路。 - 【請求項３】 前記ｎｐｎトランジスタのエミッタ面積
を異ならせることにより前記各第２のダイオード素子の
電流密度を前記各第１のダイオード素子の電流密度の１
／ｎ倍となるように設定したことを特徴とする請求項２
に記載の定電圧回路。 - 【請求項４】 直列接続されたｍ個（ｍは正の整数）の
第１のダイオード素子からなり、一端が基準電位に接続
された第１の直列回路と、 上記第１の直列回路の他端と電源電位との間に挿入され
た電流源と、 それぞれ上記第１の直列回路内の第１のダイオード素子
の電流密度の１／ｎ倍（ｎ＞１）の電流密度を有し、直
列接続されたｍ個の第２のダイオード素子からなる第２
の直列回路と、 上記第２の直列回路の一端と基準電位との間に接続され
た第１の抵抗と、 入力端子、帰還端子及び出力端子を有し、入力端子に上
記第１の直列回路の他端が接続され、帰還端子に上記第
２の直列回路の他端が接続された差動増幅回路と、 コレクタ、エミッタ及びベースを有し、コレクタが電源
電位に接続され、ベースが上記差動増幅回路の出力端子
に接続された出力用のトランジスタと、 上記出力用のトランジスタのエミッタと上記第２の直列
回路の他端との間に挿入された第２の抵抗とを具備した
ことを特徴とする定電圧回路。 - 【請求項５】 前記第１、第２の各ダイオード素子のそ
れぞれが、コレクタ、エミッタ及びベースを有し、ベー
ス・コレクタ間が短絡されたｎｐｎトランジスタで構成
されていることを特徴とする請求項４に記載の定電圧回
路。 - 【請求項６】 前記ｎｐｎトランジスタのエミッタ面積
を異ならせることにより前記各第２のダイオード素子の
電流密度を前記各第１のダイオード素子の電流密度の１
／ｎ倍となるように設定したことを特徴とする請求項５
に記載の定電圧回路。 - 【請求項７】 直列接続されたｍ個（ｍは正の整数）の
第１のダイオード素子からなり、一端が基準電位に接続
された第１の直列回路と、 上記第１の直列回路の他端と電源電位との間に挿入され
た電流源と、 それぞれ上記第１の直列回路内の第１のダイオード素子
の電流密度の１／ｎ倍（ｎ＞１）の電流密度を有し、直
列接続されたｍ個の第２のダイオード素子からなる第２
の直列回路と、 上記第２の直列回路の一端と基準電位との間に接続され
た第１の抵抗と、 入力端子、帰還端子及び出力端子を有し、入力端子に上
記第１の直列回路の他端が接続され、帰還端子に上記第
２の直列回路の他端が接続された差動増幅回路と、 コレクタ、エミッタ及びベースを有し、コレクタが電源
電位に接続された出力用のトランジスタと、 上記差動増幅回路の出力端子と上記出力用のトランジス
タのベースとの間に挿入されたローパスフィルタ回路
と、 上記出力用のトランジスタのエミッタと上記第２の直列
回路の他端との間に挿入された第２の抵抗とを具備した
ことを特徴とする定電圧回路。 - 【請求項８】 前記第１、第２の各ダイオード素子のそ
れぞれが、コレクタ、エミッタ及びベースを有し、ベー
ス・コレクタ間が短絡されたｎｐｎトランジスタで構成
されていることを特徴とする請求項７に記載の定電圧回
路。 - 【請求項９】 前記ｎｐｎトランジスタのエミッタ面積
を異ならせることにより前記各第２のダイオード素子の
電流密度を前記各第１のダイオード素子の電流密度の１
／ｎ倍となるように設定したことを特徴とする請求項８
に記載の定電圧回路。 - 【請求項１０】 直列接続されたｍ個（ｍは正の整数）
の第１のダイオード素子からなり、一端が基準電位に接
続された第１の直列回路と、 上記第１の直列回路の他端と電源電位との間に挿入され
た電流源と、 それぞれ上記第１の直列回路内の第１のダイオード素子
の電流密度の１／ｎ倍（ｎ＞１）の電流密度を有し、直
列接続されたｍ個の第２のダイオード素子からなる第２
の直列回路と、 上記第２の直列回路の一端と基準電位との間に接続され
た第１の抵抗と、 入力端子、帰還端子及び出力端子を有し、入力端子に上
記第１の直列回路の他端が接続され、帰還端子に上記第
２の直列回路の他端が接続された差動増幅回路と、 コレクタ、エミッタ及びベースを有し、コレクタが電源
電位に接続された出力用のトランジスタと、 上記差動増幅回路の出力端子と上記出力用のトランジス
タのベースとの間に挿入された積分回路と、 上記出力用のトランジスタのエミッタと上記第２の直列
回路の他端との間に挿入された第２の抵抗とを具備した
ことを特徴とする定電圧回路。 - 【請求項１１】 前記第１、第２の各ダイオード素子の
それぞれが、コレクタ、エミッタ及びベースを有し、ベ
ース・コレクタ間が短絡されたｎｐｎトランジスタで構
成されていることを特徴とする請求項１０に記載の定電
圧回路。 - 【請求項１２】 前記ｎｐｎトランジスタのエミッタ面
積を異ならせることにより前記各第２のダイオード素子
の電流密度を前記各第１のダイオード素子の電流密度の
１／ｎ倍となるように設定したことを特徴とする請求項
１１に記載の定電圧回路。
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|---|---|---|---|
| JP17544494A JP3643389B2 (ja) | 1994-07-27 | 1994-07-27 | 定電圧回路 |
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|---|---|---|---|
| JP17544494A JP3643389B2 (ja) | 1994-07-27 | 1994-07-27 | 定電圧回路 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| JP17544494A Expired - Fee Related JP3643389B2 (ja) | 1994-07-27 | 1994-07-27 | 定電圧回路 |
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|---|---|
| JP (1) | JP3643389B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228291A (ja) * | 2004-01-15 | 2005-08-25 | Toyo Commun Equip Co Ltd | 基準電圧発生回路とスターター回路 |
| US6975164B1 (en) | 1997-03-17 | 2005-12-13 | Oki Electric Industry Co., Ltd. | Method and device for generating constant voltage |
| US7071766B2 (en) | 2002-12-04 | 2006-07-04 | Asahi Kasei Microsystems Co., Ltd. | Constant voltage generating circuit |
| JP2008305150A (ja) * | 2007-06-07 | 2008-12-18 | Nec Electronics Corp | バンドギャップ回路 |
| JP2010146526A (ja) * | 2008-12-22 | 2010-07-01 | Panasonic Corp | 基準電圧発生回路 |
| US8319536B2 (en) | 2009-12-08 | 2012-11-27 | Seiko Epson Corporation | Integrated circuit device, electronic equipment and control method |
-
1994
- 1994-07-27 JP JP17544494A patent/JP3643389B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975164B1 (en) | 1997-03-17 | 2005-12-13 | Oki Electric Industry Co., Ltd. | Method and device for generating constant voltage |
| US7071766B2 (en) | 2002-12-04 | 2006-07-04 | Asahi Kasei Microsystems Co., Ltd. | Constant voltage generating circuit |
| JP2005228291A (ja) * | 2004-01-15 | 2005-08-25 | Toyo Commun Equip Co Ltd | 基準電圧発生回路とスターター回路 |
| JP2008305150A (ja) * | 2007-06-07 | 2008-12-18 | Nec Electronics Corp | バンドギャップ回路 |
| JP2010146526A (ja) * | 2008-12-22 | 2010-07-01 | Panasonic Corp | 基準電圧発生回路 |
| US8319536B2 (en) | 2009-12-08 | 2012-11-27 | Seiko Epson Corporation | Integrated circuit device, electronic equipment and control method |
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| Publication number | Publication date |
|---|---|
| JP3643389B2 (ja) | 2005-04-27 |
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