CN106328055A - 一种反相器、显示驱动电路和显示面板 - Google Patents

Abstract

本发明实施例公开了一种反相器、显示驱动电路和显示面板，其中，反相器包括：第一控制模块、第一开关模块、第二开关模块、第二控制模块、第一输出模块；第一开关模块以及第二开关模块根据各自控制端输入的信号实现导通与关闭，并在导通时将第一电平信号输入端输入的电平信号传输至反相器的输出端；第二控制模块的控制端与反相器的输入端电连接，输入端与第二电平信号输入端电连接，输出端与第一开关模块的控制端电连接；第一输出模块用于在第一开关模块关闭时，将第三电平信号输入端输入的电平信号传输至反相器的输出端。本发明实施例提供的技术方案，可以解决反相器中的开关模块长时间处于导通而造成阈值漂移的问题，提高了电路的稳定性。

Description

一种反相器、显示驱动电路和显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种反相器、显示驱动电路和显示面板。

背景技术

现有显示面板中一般包括若干个像素，每个像素包括像素驱动电路，像素驱动电路中一般设置有至少一个开关晶体管、一个驱动晶体管和至少一个电容。对于像素驱动电路，一般需要提供至少一个扫描信号、至少一个发光信号和一个数据信号。例如对于某一像素驱动电路，提供的扫描信号控制该像素驱动电路中的开关晶体管打开，提供的数据信号对电容进行充电，并对驱动晶体管的阈值进行补偿，对驱动晶体管的阈值进行补偿之后，提供的发光信号可以控制某些开关晶体管导通，驱动晶体管向有机发光元件提供驱动电流，驱动发光元件发光显示。其中，像素驱动电路的扫描信号一般由移位寄存器提供，而发光信号一般由移位寄存器和反向器提供。

然而，反相器在工作过程中，反向器中的某些开关晶体管会存在一直处于正偏导通的状态，晶体管在正偏下稳定性较差，长时间导通并处于正偏的状况下时，晶体管的阈值会发生漂移，可能会导致晶体管无法正常开启，进而整个电路都无法正常工作。

发明内容

本发明提供一种反相器、显示驱动电路和显示面板，以解决现有反相器中的晶体管长时间处于正偏导通状态而发生阈值漂移，进而晶体管无法正常开启的问题，提高电路的稳定性。

第一方面，本发明实施例提供了一种反相器，该反相器包括：

第一控制模块、第一开关模块、第二开关模块、第二控制模块、第一输出模块；

所述第一控制模块的输入端与第一时钟信号输入端电连接，所述第一控制模块的输出端与所述第一开关模块的控制端电连接；

所述第一开关模块的输入端以及所述第二开关模块的输入端与所述第一电平信号输入端电连接，所述第一开关模块的输出端以及所述第二开关模块的输出端与所述反相器的输出端电连接，所述第二开关模块的控制端与第二时钟信号输入端电连接；所述第一开关模块以及所述第二开关模块根据各自控制端输入的信号实现导通与关闭，并在导通时将第一电平信号输入端输入的电平信号传输至所述反相器的输出端；

所述第二控制模块的控制端与所述反相器的输入端电连接，所述第二控制模块的输入端与第二电平信号输入端电连接，所述第二控制模块的输出端与所述第一开关模块的控制端电连接；

所述第一输出模块的控制端与所述反相器的输入端电连接，所述第一输出模块的输入端与第三电平信号输入端电连接，所述第一输出模块的输出端与所述反相器的输出端电连接，所述第一输出模块用于在所述第一开关模块关闭时，将第三电平信号输入端输入的电平信号传输至所述反相器的输出端。

第二方面，本发明实施例提供了另一种反相器，该反相器包括：

第一控制模块、第一开关模块、第二开关模块、第二控制模块、第一输出模块；

所述第一控制模块的第一输入端与第一时钟信号输入端电连接，所述第一控制模块的第二输入端与第二时钟信号输入端电连接，所述第一控制模块的第三输入端与第四电平信号输入端电连接，所述第一控制模块的第四输入端与第五电平信号输入端电连接，所述第一控制模块的第一输出端与所述第一开关模块的控制端电连接，所述第一控制模块的第二输出端与所述第二开关模块的控制端电连接；

所述第一开关模块的输入端以及所述第二开关模块的输入端与第一电平信号输入端电连接，所述第一开关模块的输出端以及所述第二开关模块的输出端与所述反相器的输出端电连接；所述第一开关模块以及所述第二开关模块根据各自控制端输入的信号实现导通与关闭，并在导通时将所述第一电平信号输入端输入的电平信号传输至所述反相器的输出端；

所述第二控制模块的控制端与所述反相器的输入端电连接，所述第二控制模块的输入端与第二电平信号输入端电连接，所述第二控制模块的输出端与所述第一开关模块的控制端电连接；

所述第一输出模块的控制端与所述反相器的输入端电连接，所述第一输出模块的输入端与第三电平信号输入端电连接，所述第一输出模块的输出端与所述反相器的输出端电连接，用于在所述第一开关模块关闭时，将所述第三电平信号输入端输入的电平信号传输至所述反相器的输出端。

第三方面，本发明实施例还提供了一种显示驱动电路，该显示驱动电路包括：多个本发明任意实施例提供的反相器，以及多个级联的移位寄存器，每个所述移位寄存器与一个所述反相器对应设置；

每级所述移位寄存器的输出端与对应的所述反相器输入端电连接，上级所述移位寄存器的输出端与下级所述移位寄存器的输入端电连接。

第四方面，本发明实施例还提供了一种显示面板，该显示面板包括本发明任意实施例提供的显示驱动电路。

本发明实施例通过在反相器电路中设置第一导通模块和第二导通模块，第一导通模块和第二导通模块根据各自控制端输入的信号实现导通与关闭，并在导通时将第一电平信号输入端输入的电平信号传输至反相器的输出端，例如在反相器输入端没有脉冲信号输入时，第一开关模块和第二开关可以根据各自控制端输入的信号交替导通，第一开关模块或第二开关模块不会长时间一直处于正偏。如果反相器中的开关模块长时间一直处于正偏，第一开关模块或者第二开关模块的阈值会发生漂移，造成第一开关模块和第二开关模块无法正常开启。因此本发明实施例中提供的反相器电路中没有一直处于正偏的开关模块，可以解决反相器中的开关模块长时间开启并处于正偏而出现阈值漂移，进而无法正常开启的问题，提高了整个电路的稳定性。

附图说明

图1A是本发明实施例提供的一种反相器的电路结构图；

图1B是本发明实施例提供的另一种反相器的电路结构图；

图1C是本发明实施例提供的一种反相器的电路图；

图1D是本发明实施例提供的一种驱动时序图；

图2A是本发明实施例提供的一种反相器的电路结构图；

图2B是本发明实施例提供的另一种反相器的电路结构图；

图2C是本发明实施例提供的一种反相器的电路图；

图2D是本发明实施例提供的一种驱动时序图；

图3A是本发明实施例提供的一种显示驱动电路的结构图；

图3B是本发明实施例提供的另一种显示驱动电路的结构图；

图3C是本发明实施例提供的一种时钟信号的示意图；

图3D是本发明实施例提供的另一种显示驱动电路的结构图；

图4是本发明实施例提供的一种显示面板的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1A是本发明实施例提供的一种反相器的电路结构图。参见图1A，该反相器包括：第一控制模块11、第一开关模块12、第二开关模块13、第二控制模块14、第一输出模块15；

第一控制模块11的输入端与第一时钟信号输入端CK1电连接，第一控制模块11的输出端与第一开关模块12的控制端电连接；

第一开关模块12的输入端以及第二开关模块13的输入端与第一电平信号输入端VGH电连接，第一开关模块12的输出端以及第二开关模块13的输出端与反相器的输出端OUT电连接，第二开关模块13的控制端与第二时钟信号输入端CK2电连接；第一开关模块12以及第二开关模块13根据各自控制端输入的信号实现导通与关闭，并在导通时将第一电平信号输入端VGH输入的电平信号传输至反相器的输出端OUT；

第二控制模块14的控制端与反相器的输入端IN电连接，第二控制模块14的输入端与第二电平信号输入端VGL1电连接，第二控制模块14的输出端与第一开关模块12的控制端电连接；

第一输出模块15的控制端与反相器的输入端IN电连接，第一输出模块15的输入端与第三电平信号输入端VGL2电连接，第一输出模块15的输出端与反相器的输出端OUT电连接，第一输出模块15用于在第一开关模块12关闭时，将第三电平信号输入端VGL2输入的电平信号传输至反相器的输出端OUT。

本发明实施例提供的反相器，第一开关模块12以及第二开关模块13根据各自控制端输入的信号实现导通与关闭，例如，第一开关模块12和第二开关模块13在反相器输入端IN没有脉冲信号输入时，交替导通，第一开关模块12或者第二开关模块13不会长时间一直处于正偏状态，如此使整个电路中没有一直导通并处于正偏的开关模块，长时间处于正偏下的晶体管的阈值容易发生阈值漂移，因此本可以解决反相器中的开关模块长时间处于正偏而出现的阈值漂移，进而无法正常开启的问题，提高了电路的稳定性。

图1B是本发明实施例提供的另一种反相器的电路结构图。参见图1B，本发明实施例提供的移位寄存器在图1A所示反相器电路的基础上，还包括第一电容16，第一电容16的第一极与第一开关模块12的控制端电连接，第一电容16的第二极与反相器的输出端OUT电连接。在反相器正常工作过程中，若第一开关模块12的控制端输入高电平信号时，第一开关模块12导通，也即第一开关模块12的功用类似一N型晶体管的功用。在此情况下，第一电平信号输入端VGH输入高电平信号。第一开关模块12的控制端输入高电平的信号，第一开关模块12导通，第一电平信号输入端VGH输入的高电平信号通过导通的第一开关模块12传输至反相器的输出端OUT，反相器的输出端OUT输出高电平信号，第一电容16可进一步提高第一开关模块12的控制端电位，确保第一开关模块12充分打开和持续导通。可以提高第一开关模块12的输出能力。

在本发明的另一种实施方式中，若第一开关模块12的控制端输入低电平信号时，第一开关模块12导通，也即第一开关模块12的功用类似一P型晶体管的功用，在此情况下，第一电平信号输入端VGH输入低电平信号。第一开关模块12的控制端输入低电平的信号，第一开关模块12导通，第一电平信号输入端VGH输入的低电平信号通过导通的第一开关模块12传输至反相器的输出端OUT，反相器的输出端OUT输出低电平信号，第一电容16可进一步拉低第一开关模块12的控制端电位，确保第一开关模块充分打开和持续导通。可以提高第一开关模块12的输出能力。

图1C是本发明实施例提供的一种反相器的电路图。参见图1C，本发明实施例提供的反相器，在图1B所示反相器电路的基础上，第一控制模块11包括第二电容111，第一开关模块12包括第一晶体管101，第二开关模块13包括第二晶体管102，第二控制模块14包括第三晶体管103，第一输出模块包括第四晶体管104；

第二电容111的第一极与第一时钟信号输入端CK1电连接，第二电容111的第二极与第一晶体管101的栅极电连接；第一晶体管101的第一极以及第二晶体管102的第一极与第一电平信号输入端VGH电连接，第一晶体管101的第二极以及第二晶体管102的第二极与反相器的输出端OUT电连接，第二晶体管102的栅极与第二时钟信号输入端CK2电连接；第三晶体管103的栅极与反相器的输入端IN电连接，第三晶体管103的第一极与第二电平信号输入端VGL1电连接，第三晶体管103的第二极与第一晶体管101的栅极电连接；第四晶体管104的栅极与反相器的输入端IN电连接，第四晶体管104的第一极与第三电平信号输入端VGL2电连接，第四晶体管104的第二极与反相器的输出端OUT电连接；第一电容16的第一极与第一晶体管101的栅极电连接，第一电容16的第二极与第一晶体管101的第二极电连接。

图1D是本发明实施例提供的一种驱动时序图。STX1表示第一时钟信号输入端CK1输入的时钟信号，STX2表示第二时钟信号输入端CK2输入的时钟信号。PU表示第一节点P1的电平信号，SIN表示反相器的输入端IN输入的信号，SOUT表示反相器的输出端OUT输出的信号。下面以图1C和图1D为例，对本实施例中的反相器的工作过程进行说明。其中，图1C中的移位寄存器中的各个晶体管均为N型晶体管，第一时钟信号输入端CK1和第二时钟信号输入端均输入正极性脉冲信号，第一电平信号输入端VGH输入高电平信号，第二电平信号输入端VGL1输入和第三电平信号输入端VGL2输入低电平信号。反相器的工作过程可包括以下阶段。

在t11阶段，反相器的输入端IN输入低电平信号，也即反相器的输入端IN没有输入高电平的脉冲信号，第三晶体管103和第四晶体管104关闭。第一时钟信号输入端CK1输入低电平信号，由于第二电容111的耦合作用，第一节点P1的电位为低电位，也即第一晶体管101的栅极为低电位，第一晶体管101关闭。第二时钟信号输入端CK2输入高电平信号，由于第二晶体管102的栅极与第二时钟信号输入端CK2电连接，第二晶体管102导通，第一电平信号输入端VGH的电平信号通过导通的第二晶体管102传输至反相器的输出端OUT，反相器的输出端OUT输出高电平信号。

在t12阶段，反相器的输入端IN输入高电平信号，第三晶体管103和第四晶体管104导通，第二电平信号输入端VGL1输入的低电平信号通过导通的第三晶体管103传输至第一节点P1，第一节点P1的电位为低电位，也即第一晶体管101的栅极为低电位，第一晶体管101关闭。第二时钟信号输入端CK2输入低电平信号，由于第二晶体管102的栅极与第二时钟信号输入端CK2电连接，第二晶体管102关闭。第四晶体管104导通时，第三电平信号输入端VGL2输入的低电平信号通过导通的第四晶体管104传输至反相器的输出端OUT，反相器的输出端OUT输出低电平信号。

在t13阶段，反相器的输入端IN输入低电平信号，第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号，各晶体管的状态变化与t11阶段相同，反相器的输出端OUT输出高电平信号。

在t14阶段，反相器的输入端IN输入低电平信号，第三晶体管103和第四晶体管104关闭。第二时钟信号输入端CK2输入低电平信号，由于第二晶体管102的栅极与第二时钟信号输入端CK2电连接，第二晶体管102关闭。第一时钟信号输入端CK1输入高电平信号，由于第二电容111的耦合作用，第一节点P1的电位为高电位，也即第一晶体管101的栅极为高电位，第一晶体管101导通，第一电平信号输入端VGH端的电平信号通过导通的第一晶体管101传输至反相器的输出端OUT，反相器的输出端OUT输出高电平信号。

在t14之后的阶段，若反相器的输入端IN没有输入高电平的脉冲信号，各晶体管的状态就循环重复t13和t14阶段时的状态进行变化，具体来说，在第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入低电平信号时，各晶体管的状态就重复t14阶段时的状态进行变化；在第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号时，各晶体管的状态就重复t13阶段时的状态进行变化。

从反相器的工作过程可由看到，第一时钟信号输入端CK1和第二时钟信号输入端CK2一般输入相位相反的时钟信号。在反相器输入端IN有脉冲信号输入时，第一晶体管和第二晶体管均关闭。在反相器输入端IN没有脉冲信号输入时，在第一时钟信号输入端CK1输入高信号，第二时钟信号输入端CK2输入低电平信号，反相器中的第一晶体管101导通，第二晶体管102关闭。第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号，第一晶体管101关闭，第二晶体管102导通。即在反相器的输入端IN没有脉冲信号输入时，第一晶体管101和第二晶体管102交替导通，第一晶体管101或者第二晶体管102不会长时间一直导通，如此整个电路中没有一直处于正偏的晶体管，可以解决反相器中的晶体管长时间处于正偏而出现的阈值漂移，进而晶体管无法正常开启的问题，提高了电路的稳定性。

图2A为本发明实施例提供的另一种反相器的电路结构图。参见图2A，该反相器包括：第一控制模块11、第一开关模块12、第二开关模块13、第二控制模块14、第一输出模块15；

第一控制模块11的第一输入端与第一时钟信号输入端CK1电连接，第一控制模块11的第二输入端与第二时钟信号输入端CK2电连接，第一控制模块11的第三输入端与第四电平信号输入端VGL3电连接，第一控制模块11的第四输入端与第五电平信号输入端VGL4电连接，第一控制模块11的第一输出端与第一开关模块12的控制端电连接，第一控制模块11的第二输出端与第二开关模块13的控制端电连接；

第一开关模块12的输入端以及第二开关模块13的输入端与第一电平信号输入端VGH电连接，第一开关模块12的输出端以及第二开关模块13的输出端与反相器的输出端OUT电连接；第一开关模块12以及第二开关模块13根据各自控制端输入的信号实现导通与关闭，并在导通时将第一电平信号输入端VGH输入的电平信号传输至反相器的输出端OUT；

第二控制模块14的控制端与反相器的输入端IN电连接，第二控制模块14的输入端与第二电平信号输入端VGL1电连接，第二控制模块14的输出端与第一开关模块12的控制端电连接；

第一输出模块15的控制端与反相器的输入端IN电连接，第一输出模块15的输入端与第三电平信号输入端VGL2电连接，第一输出模块15的输出端与反相器的输出端OUT电连接，用于在第一开关模块12与第二开关13关闭时，将第三电平信号输入端VGL2输入的电平信号传输至反相器的输出端OUT。

本发明实施例提供的反相器，第一开关模块12以及第二开关模块13根据各自控制端输入的信号实现导通与关闭，例如，第一开关模块12和第二开关模块13在反相器输入端IN没有输入脉冲信号时，交替导通，第一开关模块12或者第二开关模块13不会长时间一直处于正偏状态，如此使整个电路中没有一直导通并处于正偏的开关模块，长时间处于正偏下的晶体管的阈值容易发生阈值漂移，因此本可以解决反相器中的开关模块长时间处于正偏而出现的阈值漂移，进而无法正常开启的问题，提高了电路的稳定性。

图2B是本发明实施例提供的另一种反相器的电路结构图。参见图2B，本发明实施例提供的移位寄存器在图2A所示反相器电路的基础上，还包括第一电容16，第一电容16的第一极与第一开关模块12的控制端电连接，第一电容16的第二极与第一开关模块12的输出端电连接。在反相器正常工作过程中，若第一开关模块12的控制端输入高电平信号时，第一开关模块12导通，也即第一开关模块12的功用类似一N型晶体管的功用。在此情况下，第一电平信号输入端VGH输入高电平信号。在第一开关模块12的控制端输入高电平的信号，第一开关模块12导通，第一电平信号输入端VGH输入的高电平信号通过导通的第一开关模块12传输至反相器的输出端OUT，反相器的输出端OUT输出高电平信号，第一电容16可进一步提高第一开关模块12的控制端电位，确保第一开关模块12充分打开和持续导通。可以提高第一开关模块的输出能力

在本发明的另一种实施方式中，若第一开关模块12的控制端输入低电平信号时，第一开关模块12导通，也即第一开关模块12的功用类似一P型晶体管的功用，在此情况下，第一电平信号输入端VGH输入低电平信号。在第一开关模块12的控制端输入低电平的信号，第一开关模块12导通，反相器的输出端OUT输出低电平信号，第一电容16可进一步拉低第一开关模块12的控制端电位，确保第一开关模块12充分打开和持续导通。可以提高第一开关模块的输出能力。

图2C是本发明实施例提供的另一种反相器的电路图。参见图2C，本发明实施例提供的反相器，在图2B所示反相器电路的基础上，第一开关模块12包括第一晶体管101，第二开关模块13包括第二晶体管102；第二控制模块14包括第三晶体管103，第一输出模块包括第四晶体管104；第一控制模块11包括第五晶体管105、第六晶体管106、第七晶体管107和第八晶体管108；

第一晶体管101的第一极以及第二晶体管102的第一极与第一电平信号输入端VGH电连接，第一晶体管101的第二极以及第二晶体管102的第二极与反相器的输出端OUT电连接；

第三晶体管103的栅极与反相器的输入端IN电连接，第三晶体管的第一极与第二电平信号输入端VGL1电连接，第三晶体管的第二极与第一晶体管101的栅极电连接；

第四晶体管104的栅极与反相器的输入端IN电连接，第四晶体管104的第一极与第三电平信号输入端VGL2电连接，第四晶体管104的第二极与反相器的输出端OUT电连接。

第五晶体管105的栅极和第五晶体管105的第一极与第一时钟信号输入端CK1电连接，第五晶体管105的第二极与第一晶体管101的栅极电连接；

第六晶体管106的栅极与第二时钟信号输入端CK2电连接，第六晶体管106的第一极与第一晶体管101的栅极电连接，第六晶体管106的第二极与第四电平信号输入端VGL3电连接；

第七晶体管107的栅极与和第七晶体管107的第一极与第二时钟信号信号输入端CK2电连接，第七晶体管107的第二极与第二晶体管102的栅极电连接；

第八晶体管108的栅极与第一时钟信号输入端CK1电连接，第八晶体管108的第一极与第二晶体管102的栅极电连接，第八晶体管108的第二极与第五电平信号输入端VGL4电连接。

图2D是本发明实施例提供的一种驱动时序图。STX1表示第一时钟信号输入端CK1输入的时钟信号，STX2表示第二时钟信号输入端CK2输入的时钟信号。PU1表示第一节点P1的电平信号，PU2表示第二节点P2的电平信号，SIN表示反相器的输入端IN输入的信号，SOUT表示反相器的输出端OUT输出的信号。下面以图2C和图2D为例，对本实施例中的反相器的工作过程进行说明。其中，图2C中的移位寄存器中的各个晶体管均为N型晶体管，第一时钟信号输入端CK1和第二时钟信号输入端CK2均输入正极性脉冲信号，第一电平信号输入端VGH输入高电平信号，第二电平信号输入端VGL1、第三电平信号输入端VGL2、第四电平信号输入端VGL3、第五电平信号输入端VGL4输入低电平信号。反相器的工作过程可包括以下阶段。

在t21阶段，反相器的输入端IN输入低电平信号，也即反相器的输入端IN没有输入高电平的脉冲信号，第三晶体管103和第四晶体管104关闭。第二时钟信号输入端CK2输入低电平信号，第六晶体管106和第七晶体管107关闭。第一时钟信号输入端CK1输入高电平信号，第五晶体管105为二级管连接方式，即第五晶体管105的第一极与栅极电连接，第五晶体管105和第八晶体管108导通，第一时钟信号输入端CK1输入的高电平信号经导通的第五晶体管105传输至第一节点P1，也即第一晶体管101的栅极，第一晶体管101导通，第一电平信号输入端VGH输入的高电平信号经导通的第一晶体管101传输至反相器的输出端OUT，反相器的输出端OUT输出高电平信号。第八晶体管108导通时，第五电平信号输入端VGL4输入的低电平信号经导通的第八晶体管108传输至第二节点P2，也即第二晶体管102的栅极，第二晶体管102关闭。

在t22阶段，第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入低电平信号，第五晶体管105、第六晶体管106、第七晶体管107以及第八晶体管108均关闭，第二节点P2的电位基本维持不变，即与t21阶段相同，为低电位，第二晶体管102关闭。反相器的输入端IN输入高电平信号，第三晶体管103和第四晶体管104导通，第二电平信号输入端VGL1输入的低电平信号通过导通的第三晶体管103传输至第一节点P1，第一节点P1的电位为低电位，也即第一晶体管101的栅极为低电位，第一晶体管101关闭。第四晶体管104导通时，第三电平信号输入端VGL2输入的低电平信号通过导通的第四晶体管104传输至反相器的输出端OUT，反相器的输出端OUT输出低电平信号。

在t23阶段，反相器的输入端IN输入低电平信号，第三晶体管103和第四晶体管104关闭。第一时钟信号输入端CK1输入低电平信号，第五晶体管105和第八晶体管108关闭，第二时钟信号输入端CK2输入高电平信号，第七晶体管107为二级管连接方式，即第七晶体管107的第一极与栅极电连接，第六晶体管106和第七晶体管107导通。第四电平信号输入端VGL4输入的低电平信号通过导通的第六晶体管106传输至第一节点P1，也即第一晶体管101的栅极，第一晶体管101关闭。第二时钟信号输入端CK2输入的高电平信号通过导通的第七晶体管107传输至第二节点P2，也即第二晶体管102的栅极，第二晶体管102导通，第一电平信号输入端VGH输入的高电平信号经导通的第二晶体管102传输至反相器的输出端OUT，反相器的输出端OUT输出高电平信号。

在t24阶段，反相器的输入端IN输入低电平信号，第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入端CK2输入低电平信号，各晶体管的状态变化与t21阶段相同，第一节点P1位高电位，第二节点P2为低电位，反相器的输出端OUT输出高电平信号。

在t25阶段，反相器的输入端IN输入低电平信号，第三晶体管103和第四晶体管104关闭。第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入低电平信号，第五晶体管105、第六晶体管106、第七晶体管107以及第八晶体管108均关闭。第一节点P1的电位与第二节点P2的电位基本维持不变，即与t24阶段相同，即第一节点P1为高电位，第二节点P2为低电位，第一晶体管101导通，第二晶体管102关闭，第一电平信号输入端VGH输入的高电平信号经导通的第一晶体管101传输至反相器的输出端OUT，反相器的输出端OUT输出高电平信号。

在t25之后的阶段，若反相器的输入端IN没有输入高电平的脉冲信号，各晶体管的状态就循环重复t33、t24和25阶段时的状态进行变化，具体来说，在第二时钟信号输入端CK2输入高电平信号，第一时钟信号输入端CK1输入低电平信号时，各晶体管的状态就重复t33阶段时的状态进行变化；在第二时钟信号输入端CK2输入低平信号，第一时钟信号输入端CK1输入高电平信号时，各晶体管的状态就重复t24阶段时的状态进行变化；在第二时钟信号输入端CK2输入低平信号，第一时钟信号输入端CK1输入低电平信号时，各晶体管的状态就重复t25阶段时的状态进行变化。

从反相器的工作过程可以看到，在反相器的输入端IN没有脉冲信号输入时，在第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入端CK2输入低电平信号，反相器中的第一晶体管101导通，第二晶体管102关闭。第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号时，第一晶体管101关闭，第二晶体管102导通。第一时钟信号输入端CK1输入低电平信号，并且第二时钟信号输入端CK2也输入低电平信号时，第一晶体管101导通，第二晶体管102关闭。即在反相器输入端IN没有脉冲信号输入时，第一晶体管101和第二晶体管102交替导通，第一晶体管101或者第二晶体管102不会长时间一直导通，如此整个电路中没有一直处于正偏的晶体管，可以解决反相器中的晶体管长时间处于正偏而出现的阈值漂移，进而无法正常开启的问题，提高了电路的稳定性。

需要说明的是，上述实施例中的反相器电路，是以反相器电路中的晶体管均为N型晶体管为例进行说明。在本发明实施例的其他实施方式中，反相器中的晶体管可均为P型晶体管。相应地，第一电平信号输入端输入低电平信号，第二电平信号输入端、第三电平信号输入端、第四电平信号输入端以及第五电平信号输入端输入高电平信号。具体工作过程与上述实施例中的反相器的工作过程类似，不在赘述。

另外，本发明实施例还提供一种显示驱动电路。本发明实施例提供的显示驱动电路包括：多个图1A、图1B或图1C所示的反相器，以及多个级联的移位寄存器，每个移位寄存器与一个反相器对应设置；

每级移位寄存器的输出端与对应的反相器的输入端电连接，上级移位寄存器的输出端与下级移位寄存器的输入端电连接。

进一步的，图3A是本发明实施例提供的一种显示驱动电路的结构图。参见图3A，该显示驱动电路包括多个图1A、图1B或图1C所示的反相器32，以及多个级联的移位寄存器31，每个移位寄存器31与一个反相器32对应设置；

每级移位寄存器31的输出端与对应的反相器32的输入端电连接，上级移位寄存器31的输出端与下级移位寄存器31的输入端电连接。

该显示驱动电路还包括第一时钟信号线L1、第二时钟信号线L2和第三时钟信号线L3；

每级反相器32的第一时钟信号输入端与第一时钟信号线L1电连接，每级反相器32的第二时钟信号输入端与第二时钟信号线L2电连接；

至少一级移位寄存器31的输入端与第三时钟信号线L3电连接。

通过第三时钟信号线L3向其中的至少一级移位寄存器31(例如第一极)提供触发信号，由于前一级移位寄存器31的输出端与后一级移位寄存器31的输入端相连，后一级移位寄存器31的触发信号可由前一级移位寄存器31提供。其中，第一时钟信号线L1和第二时钟信号线L2提供的时钟信号分别如图1D中所示的STX1和STX2。

本发明实施例还提供另一种显示驱动电路。该显示驱动电路包括：多个图2A、图2B或图2C所示的反相器，以及多个级联的移位寄存器，每个移位寄存器与一个反相器对应设置；

每级移位寄存器的输出端与对应的反相器输入端电连接，上级移位寄存器的输出端与下级移位寄存器的输入端电连接。

进一步的，图3B是本发明实施例提供的另一种显示驱动电路的结构图。参见图3B，该显示驱动电路包括多个图2A、图2B或图2C所示的反相器，以及多个级联的移位寄存器，每个移位寄存器与一个反相器对应设置；

每级移位寄存器的输出端与对应的反相器输入端电连接，上级移位寄存器的输出端与下级移位寄存器的输入端电连接。其中，图3B中的移位寄存器3N+1表示第3N+1级移位寄存器。反相器3N+1表示第3N+1级反相器。N为整数。

该显示驱动电路还包括第四时钟信号线L4、第五时钟信号线L5、第六时钟信号线L6、第七时钟信号线L7；

第3N+1级反相器中的第一时钟信号输入端与第四时钟信号线L4电连接，第二时钟信号输入端与第六时钟信号线L6电连接；

第3N+2级反相器中的第一时钟信号输入端与第五时钟信号线L5电连接，第二时钟信号输入端与第四时钟信号线L4电连接；

第3N+3级反相器中的第一时钟信号输入端与第六时钟信号线L6电连接，第二时钟信号输入端与第五时钟信号线L5电连接；

至少一级移位寄存器的输入端与第七时钟信号线L7电连接；

通过第七时钟信号线L7向其中的至少一级移位寄存器(例如第一极)提供触发信号，由于前一级移位寄存器的输出端与后一级移位寄存器的输入端相连，后一级移位寄存器的触发信号可由前一级移位寄存器提供。参见图3C，图3C是本发明实施例提供的一种时钟信号的示意图。其中SL4、SL5和SL6可分别表示第四时钟信号线L4、第五时钟信号线L5和第六时钟信号线L6上的时钟信号。

参见图3D，图3D是本发明实施例提供的一种显示驱动电路的结构图，该显示驱动电路在图3A所示显示驱动电路的基础上，还包括像素驱动电路33，每级反相器32的输出端与对应的像素驱动电路33电连接，用于提供控制信号，控制像素驱动电路33中的有机发光元件发光。另外，图3B中所示的显示驱动电路也可包括像素驱动电路，并且每级反相器的输出端与对应的像素驱动电路电连接，用于提供控制信号，控制享受驱动电路中的有机发光元件发光。

本发明实施例还提供一种显示面板，参见图4，图4是本发明提供的一种显示面板的示意图。该显示面板40包括本发明任意实施例提供的显示驱动电路，具体地，面板可包括显示区401和非显示区402，本发明任意实施例提供的显示驱动电路可位于非显示区402上，例如显示驱动电路位于显示面板40左右两侧的非显示区402上。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (14)

1.一种反相器，其特征在于，包括：第一控制模块、第一开关模块、第二开关模块、第二控制模块和第一输出模块；

所述第一控制模块的输入端与第一时钟信号输入端电连接，所述第一控制模块的输出端与所述第一开关模块的控制端电连接；

所述第一开关模块的输入端以及所述第二开关模块的输入端与所述第一电平信号输入端电连接，所述第一开关模块的输出端以及所述第二开关模块的输出端与所述反相器的输出端电连接，所述第二开关模块的控制端与第二时钟信号输入端电连接；所述第一开关模块以及所述第二开关模块根据各自控制端输入的信号实现导通与关闭，并在导通时将第一电平信号输入端输入的电平信号传输至所述反相器的输出端；

所述第二控制模块的控制端与所述反相器的输入端电连接，所述第二控制模块的输入端与第二电平信号输入端电连接，所述第二控制模块的输出端与所述第一开关模块的控制端电连接；

所述第一输出模块的控制端与所述反相器的输入端电连接，所述第一输出模块的输入端与第三电平信号输入端电连接，所述第一输出模块的输出端与所述反相器的输出端电连接，所述第一输出模块用于在所述第一开关模块关闭时，将第三电平信号输入端输入的电平信号传输至所述反相器的输出端。

2.根据权利要求1所述的反相器，其特征在于，还包括第一电容，所述第一电容的第一极与所述第一开关模块的控制端电连接，所述第一电容的第二极与所述反相器的输出端电连接。

3.根据权利要求2所述的反相器，其特征在于，所述第一控制模块包括第二电容，所述第一开关模块包括第一晶体管，所述第二开关模块包括第二晶体管，所述第二控制模块包括第三晶体管，所述第一输出模块包括第四晶体管；

所述第二电容的第一极与第一时钟信号输入端电连接，所述第二电容的第二极与所述第一晶体管的栅极电连接；

所述第一晶体管的第一极以及所述第二晶体管的第一极与所述第一电平信号输入端电连接，所述第一晶体管的第二极以及所述第二晶体管的第二极与所述反相器的输出端电连接，所述第二晶体管的栅极与所述第二时钟信号输入端电连接；

所述第三晶体管的栅极与所述反相器的输入端电连接，所述第三晶体管的第一极与所述第二电平信号输入端电连接，所述第三晶体管的第二极与所述第一晶体管的栅极电连接；

所述第四晶体管的栅极与所述反相器的输入端电连接，所述第四晶体管的第一极与所述第三电平信号输入端电连接，所述第四晶体管的第二极与所述反相器的输出端电连接；

所述第一电容的第一极与所述第一晶体管的栅极电连接，所述第一电容的第二极与所述第一晶体管的第二极电连接。

4.根据权利要求1-3任一项所述的反相器，其特征在于，所述晶体管均为N型晶体管。

5.一种反相器，其特征在于，包括：第一控制模块、第一开关模块、第二开关模块、第二控制模块和第一输出模块；

所述第一控制模块的第一输入端与第一时钟信号输入端电连接，所述第一控制模块的第二输入端与第二时钟信号输入端电连接，所述第一控制模块的第三输入端与第四电平信号输入端电连接，所述第一控制模块的第四输入端与第五电平信号输入端电连接，所述第一控制模块的第一输出端与所述第一开关模块的控制端电连接，所述第一控制模块的第二输出端与所述第二开关模块的控制端电连接；

所述第一开关模块的输入端以及所述第二开关模块的输入端与第一电平信号输入端电连接，所述第一开关模块的输出端以及所述第二开关模块的输出端与所述反相器的输出端电连接；所述第一开关模块以及所述第二开关模块根据各自控制端输入的信号实现导通与关闭，并在导通时将所述第一电平信号输入端输入的电平信号传输至所述反相器的输出端；

所述第二控制模块的控制端与所述反相器的输入端电连接，所述第二控制模块的输入端与第二电平信号输入端电连接，所述第二控制模块的输出端与所述第一开关模块的控制端电连接；

所述第一输出模块的控制端与所述反相器的输入端IN电连接，所述第一输出模块的输入端与第三电平信号输入端电连接，所述第一输出模块的输出端与所述反相器的输出端电连接，用于在所述第一开关模块关闭时，将所述第三电平信号输入端输入的电平信号传输至所述反相器的输出端。

6.根据权利要求5所述的反相器，其特征在于，还包括第一电容，所述第一电容的第一极与所述第一开关模块的控制端电连接，所述第一电容的第二极与所述第一开关模块的输出端电连接。

7.根据权利要求6所述的反相器，其特征在于，所述第一开关模块包括第一晶体管，所述第二开关模块包括第二晶体管；所述第二控制模块包括第三晶体管，所述第一输出模块包括第四晶体管；所述第一控制模块包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第一晶体管的第一极以及所述第二晶体管的第一极与所述第一电平信号输入端电连接，所述第一晶体管的第二极以及所述第二晶体管的第二极与所述反相器的输出端电连接；

所述第三晶体管的栅极与所述反相器的输入端电连接，所述第三晶体管的第一极与所述第二电平信号输入端电连接，所述第三晶体管的第二极与所述第一晶体管的栅极电连接；

所述第四晶体管的栅极与所述反相器的输入端电连接，所述第四晶体管的第一极与所述第三电平信号输入端电连接，所述第四晶体管的第二极与所述反相器的输出端电连接。

所述第五晶体管的栅极和所述第五晶体管的第一极与所述第一时钟信号输入端电连接，所述第五晶体管的第二极与所述第一晶体管的栅极电连接；

所述第六晶体管的栅极与所述第二时钟信号输入端电连接，所述第六晶体管的第一极与所述第一晶体管的栅极电连接，所述第六晶体管的第二极与所述第四电平信号输入端电连接；

所述第七晶体管的栅极与和所述第七晶体管的第一极与所述第二时钟信号信号输入端电连接，所述第七晶体管的第二极与所述第二晶体管的栅极电连接；

所述第八晶体管的栅极与所述第一时钟信号输入端电连接，所述第八晶体管的第一极与所述第二晶体管的栅极电连接，所述第八晶体管的第二极与所述第五电平信号输入端电连接。

8.根据权利要求5-7任一项所述的反相器，其特征在于，所述晶体管均为N型晶体管。

9.一种显示驱动电路，其特征在于，包括：多个权利要求1-4任一所述的反相器，以及多个级联的移位寄存器，每个所述移位寄存器与一个所述反相器对应设置；

每级所述移位寄存器的输出端与对应的所述反相器输入端电连接，上级所述移位寄存器的输出端与下级所述移位寄存器的输入端电连接。

10.根据权利要求9所述的显示驱动电路，其特征在于，还包括第一时钟信号线(CK1)、第二时钟信号线(CK2)和第三时钟信号线(CK3)；

每级所述反相器的第一时钟信号输入端与所述第一时钟信号线电连接，每级所述反相器的第二时钟信号输入端与所述第二时钟信号线电连接；

至少一级所述移位寄存器的输入端与所述第三时钟信号线电连接。

11.一种显示驱动电路，其特征在于，包括：多个权利要求5-8任一所述的反相器，以及多个级联的移位寄存器，每个所述移位寄存器与一个所述反相器对应设置；

每级所述移位寄存器的输出端与对应的所述反相器输入端电连接，上级所述移位寄存器的输出端与下级所述移位寄存器的输入端电连接。

12.根据权利要求11所述的显示驱动电路，其特征在于，还包括第四时钟信号线、第五时钟信号线、第六时钟信号线、第七时钟信号线；

第3N+1级反相器中的第一时钟信号输入端与第四时钟信号线(CK4)电连接，第二时钟信号输入端与第六时钟信号线(CK6)电连接；

第3N+2级反相器中的第一时钟信号输入端与第五时钟信号线(CK5)电连接，第二时钟信号输入端与第四时钟信号线(CK4)电连接；

第3N+3级反相器中的第一时钟信号输入端与第六时钟信号线(CK6)电连接，第二时钟信号输入端与第五时钟信号线(CK5)电连接；

至少一级所述移位寄存器的输入端与所述第七时钟信号线电连接；

其中，N为整数。

13.根据权利要求9-12任一项所述的显示驱动电路，其特征在于，还包括像素驱动电路，每级反相器的输出端与对应的像素驱动电路电连接，用于提供控制信号，控制所述像素驱动电路中的有机发光元件发光。

14.一种显示面板，其特征在于，包括权利要求9-13任一项所述的显示驱动电路。