KR101065322B1 - 스캔 드라이버 및 이를 이용한 유기 발광 표시 장치 - Google Patents

스캔 드라이버 및 이를 이용한 유기 발광 표시 장치 Download PDF

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Abstract

본 발명은 스캔 드라이버 및 이를 이용한 유기 발광 표시 장치를 개시한다.
본 발명은 스캔 신호의 펄스 폭을 2수평주기 이상으로 증가시켜 유기발광패널을 구동함으로써 고품질의 영상을 제공할 수 있다.

Description

스캔 드라이버 및 이를 이용한 유기 발광 표시 장치{Scan driver and organic light emitting display}
본 발명은 스캔 드라이버 및 이를 이용한 유기 발광 표시 장치에 관한 것으로서, 보다 상세하게는, 비정상 스캔 신호 발생을 방지할 수 있는 스캔 드라이버 및 이를 이용한 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 퍼스널 컴퓨터, 휴대전화기, PDA 등의 휴대 정보단말기 등의 표시장치나 각종 정보기기의 표시장치로서 사용되고 있다. 또한 음극선관에 비교하여 무게와 부피가 작은 각종 발광 표시장치들이 개발되고 있으며, 특히 발광효율, 휘도 및 시야각이 뛰어나며 응답속도가 빠른 유기 발광 표시 장치가 주목받고 있다.
종래의 유기 발광 표시 장치는 스캔 라인 및 스캔 라인과 교차하는 데이터 라인 사이에 전기적으로 연결된 화소들을 포함하는 유기발광패널, 스캔 라인을 구동하기 위한 스캔 드라이버 및 데이터 라인을 구동하기 위한 데이터 드라이버를 구비한다. 스캔 드라이버는 스캔 신호를 스캔 라인을 통해 유기발광패널로 순차적으로 공급하고 데이터 드라이버는 데이터 신호를 데이터 라인을 통해 유기발광패널로 순차적으로 공급한다. 유기발광패널은 데이터 라인과 스캔 라인에 전기적으로 연결되어 데이터 신호와 스캔 신호를 인가받아 발광하게 된다.
대형 유기발광패널은 FHD(Full High-Definition) 이상의 해상도를 가지며, 120Hz 이상의 구동 주파수를 갖는다. 이때, 스캔 라인의 부하(load)가 커져 신호의 RC 딜레이(delay)가 증가하며, 수평 라인(Horizontal line) 수가 많고 주파수가 빨라서 1H(수평주기)의 스캔 타임(scan time)이 짧다는 문제가 있다. 이 경우 비정상적인 스캔 신호가 출력되어 화소에 정상적인 데이터 신호가 입력되지 못한다. 또한, 보상 화소 회로에서는 스캔 타임이 짧아지면, 보상 시간도 짧아져 정상적인 보상 동작이 이루어지지 않아 불균일한 화면의 원인이 된다.
따라서, FHD 120Hz 이상의 유기발광패널을 구동시 짧은 스캔 타임에 의한 비정상 스캔 신호 발생을 방지하기 위해, 스캔 신호의 펄스 폭을 증가시켜 구동할 필요가 있다.
본 발명은 비정상 스캔 신호 발생을 방지하고 균일한 화면을 제공할 수 있는 스캔 드라이버 및 이를 이용하는 유기 발광 표시 장치를 제공하기 위한 것이다.
본 발명의 바람직한 일 실시예에 따른 스캔 드라이버는, 제1시작신호 및 제2시작신호와, 제1클럭신호 및 제2클럭신호와, 두 개의 인터럽트신호 중 적어도 하나를 입력받아 스캔 신호를 출력하는 다수의 스테이지들을 포함하며, 각 스테이지는, 로우레벨의 상기 제1시작신호를 입력받아 1수평주기 쉬프트된 로우레벨의 제1출력신호를 출력하는 업신호출력부; 로우레벨의 상기 제2시작신호를 입력받아 1수평주기 쉬프트된 로우레벨의 제2출력신호를 출력하는 다운신호출력부; 및 상기 제1출력신호와 상기 제2출력신호를 입력받아 하이레벨 또는 로우레벨의 스캔 신호를 출력하는 스캔신호출력부;를 포함할 수 있다.
보다 바람직하게, 상기 스캔 드라이버는, 상기 제1시작신호 및 제2시작신호가 1수평주기의 2n배(n은 자연수) 간격으로 입력되고, 상기 스캔 신호가 1수평주기의 2n배(n은 자연수)의 펄스 폭을 갖고 출력되며, 상기 스캔 신호들이 서로 1수평주기의 (2n-1)배(n은 자연수) 만큼씩 오버랩되도록 구동할 수 있다.
보다 바람직하게, 상기 스캔 드라이버는, 상기 제1시작신호 및 제2시작신호가 1수평주기의 (2n+1)배(n은 자연수) 간격으로 입력되고, 상기 스캔 신호가 1수평주기의 (2n+1)배(n은 자연수)의 펄스 폭을 갖고 출력되며, 상기 스캔 신호들이 서로 1수평주기의 2n배(n은 자연수) 만큼씩 오버랩되도록 구동할 수 있다.
본 발명의 바람직한 일 실시예에 따른 유기 발광 표시 장치는, 다수의 데이터 라인 및 다수의 스캔 라인이 서로 교차하여 정의된 다수의 화소를 구비하는 유기발광패널; 상기 다수의 데이터 라인과 연결되고, 상기 데이터 라인에 데이터 신호를 인가하는 데이터 드라이버; 및 상기 다수의 스캔 라인과 연결되고, 제1시작신호 및 제2시작신호와, 제1클럭신호 및 제2클럭신호와, 두 개의 인터럽트신호 중 적어도 하나를 입력받아 스캔 신호를 출력하는 다수의 스테이지들을 포함하는 스캔 드라이버를 포함하며, 각 스테이지는, 로우레벨의 상기 제1시작신호를 입력받아 1수평주기 쉬프트된 로우레벨의 제1출력신호를 출력하는 업신호출력부; 로우레벨의 상기 제2시작신호를 입력받아 1수평주기 쉬프트된 로우레벨의 제2출력신호를 출력하는 다운신호출력부; 및 상기 제1출력신호와 상기 제2출력신호를 입력받아 하이레벨 또는 로우레벨의 스캔 신호를 출력하는 스캔신호출력부;를 포함할 수 있다.
본 발명은 스캔 신호의 펄스 폭을 2수평주기(2H) 이상으로 증가시켜 구동할 수 있는 스캔 드라이버를 구비하여, FHD 120Hz 이상으로 유기발광표시패널을 구동할 때 짧은 스캔 타임에 의한 비정상 스캔 신호 발생을 방지하고 균일한 화면을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구조를 개략적으로 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 스캔 드라이버의 개략적인 블록도이다.
도 3은 도 2의 스캔 드라이버의 동작을 나타내는 타이밍도이다.
도 4는 도 2에 도시된 스캔 드라이버에서 임의의 스테이지에 대한 구체적인 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 스캔 드라이버의 개략적인 블록도이다.
도 6은 도 5의 스캔 드라이버의 타이밍도이다.
도 7은 도 5에 도시된 스캔 드라이버에서 임의의 스테이지에 대한 구체적인 회로도이다.
이하 본 발명의 바람직한 실시예가 첨부된 도면들을 참조하여 설명될 것이다. 도면상의 동일한 부호는 동일한 요소를 지칭한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구조를 개략적으로 도시한 회로도이다.
도 1을 참조하면, 본 발명의 유기 발광 표시 장치는 유기발광패널(100), 스캔 드라이버(200), 데이터 드라이버(300) 및 타이밍 컨트롤러(400)를 포함한다.
유기발광패널(100)은 다수의 스캔 라인(S1-Sn), 다수의 데이터 라인(D1-Dm) 및 다수의 화소(P)를 포함한다. 다수의 스캔 라인(S1-Sn)은 일정하게 이격되어 행으로 배열되며 각각 스캔 신호를 전달하고, 다수의 데이터 라인(D1-Dm)은 일정하게 이격되어 열로 배열되며 각각 데이터 신호를 전달한다. 다수의 스캔 라인(S1-Sn)과 다수의 데이터 라인(D1-Dm)은 매트릭스 형태로 배열되며, 이때 그 교차부에는 하나의 화소(P)가 형성된다. 이때, 화소(P)가 전류 기입형 화소인 경우에 데이터 신호는 전류이고, 전압 기입형 화소인 경우에 데이터 신호는 전압이다.
스캔 드라이버(200)는 유기발광패널(100)의 스캔 라인(S1-Sn)에 연결되어 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 스캔 신호를 스캔 라인(S1-Sn)에 인가한다. 이때, 스캔 드라이버(200)는 다수의 스캔 라인(S1-Sn)에 각각 인가되는 다수의 선택 신호가 차례로 게이트 온 전압을 가지도록 스캔 신호를 인가할 수 있다. 그리고 스캔 신호가 게이트 온 전압을 가지는 경우에, 해당 스캔 라인에 연결되는 스위칭 트랜지스터가 턴-온된다.
상기 스캔 드라이버(200)는 쉬프트 레지스터 역할을 하는 다수의 스테이지들을 포함한다. 각 스테이지는 두 개의 제1시작신호 및 제2시작신호, 두 개의 제1클럭신호 및 제2클럭신호, 두 개의 제1인터럽트신호 및 제2인터럽트신호 중 적어도 하나의 인터럽트신호를 입력받아 스캔 신호를 출력한다. 상기 스캔 드라이버(200)는 제1시작신호 및 제2시작신호를 1수평주기의 2n배(n은 자연수) 간격으로 입력하여, 스캔 신호가 1수평주기의 2n배(n은 자연수)의 펄스 폭을 갖고 출력되면서 인접하는 스캔 신호들이 서로 1수평주기의 (2n-1)배(n은 자연수) 만큼씩 오버랩되도록 구동할 수 있다. 또한 상기 스캔 드라이버(200)는 제1시작신호 및 제2시작신호를 1수평주기의 (2n+1)배(n은 자연수) 간격으로 입력하여, 스캔 신호가 1수평주기의 (2n+1)배(n은 자연수)의 펄스 폭을 갖고 출력되면서 인접하는 스캔 신호들이 서로 1수평주기의 2n배(n은 자연수) 만큼씩 오버랩되도록 구동할 수 있다.
데이터 드라이버(300)는 유기발광패널(100)의 데이터 라인(D1-Dm)에 연결되어 계조를 나타내는 데이터 신호를 데이터 라인(D1-Dm)에 인가한다. 이러한 데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 입력되는 계조를 가지는 입력 영상 데이터(Data)를 전압 또는 전류 형태의 데이터 신호로 변환한다.
타이밍 컨트롤러(400)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 데이터(Data) 및 이의 표시를 제어하는 입력 제어 신호를 제공받는다. 입력 제어 신호에는 예를 들어 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클럭(MCLK)이 있다. 타이밍 컨트롤러(400)는 입력 영상 데이터(Data)를 데이터 드라이버(300)로 전달하고, 스캔 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성하여 각각 스캔 드라이버(200) 및 데이터 드라이버(300)로 전달한다. 스캔 제어 신호(CONT1)는 스캔 시작을 지시하는 스캔 시작 신호(SSP)와 다수의 클럭 신호(SCLK)를 포함하며, 데이터 제어 신호(CONT2)는 한 행의 화소(110)에 대한 입력 영상 데이터의 전달을 지시하는 수평 동기 시작 신호(STH)와 클럭 신호를 포함한다.
한편, 타이밍 컨트롤러(400)는 한 행에 해당하는 입력 영상 데이터를 데이터 드라이버(300)로 전달하는 경우에, 입력 영상 데이터(Data)를 세 개의 채널을 통해서 색상 별로 전달할 수도 있으며, 입력 영상 데이터(Data)를 하나의 채널을 통하여 차례로 전달할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 스캔 드라이버의 개략적인 블록도이다. 도 3은 도 2의 스캔 드라이버의 동작을 나타내는 타이밍도이다.
도 2 및 도 3을 참조하면, 본 발명의 스캔 드라이버는 스캔 시작 신호(S_UP, S_DOWN) 라인, 2상 클럭신호(SCLK1, SCLK2) 라인, 및 2상 인터럽트 신호(INT1, INT2) 라인 중 1개의 인터럽트 신호 라인에 각각 접속된 n개의 스테이지(ST1 내지 STn)를 포함한다. 도 2 및 도 3에서는 편의상 제1 내지 제4스테이지(ST1 내지 ST4)와 이들의 타이밍도만을 도시하였다.
각 스테이지의 출력단(OUT)으로 출력되는 스캔 신호들(S1 내지 Sn)은 해당 스캔 라인(Scan[1] 내지 Scan[n])으로 공급된다.
각 스테이지는 업신호출력부(UST), 다운신호출력부(DST), 및 스캔신호출력부(SST)를 구비한다. 제1스테이지(ST1)에서는 스캔 시작 신호(S_UP, S_DOWN)가 업신호출력부(UST)와 다운신호출력부(DST)의 입력단(UI, DI)으로 각각 입력되고, 제2 내지 제n스테이지들(ST2 내지 STn)에는 전단 스테이지의 업신호출력부(UST)와 다운신호출력부(DST)의 출력단(UO, DO)의 출력신호가 각각 입력단(UI, DI)으로 입력된다.
업신호출력부(UST)의 시작 신호(S_UP)와 다운신호출력부(DST)의 시작 신호(S_DOWN)는 2수평주기(2H) 간격으로 입력된다.
홀수 스테이지에는 제1클럭단자(CLK1)에 제1클럭신호(SCLK1)가 인가되고, 제2클럭단자(CLK2)에 제1클럭신호(SCLK1)와 소정 간격(대략 1수평주기)으로 위상 지연된 제2클럭신호(SCLK2)가 인가되고, 인터럽트단자(INT)에 제1인터럽트신호(INT1)가 인가된다.
짝수 스테이지에는 제1클럭단자(CLK1)에 제2클럭신호(SCLK2)가 인가되고, 제2클럭단자(CLK2)에 제1클럭신호(SCLK1)가 인가되고, 인터럽트단자(INT)에 제1인터럽트신호(INT1)보다 1수평주기 위상 지연된 제2인터럽트신호(INT2)가 인가된다.
스캔라인(Scan[1] 내지 Scan[n])으로 공급되는 스캔 신호들(S1 내지 Sn)은 스캔 펄스 듀레이션 타임인 스캔 타임(scan time)이 2H가 된다. 인접하는 스캔 신호들은 1H 만큼 오버랩된다. 제1구간(t1) 내지 제4구간(t4)에서의 스캔 신호 생성 과정은 이후 상세히 설명하겠다.
도 4는 도 2에 도시된 스캔 드라이버에서 임의의 스테이지(Si)에 대한 구체적인 회로도이다.
도 4를 참조하면, 본 발명의 스테이지(ST)는 업신호출력부(UST), 다운신호출력부(DST), 및 스캔신호출력부(SST)를 포함한다.
도 4에서 업신호출력부(UST), 다운신호출력부(DST), 및 스캔신호출력부(SST)는 동일한 하이레벨 제1전원전압(SVDD) 및 로우레벨 제2전원전압(SVSS)에 의해 구동되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1전원전압(SVDD)은 외부 제1전원으로부터 공급되는 하이레벨 신호이고, 제2전원전압(SVSS)은 외부 제2전원으로부터 공급되는 로우레벨 신호이다.
업신호출력부(UST)는 입력단자(UI)를 통해 로우레벨의 최초 시작 신호(S_UP) 또는 전단의 업신호출력부(UST)의 출력신호를 입력받아 1H 쉬프트된 로우레벨의 출력신호를 출력단자(UO)를 통해 후단의 업신호출력부(UST)와 스캔신호출력부(SST)로 전달한다. 이에 따라, 스캔신호출력부(SST)는 하이레벨의 스캔 신호를 출력한다.
업신호출력부(UST)는 제1스위칭소자(T1), 제2스위칭소자(T2), 제3스위칭소자(T3), 제4스위칭소자(T4), 제5스위칭소자(T5), 제6스위칭소자(T6), 제1용량성소자(C1), 및 제2용량성소자(C2)를 포함한다.
제1스위칭소자(T1)는 제1전극(드레인 전극 또는 소스 전극)이 입력단자(UI)에 전기적으로 연결되고, 제2전극(소스 전극 또는 드레인 전극)이 제1노드(Q1)에 전기적으로 연결되고, 게이트 전극이 제1클럭단자(CLK1)에 전기적으로 연결된다. 제1스위칭소자(T1)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제1노드(Q)에 입력단자(UI)의 전압을 공급한다.
제2스위칭소자(T2)는 게이트 전극이 입력단자(UI)에 전기적으로 연결되고, 제1전극이 제1전원에 전기적으로 연결되고, 제2전극이 제2노드(QB1)에 전기적으로 연결된다. 제2스위칭소자(T2)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제2노드(QB1)에 제1전원전압(SVDD)을 공급한다.
제3스위칭소자(T3)는 제1전극이 제1전원에 전기적으로 연결되고, 제2전극이 제1노드(Q1)에 전기적으로 연결되고, 게이트 전극이 제2노드(QB1)에 전기적으로 연결된다. 제3스위칭소자(T3)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제1노드(Q1)에 제1전원전압(SVDD)을 공급한다.
제4스위칭소자(T4)는 제1전극이 제2노드(QB1)에 전기적으로 연결되고, 제2전극이 제2전원에 전기적으로 연결되고, 게이트 전극이 인터럽트단자(INT)에 전기적으로 연결된다. 제4스위칭소자(T4)는 게이트 전극에 인터럽트 신호가 인가되면 턴-온되어 제2노드(QB1)에 제2전원전압(SVSS)을 공급한다.
제5스위칭소자(T5)는 게이트 전극이 제2노드(QB1)에 전기적으로 연결되고, 제1전극이 제1전원에 전기적으로 연결되고, 제2전극이 출력단자(UO)에 전기적으로 연결된다. 제5스위칭소자(T5)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제1전원전압(SVDD)을 출력단자(OUT)로 공급한다.
제6스위칭소자(T6)는 게이트 전극이 제1노드(Q1)와 전기적으로 연결되고, 제1전극이 출력단자(UO)에 전기적으로 연결되고, 제2전극이 제2클럭단자(CLK2)에 전기적으로 연결된다. 제6스위칭소자(T6)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제2클럭단자(CLK2)에 입력되는 제2클럭신호(SCLK2)의 전압을 출력단자(OUT)로 공급한다.
제1용량성소자(C1)는 제1전극이 제1노드(Q1)에 전기적으로 연결되고 제2전극이 출력단자(UO)에 전기적으로 연결된다. 제1용량성소자(C1)는 제1노드(Q1)와 출력단자(UO)가 접속된 노드, 즉 제5스위칭소자(T5)의 제2전극과 제6스위칭소자(T6)의 제1전극이 전기적으로 연결된 노드 간의 전압 차를 저장한다.
제2용량성소자(C2)는 제1전극이 제1전원에 전기적으로 연결되고 제2전극이 제2노드(QB1)에 전기적으로 연결되어, 양 전극 간의 전압 차를 저장한다.
제1노드(Q1)에는 제1스위칭소자(T1)의 제2전극, 제3스위칭소자(T3)의 제2전극, 제6스위칭소자(T6)의 게이트 전극이 접속된다. 제2노드(QB1)에는 제2스위칭소자(T2)의 제2전극, 제4스위칭소자(T4)의 제1전극, 제3스위칭소자(T3)의 게이트 전극, 제1스위칭소자(T5)의 게이트 전극이 접속된다.
다운신호출력부(DST)는 입력단자(DI)를 통해 로우레벨의 최초 시작 신호(S_DOWN) 또는 전단의 다운신호출력부(DST)의 출력신호를 입력받아 1H 쉬프트된 로우레벨의 출력신호를 출력단자(DO)를 통해 후단의 다운신호출력부(DST)와 스캔신호출력부(SST)로 전달한다. 이에 따라, 스캔신호출력부(SST)는 로우레벨의 스캔 신호를 출력한다.
다운신호출력부(DST)는 제11스위칭소자(T11), 제12스위칭소자(T12), 제13스위칭소자(T13), 제14스위칭소자(T14), 제15스위칭소자(T15), 제16스위칭소자(T16), 제3용량성소자(C3) 및 제4용량성소자(C4)를 포함한다. 다운신호출력부(DST)의 각 소자는 업신호출력부(UST)의 제1스위칭소자(T1), 제2스위칭소자(T2), 제3스위칭소자(T3), 제4스위칭소자(T4), 제5스위칭소자(T5), 제6스위칭소자(T6), 제1용량성소자(C1) 및 제4용량성소자(C2)와 각각 대응하며, 연결구조가 동일하므로 구체적인 설명은 생략하겠다. 그리고, 업신호출력부(UST)의 제1노드(Q1) 및 제2노드(QB1)에 대응하여, 다운신호출력부(DST)는 제3노드(Q2) 및 제4노드(QB2)를 구비한다.
스캔신호출력부(SST)는 업신호출력부(UST)와 다운신호출력부(DST)의 출력단자로부터 각각 로우레벨의 신호를 입력받아 스캔라인으로 하이레벨 또는 로우레벨의 스캔 신호를 출력한다.
스캔신호출력부(SST)는 제17스위칭소자(T17), 제18스위칭소자(T18), 제19스위칭소자(T19), 제20스위칭소자(T20), 제21스위칭소자(T21), 제22스위칭소자(T22), 제5용량성소자(C5) 및 제6용량성소자(C6)를 포함한다.
제17스위칭소자(T17)는 게이트 전극이 업신호출력부(UST)의 출력단자(UO)의 노드에 전기적으로 연결되고, 제1전극이 제6노드(QB3)에 전기적으로 연결되고, 제2전극이 제2전원에 전기적으로 연결된다. 제17스위칭소자(T17)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제6노드(QB3)에 제2전원전압(SVSS)을 공급한다.
제18스위칭소자(T18)는 게이트 전극이 업신호출력부(UST)의 출력단자(UO)의 노드에 전기적으로 연결되고, 제1전극이 제1전원에 전기적으로 연결되고, 제2전극이 제5노드(Q3)에 전기적으로 연결된다. 제18스위칭소자(T18)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제5노드(Q3)에 제1전원전압(SVDD)을 공급한다.
제19스위칭소자(T19)는 게이트 전극이 다운신호출력부(DST)의 출력단자(DO)의 노드에 전기적으로 연결되고, 제1전극이 제5노드(Q3)에 전기적으로 연결되고, 제2전극이 제2전원에 전기적으로 연결된다. 제19스위칭소자(T19)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제5노드(Q3)에 제2전원전압(SVSS)을 공급한다.
제20스위칭소자(T20)는 게이트 전극이 제5노드(Q3)에 전기적으로 연결되고, 제1전극이 제1전원에 전기적으로 연결되고, 제2전극이 제6노드(QB3)에 전기적으로 연결된다. 제20스위칭소자(T20)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 제6노드(QB3)에 제1전원전압(SVDD)을 공급한다.
제21스위칭소자(T21)는 게이트 전극이 제5노드(Q3)에 전기적으로 연결되고, 제1전극이 출력단자(OUT)에 전기적으로 연결되고, 제2전극이 제2전원에 전기적으로 연결된다. 제21스위칭소자(T21)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 출력단자(OUT)에 제2전원전압(SVSS)을 공급하여, 로우레벨의 스캔 신호가 출력된다.
제22스위칭소자(T22)는 게이트 전극이 제6노드(QB3)에 전기적으로 연결되고, 제1전극이 제1전원에 전기적으로 연결되고, 제2전극이 출력단자(OUT)에 전기적으로 연결된다. 제22스위칭소자(T22)는 게이트 전극에 로우레벨 신호가 인가되면 턴-온되어 출력단(OUT)에 제1전원전압(SVDD)을 공급하여, 하이레벨의 스캔 신호가 출력된다.
제5용량성소자(C5)는 제1전극이 제5노드(Q3)에 전기적으로 연결되고, 제2전극이 출력단자(OUT) 노드에 전기적으로 연결된다.
제6용량성소자(C6)는 제1전극이 제1전원에 전기적으로 연결되고, 제2전극이 제6노드(QB3)에 전기적으로 연결된다.
본 발명의 일 실시예에서 스위칭소자들(T1 내지 T22)은 모두 PMOS 트랜지스터로 구현되는 예를 설명하였으나, NMOS 트랜지스터로 구현하고 신호를 반전시킴으로써 본 발명의 구동 방법을 적용할 수 있음은 물론이다.
이하에서는 도 3 및 도 4를 함께 참조하여 임의의 스테이지(STi)의 구동 과정을 설명하겠다. 설명의 편의를 위해 제1스테이지(ST1)의 구동 과정을 중심으로 설명하겠으며, 이는 제2스테이지 내지 제n스테이지(ST2 내지 STn)에도 동일하게 적용된다.
제1구간(t1)에서, 다운신호출력부(DST)의 입력단자(DI)에 시작 신호(S_DOWN)가 로우레벨([L])로 인가되고, 제1클럭단자(CLK1)의 제1클럭신호(SCLK1)가 로우레벨로 인가되고, 제2클럭단자(CLK2)의 제2클럭신호(SCLK2)가 하이레벨로 인가된다. 제2스테이지 내지 제n스테이지(ST2 내지 STn)의 입력단자(DI)인 경우에는 전단 다운신호출력부의 출력 신호가 시작 신호가 된다. 인터럽트단자(INT)에는 하이레벨의 신호가 인가된다.
이 경우, 로우레벨의 시작 신호(S_DOWN)에 의해 제12스위칭소자(T12)가 턴-온되어 제4노드(QB2)에 제1전원전압(SVDD)이 인가되고, 이에 따라 제13스위칭소자(T13)와 제15스위칭소자(T15)가 턴-오프된다. 그리고, 로우레벨의 제1클럭신호(SCLK1)에 의해 제11스위칭소자(T11)가 턴-온되어 제3노드(Q2)에 로우레벨의 제2전원전압(SVSS)과 문턱전압(|Vth|)의 합(SVSS+|Vth|)이 선충전(pre-charge)되고, 제16스위칭소자(T16)가 턴-온된다.
따라서, 제16스위칭소자(T16)를 통해 제2클럭단자(CLK2)의 하이레벨의 제2클럭신호(SCLK2)가 출력 단자(DO)로 인가되어 하이레벨의 출력 신호가 출력된다. 상기 출력 신호는 제2스테이지(ST2)의 다운신호출력부의 입력단자로 입력된다.
이때, 업신호출력부(UST)는 입력단자(UI)가 하이레벨로 유지되어 제2노드(QB1)에 충전된 로우레벨 전압에 의해 제5스위칭소자(T5)가 턴-온되고, 이에 따라 제5스위칭소자(T5)에 의해 하이레벨의 제1전원전압(SVDD)이 출력단자(UO)로 공급된다.
결국, 스캔신호출력부(SST)에는 업신호출력부(UST)의 출력단자(UO)와 다운신호출력부(DST)의 출력단자(DO)로부터 하이레벨의 신호가 인가된다. 따라서, 스캔신호출력부(SST)의 모든 스위칭소자가 턴-오프되고, 제5용량성소자(C5)와 제6용량성소자(C6)에 의해 제5노드(Q3)는 하이레벨로, 제6노드(QB3)는 로우레벨의 이전 상태를 계속 유지하여 제22스위칭소자(T22)에 의해 최종 출력단자(OUT)는 하이레벨의 스캔 신호를 출력한다.
제2구간(t2)에서, 제2서브스테이지(SST2)의 시작 신호(S_DOWN)와 제1클럭단자(CLK1)의 제1클럭신호(SCLK1)가 하이레벨로 반전되고, 제2클럭단자(CLK2)의 제2클럭신호(SCLK2)가 로우레벨로 반전된다.
이 경우, 하이레벨의 시작 신호(S_DOWN)와 제1클럭신호(SCLK1)에 의해 제16스위칭소자(T16)를 제외한 다른 스위칭소자는 모두 턴-오프된다.
상기 제16스위칭소자(T16)을 통해 출력단자(DO)의 노드 전압이 제2전원전압(SVSS)을 향해 떨어지기 시작하고, 제3용량성소자(C3)에 의해 부트스트래핑(bootstrapping)이 발생하여 제16스위칭소자(T16)가 완전히 턴-온된다.
따라서, 제16스위칭소자(T16)의 제2전극으로 제2클럭단자(CLK2)를 통해 로우레벨의 제2클럭신호(SCLK2)가 인가되고, 출력단자(DO)에 로우레벨의 출력신호가 출력된다.
상기 다운신호출력부(DST)의 로우레벨의 출력신호는 스캔신호출력부(SST)로 입력되고, 제19스위칭소자(T19)가 턴-온된다. 이에 따라, 제5노드(Q3)의 전압에 로우레벨의 제2전원전압(SVSS)이 인가되고, 제20스위칭소자(T20)와 제21스위칭소자(T21)가 턴-온된다. 제20스위칭소자(T20)가 턴-온됨에 따라 제6노드(QB3)에 하이레벨의 제1전원전압(SVDD)이 인가되고, 제22스위칭소자(T22)가 턴-오프된다. 그리고, 제21스위칭소자(T21)가 턴-온됨에 따라 출력단자(OUT)에서의 전압이 제2전원전압(SVSS)으로 떨어지기 시작하고, 제5용량성소자(C5)에 의해 부트스트래핑(bootstrapping)이 발생하여 제5노드(Q3)의 전압이 제2전원전압(SVSS)보다 훨씬 낮은 전압으로 떨어지게 되며, 출력단자(OUT)에서의 전압은 완전히 제2전원전압(SVSS)이 된다.
이때 업신호출력부(UST)는 제1노드(Q1)가 하이레벨로, 제2노드(QB3)가 로우레벨로서 이전 상태를 유지하므로 업신호출력부(UST)의 출력단자(UO)는 하이레벨을 유지한다.
한편, 상기 제2구간(t2)에서, 상기 출력단자(DO)의 로우레벨 신호는 제2스테이지(ST2)의 다운신호출력부(DST)의 입력단자(DI)에 시작 신호로 인가된다. 그리고, 제1클럭단자(CLK1)에 로우레벨의 제2클럭신호(SCLK2)가 인가된다. 이에 따라, 제2스테이지(ST2)의 제11스위칭소자(T11)가 턴-온되어 입력단자(DI)의 로우레벨 신호가 제3노드(Q2)에 인가되어, 제3노드(Q2)가 로우레벨로 선충전(pre-charge)된다. 이에 따라, 제16스위칭소자(T16)가 턴-온된다. 이와 같은 과정에 의해 제1스테이지(ST1)와 제2스테이지(ST2) 간에 연속적인 쉬프트 레지스터(shift register) 동작이 이루어지며, 이는 타 스테이지들 간에도 동일하게 적용될 수 있다.
다시, 제1스테이지(ST1)의 동작을 설명하면, 상기 제2구간(t2)에서 제3구간(t3)으로 천이하는 시점에서, 다운신호출력부(DST)의 인터럽트단자(INT)에 로우레벨의 인터럽트 신호(INT1)가 인가된다. 이에 따라, 제14스위칭소자(T14)가 턴-온되어 제4노드(QB2)에 로우레벨의 제2전원전압(SVSS)이 인가되고 제15스위칭소자(T15)가 턴-온된다. 따라서 제15스위칭소자(T15)를 통해 출력단자(DO)에 하이레벨의 제1전원전압(SVDD)이 출력된다. 또한 제4노드(QB2)에 로우레벨의 제2전원전압(SVSS)이 인가됨에 따라 제13스위칭소자(T13)가 턴-온되어 제3노드(Q2)에 하이레벨의 제1전원전압(SVDD)이 인가되고 제16스위칭소자(T16)가 턴-오프된다.
이후, 다운신호출력부(DST)에는 하이레벨의 시작신호가 유지되므로 다운신호출력부(DST)는 클럭신호의 전압레벨과 관계없이 다운신호출력부(DST)는 하이레벨의 전압 레벨을 유지한다.
제3구간(t3)에서, 업신호출력부(UST)의 입력단자(UI)에 최초 시작 신호(S_UP)가 로우레벨로 인가되고, 제1클럭단자(CLK1)에 로우레벨의 제1클럭신호(SCLK1)가 인가되고, 제2클럭단자(CLK2)에 하이레벨의 제2클럭신호(SCLK2)가 인가된다. 제2스테이지 내지 제n스테이지(ST2 내지 STn)의 입력단자(UI)인 경우에는 전단의 업신호출력부의 출력 신호가 시작 신호가 된다. 인터럽트단자(INT)에는 하이레벨의 신호가 인가된다.
이 경우, 로우레벨의 시작 신호(S_UP)에 의해 제2스위칭소자(T2)가 턴-온되어 제2노드(QB1)에 제1전원전압(SVDD)이 인가되고, 이에 따라 제3스위칭소자(T3)와 제5스위칭소자(T5)가 턴-오프된다. 그리고, 로우레벨의 제1클럭신호(SCLK1)에 의해 제1스위칭소자(T1)가 턴-온되어 제1노드(Q1)에 로우레벨의 제2전원전압(SVSS)이 선충전(pre-charge)된다. 이에 따라, 제6스위칭소자(T6)가 턴-온된다. 이때, 선충전되는 전압은 제2전원전압(SVSS)과 문턱전압(|Vth|)의 합(SVSS+|Vth|)일 수 있다.
따라서, 제6스위칭소자(T6)를 통해 제2클럭단자(CLK2)의 하이레벨의 제2클럭신호(SCLK2)가 출력 단자(UO)로 인가되어 하이레벨의 출력 신호가 출력된다. 상기 출력 신호는 제2스테이지(ST2)의 업신호출력부의 입력단자로 입력된다.
이때, 스캔신호출력부(SST)에서는, 업신호출력부(UST)와 다운신호출력부(DST)로부터의 하이레벨 신호에 의해 제21스위칭소자(T21)를 제외한 다른 스위칭소자는 모두 턴-오프된다. 따라서 출력단자(OUT)에는 로우레벨의 제2전원전압(SVSS)이 출력된다.
제4구간(t4)에서, 업신호출력부(UST)의 입력단자(UI)의 시작 신호(S_UP)와 제1클럭단자(CLK1)의 제1클럭신호(SCLK1)가 하이레벨로 반전되고, 제2클럭단자(CLK2)의 제2클럭신호(SCLK2)가 로우레벨로 반전된다.
이 경우, 하이레벨의 시작 신호(S_UP)와 제1클럭신호(SCLK1)에 의해 제6스위칭소자(T6)를 제외한 다른 스위칭소자는 모두 턴-오프된다.
상기 제6스위칭소자(T6)를 통해 출력단자(UO) 노드의 전압이 제2전원전압(SVSS)을 향해 떨어지기 시작하고, 제1용량성소자(C1)에 의해, 충전된 전압이 방전됨에 따라 부트스트래핑(bootstrapping)이 발생하여 제6스위칭소자(T6)가 완전히 턴-온된다.
따라서, 제6스위칭소자(T6)의 제2전극으로 제2클럭단자(CLK2)를 통해 로우레벨의 제2클럭신호(SCLK2)가 인가되고, 출력단자(UO)에 로우레벨의 출력신호가 출력된다.
상기 업신호출력부(UST)의 로우레벨의 출력신호는 스캔신호출력부(SST)로 입력되고, 제17스위칭소자(T17)와 제18스위칭소자(T18)가 턴-온된다. 이에 따라, 제6노드(QB3)에 로우레벨의 제2전원전압(SVSS)이 인가되고, 제5노드(Q3)에 하이레벨의 제1전원전압(SVDD)이 인가된다. 따라서, 제22스위칭소자(T22)가 턴-온되고, 제20스위칭소자(T20)가 턴-오프되어, 출력단자(OUT)는 하이레벨의 제1전원전압(SVDD)을 스캔 신호로 출력한다.
한편, 상기 제4구간(t4)에서, 상기 출력단자(UO)의 로우레벨 신호는 제2스테이지(ST2)의 업신호출력부(DST)의 입력단자(UI)에 시작 신호로 인가된다. 그리고, 제1클럭단자(CLK1)에 로우레벨의 제2클럭신호(SCLK2)가 인가된다. 이에 따라, 제2스테이지(ST2)의 제1스위칭소자(T1)가 턴-온되어 입력단자(UI)의 로우레벨 신호가 제1노드(Q1)에 인가되어, 제1노드(Q1)가 로우레벨로 선충전(pre-charge)된다. 이에 따라, 제1스위칭소자(T6)가 턴-온된다. 이와 같은 과정에 의해 제1스테이지(ST1)와 제2스테이지(ST2) 간에 연속적인 쉬프트 레지스터(shift register) 동작이 이루어지며, 이는 타 스테이지들 간에도 동일하게 적용될 수 있다.
상기 실시예는 업신호출력부(UST)의 시작 신호(S_UP)와 다운신호출력부(DST)의 시작 신호(S_DOWN)의 간격을 2수평주기(2H)로 하여, 2H의 펄스 폭을 갖는 스캔 신호들이 서로 1H 만큼 오버랩되어 구동한다.
또한, 동일 회로에서 업신호출력부(UST)의 시작 신호(S_UP)와 다운신호출력부(DST)의 시작 신호(S_DOWN)의 간격을 2nH(n은 자연수)로 변경함으로써, 2nH(n은 자연수)의 펄스 폭을 갖는 스캔 신호들이 서로 (2n-1)H(n은 자연수) 만큼 오버랩되어 구동하도록 할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 스캔 드라이버의 개략적인 블록도이고, 도 6은 도 5의 스캔 드라이버의 타이밍도이다.
도 5 및 도 6을 참조하면, 본 발명의 스캔 드라이버는 스캔 시작 신호(S_UP, S_DOWN) 라인, 2상 클럭신호(SCLK1, SCLK2) 라인, 및 2상 인터럽트 신호(INT1, INT2) 라인에 각각 접속된 n개의 스테이지(ST1 내지 STn)를 포함한다. 도 6 및 도 7에서는 편의상 제1 내지 제4스테이지(ST1 내지 ST4)와 이들의 타이밍도만을 도시하였다.
각 스테이지의 출력단(OUT)으로 출력되는 스캔 신호들(S1 내지 Sn)은 해당 스캔 라인(Scan[1] 내지 Scan[n])으로 공급된다.
각 스테이지는 업신호출력부(UST), 다운신호출력부(DST), 및 스캔신호출력부(SST)를 구비한다. 제1스테이지(ST1)에서는 스캔 시작 신호(S_UP, S_DOWN)가 업신호출력부(UST)와 다운신호출력부(DST)의 입력단(UI, DI)으로 각각 입력되고, 제2 내지 제n스테이지들(ST2 내지 STn)에는 전단 스테이지의 업신호출력부(UST)와 다운신호출력부(DST)의 출력단(UO, DO)의 출력신호가 각각 입력된다.
업신호출력부(UST)의 시작 신호(S_UP)와 다운신호출력부(DST)의 시작 신호(S_DOWN)는 3수평주기(3H) 간격으로 입력된다.
홀수 스테이지에는 제1클럭단자(CLK1)에 제1클럭신호(SCLK1)가 인가되고, 제2클럭단자(CLK2)에 제1클럭신호(SCLK1)와 소정 간격(대략 1수평주기)으로 위상 지연된 제2클럭신호(SCLK2)가 인가되고, 제1인터럽트단자(INT1)에 제1인터럽트신호(SINT1)가 인가되고, 제2인터럽트단자(INT2)에 제1인터럽트신호(SINT1)와 소정 간격(1수평주기)으로 위상 지연된 제2인터럽트신호(SINT2)가 인가된다.
짝수 스테이지에는 제1클럭단자(CLK1)에 제2클럭신호(SCLK2)가 인가되고, 제2클럭단자(CLK2)에 제1클럭신호(SCLK1)가 인가되고, 제1인터럽트단자(INT1)에 제2인터럽트신호(SINT2)가 인가되고, 제2인터럽트단자(INT2)에 제1인터럽트신호(SINT1)가 인가된다.
스캔라인(Scan[1] 내지 Scan[n])으로 공급되는 스캔 신호들(S1 내지 Sn)은 스캔 펄스 듀레이션 타임인 스캔 타임(scan time)이 3H가 된다. 인접하는 스캔 신호들은 2H 만큼 오버랩되어 구동한다.
도 7은 도 5에 도시된 스캔 드라이버에서 임의의 스테이지(Si)에 대한 구체적인 회로도이다.
본 실시예의 스테이지 회로는 도 4의 스테이지 회로와 각 클럭단자와 인터럽트 단자의 입력 신호가 업신호출력부와 다운신호출력부 간에 상이한 점을 제외하고는 그 구성 및 구동 과정이 동일하므로 상세한 설명은 생략하겠다.
도 6 및 도 7을 참조하면, 본 발명의 단일 스테이지(ST)는 업신호출력부(UST), 다운신호출력부(DST), 및 스캔신호출력부(SST)를 포함한다.
업신호출력부(UST)와 다운신호출력부(DST)의 대응하는 스위칭소자인 제1스위치소자(T1)와 제11스위칭소자(T11)의 게이트 단자에는 각각 제1클럭단자(CLK1)와 제2클럭단자(CLK2)가 전기적으로 연결되고, 대응하는 제6스위칭소자(T6)와 제16스위칭소자(T16)의 제2전극에는 각각 제2클럭단자(CLK2)와 제1클럭단자(CLK1)가 전기적으로 연결된다. 그리고, 업신호출력부(UST)의 제4스위칭소자(T4)와 대응하는 다운신호출력부(DST)의 제14스위칭소자(T14)의 게이트 전극에는 각각 제1인터럽트단자(INT1)와 제2인터럽트단자(INT2)가 전기적으로 연결된다.
업신호출력부(UST)는 로우레벨의 제1클럭신호(SCLK1), 제2클럭신호(SCLK2), 제1인터럽트신호(SINT1)가 순차 입력된다.
다운신호출력부(DST)는 로우레벨의 제2클럭신호(SCLK2), 제1클럭신호(SCLK1), 제2인터럽트신호(SINT2)가 순차 입력된다.
스캔신호출력부(SST)는 업신호출력부(UST)와 다운신호출력부(DST)의 출력단자로부터 각각 로우레벨의 신호를 입력받아 스캔라인으로 하이레벨 또는 로우레벨의 스캔 신호를 출력한다.
구동 과정을 살펴보면, 다운신호출력부(DST)의 입력단자(DI) 및 제2클럭단자(CLK2)에 로우레벨의 시작신호(S_DOWN)와 제2클럭신호(SCLK2)가 인가되어 제3노드(Q2)에 로우레벨의 전압이 공급된다. 이에 따라, 제16스위칭소자(T16)가 턴-온되어 출력단자(DO)의 노드에 하이레벨 신호가 출력된다.
따라서, 스캔신호출력부(SST)에는 업신호출력부(UST)의 출력단자(UO)와 다운신호출력부(DST)의 출력단자(DO)로부터 하이레벨의 신호가 인가되어, 모든 스위칭소자가 턴-오프되고, 제5용량성소자(C5)와 제6용량성소자(C6)에 의해 제5노드(Q3)는 하이레벨로, 제6노드(QB3)는 로우레벨의 이전 상태를 계속 유지하여 제22스위칭소자(T22)에 의해 최종 출력단자(OUT)의 노드에 하이레벨의 스캔 신호가 출력된다.
이후, 로우레벨의 제1클럭신호(SCLK1)가 인가되면, 제16스위칭소자(T16)을 통해 출력단자(DO)의 노드 전압이 제2전원전압(SVSS)을 향해 떨어지기 시작하고, 제3용량성소자(C3)에 의해 부트스트래핑(bootstrapping)이 발생하여 제16스위칭소자(T16)가 완전히 턴-온된다. 따라서, 제16스위칭소자(T16)를 통해 로우레벨의 제1클럭신호(SCLK1)가 인가되고, 출력단자(DO)에 로우레벨의 출력신호가 출력된다.
따라서, 스캔신호출력부(SST)의 제19스위칭소자(T19)가 턴-온되고, 제5노드(Q3)에 로우레벨 신호가 인가되고, 이에 따라, 제21스위칭소자(T21)가 턴-온되어 출력단자(OUT)에 로우레벨의 스캔 신호가 출력된다.
즉, 다운신호출력부(DST)는 제1클럭신호(SCLK1)에 동기되어 로우레벨의 스캔 신호가 출력된다.
이후, 로우레벨의 제2인터럽트 신호(SINT2)가 제2인터럽트단자(INT2)에 인가되어 제14스위칭소자(T14)가 턴-온되고, 제4노드(QB2)에 로우레벨의 전압이 공급된다. 이에 따라, 제13스위칭소자(T13)가 턴-온되어 제3노드(Q2)에 하이레벨 전압이 공급되고, 제16스위칭소자(T16)가 턴-오프된다.
이후, 다운신호출력부(DST)의 입력단자(DI)에 인가되는 시작신호가 하이레벨을 유지하므로, 클럭신호의 전압레벨에 관계없이 다운신호출력부(DST)의 출력레벨이 하이레벨로 유지된다.
다운신호출력부(DST)의 시작신호 인가로부터 3수평주기의 시점에서 업신호출력부(UST)에 시작신호가 인가된다.
업신호출력부(UST)의 입력단자(UI) 및 제1클럭단자(CLK1)에 로우레벨의 시작신호(S_DOWN)와 제1클럭신호(SCLK1)가 인가되어 제1노드(Q1)에 로우레벨의 전압이 공급된다. 이에 따라, 제6스위칭소자(T6)가 턴-온되어 출력단자(UO)에 하이레벨 신호가 출력된다.
이후, 로우레벨의 제2클럭신호(SCLK2)가 인가되면, 제6스위칭소자(T6)를 통해 출력단자(DO)의 노드 전압이 제2전원전압(SVSS)을 향해 떨어지기 시작하고, 제1용량성소자(C1)에 의해 부트스트래핑(bootstrapping)이 발생하여 제6스위칭소자(T6)가 완전히 턴-온된다. 따라서, 제6스위칭소자(T6)를 통해 로우레벨의 제2클럭신호(SCLK2)가 인가되고, 출력단자(UO)에 로우레벨의 출력신호가 출력된다.
따라서, 스캔신호출력부(SST)의 제17스위칭소자(T17)와 제18스위칭소자(T18)가 턴-온되고, 제6노드(QB3)에 로우레벨 신호가 인가되고, 제5노드(Q3)에 하이레벨 신호가 인가된다. 이에 따라, 제22스위칭소자(T22)가 턴-온되어 출력단자(OUT)에 하이레벨의 스캔 신호가 출력된다.
즉, 업신호출력부(UST)의 제2클럭신호(SCLK2)에 동기되어 하이레벨의 스캔 신호가 출력된다.
이후, 로우레벨의 제1인터럽트 신호(SINT1)가 제1인터럽트단자(INT1)에 인가되어 제4스위칭소자(T4)가 턴-온되고, 제2노드(QB1)에 로우레벨 신호가 인가된다. 이에 따라, 제3스위칭소자(T3)가 턴-온되어 제1노드(Q1)에 하이레벨 전압이 공급되고, 제6스위칭소자(T6)가 턴-오프된다.
상기 실시예는 업신호출력부(UST)의 시작 신호(S_UP)와 다운신호출력부(DST)의 시작 신호(S_DOWN)의 간격을 3수평주기(3H)로 하여, 3H의 펄스 폭을 갖는 스캔 신호들이 서로 2H 만큼 오버랩되며 구동한다.
또한, 동일 회로에서 업신호출력부(UST)의 시작 신호(S_UP)와 다운신호출력부(DST)의 시작 신호(S_DOWN)의 간격을 (2n+1)H(n은 자연수)로 변경함으로써, (2n+1)H(n은 자연수)의 펄스 폭을 갖는 스캔 신호들이 서로 2nH(n은 자연수) 만큼 오버랩되어 구동하도록 할 수 있다.
본 발명은 각 스테이지로 인가되는 업신호출력부와 다운신호출력부의 시작 신호 간격을 조절하여 스캔 신호의 펄스 폭을 2H 이상(2nH 또는 (2n+1)H)이 되도록 하고, 인접하는 스테이지의 스캔 신호 간에는 1H 이상((2n-1)H 또는 2nH)의 오버랩 구간을 가지도록 한다. 따라서 FHD 120Hz 이상의 유기발광패널 구동시 짧은 스캔 타임에 의한 비정상 스캔 신호 발생을 방지하고 균일한 화면을 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 패널 200: 스캔 드라이버
300: 데이터 드라이버 400: 타이밍 컨트롤러

Claims (20)

  1. 제1시작신호 및 제2시작신호와, 제1클럭신호 및 제2클럭신호와, 두 개의 인터럽트신호 중 적어도 하나의 인터럽트신호를 입력받아 스캔 신호를 출력하는 다수의 스테이지들을 포함하며, 각 스테이지는,
    로우레벨의 상기 제1시작신호를 입력받아 1수평주기 쉬프트된 로우레벨의 제1출력신호를 출력하는 업신호출력부;
    로우레벨의 상기 제2시작신호를 입력받아 1수평주기 쉬프트된 로우레벨의 제2출력신호를 출력하는 다운신호출력부; 및
    상기 제1출력신호와 상기 제2출력신호를 입력받아 하이레벨 또는 로우레벨의 스캔 신호를 출력하는 스캔신호출력부;를 포함하는 것을 특징으로 하는 스캔 드라이버.
  2. 제1항에 있어서,
    상기 제1시작신호 및 제2시작신호가 1수평주기의 2n배(n은 자연수) 간격으로 입력되고, 상기 스캔 신호가 1수평주기의 2n배(n은 자연수)의 펄스 폭을 갖고 출력되며, 상기 스캔 신호들이 서로 1수평주기의 (2n-1)배(n은 자연수) 만큼씩 오버랩되는 것을 특징으로 하는 스캔 드라이버.
  3. 제1항에 있어서,
    상기 제1시작신호 및 제2시작신호가 1수평주기의 (2n+1)배(n은 자연수) 간격으로 입력되고, 상기 스캔 신호가 1수평주기의 (2n+1)배(n은 자연수)의 펄스 폭을 갖고 출력되며, 상기 스캔 신호들이 서로 1수평주기의 2n배(n은 자연수) 만큼씩 오버랩되는 것을 특징으로 하는 스캔 드라이버.
  4. 제1항에 있어서,
    홀수번째 스테이지에는, 제1클럭단자에 상기 제1클럭신호가 인가되고, 제2클럭단자에 상기 제2클럭신호가 인가되고,
    짝수번째 스테이지에는, 제1클럭단자에 상기 제2클럭신호가 인가되고, 제2클럭단자에 상기 제1클럭신호가 인가되는 것을 특징으로 하는 스캔 드라이버.
  5. 제1항에 있어서, 상기 업신호출력부는,
    상기 제1시작신호가 인가되는 제1입력단자에 게이트 전극이 연결되고 제1전원에 제1전극이 연결되고 제2노드에 제2전극이 연결된 제2스위칭소자;
    상기 제1클럭신호가 인가되는 제1클럭단자에 게이트 전극이 연결되고 상기 제1입력단자에 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1스위칭소자;
    상기 제2노드에 게이트 전극이 연결되고 상기 제1전원에 제1전극이 연결되고 상기 제1노드에 제2전극이 연결된 제3스위칭소자;
    상기 두 개의 인터럽트 신호 중 하나의 인터럽트 신호가 인가되는 인터럽트단자에 게이트 전극이 연결되고 상기 제2노드에 제1전극이 연결되고 제2전원에 제2전극이 연결된 제4스위칭소자;
    상기 제2노드에 게이트 전극이 연결되고 상기 제1전원에 제1전극이 연결되고 제1출력단자에 제2전극이 연결된 제5스위칭소자; 및
    상기 제1노드에 게이트 전극이 연결되고 상기 제1출력단자에 제1전극이 연결되고 상기 제2클럭신호가 인가되는 제2클럭단자에 제2전극이 연결된 제6스위칭소자;를 포함하는 것을 특징으로 하는 스캔 드라이버.
  6. 제1항에 있어서, 상기 다운신호출력부는,
    상기 제2시작신호가 인가되는 제2입력단자에 게이트 전극이 연결되고 제1전원에 제1전극이 연결되고 제4노드에 제2전극이 연결된 제12스위칭소자;
    상기 제1클럭신호가 인가되는 제1클럭단자에 게이트 전극이 연결되고 상기 제2입력단자에 제1전극이 연결되고 제3노드에 제2전극이 연결된 제11스위칭소자;
    상기 제4노드에 게이트 전극이 연결되고 상기 제1전원에 제1전극이 연결되고 상기 제3노드에 제2전극이 연결된 제13스위칭소자;
    상기 두 개의 인터럽트신호 중 상기 업신호출력부에 인가되는 인터럽트신호가 인가되는 인터럽트단자에 게이트 전극이 연결되고 상기 제4노드에 제1전극이 연결되고 제2전원에 제2전극이 연결된 제14스위칭소자;
    상기 제4노드에 게이트 전극이 연결되고 상기 제1전원에 제1전극이 연결되고 제2출력단자에 제2전극이 연결된 제15스위칭소자; 및
    상기 제3노드에 게이트 전극이 연결되고 상기 제2출력단자에 제1전극이 연결되고 상기 제2클럭신호가 인가되는 제2클럭단자에 제2전극이 연결된 제16스위칭소자;를 포함하는 것을 특징으로 하는 스캔 드라이버.
  7. 제1항에 있어서, 상기 다운신호출력부는,
    상기 제2시작신호가 인가되는 제2입력단자에 게이트 전극이 연결되고 제1전원에 제1전극이 연결되고 제4노드에 제2전극이 연결된 제12스위칭소자;
    상기 제2클럭신호가 인가되는 제2클럭단자에 게이트 전극이 연결되고 상기 제2입력단자에 제1전극이 연결되고 제3노드에 제2전극이 연결된 제11스위칭소자;
    상기 제4노드에 게이트 전극이 연결되고 상기 제1전원에 제1전극이 연결되고 상기 제3노드에 제2전극이 연결된 제13스위칭소자;
    상기 두 개의 인터럽트 신호 중 상기 업신호출력부로 인가되는 인터럽트신호와 위상 지연된 다른 하나의 인터럽트 신호가 인가되는 인터럽트단자에 게이트 전극이 연결되고 상기 제4노드에 제1전극이 연결되고 제2전원에 제2전극이 연결된 제14스위칭소자;
    상기 제4노드에 게이트 전극이 연결되고 상기 제1전원에 제1전극이 연결되고 제2출력단자에 제2전극이 연결된 제15스위칭소자; 및
    상기 제3노드에 게이트 전극이 연결되고 상기 제2출력단자에 제1전극이 연결되고 상기 제1클럭신호가 인가되는 제2클럭단자에 제2전극이 연결된 제16스위칭소자;를 포함하는 것을 특징으로 하는 스캔 드라이버.
  8. 제1항에 있어서, 상기 스캔신호출력부는,
    상기 업신호출력부의 출력단자에 게이트 전극이 연결되고 제1전원에 제1전극이 연결되고 제5노드에 제2전극이 연결된 제18스위칭소자;
    상기 업신호출력부의 출력단자에 게이트 전극이 연결되고 제6노드에 제1전극이 연결되고 제2전원에 제2전극이 연결된 제17스위칭소자;
    상기 다운신호출력부의 출력단자에 게이트 전극이 연결되고 상기 제5노드에 제1전극이 연결되고 상기 제2전원에 제2전극이 연결된 제19스위칭소자;
    상기 제5노드에 게이트 전극이 연결되고 상기 제1전원에 제1전극이 연결되고 상기 제6노드에 제2전극이 연결된 제20스위칭소자;
    상기 제5노드에 게이트 전극이 연결되고 제3출력단자에 제1전극이 연결되고 상기 제2전원에 제2전극이 연결된 제21스위칭소자; 및
    상기 제6노드에 게이트 전극이 연결되고 상기 제1전원에 제1전극이 연결되고 상기 제3출력단자에 제2전극이 연결된 제22스위칭소자;를 포함하는 것을 특징으로 하는 스캔 드라이버.
  9. 제5항에 있어서,
    상기 제1노드와 상기 출력단자 사이에 연결된 제1용량성소자와 상기 제1전원과 상기 제2노드 사이에 연결된 제2용량성소자;를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  10. 제6항 또는 제7항에 있어서,
    상기 제3노드와 상기 출력단자 사이에 연결된 제3용량성소자와 상기 제1전원과 상기 제4노드 사이에 연결된 제4용량성소자;를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  11. 제8항에 있어서,
    상기 제5노드와 상기 출력단자 사이에 연결된 제5용량성소자와 상기 제1전원과 상기 제6노드 사이에 연결된 제6용량성소자;를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  12. 제1항에 있어서,
    상기 제1시작신호는 전단 스테이지의 업신호출력부의 출력 신호 또는 최초 시작 신호이고, 상기 제2시작신호는 전단 스테이지의 다운신호출력부의 출력 신호 또는 최초 시작 신호인 것을 특징으로 하는 스캔 드라이버.
  13. 제1항에 있어서,
    상기 업신호출력부와 상기 다운신호출력부는 로우레벨의 제1클럭신호, 제2클럭신호 및 제1인터럽트신호가 순차적으로 입력되는 것을 특징으로 하는 스캔 드라이버.
  14. 제1항에 있어서,
    상기 업신호출력부는 로우레벨의 제1클럭신호, 제2클럭신호, 제1인터럽트신호가 순차적으로 입력되고, 상기 다운신호출력부는 로우레벨의 제2클럭신호, 제1클럭신호, 제2인터럽트신호가 순차적으로 입력되는 것을 특징으로 하는 스캔 드라이버.
  15. 다수의 데이터 라인 및 다수의 스캔 라인이 서로 교차하여 정의된 다수의 화소를 구비하는 유기발광패널;
    상기 다수의 데이터 라인과 연결되고, 상기 데이터 라인에 데이터 신호를 인가하는 데이터 드라이버; 및
    상기 다수의 스캔 라인과 연결되고, 제1시작신호 및 제2시작신호와, 제1클럭신호 및 제2클럭신호와, 두 개의 인터럽트신호 중 적어도 하나를 입력받아 스캔 신호를 출력하는 다수의 스테이지들을 포함하는 스캔 드라이버를 포함하며,
    각 스테이지는,
    로우레벨의 상기 제1시작신호를 입력받아 1수평주기 쉬프트된 로우레벨의 제1출력신호를 출력하는 업신호출력부;
    로우레벨의 상기 제2시작신호를 입력받아 1수평주기 쉬프트된 로우레벨의 제2출력신호를 출력하는 다운신호출력부; 및
    상기 제1출력신호와 상기 제2출력신호를 입력받아 하이레벨 또는 로우레벨의 스캔 신호를 출력하는 스캔신호출력부;를 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  16. 제15항에 있어서,
    상기 제1시작신호 및 제2시작신호가 1수평주기의 2n배(n은 자연수) 간격으로 입력되고, 상기 스캔 신호가 1수평주기의 2n배(n은 자연수)의 펄스 폭을 갖고 출력되며, 상기 스캔 신호들이 서로 1수평주기의 (2n-1)배(n은 자연수) 만큼씩 오버랩되는 것을 특징으로 하는 유기 발광 표시 장치.
  17. 제15항에 있어서,
    상기 제1시작신호 및 제2시작신호가 1수평주기의 (2n+1)배(n은 자연수) 간격으로 입력되고, 상기 스캔 신호가 1수평주기의 (2n+1)배(n은 자연수)의 펄스 폭을 갖고 출력되며, 상기 스캔 신호들이 서로 1수평주기의 2n배(n은 자연수) 만큼씩 오버랩되는 것을 특징으로 하는 유기 발광 표시 장치.
  18. 제15항에 있어서,
    홀수번째 스테이지에는, 제1클럭단자에 상기 제1클럭신호가 인가되고, 제2클럭단자에 상기 제2클럭신호가 인가되고,
    짝수번째 스테이지에는, 제1클럭단자에 상기 제2클럭신호가 인가되고, 제2클럭단자에 상기 제1클럭신호가 인가되는 것을 특징으로 하는 유기 발광 표시 장치.
  19. 제15항에 있어서,
    상기 업신호출력부와 상기 다운신호출력부는 로우레벨의 제1클럭신호, 제2클럭신호 및 제1인터럽트신호가 순차적으로 입력되는 것을 특징으로 하는 유기 발광 표시 장치.
  20. 제15항에 있어서,
    상기 업신호출력부는 로우레벨의 제1클럭신호, 제2클럭신호, 제1인터럽트신호가 순차적으로 입력되고, 상기 다운신호출력부는 로우레벨의 제2클럭신호, 제1클럭신호, 제2인터럽트신호가 순차적으로 입력되는 것을 특징으로 하는 유기 발광 표시 장치.
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