KR20200029178A - 블랙 영상 삽입 기능을 갖는 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 표시패널, 데이터 구동부, 게이트 구동부 및 타이밍 콘트롤러를 포함한다. 표시패널은 동일한 게이트라인에 연결된 다수의 픽셀들로 정의된 픽셀라인이 다수 배치된다. 데이터 구동부는 입력 영상데이터를 바탕으로 픽셀들에 영상 데이터전압을 공급한다. 게이트 구동부는 게이트라인에 게이트펄스를 공급한다. 타이밍 콘트롤러는 데이터 구동부 및 게이트 구동부의 동작을 제어하여, n(n은 1보다 큰 자연수)개의 상기 픽셀라인들에 순차적으로 영상 데이터전압을 기입하고, 다른 n개의 상기 픽셀라인들에 동시에 블랙 데이터전압을 기입한다. 타이밍 콘트롤러는 프레임의 시작 타이밍부터 블랙 데이터전압을 기입하는 타이밍 간의 간격을 프레임 단위로 변경한다.

Description

블랙 영상 삽입 기능을 갖는 표시장치{Display Device having the Black Image Inserting Function}
본 명세서는 블랙 영상 삽입 기능을 갖는 표시장치에 관한 것이다.
표시장치는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 표시장치는 액정표시장치(Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 유기발광 표시장치(Organic Light-Emitting Diode Display) 등이 있다. 특히, 액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light-Emitting Diode: 이하, OLED라 함)를 포함하며, 응답속도가 빠르고 발광효율, 콘트라스트 및 시야각이 큰 장점이 있다.
최근, 유기발광 표시장치에서 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 단축하기 위해서 블랙 영상을 삽입하는 기술이 제안되고 있다. 블랙 영상 삽입 기술은 이웃한 영상 프레임들 사이에 블랙 영상을 표시하여 이전 프레임의 영상을 효과적으로 소거하기 위한 것이다.
기존의 블랙 영상 삽입 기술은 입력 영상을 기입하기 위한 클럭 신호와 블랙 영상을 기입하기 위한 클럭 신호를 서로 다른 클럭 배선들을 통해 공급하기 때문에, 클럭 배선수 증가로 인해 표시패널의 베젤(Bezel) 영역이 증가되는 문제가 있다.
또한, 기존의 블랙 영상 삽입 기술은 한 화면 분량의 입력 영상을 모두 기입한 후에 블랙 영상을 삽입하기 때문에 1 프레임 시간이 길고 고속 구동에 부적합하다.
또한, 기존의 블랙 영상 삽입 기술은 블랙 영상을 1픽셀라인 단위로 순차적으로 기입하기 때문에 1 프레임 내에서 블랙 영상의 기입에 할애되는 시간이 길고 그 만큼 입력 영상의 충전 시간이 부족한 문제가 있다.
또한, 기존의 블랙 영상 삽입 기술은 블랙 영상이 삽입되는 타이밍의 전후에서 기준전압 편차가 발생하기 때문에, 고정된 위치에서 라인 딤 현상이 발생하는 문제가 있다.
따라서, 본 명세서는 베젤 영역을 증가시키지 않고 블랙 영상을 삽입하여 동영상 응답 속도를 개선할 수 있는 표시장치를 제공하기 위한 것이다.
또한, 본 명세서는 블랙 영상을 삽입하여 동영상 응답 속도를 개선하면서도 고속 구동에 최적화되고 입력 영상의 충전 시간 부족 문제를 해결할 수 있는 표시장치를 제공하기 위한 것이다.
또한, 본 명세서는 블랙 영상을 삽입하여 동영상 응답 속도를 개선하면서도 특정 위치에서 라인 딤 현상이 발생하는 것을 해결할 수 있는 표시장치를 제공하기 위한 것이다.
본 발명에 의한 표시장치는 표시패널, 데이터 구동부, 게이트 구동부 및 타이밍 콘트롤러를 포함한다. 표시패널은 동일한 게이트라인에 연결된 다수의 픽셀들로 정의된 픽셀라인이 다수 배치된다. 데이터 구동부는 입력 영상데이터를 바탕으로 픽셀들에 영상 데이터전압을 공급한다. 게이트 구동부는 게이트라인에 게이트펄스를 공급한다. 타이밍 콘트롤러는 데이터 구동부 및 게이트 구동부의 동작을 제어하여, n(n은 1보다 큰 자연수)개의 상기 픽셀라인들에 순차적으로 영상 데이터전압을 기입하고, 다른 n개의 상기 픽셀라인들에 동시에 블랙 데이터전압을 기입한다. 타이밍 콘트롤러는 프레임의 시작 타이밍부터 블랙 데이터전압을 기입하는 타이밍 간의 간격을 프레임 단위로 변경한다.
본 명세서의 실시예들에 의하면 본 발명은 다음과 같은 효과가 있다.
본 발명의 블랙 영상 삽입 기술은 입력 영상을 기입하기 위한 클럭 배선과 블랙 영상을 기입하기 위한 클럭 배선을 분리하지 않고 공통으로 사용하기 때문에, 베젤 영역을 늘릴 필요가 없고, 협 베젤(Narrow Bezel)을 구현하는 데 유리한 장점이 있다.
본 발명의 블랙 영상 삽입 기술은 동일 프레임 내에서 일정 시간차를 두고 입력 영상과 블랙 영상을 중첩적으로 기입하기 때문에 1 프레임 시간을 늘릴 필요가 없고 고속 구동에 유리한 장점이 있다.
본 발명의 블랙 영상 삽입 기술은 블랙 영상을 복수의 픽셀라인들 단위로 동시에 기입하기 때문에 1 프레임 내에서 블랙 영상의 기입에 소요되는 시간을 줄일 수 있고, 입력 영상의 기입 시간을 충분히 확보할 수 있는 장점이 있다.
본 발명의 블랙 영상 삽입 기술은 픽셀 어레이를 하나 이상의 A 영역과 하나 이상의 B 영역으로 구분하고, A 영역과 B 영역에 서로 다른 속성의 영상(즉, 입력 영상과 블랙 영상)을 중첩적으로 기입하되, 입력 영상 기입 타이밍에 동기되는 게이트 쉬프트 클럭의 위상과 블랙 데이터 기입(이하, BDI) 타이밍에 동기되는 게이트 쉬프트 클럭의 위상을 분리함으로써, 중첩 구동으로 인한 데이터 뒤섞임(데이터 충돌)을 방지할 수 있다.
본 발명은 스캔 트랜지스터와 센스 트랜지스터를 동일한 스캔신호를 이용하여 제어함으로써 스캔신호를 생성하기 위한 클럭라인의 개수를 줄일 수 있으면서, BDI 구동 기간을 회피하여 센싱 동작을 수행할 수 있다.
도 1은 본 명세서의 실시예들에 따른 표시장치를 보여주는 도면이다.
도 2는 제1 실시 예에 따른 픽셀 구조를 나타내는 도면이다.
도 3은 도 2에 도시된 픽셀을 구동하는 게이트신호를 나타내는 도면이다.
도 4 내지 도 6은 블랙 영상 삽입 기술을 보여주는 도면들이다.
도 7 내지 도 9는 각각 프로그래밍 기간, 발광 기간, 블랙 영상 삽입 기간에 대응되는 픽셀의 등가회로도이다.
도 10은 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 A 영역과 B 영역으로 분할 구동하는 일 예를 보여주는 도면이다.
도 11은 A 클럭군에 따라 A 영역에 블랙 영상을 기입하면서 B 클럭군에 따라 B 영역에 영상 데이터전압을 기입하는 동작을 설명하는 도면이다.
도 12는 A 클럭군에 따라 A 영역에 영상 데이터전압을 기입하면서 B 클럭군에 따라 B 영역에 블랙 영상을 기입하는 동작을 설명하는 도면이다.
도 13은 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 복수의 A 영역들과 복수의 B 영역들로 분할 구동하는 예를 보여주는 도면이다.
도 14는 A 클럭군과 B 클럭군에 따라, A1-B1-A2-B2-A3-B3 영역들에 순차적으로 블랙 데이터를 기입하고, B2-A3-B3-A1-B1-A2 영역들에 순차적으로 영상 데이터를 기입하는 것을 나타내는 도면이다.
도 15는 시프트레지스터의 구성을 나타내는 도면이다.
도 16은 시프트레지스터에서 일 스테이지를 간략히 나타내는 도면이다.
도 17 및 도 18은 실시 예에 따른 게이트클럭과 스테이지의 연결을 나타내는 도면이다.
도 19 내지 도 26은 각각 제1 게이트클럭 그룹 내지 제8 게이트클럭 그룹에 속한 스캔클럭, 센스클럭, 케리클럭들을 나타내는 도면들이다.
도 27은 타이밍 콘트롤러가 BDI 구동 기간을 변경하는 것을 설명하는 도면이다.
도 28 및 도 29는 BDI 구동 기간과 인접한 수평기간에서 기준전압 편차가 발생하는 것을 설명하는 도면들이다.
도 30은 제2 실시 예에 따른 픽셀 구조를 나타내는 도면이다.
도 31은 도 30에 도시된 픽셀을 구동하는 게이트신호를 나타내는 도면이다.
도 32는 제2 실시 예에 따른 스테이지의 구성을 나타내는 도면이다.
도 33 및 도 34는 블랙 영상 삽입 기술에서 실시간 센싱을 수행하는 타이밍을 설명하는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 명세서의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.
이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 유기발광 표시장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 픽셀(P)들이 형성된 표시패널(100)과, 타이밍 제어신호를 생성하는 타이밍 콘트롤러(200), 게이트라인들(GL1~GLn)을 구동시키기 위한 게이트 구동부(400,500), 데이터라인들(DL1~DLm)을 구동시키기 위한 데이터 구동부(300)를 포함한다.
표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 표시영역(AA) 및 영상 표시를 하지 않는 비표시영역(NAA)를 포함한다. 비표시영역(NAA)에는 시프트레지스터(500)가 배치될 수 있다. 도면에서 비표시영역(NAA)은 시프트레지스터(500)가 배치된 영역을 표시하고 있지만, 비표시영역(NAA)은 픽셀 어레이의 가장자리를 둘러싸는 베젤(bezel)을 통칭한다.
표시패널(100)의 표시영역(AA)에는 다수의 데이터라인들(DL1~DLm)과 다수의 게이트라인들(GL1~GLn)이 교차되고, 이 교차영역마다 픽셀(P)들이 매트릭스 형태로 배치된다. 각 픽셀라인들(HL1~HLn)은 동일한 행에 배치된 픽셀들을 포함한다. 표시영역(AA)에 배치된 픽셀(P)들이 mХn개일 때, 표시영역(AA)은 n개의 픽셀라인들을 포함한다.
제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 게이트라인(GL1)과 접속되고, 제n 픽셀라인(HLn)에 배치된 픽셀(P)들은 제n 게이트라인(GLn)과 접속된다. 게이트라인(GL1~GLn)들은 각각의 게이트신호들을 제공하는 다수의 라인들을 포함할 수 있다.
타이밍 콘트롤러(200)는 호스트(100)로부터 제공받는 입력 영상데이터(DATA)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동부(300)에 공급한다. 또한, 타이밍 콘트롤러(200)는 수직 동기신호(Vsync), 수평 동기신호(Hsync) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성한다.
타이밍 콘트롤러(200)는 게이트 타이밍 제어신호를 조절하여 블랙데이터 삽입 구간을 일정 기간마다 가변함으로써, 특정 픽셀라인에서 휘도 편차가 집중되는 현상을 개선할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
타이밍 콘트롤러(200)는 타이밍 제어신호들을 기초로 표시패널(100)의 픽셀라인들에 대한 디스플레이 구동 타이밍과 센싱 구동 타이밍을 제어함으로써, 화상 표시 중에 실시간으로 픽셀들의 구동 특성이 센싱되도록 할 수 있다.
또한, 타이밍 콘트롤러(200)는 센싱용 데이터를 기입하는 기간과 블랙 영상을 기입하는 기간이 중첩되지 않도록 센싱용 데이터전압을 기입하는 타이밍을 프레임마다 변경할 수 있다.
디스플레이 구동이란 1 프레임 내에서 입력 영상 데이터(또는 영상 데이터전압)와 블랙 영상 데이터(또는 블랙 데이터전압)를 일정 시간차를 두고 픽셀라인들에 기입하면서 입력 영상과 블랙 영상을 순차적으로 표시패널(100)에서 재현하는 구동이다. 디스플레이 구동은 입력 영상 데이터를 픽셀라인들에 기입하기 위한 영상 데이터 기입 구동(이하, IDW 구동)과, 블랙 영상 데이터를 픽셀라인들에 기입하기 위한 블랙 데이터 기입 구동(이하, BDI 구동)을 포함한다. 고속 구동에 최적화된 표시장치가 구현될 수 있도록, 1 프레임 내에서 IDW 구동이 완료되기 전에 BDI 구동이 시작될 수 있다. 즉, 1 프레임 내에서 제1 픽셀라인을 대상으로 한 IDW 구동과 제2 픽셀라인을 대상으로 한 BDI 구동은 시간적으로 중첩해서 이뤄질 수 있다.
센싱 구동이란 특정 픽셀라인에 배치된 픽셀(P)들에 센싱용 데이터를 기입하여 해당 픽셀(P)들의 구동 특성을 센싱하고, 이 센싱 결과를 기초로 해당 픽셀(P)들의 구동 특성 변화를 보상하기 위한 보상 값을 업데이트하는 구동이다. 이하, 센싱 구동에서 특정 픽셀라인에 배치된 픽셀(P)들에 센싱용 데이터를 기입하기 위한 동작을 SDW(Sensing Data Writing) 구동이라고 지칭하기로 한다.
데이터 구동부(300)는 데이터 제어신호를 기반으로 타이밍 콘트롤러(200)로부터 제공받는 입력 영상데이터(DATA)를 아날로그 데이터전압으로 변환한다.
게이트 구동부(400,500)는 레벨 쉬프터(400) 및 시프트레지스터(400)를 포함한다. 레벨 쉬프터(400)는 타이밍 콘트롤러(200)로부터 제공받는 게이트 제어신호(GDC)를 바탕으로 게이트클럭들을 생성한다. 게이트클럭들은 실시 예에 따라, 스캔클럭(SCCLK), 센스클럭(SECLK) 및 캐리클럭(CRCLK)들을 포함할 수 있다. 시프트레지스터(500)는 레벨 쉬프터(400)가 출력하는 게이트클럭들을 순차적을 쉬프트시키면서 게이트신호들을 생성한다. 게이트클럭들의 구체적인 타이밍은 후술하는 픽셀들의 실시 예를 바탕으로 설명하기로 한다. 시프트레지스터(500)는 GIP(Gate-driver In Panel) 공정을 이용하여 표시패널(100)의 비표시영역(NAA) 상에 직접 형성될 수 있다.
도 2는 제1 실시 예에 따른 픽셀의 실시 예를 나타내는 도면이다. 도 2는 제1 픽셀라인에 배치된 픽셀들 중에서 제1 데이터라인에 연결된 픽셀을 도시하고 있다. 도 2에 도시된 제1 실시 예에서 게이트라인은 스캔신호를 인가하는 스캔라인 및 센스신호를 인가하는 센스라인을 포함한다.
도 2를 참조하면, 제1 픽셀(P1)은 제1 유기발광다이오드(OLED), 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 스캔 트랜지스터(Tsc) 및 센스 트랜지스터(Tse)를 구비한다. 구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 유기발광다이오드(OLED)에 흐르는 구동전류를 제어한다. 구동 트랜지스터(DT)는 제1 노드(Ng)에 접속된 게이트전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인전극, 및 제2 노드(Ns)에 접속된 소스전극을 포함한다. 스토리지 커패시터(Cst)는 제1 노드(Ng)와 제2 노드(Ns) 사이에 접속된다. 스캔 트랜지스터(Tsc)는 제1 스캔라인(SLA1)에 연결되는 게이트전극, 제1 데이터라인(DL1)에 연결되는 드레인전극, 및 제1 노드(Ng)에 연결되는 소스전극을 포함한다. 센스 트랜지스터(Tse)는 제1 센스라인(SLB1)에 연결되는 게이트전극, 제2 노드(Ns)에 연결되는 드레인전극, 및 기준전압라인(RL)에 연결되는 소스전극을 포함한다.
제1 데이터라인(DL1)은 데이터 구동부(300)의 디지털 아날로그 변환기(DAC)를 통해서 데이터전압을 공급받고, 기준전압라인(RL)은 센싱부(SU)와 연결된다. 센싱부(SU)는 픽셀의 기준전압라인(RL)을 통해서 기준전압을 공급하거나, 픽셀들 각각의 제1 노드(Ng) 전압을 센싱전압으로 획득한다.
본 발명에 의한 유기발광 표시장치는 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 단축하기 위해서 블랙 영상을 삽입하는 기술이 적용될 수 있다. 블랙 영상 삽입(Black Data Insertion: 이하, BDI) 기술은 이웃한 영상 프레임들 사이에 블랙 영상을 표시하여 이전 프레임의 영상을 효과적으로 소거하기 위한 것이다.
도 3은 제1 픽셀라인에 인가되는 스캔신호 및 센스신호를 나타내는 도면이다. 도 4는 BDI 구동 방식을 설명하는 도면이다. 도 5는 BDI 구동을 위한 제1 내지 제10 스캔신호들의 타이밍을 나타내는 도면이다. 도 6은 BDI 구동을 위한 스캔신호들이 인가되는 타이밍을 프레임 단위로 나타내는 도면이다.
도 3 내지 도 6을 참조하여, 제1 데이터라인과 연결되는 픽셀들의 BDI 구동을 살펴보면 다음과 같다.
도 3을 참조하면, 제1 스캔신호(SCAN1) 및 제1 센스신호(SEN1)는 출력기간이 1H 이상으로 설정되어 오버랩 구동을 한다. 제1 스캔신호(SCAN1) 및 제1 센스신호(SEN1)의 출력기간은 턴-온 전압으로 유지되는 기간을 지칭한다. 1H 기간은 하나의 픽셀라인(HL)에 배치된 픽셀들에 데이터전압을 기입하는 기간을 지칭한다. 스캔신호(SCAN)들 각각은 화상용 스캔신호(SCI) 및 BDI용 스캔신호(SCB)를 포함한다. 화상용 스캔신호(SCI)는 IDW 구동에서 영상데이터 전압을 기입하는 타이밍 또는 SDW 구동에서 센싱용 데이터전압을 기입하는 타이밍에 동기된다. BDI 용 스캔신호(SCB)는 BDI 구동에서 블랙 영상을 기입하는 타이밍에 동기된다.
도 4를 참조하면, IDW 구동과 BDI 구동은 1 프레임 내에서 일정 시간차를 두고 연속해서 이루어진다. 동일 프레임 내에서 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이에 의해 픽셀들(PXL)의 발광 듀티가 결정된다. IDW 구동의 시작 타이밍은 고정 팩터(factor)이나, BDI 구동의 시작 타이밍은 조정 가능한 구동 팩터이다. IDW 구동의 시작 타이밍은 데이터 기입용 스캔신호(SCI)의 타이밍에 의해 정해지고, BDI 구동의 시작 타이밍은 BDI용 스캔신호(SCB)에 의해 정해진다. 따라서, BDI용 스캔신호(SCB)의 출력 타이밍을 앞당기거나 늦추어 BDI 구동의 시작 타이밍을 조정하면 픽셀들(PXL)의 발광 듀티를 제어할 수 있다. 다시 말해, BDI용 스캔신호(SCB)의 출력 타이밍을 늦추면 발광 듀티는 증가하고 블랙 듀티는 감소한다. 그리고 BDI용 스캔신호(SCB)의 출력 타이밍을 앞당기면 발광 듀티는 감소하고 블랙 듀티는 증가한다. 데이터 기입용 스캔신호(SCI)의 타이밍부터 BDI용 스캔신호(SCB)의 타이밍까지의 시간을 유지하면, 프레임 변경에 상관없이 픽셀들(PXL)의 발광 듀티가 유지된다. 즉, 픽셀라인들에 대한 IDW 구동 타이밍과 BDI 구동 타이밍은 시간 경과에 따라 발광 듀티를 유지하면서 도 6에서와 같이 동일하게 쉬프트된다. 데이터 기입용 스캔신호(SCI)의 타이밍부터 BDI용 스캔신호(SCB)의 타이밍까지의 시간은 표시 내용에 따라 변경할 수도 있다.
예컨대, 제1 영상데이터 기입 구간(IDW1) 동안, 제1 내지 제8 스캔신호들(SCAN1~SCAN8)의 데이터 기입용 스캔신호(SCI)들은 순차적으로 표시패널(100)에 인가된다. 제1 스캔신호(SCAN1)는 제1 스캔라인(SLA1)에 인가되고, 제2 스캔신호(SCAN2)는 제2 스캔라인(SLA2)에 인가된다. 마찬가지로 제8 스캔신호(SCAN8)는 제8 스캔라인(SLA8)에 인가된다. 제1 영상데이터 기입 구간(IDW1) 동안, 제1 데이터라인(DL1)에는 데이터기입용 스캔신호(SCI)들에 동기되어 화상 표시를 위한 데이터전압(VDATA)이 공급된다.
1H 기간의 제1 BDI 구간(BDI1) 동안, 서로 연속적인 8개 픽셀라인들에 BDI용 스캔신호(SCB)들이 동시에 인가된다. 제1 내지 제8 픽셀라인(HL1~HL8)에 인가되는 BDI용 스캔신호들은 BDI 구간(BDI(j))(j는 "n/8"이하의 임의의 자연수)에 인가될 수 있다. BDI 구간 동안, 제1 데이터라인(DL1)에는 블랙영상 표시를 위한 블랙 데이터전압이 인가된다.
1H 기간의 제1 프리챠지 구간(PRE1)은 제9 스캔신호(SCAN9)를 이용하여 9번째 픽셀라인(HL9)을 프리챠지하는 구간이다.
프로그래밍 구간(Tp), 발광 구간(Te) 및 BDI 구간(BDI) 동안의 제1 픽셀의 동작을 살펴보면 다음과 같다.
도 7은 프로그래밍 구간에 대응되는 제1 픽셀의 등가회로도이고, 도 8은 발광구간에 대응되는 제1 픽셀의 등가회로도이다. 도 9는 블랙 데이터 삽입 구간에 대응되는 제1 픽셀의 등가회로도이다.
도 3 및 도 7을 참조하면, 프로그래밍 구간(Tp)에서 스캔 트랜지스터(Tsc)는 영상 데이터 기입용 스캔신호(SCI)에 응답하여, 제1 노드(Ng)에 영상 데이터 기입용 데이터전압(VIDW)을 인가한다. 프로그래밍 기간(Tp)에서 센스 트랜지스터(Tse)는 센스신호(SEN)에 따라 턴 온 되어 제2 노드(Ns)에 기준전압(Vref)을 인가한다. 이를 통해 프로그래밍 기간(Tp)에서 픽셀(P)의 제1 노드(Ng)와 제2 노드(Ns) 간의 전압이 원하는 픽셀 전류에 맞게 설정된다.
도 3 및 도 8을 참조하면, 발광 구간(Te)에서 스캔 트랜지스터(Tsc)와 센스 트랜지스터(Tse)는 턴 오프 된다. 프로그래밍 구간(Tp)에서 픽셀(P)에 기 설정된 제1 노드(Ng)와 제2 노드(Ns) 간의 전압(Vgs)은 발광 구간(Te)에서도 유지된다. 이러한 제1 노드(Ng)와 제2 노드(Ns) 간의 전압(Vgs)은 구동 트랜지스터(DT)의 문턱전압보다 크기 때문에, 발광 구간(Te) 동안 구동 트랜지스터(DT)에는 픽셀 전류(Ioled)가 흐른다. 이 픽셀 전류(Ioled)에 의해 발광 구간(Te)에서 제1 노드(Ng)의 전위와 제2 노드(Ns)의 전위가 제1 노드(Ng)와 제2 노드(Ns) 간의 전압(Vgs)을 유지한 채 부스팅된다. 제2 노드(Ns)의 전위가 유기발광다이오드(OLED)의 동작점 레벨까지 부스팅되면 유기발광다이오드(OLED)는 발광한다.
도 3 및 도 9를 참조하면, BDI 구간(Tb)에서 스캔 트랜지스터(Tsc)는 BDI용 스캔 신호(SCB)에 따라 턴 온 되어 제1 노드(Ng)에 BDI용 데이터전압(VBDI)을 인가한다. BDI 구간(Tb)에서 센스 트랜지스터(Tse)는 턴 오프 상태를 유지하므로, 제2 노드(Ns)의 전위가 유기발광다이오드(OLED)의 동작점 레벨을 유지한다. BDI용 데이터전압(VBDI)은 유기발광다이오드(OLED)의 동작점 레벨보다 낮은 전압이다. 따라서, BDI 구간 (Tb)에서 제1 노드(Ng)와 제2 노드(Ns) 간의 전압(Vgs)은 구동 트랜지스터(DT)의 문턱전압보다 작기 때문에, 픽셀(P)의 구동 트랜지스터(DT)에는 픽셀 전류(Ioled)가 흐르지 못하고 유기발광다이오드(OLED)는 발광을 멈춘다.
도 3에 도시된 게이트신호를 이용하여 IDW 구동과 BDI 구동에서의 데이터 충돌을 방지하기 위한 구성을 살펴보면 다음과 같다.
도 10 내지 도 12는 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 A 영역과 B 영역으로 분할 구동하는 일 예를 보여주는 도면들이다.
도 6에서 보는 바와 같이, 2 개의 픽셀라인들이 중첩적으로 구동되기 때문에 데이터 충돌(또는 데이터 뒤섞임)이 생길 수 있다. 이러한 데이터 충돌을 방지하기 위해, 본 명세서의 표시장치는 도 10 내지 도 12와 같이 게이트 쉬프트 클럭들을 A 클럭군(CLKA1~CLKAk)과 B 클럭군(CLKB1~CLKBk)으로 분리하고, A 클럭군(CLKA1~CLKAk)과 B 클럭군(CLKB1~CLKBk)을 기초로 픽셀 어레이를 화면 상부의 한개의 A 영역과 화면 하부의 한개의 B 영역으로 분할 구동할 수 있다. 시프트레지스터(500)에서, A 영역의 게이트라인들을 구동하는 스테이지들에는 A 클럭군(CLKA1~CLKAk)이 입력되고, B 영역의 게이트라인들을 구동하는 스테이지들에는 B 클럭군(CLKB1~CLKBk)이 입력된다. A 영역의 게이트라인들을 구동하는 스테이지들은 게이트 스타트 신호의 제1 펄스에 따라 IDW 구동을 위한 게이트 신호를 출력하고, 게이트 스타트 신호의 제2 펄스에 따라 BDI 구동을 위한 게이트 신호를 출력한다. 화면 상부 A 영역과 화면 하부 B 영역의 픽셀라인들이 순차적으로 구동되도록 시프트레지스터(500)의 스테이지들이 종속적(cascade)으로 접속될 수 있다. A 영역 최하부 픽셀라인 다음에 B 영역 최상부 픽셀라인이 구동된다. 게이트 스타트 신호의 제1 펄스에 따른 IDW 구동이 B 영역에서 시작되는 시점에 게이트 스타트 신호의 제2 펄스가 B 영역에 인가되고, 게이트 스타트 신호의 제2 펄스에 따른 BDI 구동이 B 영역에서 시작되는 시점에 게이트 스타트 신호의 제1 펄스가 A 영역에 인가된다. 이렇게 하면 A 영역에서 제1 펄스에 따른 IDW 구동이 진행될 때 동시에 B 영역에서 제2 펄스에 따른 BDI 구동이 진행되고, 반대로 B 영역에서 제1 펄스에 따른 IDW 구동이 진행될 때 동시에 A 영역에서 제2 펄스에 따른 BDI 구동이 진행될 수 있다.
본 명세서의 표시장치는 도 11과 같이 A 클럭군(CLKA1~CLKAk)에 따라 A 영역을 IDW 구동시킴과 동시에 B 클럭군(CLKB1~CLKBk)에 따라 B 영역을 BDI 구동시킬 수 있다. 또한, 본 명세서의 표시장치는 도 12와 같이 A 클럭군(CLKA1~CLKAk)에 따라 A 영역을 BDI 구동시킴과 동시에 B 클럭군(CLKB1~CLKBk)에 따라 B 영역을 IDW 구동시킬 수 있다.
A 클럭군(CLKA1~CLKAk)과 B 클럭군(CLKB1~CLKBk)은 위상이 분리되어 있기 때문에, A 영역의 제1 픽셀라인에 대한 IDW용 데이터전압(VIDW)의 기입 타이밍(또는 BDI용 데이터전압(VBDI)의 기입 타이밍)과 B 영역의 제2 픽셀라인에 대한 BDI용 데이터전압(VBDI)의 기입 타이밍(또는 IDW용 데이터전압(VIDW)의 기입 타이밍)은 시간적으로 겹치지 않고 데이터전압들(VBDI,VIDW)의 뒤섞임 현상은 발생되지 않는다. 다만, 이렇게 픽셀 어레이를 상하 2개의 영역들(A,B)로 분할 구동하면, 50%의 발광 듀티비만을 구현할 수 있다.
도 13 및 도 14는 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 복수의 A 영역들과 복수의 B 영역들로 분할 구동하는 예를 보여주는 도면이다. 복수의 A 영역들과 복수의 B 영역들은 번갈아 배치될 수 있으며, 이 배치 구성을 기반으로 픽셀 어레이를 A 영역들과 B 영역들로 분할 구동하면, 발광 듀티비를 조정하기 위한 설계 자유도가 높아지는 장점이 있다.
시프트레지스터(500)에서, A 영역들의 게이트라인들을 구동하는 스테이지들에는 A 클럭군(CLKA1~CLKAk)이 입력되고, B 영역들의 게이트라인들을 구동하는 스테이지들에는 B 클럭군(CLKB1~CLKBk)이 입력된다. A 영역과 B 영역의 모든 경계부들에서 픽셀라인들이 순차적으로 구동되도록, 스테이지들은 종속적(cascade)으로 접속되어 있다.
도 14에는 A 클럭군(CLKA1~CLKAk)과 게이트 스타트 신호의 제1 펄스에 따라 픽셀 어레이의 최상부 A 영역에서부터 순차적으로 IDW용 데이터전압(VIDW)의 기입 타이밍이 쉬프트되고 있고, 그와 동시에 B 클럭군(CLKB1~CLKBk)과 게이트 스타트 신호의 제2 펄스에 따라 픽셀 어레이 중간부 B 영역에서부터 순차적으로 BDI용 데이터전압(VBDI)의 기입 타이밍이 쉬프트되고 있다. 게이트 스타트 신호의 제1 펄스에 따른 IDW 구동이 어느 B 영역에 들어가는 시점에 게이트 스타트 신호의 제2 펄스가 인가되면 상기와 같이 구동할 수 있다. 또한, 게이트 스타트 신호의 제2 펄스에 따른 BDI 구동이 어느 B 영역에 들어가는 시점에 게이트 스타트 신호의 제1 펄스 인가되면 상기와 같이 구동될 수 있다.
도 15는 도 1의 게이트 구동부에 포함된 스테이지들의 접속 구성을 보여주는 도면이다. 도 16은 도 15의 일 스테이지를 간략히 보여주는 도면이다.
도 15를 참조하면, 시프트레지스터(500)는 종속적(cascade)으로 접속된 다수의 스테이지들(STG1~STGn)을 포함하고, 각각의 스테이지들(STG1~STGn)은 픽셀 어레이의 게이트라인들에 일대일로 연결된다. 스테이지들(STG1~STGn)은 전단 스테이지로부터 입력되는 캐리신호(CR)에 따라 동작이 활성화되어 게이트 신호를 순차적으로 출력한다. 게이트 신호는 스캔 신호와 센스 신호 및 캐리 신호를 포함한다. "전단 스테이지"란, 기준이 되는 스테이지보다 먼저 활성화되어 기준 스테이지에서 출력되는 게이트 신호에 비해 위상이 앞선 게이트 신호를 생성하는 스테이지를 의미한다.
스테이지들(STG1~STGn)은 표시장치가 파워 온(Power on)될 때에 입력되는 글로벌 초기화신호(QRST)에 의해 동시에 리셋될 수 있다. 스테이지들(STG1~STGn)에는 센싱 시작타이밍 지시신호(SRT)와 센싱 종료타이밍 지시신호(SND), 및 고전위 전원전압(GVDD)과 저전위 전원전압(GVSS)이 공통으로 입력될 수 있다.
도 16을 참조하면, 제i(i는 정수) 스테이지(STGi)는 Q 노드의 전압에 따라 클럭(CRCLK, SCCLK, SECLK)을 게이트 신호로 출력하는 제1 내지 제3 풀업 트랜지스터들(T31,T32,T33)과, QB 노드의 전압에 따라 출력단들(NO1,NO2,NO3)을 저전위 전원전압(GVSS)으로 방전하는 제1 내지 제3 풀다운 트랜지스터들(T41,T42,T43)을 포함한다. 제i 스테이지(STGi)는 픽셀 어레이의 i 번째 픽셀라인을 구동하는 게이트 신호를 출력하는 스테이지이다. Q 노드는 전단 캐리 신호(CR(i-x))를 입력받아서 충전되고 글로벌 초기화 신호(QRST) 또는 후단 캐리신호를 입력받아서 방전될 수 있다. QB 노드는 인버터(INV)에 의해 Q 노드와 반대로 충방전될 수 있다. 이와 같이, 본 명세의 게이트 쉬프트 레지스터는 Q 노드의 전압으로 복수의 풀업 트랜지스터들을 동시에 구동하고, QB 노드의 전압으로 복수의 풀다운 트랜지스터들을 동시에 구동함으로써, 스테이지 구성을 간소화할 수 있는 장점이 있다.
제1 풀업 트랜지스터(T31)는 Q 노드에 연결되는 게이트전극, 캐리클럭(CRCLK)을 입력받는 제1 전극, 제1 출력단(NO1)에 연결되는 제2 전극으로 이루어진다. 제1 풀업 트랜지스터(T31)는 Q 노드가 충전된 동안 캐리클럭(CRCLK)을 제1 출력단(n1)에 인가하여 캐리 신호(CR(i))를 출력한다.
제2 풀업 트랜지스터(T32)는 Q 노드에 연결되는 게이트전극, 스캔클럭(SCCLK)을 입력받는 제1 전극, 제2 출력단(NO2)에 연결되는 제2 전극으로 이루어진다. 제2 풀업 트랜지스터(T32)는 Q 노드가 충전된 동안 스캔클럭(SCCLK)을 제2 출력단(NO2)에 인가하여 스캔 신호(SCAN(i))를 출력한다.
제3 풀업 트랜지스터(T33)는 Q 노드에 연결되는 게이트전극, 센스클럭(SECLK)을 입력받는 제1 전극, 제3 출력단(NO3)에 연결되는 제2 전극으로 이루어진다. 제3 풀업 트랜지스터(T33)는 Q 노드가 충전된 동안 센스클럭(SECLK)을 제3 출력단(NO3)에 인가하여 센스 신호(SEN(i))를 출력한다.
제1 풀다운 트랜지스터(T41)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 제1 출력단(NO1)에 연결되는 제2 전극으로 이루어진다. 제1 풀다운 트랜지스터(T41)는 QB 노드 전압에 응답하여, 제1 출력단(NO1)을 저전위 전원전압(GVSS)으로 방전시킨다.
제2 풀다운 트랜지스터(T42)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 제2 출력단(NO2)에 연결되는 제2 전극으로 이루어진다. 제2 풀다운 트랜지스터(T42)는 QB 노드 전압에 응답하여, 제2 출력단(NO2)을 저전위 전원전압(GVSS)으로 방전시킨다.
제3 풀다운 트랜지스터(T43)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 제3 출력단(NO3)에 연결되는 제2 전극으로 이루어진다. 제3 풀다운 트랜지스터(T43)는 QB 노드 전압에 응답하여, 제3 출력단(NO3)을 저전위 전원전압(GVSS)으로 방전시킨다.
인버터(INV)는 Q 노드와 QB 노드의 전압을 상반되게 제어한다.
도 17 및 도 18은 실시 예에 따른 게이트클럭들과 시프트레지스터의 연결관계를 나타내는 도면들이다.
도 17 및 도 18을 참조하면, 타이밍 콘트롤러(500)는 캐리클럭(CRCLK), 스캔클럭(SCCLK), 센스클럭(SECLK) 각각의 1 클럭 주기당 위상 변화수를 32개로 설정한다. 타이밍 콘트롤러(500)는 캐리클럭(CRCLK), 스캔클럭(SCCLK), 센스클럭(SECLK) 각각을 A 클럭군(A1~A8, A1~A8)과 B 클럭군(B1~B8, B1~B8)으로 분리한다. 제1 내지 제16 스테이지들(STG1~STG16)에는 A 클럭군(A1~A8, A1~A8)의 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들이 연결된다. 제17 내지 제32 스테이지들(STG17~STG32)에는 B 클럭군(B1~B8, B1~B8)의 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들이 연결된다.
그 결과, A 영역(또는 B 영역)에 대한 IDW 구동의 시작 타이밍과 B 영역(또는 A 영역)에 대한 BDI 구동의 시작 타이밍 간의 시간 차이가 32n+16 수평 기간들로 설정될 수 있고, m 클럭 주기당 구동되는 픽셀라인수는 32m 개가 된다.
1 프레임 내에서, 타이밍 콘트롤러(500)는 A 클럭군(A1~A8, A1~A8)의 IDW/SDW용 캐리클럭들과 B 클럭군(B1~B8, B1~B8)의 IDW/SDW용 캐리클럭들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키고, A 클럭군(A1~A8, A1~A8)의 BDI용 캐리클럭들과 B 클럭군(B1~B8, B1~B8)의 BDI용 캐리클럭들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키며, A 클럭군(A1~A8, A1~A8)의 IDW/SDW용 스캔클럭들과 B 클럭군(B1~B8, B1~B8)의 IDW/SDW용 스캔클럭들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시킬 수 있다. 그리고, A 클럭군(A1~A8, A1~A8)의 IDW/SDW용 센스클럭들과 B 클럭군(B1~B8, B1~B8)의 IDW/SDW용 센스클럭들의 위상도 1 클럭 주기 내에서 순차적으로 쉬프트시킬 수 있다. 반면, 타이밍 콘트롤러(200)는 A 클럭군(A1~A8, A1~A8)의 BDI용 스캔클럭들과 B 클럭군(B1~B8, B1~B8)의 BDI용 스캔클럭들을 1 클럭 주기 내에서 두번씩 번갈아 출력하되, A1~A8 단위로 동시에 출력하고 B1~B8 단위로 동시에 출력할 수 있다. 이를 통해 MPRT 성능을 향상하는 기술에서 블랙 영상 데이터(BD) 삽입 기간이 줄어들고 그 대신 입력 영상 데이터(ID)의 기입 시간이 충분히 확보될 수 있다.
클럭신호들의 구체적인 실시 예를 살펴보면 다음과 같다.
도 19 내지 도 26은 각각 제1 내지 제8 클럭신호 그룹을 나타내는 도면들이다. 도 19a, 19b, 19c들 각각은 제1 클럭신호 그룹(GCLK1)의 스캔클럭, 센스클럭, 캐리클럭을 나타내는 도면들이다. 도 20a, 20b, 20c들 각각은 제2 클럭신호 그룹(GCLK2)의 스캔클럭, 센스클럭, 캐리클럭을 나타내는 도면들이다. 도 21a, 21b, 21c들 각각은 제3 클럭신호 그룹(GCLK3)의 스캔클럭, 센스클럭, 캐리클럭을 나타내는 도면들이다. 도 22a, 22b, 22c들 각각은 제4 클럭신호 그룹(GCLK4)의 스캔클럭, 센스클럭, 캐리클럭을 나타내는 도면들이다. 도 23a, 23b, 23c들 각각은 제5 클럭신호 그룹(GCLK5)의 스캔클럭, 센스클럭, 캐리클럭을 나타내는 도면들이다. 도 24a, 24b, 24c들 각각은 제6 클럭신호 그룹(GCLK6)의 스캔클럭, 센스클럭, 캐리클럭을 나타내는 도면들이다. 도 25a, 25b, 25c들 각각은 제7 클럭신호 그룹(GCLK7)의 스캔클럭, 센스클럭, 캐리클럭을 나타내는 도면들이다. 도 26a, 26b, 26c들 각각은 제8 클럭신호 그룹(GCLK8)의 스캔클럭, 센스클럭, 캐리클럭을 나타내는 도면들이다. 도 19 내지 도 26에서 빗금친 해칭이 표시된 클럭신호는 BDI용 스캔신호(SCB)의 타이밍을 결정하는 클럭신호이고, 해칭이 없는 클럭신호는 화상용 스캔신호(SCI)의 타이밍을 결정하는 클럭신호이다.
타이밍 콘트롤러(200)는 1 프레임 동안 제1 내지 제8 클럭신호 그룹들(GCLK1~GCLK8) 중에서 어느 하나의 클럭신호 그룹들을 시프트레지스터(500)에 인가한다.
도 19내지 도 26을 참조하면, 1 클럭 주기는 영상데이터 기입 기간과 블랙 영상데이터 삽입 기간 및 프리차지 기간을 포함하여 40 수평기간(40H)으로 설정될 수 있다. 다시 말해, 1/4 클럭 주기는 8 수평기간(8H)의 영상데이터 기입 기간, 1 수평기간(1H)의 블랙 영상데이터 삽입 기간(BDI) 및 1 수평기간(1H)의 프리차지 기간(PC)을 포함한다. 이와 같이 구성된 1/4 클럭 주기의 10 수평기간(10H)이 3회 더 반복되면서 1 클럭 주기 동안 32개의 픽셀라인들을 구동한다.
IDW/SDW용 캐리클럭들, BDI용 캐리클럭들, IDW/SDW용 스캔클럭들 및 IDW/SDW용 센스클럭들의 위상은 서로 동기되고, BDI용 스캔클럭들과 IDW/SDW용 스캔클럭들의 위상을 서로 다르게 설정된다. 이에 따라 BDI용 스캔클럭들의 펄스 구간과 IDW/SDW용 스캔클럭들의 펄스 구간은 서로 비중첩되면서 IDW 구동과 BDI 구동이 A 영역과 B 영역에서 서로 분리되어 수행된다. 다시 말해, 타이밍 콘트롤러(500)는 A 영역을 대상으로 IDW 구동이 수행되는 동안 B 영역을 BDI 구동시키고, 이와 반대로 A 영역을 대상으로 BDI 구동이 수행되는 동안 B 영역을 IDW 구동시킬 수 있다. 이렇게 함으로써, 블랙 영상을 삽입하여 MPRT 성능을 향상하는 기술에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임이 방지될 수 있다.
도 19 내지 도 26에서와 같이, 제1 내지 제8 클럭신호 그룹들 각각에 속한 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 1 클럭 주기당 위상 변화수가 32개인 16상 클럭들일 수 있다. 캐리클럭(CRCLK)은 캐리 신호에 동기되고, 스캔클럭(SCCLK)은 스캔 신호에 동기되며, 센스클럭(SECLK)은 센스 신호에 동기된다. 이 클럭들은 40 수평 기간들(40H)을 한 클럭 주기로 가질 수 있다.
제1 내지 제8 클럭신호 그룹들에 속한 캐리클럭들(CRCLK) 각각은 1 클럭 주기 내에서 제1 내지 제4 펄스 구간들(온 전압 구간들)을 갖는다. 제1 내지 제4 펄스 구간들 각각은 2 수평기간(2H)일 수 있다. 캐리클럭들(CRCLK) 각각의 제1 및 제2 펄스 구간들은 IDW/SDW용 캐리클럭들이 되고 제3 및 제4 펄스 구간들은 BDI용 캐리클럭들이 된다. IDW/SDW용 캐리클럭들과 BDI용 캐리클럭들은 교번적으로 출력된다.
제1 클럭신호 그룹(GCLK1)의 BDI용 캐리클럭들은 제8k 픽셀라인의 데이터기입 기간과 제8k+1 픽셀라인의 데이터기입 기간 사이에 출력된다. 제2 클럭신호 그룹(GCLK2)의 BDI용 캐리클럭들은 제8k+1 픽셀라인의 데이터기입 기간과 제8k+2 픽셀라인의 데이터기입 기간 사이에 출력된다. 제3 클럭신호 그룹(GCLK3)의 BDI용 캐리클럭들은 제8k+2 픽셀라인의 데이터기입 기간과 제8k+3 픽셀라인의 데이터기입 기간 사이에 출력된다. 제4 클럭신호 그룹(GCLK4)의 BDI용 캐리클럭들은 제8k+3 픽셀라인의 데이터기입 기간과 제8k+4 픽셀라인의 데이터기입 기간 사이에 출력된다. 제5 클럭신호 그룹(GCLK5)의 BDI용 캐리클럭들은 제8k+4 픽셀라인의 데이터기입 기간과 제8k+5 픽셀라인의 데이터기입 기간 사이에 출력된다. 제6 클럭신호 그룹(GCLK6)의 BDI용 캐리클럭들은 제8k+5 픽셀라인의 데이터기입 기간과 제8k+6 픽셀라인의 데이터기입 기간 사이에 출력된다. 제7 클럭신호 그룹(GCLK7)의 BDI용 캐리클럭들은 제8k+6 픽셀라인의 데이터기입 기간과 제8k+7 픽셀라인의 데이터기입 기간 사이에 출력된다. 제8 클럭신호 그룹(GCLK8)의 BDI용 캐리클럭들은 제8k+7 픽셀라인의 데이터기입 기간과 제8k+8 픽셀라인의 데이터기입 기간 사이에 출력된다.
스캔클럭들(SCCLK) 각각은 1 클럭 주기 내에서 제1 내지 제4 펄스 구간들(온 전압 구간들)을 갖는다. 제1 및 제2 펄스 구간들은 각각 2 수평기간(2H)일 수 있고, 제3 및 제4 펄스 구간들은 각각 1 수평기간(1H)일 수 있다. 제1 및 제2 펄스 구간들은 IDW/SDW용 스캔클럭들이 되고, 제3 및 제4 펄스 구간들은 BDI용 스캔클럭들이 된다. IDW/SDW용 스캔클럭들과 BDI용 스캔클럭들은 교번적으로 출력된다.
센스클럭(SECLK)들 각각은 1 클럭 주기 내에서 2개씩의 펄스 구간들(온 전압 구간)을 갖는다. 이 펄스 구간들은 각각 2 수평기간(2H)일 수 있으며, IDW/SDW용 센스클럭들이 된다.
타이밍 콘트롤러(500)는 제1 내지 제8 클럭신호 그룹들 중에서 어느 하나의 클럭신호 그룹을 선택하여 BDI 기간의 타이밍을 결정할 수 있다. 특히, 본 발명에 의한 타이밍 콘트롤러(500)는 프레임 단위로 시프트레지스터에 인가되는 클럭신호 그룹을 가변할 수 있다. 즉, 타이밍 콘트롤러(500)는 프레임마다 BDI 기간의 타이밍을 다르게 할 수 있다.
도 27은 타이밍 콘트롤러(500)가 클럭신호 그룹을 선택하여 BDI 기간의 타이밍을 가변하는 실시 예를 나타내는 도면이다.
도 27을 참조하면, 타이밍 콘트롤러(500)는 프레임마다 서로 다른 클럭신호 그룹을 출력한다. 이하 본 명세서에서 제i(i는 자연수) 수평기간(i_H)는 i번째 픽셀라인에 데이터를 기입하는 프로그래밍 구간을 의미한다.
예컨대, 타이밍 콘트롤러(500)는 제1 프레임(Frame#1) 동안 제1 클럭신호 그룹(GCLK1)을 출력한다. 그 결과, 제1 프레임(Frame#1) 내에서 제8i 수평기간(8i_H)이 종료된 이후에 BDI를 진행한다. 타이밍 콘트롤러(500)는 제2 프레임 동안 제7 클럭신호 그룹(GCLK7)을 출력한다. 그 결과, 제2 프레임(Frame#2) 내에서 제8i+6 수평기간([8i+6]_H)이 종료된 이후에 BDI를 진행한다. 이어서 타이밍 콘트롤러(500)는 제3 프레임 동안 제3 클럭신호 그룹(GCLK3)을 출력한다. 그 결과 제3 프레임(Frame#3) 내에서 제8i+2 수평기간([8i+2]_H)이 종료된 이후에 BDI를 진행한다. 타이밍 콘트롤러(500)는 제4 프레임 동안 제5 클럭신호 그룹(GCLK5)을 출력한다. 그 결과 제4 프레임(Frame#4) 내에서 제8i+4 수평기간([8i+4]_H)이 종료된 이후에 BDI를 진행한다.
이와 같이 본 발명은 프레임마다 BDI 기간을 가변하여, BDI 기간에 인접한 수평기간에 데이터를 기입하는 픽셀라인들에 휘도 편차가 집중되는 것을 개선할 수 있다.
BDI 기간에 인접한 수평기간에 데이터를 기입하는 픽셀라인들에 휘도 편차가 발생하는 이유를 살펴보면 다음과 같다.
도 28은 8 번째 수평기간에 이어서 BDI 기간 및 프리챠지 기간을 진행하는 클럭신호들의 타이밍을 나타내는 도면이다. 도 29는 도 28을 바탕으로 구동되는 픽셀라인들의 IR 전압 편차를 설명하는 도면이다.
도 28 및 도 29에서와 같이, 오버랩 구동을 할 때에는 i(i는 n이하의 자연수)번째 픽셀의 프로그래밍 구간(Tp)과 (i+1)번째 픽셀의 프리챠지 구간(PRE)은 중첩된다. 예컨대, 제6 수평기간(6_H) 내에서 제6 픽셀(P6)의 프로그래밍 구간(Tp)과 제7 픽셀(P7)의 프리챠지 구간(PRE)은 중첩된다. 다만, 제1 영상 데이터 기입 구간(IDW1)에서 제8 수평기간(8_H) 이후는 BDI 구간이기 때문에, 제8 픽셀(8P)의 프로그래밍 구간(Tp)은 제9 픽셀(9P)의 프리챠지 구간과 중첩되지 않는다.
제6 수평기간(6_H) 동안 제6 및 제7 센스신호들(SEN6,SEN7)은 턴-온 전압이고, 이에 따라 제6 및 제7 픽셀들(P6,P7)의 제2 노드(Ns)와 기준전압라인(RL) 간에는 전류가 흐른다. 그 결과, 제6 픽셀(P6)의 제2 노드(Ns)와 제7 픽셀(P7)의 제2 노드(Ns)는 기준전압(Vref)에서 "2IХR" 크기의 "IR 편차"가 반영된 전압이 세팅된다. 이때, "I"는 기준전압라인(RL)으로부터 픽셀들 각각의 제2 노드(Ns)로 흐르는 전류값을 지칭하고, "R"은 기준전압라인(RL)의 저항값을 지칭한다.
제7 수평기간(7_H) 동안 제7 및 제8 센스신호들(SEN7,SEN8)은 턴-온 전압이고, 이에 따라 제7 및 제8 픽셀들(P7,P8)의 제2 노드(Ns)와 기준전압라인(RL) 간에는 전류가 흐른다. 그 결과, 제7 픽셀(P7)의 제2 노드(Ns)와 제8 픽셀(P8)의 제2 노드(Ns)는 기준전압(Vref)에서 "2IХR" 크기의 "IR 편차"가 반영된 전압이 세팅된다.
제8 수평기간(8_H) 동안 제8 센스신호(SEN)는 턴-온 전압이고, 이에 따라 제8 픽셀(P8)의 제2 노드(Ns)와 기준전압라인(RL) 간에는 전류가 흐른다. 그리고, 제8 픽셀(P8)의 제2 노드(Ns)는 기준전압(Vref)에서 "IХR" 크기의 "IR 편차"가 반영된 전압이 세팅된다.
살펴본 바와 같이, 제6 픽셀(P6)의 제2 노드(Ns)와 제7 픽셀(P7)의 제2 노드(Ns)는 기준전압(Vref)으로부터 "2IХR"크기의 전압편차를 갖는 상태로 프로그래밍된다. 이에 반해서, 제8 픽셀(P8)의 제2 노드(Ns)는 "IХR" 크기의 "IR 편차"를 갖는 상태로 프로그래밍된다. 따라서, 제6 내지 제8 픽셀들(P6~P8)에 동일한 데이터전압이 인가될지라도, 제8 수평기간(8_H) 내에서 프로그래밍 된 제8 픽셀(P8)은 제6 및 제7 픽셀들(P6,P7)에 대비하여 다른 휘도를 표시한다.
또한, BDI 기간 동안 표시패널(100)에는 낮은 전압레벨의 블랙 데이터전압이 인가된 상태에서, 이어지는 프리챠지 기간(PRE) 동안 화상 데이터전압이 인가된다. 이에 따라, 제9 수평기간(9_H) 에서 표시패널(100)에는 커플링 현상이 발생하고, 그 결과 기준전압라인(RL)에 인가되는 기준전압(Vref)도 상승한다.
이처럼 BDI 기간에 인접한 제8 수평기간(8_H) 및 제9 수평기간(9_H)에서 데이터전압이 기입되는 제8 픽셀(P8) 및 제9 픽셀(P9)은 다른 픽셀들에 대비하여 기준전압(Vref) 편차가 발생하고, 이로 인해서 휘도 편차가 발생한다. 만약, BDI 기간이 고정되어 있다면, 휘도 편차가 발생하는 픽셀라인들이 고정되기 때문에, 라인 딤(dim) 현상이 발생한다.
이에 반해서, 본 발명은 도 27에서와 같이, 프레임 단위로 BDI 기간을 가변하기 때문에 휘도 편차가 발생하는 라인을 지속적으로 변경할 수 있다. 그 결과 특정 라인에서 휘도 편차가 집중되는 것을 방지하기 때문에 라인 딤 현상이 발생하는 것을 개선할 수 있다.
특히, 타이밍 콘트롤러(500)는 BDI 기간을 불규칙적으로 변경함으로써 휘도 편차가 발생하는 라인이 육안으로 시인되는 것을 방지할 수 있다.
도 30은 제2 실시 예에 의한 픽셀 구조를 나타내는 도면이고, 도 31은 도 30에 도시된 픽셀 구조를 구동하는 구동신호를 나타내는 도면이다. 도 30은 제1 픽셀라인에 배치된 픽셀들 중에서 제1 데이터라인에 연결된 픽셀을 도시하고 있다. 제2 실시 예에서 게이트라인은 스캔신호를 인가하는 스캔라인을 포함한다.
도 30 및 도 31을 참조하면, 픽셀(P)은 유기발광다이오드(OLED), 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 스캔 트랜지스터(Tsc) 및 센스 트랜지스터(Tse)를 구비한다. 구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 유기발광다이오드(OLED)에 흐르는 구동전류를 제어한다. 구동 트랜지스터(DT)는 제1 노드(Ng)에 접속된 게이트전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인전극, 및 제2 노드(Ns)에 접속된 소스전극을 포함한다. 스토리지 커패시터(Cst)는 제1 노드(Ng)와 제2 노드(Ns) 사이에 접속된다. 스캔 트랜지스터(Tsc)는 스캔라인(SLA)에 연결되는 게이트전극, 제1 데이터라인(DL1)에 연결되는 드레인전극, 및 제1 노드(Ng)에 연결되는 소스전극을 포함한다. 센스 트랜지스터(Tse)는 스캔라인(SLA)에 연결되는 게이트전극, 제2 노드(Ns)에 연결되는 드레인전극, 및 기준전압라인(RL)에 연결되는 소스전극을 포함한다.
제1 데이터라인(DL1)은 데이터 구동부(300)의 디지털 아날로그 변환기(DAC)를 통해서 데이터전압을 공급받고, 기준전압라인(RL)은 센싱부(SU)와 연결된다. 센싱부(SU)는 픽셀의 기준전압라인(RL)을 통해서 기준전압을 공급하거나, 픽셀들 각각의 제1 노드(Ng) 전압을 센싱전압으로 획득한다.
제2 실시 예에 의한 픽셀 구조는 스캔 트랜지스터(Tsc)와 센스 트랜지스터(Tse)들이 모두 스캔라인(SLA)을 통해서 제공받는 스캔신호(SCAN)에 의해서 제어된다. 즉, 제2 실시 예의 픽셀 구조를 이용한 표시장치는 게이트라인의 개수가 줄어들기 때문에 시프트레지스터에서 클럭신호를 인가하는 클럭라인의 개수를 줄일 수 있다. 그 결과, 표시패널(100)의 비표시영역(NAA)의 사이즈를 줄일 수 있다.
도 32는 제2 실시 예에 의한 픽셀회로를 구동하기 위한 스캔신호를 생성하는 시프트레지스터의 일 스테이지를 모식화한 도면이다. 도 32에서 도 16에 도시된 구성과 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
도 32를 참조하면, 제i(i는 정수) 스테이지(STGi)는 Q 노드의 전압에 따라 클럭신호(CRCLK, SCCLK, SECLK)를 게이트 신호로 출력하는 제1 및 제2 풀업 트랜지스터들(T31,T32)과, QB 노드의 전압에 따라 출력단들(NO1,NO2)을 저전위 전원전압(GVSS)으로 방전하는 제1 및 제2 풀다운 트랜지스터들(T41,T42)을 포함한다.
도 32에 도시된 스테이지는 도 16에 도시된 스테이지에서 제3 풀업 트랜지스터(T33) 및 제3 풀다운 트랜지스터(T43)가 생략된 구조로 간주될 수 있다.
제2 실시 예에 의한 시프트레지스터에 인가되는 캐리클럭(CRCLK) 및 스캔클럭(SCCLK)들은 전술한 제1 실시 예에 인가되는 캐리클럭(CRCLK) 및 스캔클럭(SCCLK)들과 동일한 신호들이 이용될 수 있다.
또한, 타이밍 콘트롤러(500)는 제1 게이트클럭 그룹(GCLK1) 내지 제8 케이트클럭 그룹(GCLK8)들 중에서 어느 하나의 게이트클럭 그룹을 이용하여 BDI 타이밍을 결정할 수 있다. 또한, 타이밍 콘트롤러(500)는 프레임마다 시프트레지스터에 인가되는 게이트클럭 그룹을 변경함으로써, 프레임마다 BDI 타이밍을 다르게 할 수 있다. 그 결과, 고정된 픽셀라인에서 라인 딤 현상이 발생하는 것을 개선할 수 있다.
도 33 및 도 34는 제2 실시 예에 의한 픽셀 구조에서, 수직 블랭크 기간 동안 실시간 센싱이 수행되는 것을 보여주는 도면이다.
도 33 및 도 34를 참조하면, 타이밍 콘트롤러(200)는 타이밍 제어신호들(GDC,DDC)을 기초로 각 프레임의 수직 액티브 기간(VWP) 내에서 IDW 구동을 구현하고, 각 프레임의 수직 블랭크 기간(VBP) 내에서 SDW 구동을 구현할 수 있다. 그리고, 타이밍 콘트롤러(200)는 제k 프레임의 일부 수직 액티브 기간(VWP)과 수직 블랭크 기간(VBP), 및 제k+1 프레임의 일부 수직 액티브 기간(VWP)을 통해 BDI 구동을 구현할 수 있다. 수직 블랭크 기간(VBP)은 수직 액티브 기간(VWP)에 비해 매우 짧기 때문에, 특정 픽셀라인을 대상으로 한 SDW 구동은 IDW 구동과 BDI 구동에 비해 훨씬 짧은 시간 동안 이뤄질 수 있다.
SDW 구동 기간은 BDI 구동 기간과 중첩되지 않는 범위 내에서 설정된다. 예컨대, 도 34에서와 같이, SDW 구동 기간은 j번째 BDI 구동 기간(BDI[j])과 j+1 번째 BDI 구동 기간(BDI[j+1]) 사이에 배치될 수 있다. 즉, 실시 예들과 같이, 프리챠지(PRE) 기간이 1H이고 BDI 구동 기간이 8H일 경우에, SDW 구동 기간은 9H 미만으로 설정된다. 이는 SDW 구동 기간에 BDI 구동을 위한 블랙 데이터전압이 스캔 트랜지스터(Tsc)에 인가되는 것을 방지하기 위한 것이다.
도 2에 도시된 제1 실시 예에 의한 픽셀 구조는 스캔라인(SLA)과 센스라인(SLB)이 분리되기 때문에, BDI 구동 기간에 블랙 데이터를 기입하는 화소들의 센스 트랜지스터(Tse)를 턴-온하지 않고 센싱하는 화소의 센스 트랜지스터(Tse)를 턴-온할 수 있다. 그 결과, 제1 실시 예에 의한 픽셀 구조에서는 SDW 구동 기간이 BDI 구동 기간과 중첩되더라도, 기준전압라인(RL)에 있는 센싱된 전압이 손실되는 현상이 발생하지 않는다.
이에 반해서, 제2 실시 예에서는 SDW 구동 기간 또는 BDI 구동 기간에서 스캔 트랜지스터(Tsc)와 센스 트랜지스터(Tse)가 동시에 턴-온된다. 따라서, SDW 구동 기간이 BDI 구동 기간과 중첩되면, 센싱 동작 중에 센싱하는 화소가 아닌 화소들의 센스 트랜지스터(Tse)가 턴-온돼서 기준전압라인(RL)에 있는 센싱된 전압이 손실된다. 따라서, 도 30에 도시된 제2 실시 예의 구조에서, SDW 구동은 인접하는 BDI 구동 기간의 사이에 수행되도록 한다.
또한, 타이밍 콘트롤러(500)는 매 프레임마다 SDW 구동 기간을 변경한다. BDI 구동 기간이 프레임마다 변경될 때, SDW 구동 기간이 고정되어 있으면 BDI 구동 기간과 충돌할 수 있다. 예컨대, 도 27에서와 같이 BDI 구동 기간을 가변할 때, 제1 프레임(Frame#1)에서 SDW 구동 기간은 제1 수평기간(1_H)부터 제8 수평기간(8_H) 사이에 수행될 수 있다. 만약 SDW 구동 기간이 고정되어 있다면, 제2 프레임(Frame#2)에서는 BDI 기간과 SDW 구동 기간이 중첩되는 문제점이 발생한다. 따라서, 타이밍 콘트롤러(500)는 프레임마다 SDW 구동 기간을 가변하되, 도 34에서와 같이, SDW 구동 기간이 서로 인접하는 BDI 구동 기간 사이에 배치되도록 한다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 200: 타이밍 콘트롤러
300: 데이터 구동회로 400: 레벨 시프터
500: 시프트레지스터

Claims (9)

  1. 동일한 게이트라인에 연결된 다수의 픽셀들로 정의되는 픽셀라인이 다수 배치된 표시패널;
    입력 영상데이터를 바탕으로 상기 픽셀들에 영상 데이터전압을 공급하는 데이터 구동부;
    상기 게이트라인에 게이트펄스를 공급하는 게이트 구동부; 및
    상기 데이터 구동부 및 상기 게이트 구동부의 동작을 제어하여, n(n은 1보다 큰 자연수)개의 상기 픽셀라인들에 순차적으로 상기 영상 데이터전압을 기입하고, 다른 n개의 상기 픽셀라인들에 동시에 블랙 데이터전압을 기입하는 타이밍 콘트롤러를 포함하고,
    상기 타이밍 콘트롤러는 프레임의 시작 타이밍부터 상기 블랙 데이터전압을 기입하는 타이밍 간의 간격을 프레임 단위로 변경하는 블랙 영상 삽입 기능을 갖는 표시장치.
  2. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는
    프레임의 시작 타이밍부터 첫 번째 상기 블랙 영상을 기입하는 타이밍 간의 간격을 0H 내지 (n-1)H 범위 내에서 선택하는 블랙 영상 삽입 기능을 갖는 표시장치.
  3. 제 2 항에 있어서,
    상기 타이밍 콘트롤러는
    서로 인접하는 프레임에서 첫 번째 상기 블랙 영상을 기입하는 타이밍들 간의 시간 차이는 프레임마다 달라지도록 제어하는 블랙 영상 삽입 기능을 갖는 표시장치.
  4. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는
    서로 인접하는 블랙 영상을 기입하는 타이밍들 사이에 센싱용 데이터전압을 기입하도록 제어하는 블랙 영상 삽입 기능을 갖는 표시장치.
  5. 제 4 항에 있어서,
    상기 픽셀은
    유기발광 다이오드의 구동전류를 제어하는 구동 트랜지스터;
    스캔신호에 응답하여, 상기 구동 트랜지스터의 게이트전극과 상기 데이터라인을 연결시키는 스캔 트랜지스터; 및
    상기 스캔신호에 응답하여, 상기 구동 트랜지스터의 소스전극과 기준전압라인을 연결시키는 센스 트랜지스터를 포함하고,
    상기 타이밍 콘트롤러는
    상기 데이터라인에 상기 센싱용 데이터를 기입하는 기간과 상기 데이터라인에 상기 블랙 영상을 기입하는 기간이 중첩되지 않도록 제어하는 블랙 영상 삽입 기능을 갖는 표시장치.
  6. 제 5 항에 있어서,
    상기 타이밍 콘트롤러는
    첫 번째 상기 센싱용 데이터전압을 기입하는 타이밍이 프레임마다 달라지도록 제어하는 블랙 영상 삽입 기능을 갖는 표시장치.
  7. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 영상 데이터전압이 순차적으로 기입되는 n개의 픽셀라인들과 상기 블랙 데이터전압이 동시에 기입되는 n개의 픽셀라인들에 동일한 주기를 갖되, 서로 위상이 다른 클럭신호들을 제공하고,
    상기 클럭신호들은, 상기 영상데이터 전압 또는 상기 센싱용 데이터 전압이 인가되는 타이밍에 동기되는 화상용 클럭신호 및 상기 블랙 데이터전압 기입 타이밍에 동기되는 BDI용 클럭신호를 포함하는 블랙 영상 삽입 기능을 갖는 표시장치.
  8. 제 7 항에 있어서,
    상기 타이밍 콘트롤러는 상기 화상용 클럭신호 및 상기 BDI용 클럭신호가 서로 중첩되지 않도록 제어하는 블랙 영상 삽입 기능을 갖는 표시장치.
  9. 제 8 항에 있어서,
    상기 타이밍 콘트롤러는 첫 번째 상기 BDI용 클럭신호가 출력되는 타이밍이 프레임마다 달라지도록 제어하는 블랙 영상 삽입 기능을 갖는 표시장치.
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