KR102509115B1 - 표시장치와 그 구동방법 - Google Patents

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Abstract

본 명세서의 실시예에 따른 표시장치는 다수의 픽셀들로 구현된 픽셀 라인들이 적어도 하나 이상의 A 영역과 적어도 하나 이상의 B 영역으로 구분된 표시패널과, 상기 픽셀 라인들에 연결된 패널 구동부와, 상기 패널 구동부의 동작을 제어하는 타이밍 콘트롤러를 포함할 수 있다. 상기 타이밍 콘트롤러는 상기 A 영역과 상기 B 영역 중 어느 하나에 속하는 복수의 픽셀 라인들에 입력 영상 데이터를 순차적으로 기입하기 위한 IDW(Image Data Writing) 구동을 구현하고, 상기 A 영역과 상기 B 영역 중 나머지 하나에 속하는 복수의 픽셀 라인들에 블랙 영상 데이터를 동시에 삽입하기 위한 BDI(Back Data Insertion) 구동을 구현할 수 있다. 여기서, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍은 한 프레임 내에 위치하고, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍 간의 시간 차이에 의해 상기 한 프레임의 발광 듀티가 정의될 수 있다.

Description

표시장치와 그 구동방법{ Display Device And Driving Method Thereof}
본 명세서는 액티브 매트릭스 타입의 표시장치에 관한 것이다.
표시장치는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 표시장치는 액정표시장치(Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 유기발광 표시장치(Organic Light-Emitting Diode Display) 등이 있다. 특히, 액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light-Emitting Diode: 이하, OLED라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
최근, 유기발광 표시장치에서 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 단축하기 위해서 블랙 영상을 삽입하는 기술이 제안되고 있다. 블랙 영상 삽입 기술은 이웃한 영상 프레임들 사이에 블랙 영상을 표시하여 이전 프레임의 영상을 효과적으로 소거하기 위한 것이다.
기존의 블랙 영상 삽입 기술은 입력 영상을 기입하기 위한 클럭 신호와 블랙 영상을 기입하기 위한 클럭 신호를 서로 다른 클럭 배선들을 통해 공급하기 때문에, 클럭 배선수 증가로 인해 표시패널의 베젤(Bezel) 영역이 증가되는 문제가 있다.
또한, 기존의 블랙 영상 삽입 기술은 한 화면 분량의 입력 영상을 모두 기입한 후에 블랙 영상을 삽입하기 때문에 1 프레임 시간이 길고 고속 구동에 부적합하다.
또한, 기존의 블랙 영상 삽입 기술은 블랙 영상을 1픽셀 라인 단위로 순차적으로 기입하기 때문에 1 프레임 내에서 블랙 영상의 기입에 할애되는 시간이 길고 그 만큼 입력 영상의 충전 시간이 부족한 문제가 있다.
한편, 유기발광 표시장치에서는 화상 품위를 높이기 위해 외부 보상 기술이 사용되고 있다. 외부 보상 기술은 픽셀의 구동 특성(또는 전기적 특성)에 따른 픽셀 전압 또는 전류를 센싱하고, 센싱된 결과를 바탕으로 입력 영상의 데이터를 변조함으로써 픽셀들 간 구동 특성 편차를 보상하는 것이다. 픽셀들에 대한 센싱 구동은 입력 영상이 기입되지 않는 일정 시간 내에 이뤄질 수 있는데, 이 일정 시간은 블랙 영상이 삽입되는 시간과 오버랩되므로, 기존의 블랙 영상 삽입 기술을 채용하면 픽셀의 구동 특성을 정확히 센싱하기 어렵다.
따라서, 본 명세서는 베젤 영역을 증가시키지 않고 블랙 영상을 삽입하여 동영상 응답 속도를 개선할 수 있는 표시장치와 그 구동방법을 제공하기 위한 것이다.
또한, 본 명세서는 블랙 영상을 삽입하여 동영상 응답 속도를 개선하면서도 고속 구동에 최적화되고 입력 영상의 충전 시간 부족 문제를 해결할 수 있는 표시장치와 그 구동방법을 제공하기 위한 것이다.
또한, 본 명세서는 블랙 영상을 삽입하여 동영상 응답 속도를 개선하면서도 픽셀의 구동 특성을 정확히 센싱할 수 있는 표시장치와 그 구동방법을 제공하기 위한 것이다.
본 명세서의 실시예에 따른 표시장치는 다수의 픽셀들로 구현된 픽셀 라인들이 적어도 하나 이상의 A 영역과 적어도 하나 이상의 B 영역으로 구분된 표시패널과, 상기 픽셀 라인들에 연결된 패널 구동부와, 상기 패널 구동부의 동작을 제어하는 타이밍 콘트롤러를 포함할 수 있다. 상기 타이밍 콘트롤러는 상기 A 영역과 상기 B 영역 중 어느 하나에 속하는 복수의 픽셀 라인들에 입력 영상 데이터를 순차적으로 기입하기 위한 IDW(Image Data Writing) 구동을 구현하고, 상기 A 영역과 상기 B 영역 중 나머지 하나에 속하는 복수의 픽셀 라인들에 블랙 영상 데이터를 동시에 삽입하기 위한 BDI(Back Data Insertion) 구동을 구현할 수 있다. 여기서, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍은 한 프레임 내에 위치하고, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍 간의 시간 차이에 의해 상기 한 프레임의 발광 듀티가 정의될 수 있다.
본 명세서의 실시예에 따라 표시패널에서 다수의 픽셀들로 구현된 픽셀 라인들이 적어도 하나 이상의 A 영역과 적어도 하나 이상의 B 영역으로 구분된 표시장치의 구동방법은, 상기 A 영역과 상기 B 영역 중 어느 하나에 속하는 복수의 픽셀 라인들에 입력 영상 데이터를 순차적으로 기입하기 위한 IDW(Image Data Writing) 구동을 구현하는 단계와, 상기 A 영역과 상기 B 영역 중 나머지 하나에 속하는 복수의 픽셀 라인들에 블랙 영상 데이터를 동시에 삽입하기 위한 BDI(Back Data Insertion) 구동을 구현하는 단계를 포함한다. 여기서, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍은 한 프레임 내에 위치하고, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍 간의 시간 차이에 의해 상기 한 프레임의 발광 듀티가 정의된다.
본 명세서의 실시예들에 의하면 본 발명은 다음과 같은 효과가 있다.
본 발명의 블랙 영상 삽입 기술은 입력 영상을 기입하기 위한 클럭 배선과 블랙 영상을 기입하기 위한 클럭 배선을 분리하지 않고 공통으로 사용하기 때문에, 베젤 영역을 늘릴 필요가 없고, 협 베젤(Narrow Bezel)을 구현하는 데 유리한 장점이 있다.
본 발명의 블랙 영상 삽입 기술은 동일 프레임 내에서 일정 시간차를 두고 입력 영상과 블랙 영상을 중첩적으로 기입하기 때문에 1 프레임 시간을 늘릴 필요가 없고 고속 구동에 유리한 장점이 있다.
본 발명의 블랙 영상 삽입 기술은 블랙 영상을 복수의 픽셀 라인들 단위로 동시에 기입하기 때문에 1 프레임 내에서 블랙 영상의 기입에 소요되는 시간을 줄일 수 있고, 입력 영상의 기입 시간을 충분히 확보할 수 있는 장점이 있다.
본 발명의 블랙 영상 삽입 기술은 픽셀 어레이를 하나 이상의 A 영역과 하나 이상의 B 영역으로 구분하고, A 영역과 B 영역에 서로 다른 속성의 영상(즉, 입력 영상과 블랙 영상)을 중첩적으로 기입하되, 입력 영상 기입 타이밍에 동기되는 게이트 쉬프트 클럭의 위상과 블랙 영상 기입 타이밍에 동기되는 게이트 쉬프트 클럭의 위상을 분리함으로써, 중첩 구동으로 인한 데이터 뒤섞임(데이터 충돌)을 방지할 수 있다.
본 발명은 수직 블랭크 기간에서 블랙 영상이 기입되는 영역을 회피하여 다른 영역을 대상으로 센싱 구동을 실시함으로써, 블랙 영상을 삽입하여 동영상 응답 속도를 개선하면서도 픽셀의 구동 특성을 정확히 센싱할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예들에 따른 표시장치를 보여주는 도면이다.
도 2는 도 1의 표시장치에 포함된 픽셀 어레이를 보여주는 도면이다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀을 보여주는 도면이다.
도 4 내지 도 6은 도 1의 표시장치에 적용되는 블랙 영상 삽입 기술을 보여주는 도면들이다.
도 7은 도 6의 IDW 구동과 BDI 구동을 구현하기 위한 게이트신호 및 데이터신호의 타이밍도이다.
도 8a는 도 7의 프로그래밍 기간에 대응되는 픽셀의 등가회로도이다.
도 8b는 도 7의 발광 기간에 대응되는 픽셀의 등가회로도이다.
도 8c는 도 7의 블랙 기간에 대응되는 픽셀의 등가회로도이다.
도 9는 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 A 영역과 B 영역으로 분할 구동하는 일 예를 보여주는 도면이다.
도 10a는 A 클럭군에 따라 A 영역을 BDI 구동시킴과 동시에 B 클럭군에 따라 B 영역을 IDW 구동시키는 것을 보여주는 도면이다.
도 10b는 A 클럭군에 따라 A 영역을 IDW 구동시킴과 동시에 B 클럭군에 따라 B 영역을 BDI 구동시키는 것을 보여주는 도면이다.
도 11은 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 복수의 A 영역들과 복수의 B 영역들로 분할 구동하는 예를 보여주는 도면이다.
도 12는 A 클럭군과 B 클럭군에 따라, A1-B1-A2-B2-A3-B3 영역들에 순차적으로 블랙 데이터를 기입하고, B2-A3-B3-A1-B1-A2 영역들에 순차적으로 영상 데이터를 기입하는 것을 보여주는 도면이다.
도 13은 도 1의 게이트 구동부에 포함된 스테이지들의 접속 구성을 보여주는 도면이다.
도 14는 도 13의 일 스테이지를 간략히 보여주는 도면이다.
도 15는 블랙 영상 삽입 기술에서 입력 영상 데이터와 블랙 영상 데이터 간의 충돌을 방지하기 위한 게이트 쉬프트 클럭들의 다양한 실시예를 보여주는 도표이다.
도 16 내지 도 18은 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이를 16n+8 수평 기간들로 설정하기 위한 게이트 쉬프트 클럭들의 제1 실시예를 나타내는 도면들이다.
도 19 및 도 20은 제1 실시예의 게이트 쉬프트 클럭들에 따른 스테이지들의 Q 노드 전압 변화를 나타내는 도면들이다.
도 21 내지 도 23은 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이를 32n+16 수평 기간들로 설정하기 위한 게이트 쉬프트 클럭들의 제2 실시예를 나타내는 도면들이다.
도 24 내지 도 27은 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이를 48n+24 수평 기간들로 설정하기 위한 게이트 쉬프트 클럭들의 제3 실시예를 나타내는 도면들이다.
도 28 내지 도 30은 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이를 48n+24 수평 기간들로 설정하기 위한 게이트 쉬프트 클럭들의 제4 실시예를 나타내는 도면들이다.
도 31은 블랙 영상 삽입 기술을 구현하기 위한 스테이지들의 캐리 연결 구성의 일 예를 보여주는 도면이다.
도 32는 블랙 영상 삽입 기술에서 수직 블랭크 기간 동안 실시간 센싱이 수행되는 것을 보여주는 도면이다.
도 33은 도 32의 실시간 센싱을 위한 게이트신호 및 데이터신호의 타이밍도이다.
도 34a는 도 33의 셋업 기간에 대응되는 픽셀의 등가회로도이다.
도 34b는 도 33의 센싱 기간에 대응되는 픽셀의 등가회로도이다.
도 34c는 도 33의 리셋 기간에 대응되는 픽셀의 등가회로도이다.
도 35는 A 영역에 연결된 스테이지들과 B 영역에 연결된 스테이지들에 동일한 픽셀라인 선택&해제 신호를 인가하는 경우 생기는 클럭 충돌 가능성을 설명하기 위한 도면이다.
도 36은 A 영역에 연결된 스테이지들과 B 영역에 연결된 스테이지들에 서로 다른 픽셀라인 선택&해제 신호를 인가하여 데이터 충돌 가능성을 회피하는 것을 설명하기 위한 도면이다.
도 37a는 도 18의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, A 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다.
도 37b는 도 18의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, A 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 38a는 도 18의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, B 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다.
도 38b는 도 18의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, B 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 39a는 도 23의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, A 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다.
도 39b는 도 23의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, A 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 40a는 도 23의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, B 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다.
도 40b는 도 23의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, B 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 41a는 도 27의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, A 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다.
도 41b는 도 27의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, A 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 42a는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, B 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다.
도 42b는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, B 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 43a는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, A 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다.
도 43b는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, A 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 44a는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, B 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다.
도 44b는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, B 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 45는 도 13의 일 스테이지의 등가 회로를 자세히 보여주는 도면이다.
도 46은 A 영역의 픽셀 라인에 연결된 A 스테이지에 A 픽셀라인 선택&해제 신호가 인가되고, B 영역의 픽셀 라인에 연결된 B 스테이지에 B 픽셀라인 선택&해제 신호가 인가되는 것을 보여주는 도면이다.
도 47a 내지 도 47e는 A 영역에 대한 SDW 준비 동작을 설명하기 위한 것으로서, 수직 액티브 기간의 X1~X5 구간들 동안 센싱 대상 픽셀 라인에 연결된 특정 A 스테이지의 등가회로를 나타낸 도면들이다.
도 48 및 도 49는 각각 A 영역에 대한 SDW 준비 동작 중에 비센싱 대상 픽셀 라인에 연결된 특정 B 스테이지의 등가회로를 나타낸 도면들이다.
도 50a는 수직 블랭크 기간에서 A 영역에 대한 SDW 구동이 수행될 때 특정 A 스테이지의 등가회로를 나타낸 도면이다.
도 50b는 수직 블랭크 기간에서 A 영역에 대한 SDW 구동이 수행될 때 특정 B 스테이지의 등가회로를 나타낸 도면이다.
도 51a 및 도 51b는 수직 블랭크 기간에서 A 영역에 대한 SDW 구동이 완료될 때 특정 A 스테이지의 등가회로를 나타낸 도면들이다.
도 51c는 수직 블랭크 기간에서 A 영역에 대한 SDW 구동이 완료될 때 특정 B 스테이지의 등가회로를 나타낸 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.
본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 명세서의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.
이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 명세서의 실시예에 따른 표시장치를 나타낸 도면이다. 도 2는 도 1의 표시장치에 포함된 픽셀 어레이를 보여주는 도면이다. 그리고, 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀을 보여주는 도면이다.
도 1 내지 도 3을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 패널 구동부(12,13)를 포함할 수 있다. 패널 구동부(12,13)는 표시패널(10)의 데이터라인들(15)을 구동하는 데이터 구동부(12)와, 표시패널(10)의 게이트라인들(17)을 구동하는 게이트 구동부(13)를 포함한다.
표시패널(10)에는 다수의 데이터라인들(15) 및 기준전압 라인들(16)과, 다수의 게이트라인들(17)이 구비될 수 있다. 그리고, 데이터라인들(15), 기준전압 라인들(16) 및 게이트라인들(17)의 교차영역에는 픽셀들(PXL)이 배치될 수 있다. 그리고, 매트릭스 형태로 배치된 픽셀들(PXL)에 의해 표시패널(10)의 표시 영역(AA)에 도 2와 같은 픽셀 어레이가 형성될 수 있다.
픽셀 어레이에서, 픽셀들(PXL)은 일 방향을 기준으로 라인 별로 구분될 수 있다. 예컨대, 픽셀들(PXL)은 게이트라인 연장 방향(또는 수평 방향)을 기준으로 다수의 픽셀 라인들(Line 1~Line 4 등)로 구분될 수 있다. 여기서, 픽셀 라인은 물리적인 신호라인이 아니라, 일 수평 방향을 따라 서로 이웃하게 배치된 픽셀들(PXL)의 집합체를 의미한다. 따라서, 동일 픽셀 라인을 구성하는 픽셀들(PXL)은 동일한 게이트라인들(17A,17B)에 연결될 수 있다.
픽셀 어레이에서, 픽셀들(PXL) 각각은 데이터라인(15)을 통해 디지털-아날로그 컨버터(이하, DAC)(121)에 연결되고, 기준전압 라인(16)을 통해 센싱부(SU)(122)에 연결될 수 있다. 기준전압 라인(16)은 기준 전압의 공급을 위해 DAC(121)에 더 연결될 수 있다. DAC(121)와 센싱부(SU)는 데이터 구동부(12)에 내장될 수 있으나, 이에 한정되지 않는다.
픽셀 어레이에서, 픽셀들(PXL) 각각은 전원라인(18)을 통해 고전위 픽셀전원(EVDD)에 연결될 수 있다. 그리고, 픽셀들(PXL) 각각은 제1 게이트라인(17A)과 제2 게이트라인(17B)을 통해 게이트 구동부(13)에 연결될 수 있다.
각 픽셀(PXL)은 도 3과 같이 구현될 수 있다. k(k는 정수)번째 픽셀라인에 배치된 일 픽셀(PXL)은, OLED, 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함하며, 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)가 서로 다른 게이트라인(17A,17B)에 연결될 수 있다.
OLED는 소스 노드(Ns)에 접속된 애노드전극과, 저전위 픽셀전원(EVSS)의 입력단에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함한다. 구동 TFT(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압차에 따라 OLED에 흐르는 구동 전류를 제어한다. 구동 TFT(DT)는 게이트 노드(Ng)에 접속된 게이트전극, 고전위 픽셀전원(EVDD)의 입력단에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다. 스토리지 커패시터(Cst)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 저장한다.
제1 스위치 TFT(ST1)는 제1 게이트신호(SCAN(k))에 따라 데이터라인(15)과 게이트 노드(Ng) 사이의 전류 흐름을 온 시켜, 데이터라인(15)에 충전되어 있는 데이터전압을 게이트 노드(Ng)에 인가한다. 제1 스위치 TFT(ST1)는 제1 게이트라인(17A)에 접속된 게이트전극, 데이터라인(15)에 접속된 제1 전극, 및 게이트 노드(Ng)에 접속된 제2 전극을 구비한다. 제2 스위치 TFT(ST2)는 제2 게이트신호(SEN(k))에 따라 기준전압 라인(16)과 소스 노드(Ns) 사이의 전류 흐름을 온 시켜, 기준전압 라인(16)에 충전된 기준전압을 소스 노드(Ns)에 인가하거나 또는, 픽셀 전류에 따른 소스 노드(Ns) 전압 변화를 기준전압 라인(16)으로 전달한다. 제2 스위치 TFT(ST2)는 제2 게이트라인(17B)에 접속된 게이트전극, 기준전압 라인(16)에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다.
각 픽셀(PXL)에 연결되는 게이트라인(17)의 개수는 픽셀(PXL) 구조에 따라 달라질 수 있다. 예컨대, 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)가 서로 다르게 구동되는 2-스캔 픽셀 구조의 경우, 각 픽셀(PXL)에 연결되는 게이트라인(17)의 개수는 2개이다. 2-스캔 픽셀 구조에서 게이트라인(17) 각각은 스캔 신호가 인가되는 제1 게이트라인(17A)과 센스 신호가 인가되는 제2 게이트라인(17B)을 포함한다. 이하에서는 설명의 편의상, 2-스캔 픽셀 구조를 예시 대상으로 하지만, 본 명세서의 기술적 사상은 픽셀 구조나 게이트라인의 개수 등에 제한되지 않는다.
타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성할 수 있다. 게이트 제어신호(GDC)는 게이트 스타트 신호, 게이트 쉬프트 클럭들, 픽셀라인 선택&해제 신호들, 센싱 시작타이밍 지시신호, 센싱 종료타이밍 지시신호 등을 포함할 수 있다. 데이터 제어신호(DDC)는 소스 스타트 펄스, 소스 샘플링 클럭, 및 소스 출력 인에이블신호 등을 포함한다. 소스 스타트 펄스는 데이터 구동부(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어한다. 소스 출력 인에이블신호는 데이터 구동부(12)의 출력 타이밍을 제어한다.
타이밍 콘트롤러(11)는 타이밍 제어신호들(GDC,DDC)을 기초로 표시패널(10)의 픽셀 라인들에 대한 디스플레이 구동 타이밍과 센싱 구동 타이밍을 제어함으로써, 화상 표시 중에 실시간으로 픽셀들의 구동 특성이 센싱되도록 할 수 있다.
여기서, 센싱 구동이란 특정 픽셀 라인에 배치된 픽셀들(PXL)에 센싱용 데이터(SD)를 기입하여 해당 픽셀들(PXL)의 구동 특성을 센싱하고, 이 센싱 결과를 기초로 해당 픽셀들(PXL)의 구동 특성 변화를 보상하기 위한 보상 값을 업데이트하는 구동이다. 이하, 센싱 구동에서 특정 픽셀 라인에 배치된 픽셀들(PXL)에 센싱용 데이터(SD)를 기입하기 위한 동작을 SDW(Sensing Data Writing) 구동이라 칭한다.
디스플레이 구동이란 1 프레임 내에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD)를 일정 시간차를 두고 픽셀 라인들에 기입하기 시작하여 입력 영상과 블랙 영상을 순차적으로 표시패널(10)에서 재현하는 구동이다. 디스플레이 구동은 입력 영상 데이터(ID)를 픽셀 라인들에 기입하기 위한 IDW 구동과, 블랙 영상 데이터(BD)를 픽셀 라인들에 기입하기 위한 BDI 구동을 포함한다. 고속 구동에 최적화된 표시장치가 구현될 수 있도록, 1 프레임 내에서 IDW 구동이 완료되기 전에 BDI 구동이 시작될 수 있다. 즉, 1 프레임 내에서 제1 픽셀 라인을 대상으로 한 IDW 구동과 제2 픽셀 라인을 대상으로 한 BDI 구동은 시간적으로 중첩해서 이뤄질 수 있다.
타이밍 콘트롤러(11)는 1 프레임 내에서 BDI 구동의 시작 타이밍을 제어함으로써, IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이 즉, 발광 듀티를 조정할 수 있다. BDI 구동은 IDW 구동과 중첩해서 이뤄지므로, 발광 듀티를 조정함에 있어 중요하게 고려해야 할 사항은 데이터 충돌 문제이다. 데이터 충돌을 방지하면서 발광 듀티를 조정하는 다양한 실시예에 대해서는 도 16 내지 도 30을 통해 후술한다.
타이밍 콘트롤러(11)는 입력 영상 데이터(ID)의 움직임에 연동하여 1 프레임 내에서 BDI 구동의 시작 타이밍을 제어할 수 있다. 타이밍 콘트롤러(11)는 공지의 다양한 영상 처리 기술을 통해 입력 영상 데이터(ID)의 움직임을 검출한 후, 입력 영상 데이터(ID)의 움직임 변화량이 클수록 1 프레임 내에서 BDI 구동의 시작 타이밍을 앞당겨 발광 듀티를 줄일 수 있다. 이를 통해 급격한 영상 변화가 있을 때는 MPRT 성능이 향상되고 모션 블러링(Motion blurring)이 완화될 수 있다. 한편, 영상 변화가 없을 때는 BDI 구동의 시작 타이밍을 늦추고 발광 듀티를 늘려서 화소의 최대 순간 휘도를 낮출 수 있다.
타이밍 콘트롤러(11)는 한 프레임 중의 수직 액티브 기간에서 IDW 구동을 구현하고, IDW 구동이 이뤄지지 않는 수직 블랭크 기간에서 SDW 구동을 구현할 수 있다. 타이밍 콘트롤러(11)는 수직 액티브 기간과 수직 블랭크 기간을 모두 이용하여 BDI 구동을 구현할 수 있다. 따라서, BDI 구동 타이밍은, 수직 액티브 기간에서 IDW 구동 타이밍과 중첩되고, 수직 블랭크 기간에서 SDW 구동 타이밍과 중첩될 수 있다.
타이밍 콘트롤러(11)는 IDW/BDI/SDW 구동을 위해 캐리 클럭신호, 스캔 클럭신호, 센스 클럭신호를 포함하는 게이트 쉬프트 클럭들과 게이트 스타트 신호를 게이트 구동부(13)에 출력한다. 타이밍 콘트롤러(11)는 IDW 구동/BDI 구동 간 데이터 충돌을 방지하기 위해, 게이트 쉬프트 클럭들을 위상이 다른 A 클럭군과 B 클럭군으로 분리하고, A 클럭군과 B 클럭군을 기초로 게이트 구동부(13)의 동작을 제어하여 픽셀 어레이를 적어도 하나 이상의 A 영역과 적어도 하나 이상의 B 영역으로 분할 구동할 수 있다. A 클럭군은 A 영역의 픽셀 라인들에 연결된 게이트 구동부(13)의 A 스테이지들에 입력되며, B 클럭군은 B 영역의 픽셀 라인들에 연결된 게이트 구동부(13)의 B 스테이지들에 입력된다. A 클럭군과 B 클럭군은 각각 IDW/SDW용 캐리 클럭신호들, BDI용 캐리 클럭신호들, IDW/SDW용 스캔 클럭신호들, BDI용 스캔 클럭신호들, IDW/SDW용 센스 클럭신호들을 포함할 수 있다(도 9 내지 도 30 참조).
게이트 구동부(13)의 일 스테이지를 기준으로 볼 때, IDW/SDW용 캐리 클럭신호들과 BDI용 캐리 클럭신호들은 동일한 캐리 클럭신호 배선들을 통해 게이트 구동부(13)에 입력되고, IDW/SDW용 스캔 클럭신호들과 BDI용 스캔 클럭신호들은 동일한 스캔 클럭신호 배선들을 통해 게이트 구동부(13)에 입력된다.
타이밍 콘트롤러(11)는 BDI용 스캔 클럭신호들의 펄스 구간(온 전압 구간)과 IDW/SDW용 스캔 클럭신호들의 펄스 구간을 서로 비중첩시키면서 IDW 구동과 BDI 구동이 A 영역과 B 영역에서 서로 분리되어 수행되도록 제어할 수 있다. 다시 말해, 타이밍 콘트롤러(11)는 A 영역을 대상으로 IDW 구동이 수행되는 동안 B 영역을 BDI 구동시키고, 이와 반대로 A 영역을 대상으로 BDI 구동이 수행되는 동안 B 영역을 IDW 구동시킬 수 있다. 이렇게 함으로써, 블랙 영상을 삽입하여 MPRT 성능을 향상하는 기술에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임(즉, 데이터 충돌)이 방지될 수 있다(도 16 내지 도 30 참조).
타이밍 콘트롤러(11)는 A 클럭군의 BDI용 스캔 클럭신호들과 B 클럭군의 BDI용 스캔 클럭신호들을 1 클럭 주기 내에서 적어도 한번씩 번갈아 출력하되, 동일 클럭군의 BDI용 스캔 클럭신호들을 소정 개수씩 동시에 출력할 수 있다. 이를 통해 MPRT 성능을 향상하는 기술에서 블랙 영상 데이터(BD)의 삽입 시간이 줄어들고 그 대신 입력 영상 데이터(ID)의 기입 시간이 충분히 확보될 수 있다(도 16 내지 도 30 참조).
타이밍 콘트롤러(11)는 게이트 쉬프트 클럭들 외에 픽셀라인 선택&해제 신호들, 센싱 시작타이밍 지시신호, 센싱 종료타이밍 지시신호를 게이트 구동부(13)에 더 출력하여 센싱의 대상이 되는 특정 픽셀 라인을 SDW 구동시킬 수 있다.
타이밍 콘트롤러(11)는 SDW 구동과 BDI 구동 간 데이터 충돌을 방지하기 위해, 픽셀라인 선택&해제 신호들을 위상이 다른 A 픽셀라인 선택&해제 신호와 B 픽셀라인 선택&해제 신호로 분리하고, A 영역의 픽셀 라인들에 연결된 게이트 구동부(13)의 스테이지들에 A 픽셀라인 선택&해제 신호를 입력하고, B 영역의 픽셀 라인들에 연결된 게이트 구동부(13)의 스테이지들에 B 픽셀라인 선택&해제 신호를 입력할 수 있다. 그리고, 타이밍 콘트롤러(11)는 A 픽셀라인 선택&해제 신호와 B 픽셀라인 선택&해제 신호 중 어느 하나를 선택적으로 온 전압으로 활성화하고, A 영역을 대상으로 BDI 구동이 수행되는 경우 B 픽셀라인 선택&해제 신호만을 활성화하여 B 영역만을 SDW 구동시키고, 이와 반대로 B 영역을 대상으로 BDI 구동이 수행되는 경우 A 픽셀라인 선택&해제 신호만을 활성화하여 A 영역만을 SDW 구동시킬 수 있다. 그 결과, 블랙 영상을 삽입하여 MPRT 성능을 향상하는 기술에서 센싱용 데이터(SD)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임이 방지되고, 픽셀의 구동 특성이 보다 정확히 센싱될 수 있다(도 35 내지 도 51c 참조).
타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력되는 입력 영상 데이터(ID)를 데이터 구동부(12)에 출력한다. 타이밍 콘트롤러(11)는 내부적으로 생성된(또는 특정값으로 미리 설정된) 블랙 영상 데이터(BD)와 센싱용 데이터(SD)를 데이터 구동부(12)에 출력한다. 블랙 영상 데이터(BD)는 입력 영상 데이터(ID)의 최하위 계조 데이터에 대응되는 것으로 BDI 구동시 블랙 영상을 표시하기 위한 것이다. 센싱용 데이터(SD)는 SDW 구동시 센싱 대상 픽셀 라인의 픽셀들(PXL)에 일정한 픽셀 전류를 흐르게 하기 위한 것이다. R,G,B 픽셀들(PXL)에 기입될 센싱용 데이터(SD)는 서로 같을 수도 있고, 경우에 따라서 서로 다를 수도 있다.
게이트 구동부(13)는 타이밍 콘트롤러(11)로부터의 게이트 제어신호(DDC)에 기초하여 스캔 신호(SCAN)와 센스 신호(SEN)를 생성한다. 게이트 구동부(13)는 IDW/SDW용 캐리 클럭신호들과 IDW/SDW용 스캔 클럭신호들을 기초로 IDW/SDW용 스캔 신호(SCAN)를 생성하고, BDI용 캐리 클럭신호들과 BDI용 스캔 클럭신호들을 기초로 BDI용 스캔 신호(SCAN)를 생성한다. 그리고, 게이트 구동부(13)는 IDW/SDW용 캐리 클럭신호들과 IDW/SDW용 센스 클럭신호들을 기초로 IDW/SDW용 센스 신호(SEN)를 생성한다.
게이트 구동부(13)는 IDW 구동과 BDI 구동을 구현하기 위해, A 영역(또는 B 영역)의 제1 게이트라인들(17A)에 IDW/SDW용 스캔 신호(SCAN)를 순차적으로 공급하는 도중에, B 영역(또는 A 영역)에서 일정 개수만큼의 제1 게이트라인들(17A)에 BDI용 스캔 신호(SCAN)를 동시에 공급한다. 그리고, 게이트 구동부(13)는 A 영역(또는 B 영역)의 제1 게이트라인들(17A)에 IDW/SDW용 스캔 신호(SCAN)가 공급되는 타이밍에 동기하여 A 영역(또는 B 영역)의 제2 게이트라인들(17B)에 IDW/SDW용 센스 신호(SEN)를 순차적으로 공급한다.
게이트 구동부(13)는 SDW 구동을 구현하기 위해, A 영역(또는 B 영역)의 특정 제1 게이트라인(17A)에 더블 펄스 구간들을 갖는 IDW/SDW용 스캔 신호(SCAN)를 공급하고, A 영역(또는 B 영역)의 특정 제2 게이트라인(17B)에 IDW/SDW용 센스 신호(SEN)를 공급한다. 여기서, 특정 제1 및 제2 게이트라인(17A, 17B)은 동일한 센싱 대상 픽셀 라인에 연결되는 게이트라인들이다.
게이트 구동부(13)는 게이트 드라이버 인 패널 방식(GIP)에 따라 표시패널(10)의 비 표시영역(NA)에 내장될 수 있다.
데이터 구동부(12)는 복수의 DAC들(121)과, 복수의 센싱부들(SU)(122)을 포함한다. DAC(121)는 타이밍 콘트롤러(11)로부터의 데이터 제어신호(DDC)에 기초하여 입력 영상 데이터(ID)를 IDW용 데이터전압(VIDW)으로 변환하고, 블랙 영상 데이터(BD)를 BDI용 데이터전압(VBDI)으로 변환하며, 센싱용 데이터(SD)를 SDW용 데이터전압(VSDW)으로 변환한다. 그리고, DAC(121)는 픽셀들(PXL)에 인가될 기준 전압을 생성한다.
DAC(121)는 IDW 구동과 BDI 구동을 구현하기 위해, IDW/SDW용 스캔 신호(SCAN)에 동기하여 IDW용 데이터전압(VIDW)을 데이터라인들(15)에 출력하고, BDI용 스캔 신호(SCAN)에 동기하여 BDI용 데이터전압(VBDI)을 데이터라인들(15)에 출력하며, IDW/SDW용 센스 신호(SEN)에 동기하여 기준 전압을 기준 라인들(16)에 출력한다.
DAC(121)는 SDW 구동을 구현하기 위해, IDW/SDW용 스캔 신호(SCAN)의 제1 펄스에 동기하여 SDW용 데이터전압(VSDW)을 데이터라인들(15)에 출력하고, IDW/SDW용 센스 신호(SEN)에 동기하여 기준 전압을 기준 라인들(16)에 출력함으로써, 센싱 대상 픽셀 라인을 셋업한다. 센싱부들(SU)(122)은 센싱 대상 픽셀 라인의 픽셀들(PXL)에 흐르는 픽셀 전류를 기준 라인들(16)을 통해 센싱한다. 센싱이 종료된 후, DAC(121)는 IDW/SDW용 스캔 신호(SCAN)의 제2 펄스에 동기하여 SDW용 원복전압을 데이터라인들(15)에 출력하여, 센싱 대상 픽셀 라인의 표시 상태를 센싱 직전과 동일하게 원복시킨다. SDW용 원복전압은 IDW용 데이터전압(VIDW) 또는 BDI용 데이터전압(VBDI)일 수 있다.
도 4 내지 도 6은 도 1의 표시장치에 적용되는 블랙 영상 삽입 기술을 보여주는 도면들이다.
도 4를 참조하면, 동일 픽셀 라인을 기준으로, IDW 구동과 BDI 구동은 1 프레임 내에서 일정 시간차를 두고 연속해서 이루어진다. 동일 프레임 내에서 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이에 의해 픽셀들(PXL)의 발광 듀티가 결정된다. IDW 구동의 시작 타이밍은 고정 팩터(factor)이나, BDI 구동의 시작 타이밍은 조정 가능한 설계 팩터이다. IDW 구동의 시작 타이밍은 게이트 스타트 신호의 제1 펄스에 의해 정해지고, BDI 구동의 시작 타이밍은 제1 펄스보다 위상이 늦은 게이트 스타트 신호의 제2 펄스에 의해 정해진다. 따라서, 게이트 스타트 신호의 제2 펄스의 출력 타이밍을 앞당기거나 늦추어 BDI 구동의 시작 타이밍을 조정하면 픽셀들(PXL)의 발광 듀티를 제어할 수 있다. 다시 말해, 게이트 스타트 신호의 제2 펄스의 출력 타이밍을 늦추어 상기 시간 차이를 크게 할수록 픽셀들(PXL)의 발광 듀티는 증가하고 블랙 듀티는 감소하며, 상기 제2 펄스의 출력 타이밍을 앞당겨 상기 시간 차이를 작게 할수록 픽셀들(PXL)의 발광 듀티는 감소하고 블랙 듀티는 증가한다. 이렇게 픽셀들(PXL)의 발광 듀티가 결정되면, 프레임 변경에 상관없이 발광 듀티가 유지된다. 즉, 픽셀 라인들에 대한 IDW 구동 타이밍과 BDI 구동 타이밍은 시간 경과에 따라 발광 듀티를 유지하면서 동일하게 쉬프트된다.
도 5를 참조하면, 한 프레임 내에서 IDW/SDW용 스캔 신호(SCAN)와 BDI용 스캔 신호(SCAN)는 발광 듀티에 대응되는 일정 시간차를 두고 출력된다. 도 5에서, 설명의 편의상 IDW/SDW용 센스 신호(SEN)는 생략되었다. IDW/SDW용 스캔 신호들(SCAN1~SCAN10)은 라인 순차 방식으로 위상이 쉬프트되어 픽셀 라인들(Line 1~Line 10)을 1라인씩 선택하고, 선택된 픽셀 라인들(Line 1~Line 10)에는 IDW용 데이터전압(VIDW)이 순차적으로 인가된다. BDI용 스캔 신호들(SCAN1~SCAN10)은 블록 순차 방식으로 위상이 쉬프트되어 픽셀 라인들(Line 1~Line 10)을 복수개씩 동시에 선택하고, 선택된 블록의 픽셀 라인들(Line 1~Line 8)에는 BDI용 데이터전압(VBDI)이 동시에 인가된다.
도 6을 참조하면, 픽셀 라인들(Line 1~Line z)에 대한 IDW 구동 타이밍과 BDI 구동 타이밍이 프레임이 바뀌더라도 발광 듀티를 유지하면서 쉬프트되는 것이 도시되어 있다. 이러한 구동 콘셉을 채용하면, BDI 구동을 위해 별도의 프레임을 더 추가하지 않아도 되기 때문에, 프레임 레이트(frame rate)를 높이지 않아도 되는 장점이 있다.
다만, IDW 구동 타이밍이 BDI 구동 타이밍에 비해 발광 듀티만큼 앞서고, IDW 구동 타이밍과 BDI 구동 타이밍의 쉬프트 속도가 실질적으로 동일하기 때문에, 제1 픽셀 라인에 대한 IDW 구동과 제2 픽셀 라인에 대한 BDI 구동이 중첩적으로 진행되는 오버랩 구간(OA)이 필연적으로 생긴다. 오버랩 구간(OA)에서는 2개의 픽셀 라인들이 중첩적으로 구동되기 때문에 데이터 충돌(또는 데이터 뒤섞임) 위험성이 있다. 데이터 충돌 위험성을 없애기 위한 분할 구동 방안은 도 9 내지 도 12에서 후술된다.
도 7은 제k 픽셀 라인에서 도 6의 IDW 구동과 BDI 구동을 구현하기 위한 게이트신호 및 데이터신호의 타이밍도이다. 도 8a는 도 7의 프로그래밍 기간에 대응되는 픽셀의 등가회로도이다. 도 8b는 도 7의 발광 기간에 대응되는 픽셀의 등가회로도이다. 그리고, 도 8c는 도 7의 블랙 기간에 대응되는 픽셀의 등가회로도이다.
도 7은 제k 픽셀 라인(Line k)의 특정 픽셀을 대상으로 한 IDW/BDI 구동을 나타내고 있다. 도 7을 참조하면, IDW/BDI 구동을 위한 한 프레임은 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압을 계조 표현용 픽셀 전류에 맞게 설정하는 프로그래밍 기간(Tp)과, 픽셀 전류에 따라 OLED가 발광하는 발광 기간(Te)과, OLED의 발광이 중지되는 블랙 기간(Tb)을 포함한다. 발광 듀티는 발광 기간(Te)에 대응되고, 블랙 듀티는 블랙 기간(Tb)에 대응될 수 있다. 도 7에서, IDW용 스캔 신호(SCAN)는 Pa1으로 도시되었고, BDI용 스캔 신호(SCAN)는 Pa2로 도시되었으며, IDW용 센스 신호(SEN)는 Pb으로 도시되었다.
도 7 및 도 8a를 참조하면, 프로그래밍 기간(Tp)에서 픽셀의 제1 스위치 TFT(ST1)는 IDW용 스캔 신호(Pa1)에 따라 턴 온 되어 게이트 노드(Ng)에 IDW용 데이터전압(VIDW)을 인가한다. 프로그래밍 기간(Tp)에서 픽셀의 제2 스위치 TFT(ST2)는 IDW용 센스 신호(Pb)에 따라 턴 온 되어 소스 노드(Ns)에 기준전압(Vref)을 인가한다. 이를 통해 프로그래밍 기간(Tp)에서 픽셀의 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압이 원하는 픽셀 전류에 맞게 설정된다.
도 7 및 도 8b를 참조하면, 발광 기간(Te)에서 픽셀의 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)는 턴 오프 된다. 프로그래밍 기간(Tp)에서 픽셀에 기 설정된 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)은 발광 기간(Te)에서도 유지된다. 이러한 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)은 픽셀의 구동 TFT(DT)의 문턱전압보다 크기 때문에, 발광 기간(Te) 동안 픽셀의 구동 TFT(DT)에는 픽셀 전류(Ioled)가 흐른다. 이 픽셀 전류(Ioled)에 의해 발광 기간(Te)에서 게이트 노드(Ng)의 전위와 소스 노드(Ns)의 전위가 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)을 유지한 채 부스팅된다. 소스 노드(Ns)의 전위가 OLED의 동작점 레벨까지 부스팅되면 픽셀의 OLED는 발광한다.
도 7 및 도 8c를 참조하면, 블랙 기간(Tb)에서 픽셀의 제1 스위치 TFT(ST1)는 BDI용 스캔 신호(Pa2)에 따라 턴 온 되어 게이트 노드(Ng)에 BDI용 데이터전압(VBDI)을 인가한다. 블랙 기간(Tb)에서 픽셀의 제2 스위치 TFT(ST2)는 턴 오프 상태를 유지하므로, 소스 노드(Ns)의 전위가 OLED의 동작점 레벨을 유지한다. BDI용 데이터전압(VBDI)은 OLED의 동작점 레벨보다 낮은 전압이다. 따라서, 블랙 기간(Tb)에서 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)은 구동 TFT(DT)의 문턱전압보다 작기 때문에, 픽셀의 구동 TFT(DT)에는 픽셀 전류(Ioled)가 흐르지 못하고, OLED는 발광을 멈춘다.
도 9, 도 10a 및 도 10b는 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 A 영역과 B 영역으로 분할 구동하는 일 예를 보여주는 도면들이다.
도 6의 오버랩 구간(OA)에서는 2개의 픽셀 라인들이 중첩적으로 구동되기 때문에 데이터 충돌(또는 데이터 뒤섞임)이 생길 수 있다. 이러한 데이터 충돌을 방지하기 위해, 본 명세서의 표시장치는 도 9 내지 도 10b와 같이 게이트 쉬프트 클럭들을 A 클럭군(CLKA1~CLKAk)과 B 클럭군(CLKB1~CLKBk)으로 분리하고, A 클럭군(CLKA1~CLKAk)과 B 클럭군(CLKB1~CLKBk)을 기초로 픽셀 어레이를 화면 상부의 한개의 A 영역과 화면 하부의 한개의 B 영역으로 분할 구동할 수 있다. 게이트 구동부(13)에서, A 영역의 게이트라인들을 구동하는 스테이지들에는 A 클럭군(CLKA1~CLKAk)이 입력되고, B 영역의 게이트라인들을 구동하는 스테이지들에는 B 클럭군(CLKB1~CLKBk)이 입력된다. A 영역의 게이트라인들을 구동하는 스테이지들은 게이트 스타트 신호의 제1 펄스에 따라 IDW 구동을 위한 게이트 신호를 출력하고, 게이트 스타트 신호의 제2 펄스에 따라 BDI 구동을 위한 게이트 신호를 출력한다. 화면 상부 A 영역과 화면 하부 B 영역의 픽셀 라인들이 순차적으로 구동되도록 게이트 구동부(13)의 스테이지들이 종속적(cascade)으로 접속될 수 있다. 상기 A 영역 최하부 픽셀 라인 다음에 상기 B 영역 최상부 픽셀 라인이 구동된다. 게이트 스타트 신호의 제1 펄스에 따른 IDW 구동이 B 영역에서 시작되는 시점에 게이트 스타트 신호의 제2 펄스가 B 영역에 인가되고, 게이트 스타트 신호의 제2 펄스에 따른 BDI 구동이 B 영역에서 시작되는 시점에 게이트 스타트 신호의 제1 펄스가 A 영역에 인가된다. 이렇게 하면 A 영역에서 제1 펄스에 따른 IDW 구동이 진행될 때 동시에 B 영역에서 제2 펄스에 따른 BDI 구동이 진행되고, 반대로 B 영역에서 제1 펄스에 따른 IDW 구동이 진행될 때 동시에 A 영역에서 제2 펄스에 따른 BDI 구동이 진행될 수 있다.
본 명세서의 표시장치는 도 10a와 같이 A 클럭군(CLKA1~CLKAk)에 따라 A 영역을 IDW 구동시킴과 동시에 B 클럭군(CLKB1~CLKBk)에 따라 B 영역을 BDI 구동시킬 수 있다. 또한, 본 명세서의 표시장치는 도 10b와 같이 A 클럭군(CLKA1~CLKAk)에 따라 A 영역을 BDI 구동시킴과 동시에 B 클럭군(CLKB1~CLKBk)에 따라 B 영역을 IDW 구동시킬 수 있다.
A 클럭군(CLKA1~CLKAk)과 B 클럭군(CLKB1~CLKBk)은 위상이 분리되어 있기 때문에, A 영역의 제1 픽셀 라인에 대한 IDW용 데이터전압(VIDW)의 기입 타이밍(또는 BDI용 데이터전압(VBDI)의 기입 타이밍)과 B 영역의 제2 픽셀 라인에 대한 BDI용 데이터전압(VBDI)의 기입 타이밍(또는 IDW용 데이터전압(VIDW)의 기입 타이밍)은 시간적으로 겹치지 않고 데이터전압들(VBDI,VIDW)의 뒤섞임 현상은 발생되지 않는다. 다만, 이렇게 픽셀 어레이를 상하 2개의 영역들(A,B)로 분할 구동하면, 50%의 발광 듀티비만을 구현할 수 있다.
도 11 및 도 12는 위상 분리된 A 클럭군과 B 클럭군을 기초로 픽셀 어레이를 복수의 A 영역들과 복수의 B 영역들로 분할 구동하는 예를 보여주는 도면이다. 복수의 A 영역들과 복수의 B 영역들은 번갈아 배치될 수 있으며, 이 배치 구성을 기반으로 픽셀 어레이를 A 영역들과 B 영역들로 분할 구동하면, 발광 듀티비를 조정하기 위한 설계 자유도가 높아지는 장점이 있다.
게이트 구동부(13)에서, A 영역들의 게이트라인들을 구동하는 스테이지들에는 A 클럭군(CLKA1~CLKAk)이 입력되고, B 영역들의 게이트라인들을 구동하는 스테이지들에는 B 클럭군(CLKB1~CLKBk)이 입력된다. A 영역과 B 영역의 모든 경계부들에서 픽셀 라인들이 순차적으로 구동되도록, 스테이지들은 종속적(cascade)으로 접속되어 있다.
도 12에는 A 클럭군(CLKA1~CLKAk)과 게이트 스타트 신호의 제1 펄스에 따라 픽셀 어레이의 최상부 A 영역에서부터 순차적으로 IDW용 데이터전압(VIDW)의 기입 타이밍이 쉬프트되고 있고, 그와 동시에 B 클럭군(CLKB1~CLKBk)과 게이트 스타트 신호의 제2 펄스에 따라 픽셀 어레이 중간부 B 영역에서부터 순차적으로 BDI용 데이터전압(VBDI)의 기입 타이밍이 쉬프트되고 있다. 게이트 스타트 신호의 제1 펄스에 따른 IDW 구동이 어느 B 영역에 들어가는 시점에 게이트 스타트 신호의 제2 펄스가 인가되면 상기와 같이 구동할 수 있다. 또한, 게이트 스타트 신호의 제2 펄스에 따른 BDI 구동이 어느 B 영역에 들어가는 시점에 게이트 스타트 신호의 제1 펄스 인가되면 상기와 같이 구동될 수 있다.
도 13은 도 1의 게이트 구동부에 포함된 스테이지들의 접속 구성을 보여주는 도면이다. 그리고, 도 14는 도 13의 일 스테이지를 간략히 보여주는 도면이다.
도 13을 참조하면, 게이트 구동부(13)는 종속적(cascade)으로 접속된 다수의 스테이지들을 포함한 게이트 쉬프트 레지스터로 구현될 수 있다. 게이트 쉬프트 레지스터의 스테이지들은 표시 패널의 비 표시영역에 직접 형성된 GIP 소자들일 수 있다.
스테이지들(ST1~STn)은 픽셀 어레이의 게이트라인들에 일대일로 연결된다. 스테이지들(ST1~STn)은 전단 스테이지로부터 입력되는 캐리신호(CR)에 따라 동작이 활성화되어 게이트 신호를 순차적으로 출력한다. 게이트 신호는 스캔 신호와 센스 신호 및 캐리 신호를 포함한다. "전단 스테이지"란, 기준이 되는 스테이지보다 먼저 활성화되어 기준 스테이지에서 출력되는 게이트 신호에 비해 위상이 앞선 게이트 신호를 생성하는 스테이지를 의미한다.
스테이지들(ST1~STn)은 표시장치가 파워 온(Power on)될 때에 입력되는 글로벌 초기화신호(QRST)에 의해 동시에 리셋될 수 있다. 스테이지들(ST1~STn)에는 센싱 시작타이밍 지시신호(SRT)와 센싱 종료타이밍 지시신호(SND), 및 고전위 전원전압(GVDD)과 저전위 전원전압(GVSS)이 공통으로 입력될 수 있다.
픽셀 어레이의 A 영역에 연결되는 A 스테이지들(ST1,ST2,??)에는 A 클럭군(CLKA)과 A 픽셀라인 선택&해제 신호(LSPA)가 입력된다. A 픽셀라인 선택&해제 신호(LSPA)는 A 영역의 특정 픽셀 라인을 SDW 구동하기 위한 제어신호이다. A 스테이지들(ST1,ST2,??)은 전단 캐리 신호와 A 클럭군(CLKA)을 기초로 IDW/BDI 구동을 위한 게이트 신호를 출력한다. A 스테이지들(ST1,ST2,??)은 전단 캐리 신호, A 클럭군(CLKA)과 A 픽셀라인 선택&해제 신호(LSPA), 및 센싱 시작타이밍 지시신호(SRT)와 센싱 종료타이밍 지시신호(SND)를 기초로 SDW 구동을 위한 게이트 신호를 출력한다. A 스테이지들(ST1,ST2,??)은 후단 스테이지로부터 입력되는 캐리 신호에 따라 리셋될 수 있다. "후단 스테이지"란, 기준이 되는 스테이지보다 나중에 활성화되어 기준 스테이지에서 출력되는 게이트 신호에 비해 위상이 늦은 게이트 신호를 생성하는 스테이지를 의미한다.
픽셀 어레이의 B 영역에 연결되는 B 스테이지들(STn-1,STn,??)에는 B 클럭군(CLKB)과 B 픽셀라인 선택&해제 신호(LSPB)가 입력된다. B 픽셀라인 선택&해제 신호(LSPB)는 B 영역의 특정 픽셀 라인을 SDW 구동하기 위한 제어신호이다. B 스테이지들(STn-1,STn,??)은 전단 캐리 신호와 B 클럭군(CLKB)을 기초로 IDW/BDI 구동을 위한 게이트 신호를 출력한다. B 스테이지들(STn-1,STn,??)은 전단 캐리 신호, B 클럭군(CLKB)과 B 픽셀라인 선택&해제 신호(LSPB), 및 센싱 시작타이밍 지시신호(SRT)와 센싱 종료타이밍 지시신호(SND)를 기초로 SDW 구동을 위한 게이트 신호를 출력한다. B 스테이지들(STn-1,STn,??)은 후단 스테이지로부터 입력되는 캐리 신호에 따라 리셋될 수 있다.
스테이지들(ST1~STn)의 전단 및 후단 각각에는 적어도 하나 이상의 더미 스테이지들(DST1, DST2)이 더 연결될 수 있다. 전단 더미 스테이지(DST1)에는 각 프레임마다 2회씩 게이트 스타트 신호(VST)가 입력되고, 후단 더미 스테이지(DST2)에는 각 프레임 종료시에 게이트 리셋 신호(RST)가 입력될 수 있다. 전단 더미 스테이지(DST1)는 각 프레임마다 2회씩 캐리 신호(CR)를 생성하여 스테이지들(ST1~STn)로 넘겨준다.
도 14는 도 13의 일 스테이지를 간략히 모식화한 도면이다.
도 14를 참조하면, 게이트 쉬프트 레지스터의 제i(i는 정수) 스테이지(STGi)는 Q 노드의 전압에 따라 클럭(CRCLK,SCCLK,SECLK)을 게이트 신호로 출력하는 제1 내지 제3 풀업 트랜지스터들(T31,T32,T33)과, QB 노드의 전압에 따라 출력단들(NO1,NO2,NO3)을 저전위 전원전압(GVSS)으로 방전하는 제1 내지 제3 풀다운 트랜지스터들(T41,T42,T43)을 포함한다. 제i 스테이지(STGi)는 픽셀 어레이의 i 번째 픽셀라인을 구동하는 게이트 신호를 출력하는 스테이지이다. Q 노드는 전단 캐리 신호(CR(i-x))를 입력받아서 충전되고 글로벌 초기화 신호(QRST) 또는 후단 캐리신호를 입력받아서 방전될 수 있다. QB 노드는 인버터(INV)에 의해 Q 노드와 반대로 충방전될 수 있다. 이와 같이, 본 명세의 게이트 쉬프트 레지스터는 Q 노드의 전압으로 복수의 풀업 트랜지스터들을 동시에 구동하고, QB 노드의 전압으로 복수의 풀다운 트랜지스터들을 동시에 구동함으로써, 스테이지 구성을 간소화할 수 있는 장점이 있다.
제1 풀업 트랜지스터(T31)는 Q 노드에 연결되는 게이트전극, 캐리 클럭신호(CRCLK)을 입력받는 제1 전극, 제1 출력단(NO1)에 연결되는 제2 전극으로 이루어진다. 제1 풀업 트랜지스터(T31)는 Q 노드가 충전된 동안 캐리 클럭신호(CRCLK)을 제1 출력단(n1)에 인가하여 캐리 신호(CR(i))를 출력한다.
제2 풀업 트랜지스터(T32)는 Q 노드에 연결되는 게이트전극, 스캔 클럭신호(SCCLK)을 입력받는 제1 전극, 제2 출력단(NO2)에 연결되는 제2 전극으로 이루어진다. 제2 풀업 트랜지스터(T32)는 Q 노드가 충전된 동안 스캔 클럭신호(SCCLK)을 제2 출력단(NO2)에 인가하여 스캔 신호(SCAN(i))를 출력한다.
제3 풀업 트랜지스터(T33)는 Q 노드에 연결되는 게이트전극, 센스 클럭신호(SECLK)을 입력받는 제1 전극, 제3 출력단(NO3)에 연결되는 제2 전극으로 이루어진다. 제3 풀업 트랜지스터(T33)는 Q 노드가 충전된 동안 센스 클럭신호(SECLK)을 제3 출력단(NO3)에 인가하여 센스 신호(SEN(i))를 출력한다.
제1 풀다운 트랜지스터(T41)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 제1 출력단(NO1)에 연결되는 제2 전극으로 이루어진다. 제1 풀다운 트랜지스터(T41)는 QB 노드 전압에 응답하여, 제1 출력단(NO1)을 저전위 전원전압(GVSS)으로 방전시킨다.
제2 풀다운 트랜지스터(T42)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 제2 출력단(NO2)에 연결되는 제2 전극으로 이루어진다. 제2 풀다운 트랜지스터(T42)는 QB 노드 전압에 응답하여, 제2 출력단(NO2)을 저전위 전원전압(GVSS)으로 방전시킨다.
제3 풀다운 트랜지스터(T43)는 QB 노드에 연결되는 게이트전극, 저전위 전원전압(GVSS)을 입력받는 제1 전극, 제3 출력단(NO3)에 연결되는 제2 전극으로 이루어진다. 제3 풀다운 트랜지스터(T43)는 QB 노드 전압에 응답하여, 제3 출력단(NO3)을 저전위 전원전압(GVSS)으로 방전시킨다.
인버터(INV)는 Q 노드와 QB 노드의 전압을 상반되게 제어한다.
도 15는 블랙 영상 삽입 기술에서 입력 영상 데이터와 블랙 영상 데이터 간의 충돌을 방지하기 위한 게이트 쉬프트 클럭들의 다양한 실시예를 보여주는 도면이다.
본 명세서의 타이밍 콘트롤러는 블랙 영상 삽입 기술에서 데이터 충돌을 방지하기 위해 도 15와 같이 1 클럭 주기당 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각의 위상 변화수를 설정하고, 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각을 A 클럭군과 B 클럭군으로 분리한 후, 설정된 위상 변화수 별로 발광 듀티를 제어할 수 있다. 이때, 발광 듀티는 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이에 해당된다.
타이밍 콘트롤러는 제1 실시예로서, 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각의 1 클럭 주기당 위상 변화수를 16개로 설정하고, 발광 듀티를 16n+8 수평 기간들(n은 정수)로 제어할 수 있다. 이 경우 m 클럭 주기당 구동되는 픽셀 라인수는 16m 개(m은 정수)가 된다. 이에 대해서는 도 16 내지 도 20을 통해 설명한다.
타이밍 콘트롤러는 제2 실시예로서, 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각의 1 클럭 주기당 위상 변화수를 32개로 설정하고, 발광 듀티를 32n+16 수평 기간들로 제어할 수 있다. 이 경우 m 클럭 주기당 구동되는 픽셀 라인수는 32m 개가 된다. 이에 대해서는 도 21 내지 도 23을 통해 설명한다.
타이밍 콘트롤러는 제3 실시예로서, 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK)의 1 클럭 주기당 위상 변화수를 각각 16개, 12개, 12개로 설정하고, 발광 듀티를 48n+24 수평 기간들로 제어할 수 있다. 이 경우 m 클럭 주기당 구동되는 픽셀 라인수는 48m 개가 된다. 이에 대해서는 도 24 내지 도 27을 통해 설명한다.
타이밍 콘트롤러는 제4 실시예로서, 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각의 1 클럭 주기당 위상 변화수를 12개로 설정하고, 발광 듀티를 48n+24 수평 기간들로 제어할 수 있다. 이 경우 m 클럭 주기당 구동되는 픽셀 라인수는 48m 개가 된다. 이에 대해서는 도 29 내지 도 30을 통해 설명한다.
도 16 내지 도 18은 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이를 16n+8 수평 기간들로 설정하기 위한 게이트 쉬프트 클럭들의 제1 실시예를 나타내는 도면들이다. 그리고, 도 19 및 도 20은 제1 실시예의 게이트 쉬프트 클럭들에 따른 스테이지들의 Q 노드 전압 변화를 나타내는 도면들이다.
도 16 내지 도 20을 참조하면, 타이밍 콘트롤러는 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각의 1 클럭 주기당 위상 변화수를 16개(A1~A8, B1~B8)로 설정한다. 타이밍 콘트롤러는 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각을 A 클럭군(A1~A8)과 B 클럭군(B1~B8)으로 분리하고, A 클럭군(A1~A8)을 A 영역에 연결된 스테이지들(STG1~STG8)에 입력하고, B 클럭군(B1~B8)을 B 영역에 연결된 스테이지들(STG9~STG16)에 입력한다. 이렇게 함으로써, A 영역(또는 B 영역)에 대한 IDW 구동의 시작 타이밍과 B 영역(또는 A 영역)에 대한 BDI 구동의 시작 타이밍 간의 시간 차이가 16n+8 수평 기간들로 설정될 수 있고, 1 클럭 주기당 구동되는 픽셀 라인수는 16 개가 된다. 1 수평 기간(1H)은 1 픽셀 라인을 구동하는데 할당된 시간이다.
타이밍 콘트롤러(11)는 A 클럭군(A1~A8)의 IDW/SDW용 캐리 클럭신호들과 B 클럭군(B1~B8)의 IDW/SDW용 캐리 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키고, A 클럭군(A1~A8)의 BDI용 캐리 클럭신호들과 B 클럭군(B1~B8)의 BDI용 캐리 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키며, A 클럭군(A1~A8)의 IDW/SDW용 스캔 클럭신호들과 B 클럭군(B1~B8)의 IDW/SDW용 스캔 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시킬 수 있다. 그리고, A 클럭군(A1~A8)의 IDW/SDW용 센스 클럭신호들과 B 클럭군(B1~B8)의 IDW/SDW용 센스 클럭신호들의 위상도 1 클럭 주기 내에서 순차적으로 쉬프트시킬 수 있다. 반면, 타이밍 콘트롤러(11)는 A 클럭군(A1~A8)의 BDI용 스캔 클럭신호들과 B 클럭군(B1~B8)의 BDI용 스캔 클럭신호들을 1 클럭 주기 내에서 한번씩 번갈아 출력하되, A1~A8 단위로 동시에 출력하고, B1~B8 단위로 동시에 출력할 수 있다. 이를 통해 MPRT 성능을 향상하는 기술에서 블랙 영상 데이터(BD)의 삽입 시간이 줄어들고 그 대신 입력 영상 데이터(ID)의 기입 시간이 충분히 확보될 수 있다.
1 클럭 주기는 입력 영상데이터 기입 기간과 블랙 영상데이터 삽입 기간 및 프리차지 기간을 포함하여 20 수평기간(20H)으로 설정될 수 있다. 다시 말해, 10 수평 기간들(10H) 만큼의 1/2 클럭 주기 동안 입력 영상데이터 기입 기간이 8 수평기간(8H)만큼 유지되고, 이어서 블랙 영상데이터 삽입 기간(BDI)이 1 수평기간(1H)만큼 유지되고, 이어서 프리차지 기간(PC)이 1 수평기간(1H)만큼 유지된다. 프리차지 기간(PC)은 블랙 영상데이터 삽입 기간(BDI)이 종료한 이후에 다음 영상데이터를 기입하는 픽셀의 게이트 노드를 프리차지시키는 기간이다. 프리차지 기간을 설정하면 모든 픽셀 라인들에서 동일한 영상데이터 기입 기간을 확보할 수 있다. 이와 같이 구성된 10 수평기간(10H)이 1회 더 반복되고, 결과적으로 제1 실시예에 따른 게이트 구동부는 20 수평기간(20H) 만큼의 1 클럭 주기 동안 16개의 픽셀 라인들을 구동한다.
타이밍 콘트롤러(11)는 IDW/SDW용 캐리 클럭신호들, BDI용 캐리 클럭신호들, IDW/SDW용 스캔 클럭신호들 및 IDW/SDW용 센스 클럭신호들의 위상을 서로 동기시키는 한편, BDI용 스캔 클럭신호들과 IDW/SDW용 스캔 클럭신호들의 위상을 서로 다르게 한다. 이를 기반으로 타이밍 콘트롤러(11)는 BDI용 스캔 클럭신호들의 펄스 구간과 IDW/SDW용 스캔 클럭신호들의 펄스 구간을 서로 비중첩시키면서 IDW 구동과 BDI 구동이 A 영역과 B 영역에서 서로 분리되어 수행되도록 제어할 수 있다. 다시 말해, 타이밍 콘트롤러(11)는 A 영역을 대상으로 IDW 구동이 수행되는 동안 B 영역을 BDI 구동시키고, 이와 반대로 A 영역을 대상으로 BDI 구동이 수행되는 동안 B 영역을 IDW 구동시킬 수 있다. 이렇게 함으로써, 블랙 영상을 삽입하여 MPRT 성능을 향상하는 기술에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임이 방지될 수 있다.
도 16 내지 도 18에서와 같이, 제1 실시예에 따른 캐리클럭들(CRCLK), 스캔클럭들(SCCLK) 및 센스클럭들(SECLK)은 각각 1 클럭 주기당 위상 변화수가 16개인 16상 클럭들일 수 있다. 캐리클럭들(CRCLK)은 캐리 신호들에 동기되고, 스캔클럭들(SCCLK)은 스캔 신호들에 동기되며, 센스클럭들(SECLK)은 센스 신호들에 동기된다. 이 클럭들은 20 수평 기간들(20H)을 한 클럭 주기로 가질 수 있다.
캐리클럭들(CRCLK) 각각은 1 클럭 주기 내에서 제1 및 제2 펄스 구간들(온 전압 구간들)을 갖는다. 제1 및 제2 펄스 구간들 각각은 2 수평기간(2H)일 수 있다. 캐리클럭들(CRCLK) 각각의 제1 펄스 구간들은 IDW/SDW용 캐리 클럭신호들이 되고 제2 펄스 구간들은 BDI용 캐리 클럭신호들이 된다. IDW/SDW용 캐리 클럭신호들과 BDI용 캐리 클럭신호들은 교번적으로 출력된다.
스캔클럭들(SCCLK) 각각은 1 클럭 주기 내에서 제1 및 제2 펄스 구간들(온 전압 구간들)을 갖는다. 제1 펄스 구간은 2 수평기간(2H)일 수 있고, 제2 펄스 구간은 1 수평기간(1H)일 수 있다. 제1 펄스 구간들은 IDW/SDW용 스캔 클럭신호들이 되고, 제2 펄스 구간들은 BDI용 스캔 클럭신호들이 된다. IDW/SDW용 스캔 클럭신호들과 BDI용 스캔 클럭신호들은 교번적으로 출력된다. BDI용 스캔 클럭신호들은 다른 클럭들과 비중첩적으로 출력된다.
센스클럭(SECLK)들 각각은 1 클럭 주기 내에서 1개씩의 펄스 구간(온 전압 구간)을 갖는다. 이 펄스 구간은 2 수평기간(2H)일 수 있으며, IDW/SDW용 센스 클럭신호들이 된다.
제1 실시 예에서, 발광 듀티비는 16n+8 수평 기간/1 프레임시간으로 정의될 수 있다. 본 명세서에서 발광 듀티는 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간차 즉, 임의의 스테이지에 IDW/SDW용 스캔 클럭신호가 입력된 시점부터 해당 스테이지에 BDI용 스캔 클럭신호가 입력된 시점까지의 간격을 의미한다. 그런데, IDW/SDW용 스캔 신호는 라인 단위로 순차 출력되고, BDI용 스캔 신호는 1수평기간 동안 복수라인들씩 동시에 출력되기 때문에, 픽셀 라인들마다 발광 듀티는 미세한 차이가 있다. 따라서, 발광 듀티는 스테이지의 Q 노드를 프리차지시키는 캐리클럭(CRCLK)이 입력되는 시점을 기준으로 정의될 수 있다.
예컨대, 표시패널(10)에서 픽셀 라인들이 2160개로 구성되고 n이 67로 설정된 경우, 발광 듀티비는 1080/2160 즉, 50%가 된다. 또한, 표시패널(10)에서 320개의 더미 수평 기간들이 더 포함되고 n이 67로 설정된 경우, 발광 듀티비는 1080/2480 즉, 43.55%가 된다.
도 21 내지 도 23은 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이를 32n+16 수평 기간들로 설정하기 위한 게이트 쉬프트 클럭들의 제2 실시예를 나타내는 도면들이다.
도 21 내지 도 23을 참조하면, 타이밍 콘트롤러는 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각의 1 클럭 주기당 위상 변화수를 32개로 설정한다. 타이밍 콘트롤러는 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각을 A 클럭군(A1~A8, A1~A8)과 B 클럭군(B1~B8, B1~B8)으로 분리하고, A 클럭군(A1~A8, A1~A8)을 A 영역에 연결된 스테이지들(STG1~STG16)에 입력하고, B 클럭군(B1~B8, B1~B8)을 B 영역에 연결된 스테이지들(STG17~STG32)에 입력한다. 이렇게 함으로써, A 영역(또는 B 영역)에 대한 IDW 구동의 시작 타이밍과 B 영역(또는 A 영역)에 대한 BDI 구동의 시작 타이밍 간의 시간 차이가 32n+16 수평 기간들로 설정될 수 있고, m 클럭 주기당 구동되는 픽셀 라인수는 32m 개가 된다.
타이밍 콘트롤러(11)는 A 클럭군(A1~A8, A1~A8)의 IDW/SDW용 캐리 클럭신호들과 B 클럭군(B1~B8, B1~B8)의 IDW/SDW용 캐리 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키고, A 클럭군(A1~A8, A1~A8)의 BDI용 캐리 클럭신호들과 B 클럭군(B1~B8, B1~B8)의 BDI용 캐리 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키며, A 클럭군(A1~A8, A1~A8)의 IDW/SDW용 스캔 클럭신호들과 B 클럭군(B1~B8, B1~B8)의 IDW/SDW용 스캔 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시킬 수 있다. 그리고, A 클럭군(A1~A8, A1~A8)의 IDW/SDW용 센스 클럭신호들과 B 클럭군(B1~B8, B1~B8)의 IDW/SDW용 센스 클럭신호들의 위상도 1 클럭 주기 내에서 순차적으로 쉬프트시킬 수 있다. 반면, 타이밍 콘트롤러(11)는 A 클럭군(A1~A8, A1~A8)의 BDI용 스캔 클럭신호들과 B 클럭군(B1~B8, B1~B8)의 BDI용 스캔 클럭신호들을 1 클럭 주기 내에서 두번씩 번갈아 출력하되, A1~A8 단위로 동시에 출력하고 B1~B8 단위로 동시에 출력할 수 있다. 이를 통해 MPRT 성능을 향상하는 기술에서 블랙 영상 데이터(BD)의 삽입 시간이 줄어들고 그 대신 입력 영상 데이터(ID)의 기입 시간이 충분히 확보될 수 있다.
1 클럭 주기는 영상데이터 기입 기간과 블랙 영상데이터 삽입 기간 및 프리차지 기간을 포함하여 40 수평기간(40H)으로 설정될 수 있다. 다시 말해, 10 수평 기간들(10H) 만큼의 1/4 클럭 주기 동안 영상데이터 기입 기간이 8 수평기간(8H)만큼 유지되고, 이어서 블랙 영상데이터 삽입 기간(BDI)이 1 수평기간(1H)만큼 유지되고, 이어서 프리차지 기간(PC)이 1 수평기간(1H)만큼 유지된다. 이와 같이 구성된 10 수평기간(10H)이 3회 더 반복되고, 결과적으로 제2 실시예에 따른 게이트 구동부는 40 수평기간(40H) 만큼의 1 클럭 주기 동안 32개의 픽셀 라인들을 구동한다.
타이밍 콘트롤러(11)는 IDW/SDW용 캐리 클럭신호들, BDI용 캐리 클럭신호들, IDW/SDW용 스캔 클럭신호들 및 IDW/SDW용 센스 클럭신호들의 위상을 서로 동기시키는 한편, BDI용 스캔 클럭신호들과 IDW/SDW용 스캔 클럭신호들의 위상을 서로 다르게 한다. 이를 기반으로 타이밍 콘트롤러(11)는 BDI용 스캔 클럭신호들의 펄스 구간과 IDW/SDW용 스캔 클럭신호들의 펄스 구간을 서로 비중첩시키면서 IDW 구동과 BDI 구동이 A 영역과 B 영역에서 서로 분리되어 수행되도록 제어할 수 있다. 다시 말해, 타이밍 콘트롤러(11)는 A 영역을 대상으로 IDW 구동이 수행되는 동안 B 영역을 BDI 구동시키고, 이와 반대로 A 영역을 대상으로 BDI 구동이 수행되는 동안 B 영역을 IDW 구동시킬 수 있다. 이렇게 함으로써, 블랙 영상을 삽입하여 MPRT 성능을 향상하는 기술에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임이 방지될 수 있다.
도 21 내지 도 23에서와 같이, 제2 실시예에 따른 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 1 클럭 주기당 위상 변화수가 32개인 16상 클럭들일 수 있다. 캐리클럭(CRCLK)은 캐리 신호에 동기되고, 스캔클럭(SCCLK)은 스캔 신호에 동기되며, 센스클럭(SECLK)은 센스 신호에 동기된다. 이 클럭들은 40 수평 기간들(40H)을 한 클럭 주기로 가질 수 있다.
캐리클럭들(CRCLK) 각각은 1 클럭 주기 내에서 제1 내지 제4 펄스 구간들(온 전압 구간들)을 갖는다. 제1 내지 제4 펄스 구간들 각각은 2 수평기간(2H)일 수 있다. 캐리클럭들(CRCLK) 각각의 제1 및 제2 펄스 구간들은 IDW/SDW용 캐리 클럭신호들이 되고 제3 및 제4 펄스 구간들은 BDI용 캐리 클럭신호들이 된다. IDW/SDW용 캐리 클럭신호들과 BDI용 캐리 클럭신호들은 교번적으로 출력된다.
스캔클럭들(SCCLK) 각각은 1 클럭 주기 내에서 제1 내지 제4 펄스 구간들(온 전압 구간들)을 갖는다. 제1 및 제2 펄스 구간들은 각각 2 수평기간(2H)일 수 있고, 제3 및 제4 펄스 구간들은 각각 1 수평기간(1H)일 수 있다. 제1 및 제2 펄스 구간들은 IDW/SDW용 스캔 클럭신호들이 되고, 제3 및 제4 펄스 구간들은 BDI용 스캔 클럭신호들이 된다. IDW/SDW용 스캔 클럭신호들과 BDI용 스캔 클럭신호들은 교번적으로 출력된다.
센스클럭(SECLK)들 각각은 1 클럭 주기 내에서 2개씩의 펄스 구간들(온 전압 구간)을 갖는다. 이 펄스 구간들은 각각 2 수평기간(2H)일 수 있으며, IDW/SDW용 센스 클럭신호들이 된다.
제2 실시 예에서, 발광 듀티비는 32n+16 수평 기간/1 프레임시간으로 정의될 수 있다.
도 24 내지 도 27은 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이를 48n+24 수평 기간들로 설정하기 위한 게이트 쉬프트 클럭들의 제3 실시예를 나타내는 도면들이다.
도 24 내지 도 27을 참조하면, 타이밍 콘트롤러는 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각의 1 클럭 주기당 위상 변화수를 48개로 설정한다. 타이밍 콘트롤러는 캐리 클럭신호(CRCLK)을 A 클럭군(A1~A8, A1~A8, A1~A8)과 B 클럭군(B1~B8, B1~B8, B1~B8)으로 분리하고, A 클럭군(A1~A8, A1~A8, A1~A8)을 A 영역에 연결된 스테이지들(STG1~STG24)에 입력하고, B 클럭군(B1~B8, B1~B8, B1~B8)을 B 영역에 연결된 스테이지들(STG25~STG48)에 입력한다. 그리고, 타이밍 콘트롤러는 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각을 A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)으로 분리하고, A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)을 A 영역에 연결된 스테이지들(STG1~STG24)에 입력하고, B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)을 B 영역에 연결된 스테이지들(STG25~STG48)에 입력한다. 이렇게 함으로써, A 영역(또는 B 영역)에 대한 IDW 구동의 시작 타이밍과 B 영역(또는 A 영역)에 대한 BDI 구동의 시작 타이밍 간의 시간 차이가 48n+24 수평 기간들로 설정될 수 있고, 1 클럭 주기당 구동되는 픽셀 라인수는 48 개가 된다.
타이밍 콘트롤러(11)는 A 클럭군(A1~A8, A1~A8, A1~A8)의 IDW/SDW용 캐리 클럭신호들과 B 클럭군(B1~B8, B1~B8, B1~B8)의 IDW/SDW용 캐리 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키고, A 클럭군(A1~A8, A1~A8, A1~A8)의 BDI용 캐리 클럭신호들과 B 클럭군(B1~B8, B1~B8, B1~B8)의 BDI용 캐리 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시킨다. 그리고, 타이밍 콘트롤러(11)는 A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)의 IDW/SDW용 스캔 클럭신호들과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)의 IDW/SDW용 스캔 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키고, A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)의 IDW/SDW용 센스 클럭신호들과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)의 IDW/SDW용 센스 클럭신호들의 위상도 1 클럭 주기 내에서 순차적으로 쉬프트시킬 수 있다. 반면, 타이밍 콘트롤러(11)는 A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)의 BDI용 스캔 클럭신호들과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)의 BDI용 스캔 클럭신호들을 1 클럭 주기 내에서 세번씩 번갈아 출력하되, A1~A6 단위로 동시에 출력하고 B1~B6 단위로 동시에 출력할 수 있다. 이를 통해 MPRT 성능을 향상하는 기술에서 블랙 영상 데이터(BD)의 삽입 시간이 줄어들고 그 대신 입력 영상 데이터(ID)의 기입 시간이 충분히 확보될 수 있다.
1 클럭 주기는 영상데이터 기입 기간과 블랙 영상데이터 삽입 기간 및 프리차지 기간을 포함하여 60 수평기간(H)으로 설정될 수 있다. 다시 말해, 10 수평 기간들(10H) 만큼의 1/6 클럭 주기 동안 영상데이터 기입 기간이 8 수평기간들(8H)만큼 유지되고, 이어서 블랙 영상데이터 삽입 기간(BDI)이 1 수평기간(H)만큼 유지되고, 이어서 프리차지 기간(PC)이 1 수평기간(H)만큼 유지된다. 이와 같이 구성된 10 수평기간(H)이 5회 더 반복되고, 결과적으로 제3 실시예에 따른 게이트 구동부는 60 수평기간(H) 만큼의 1 클럭 주기 동안 48개의 픽셀 라인들을 구동한다.
타이밍 콘트롤러(11)는 IDW/SDW용 캐리 클럭신호들, BDI용 캐리 클럭신호들, IDW/SDW용 스캔 클럭신호들 및 IDW/SDW용 센스 클럭신호들의 위상을 서로 동기시키는 한편, BDI용 스캔 클럭신호들과 IDW/SDW용 스캔 클럭신호들의 위상을 서로 다르게 한다. 이를 기반으로 타이밍 콘트롤러(11)는 BDI용 스캔 클럭신호들의 펄스 구간과 IDW/SDW용 스캔 클럭신호들의 펄스 구간을 서로 비중첩시키면서 IDW 구동과 BDI 구동이 A 영역과 B 영역에서 서로 분리되어 수행되도록 제어할 수 있다. 다시 말해, 타이밍 콘트롤러(11)는 A 영역을 대상으로 IDW 구동이 수행되는 동안 B 영역을 BDI 구동시키고, 이와 반대로 A 영역을 대상으로 BDI 구동이 수행되는 동안 B 영역을 IDW 구동시킬 수 있다. 이렇게 함으로써, 블랙 영상을 삽입하여 MPRT 성능을 향상하는 기술에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임이 방지될 수 있다.
도 24 내지 도 27에서와 같이, 제3 실시예에 따른 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 1 클럭 주기당 위상 변화수가 48개인 16상, 12상, 및 12상 클럭들일 수 있다. 캐리클럭(CRCLK)은 캐리 신호에 동기되고, 스캔클럭(SCCLK)은 스캔 신호에 동기되며, 센스클럭(SECLK)은 센스 신호에 동기된다. 이 클럭들은 60 수평 기간들(60H)을 한 클럭 주기로 가질 수 있다.
캐리클럭들(CRCLK) 각각은 1 클럭 주기 내에서 제1 내지 제6 펄스 구간들(온 전압 구간들)을 갖는다. 제1 내지 제6 펄스 구간들 각각은 2 수평기간(2H)일 수 있다. 캐리클럭들(CRCLK) 각각의 제1 내지 제3 펄스 구간들은 IDW/SDW용 캐리 클럭신호들이 되고 제4 내지 제6 펄스 구간들은 BDI용 캐리 클럭신호들이 된다. IDW/SDW용 캐리 클럭신호들과 BDI용 캐리 클럭신호들은 교번적으로 출력된다.
스캔클럭들(SCCLK) 각각은 1 클럭 주기 내에서 제1 내지 제7 펄스 구간들(온 전압 구간들)을 갖는다. 제1 내지 제4 펄스 구간들은 각각 2 수평기간(2H)일 수 있고, 제5 내지 제7 펄스 구간들은 각각 1 수평기간(1H)일 수 있다. 제1 내지 제4 펄스 구간들은 IDW/SDW용 스캔 클럭신호들이 되고, 제5 내지 제7 펄스 구간들은 BDI용 스캔 클럭신호들이 된다. IDW/SDW용 스캔 클럭신호들과 BDI용 스캔 클럭신호들은 교번적으로 출력된다.
센스클럭(SECLK)들 각각은 1 클럭 주기 내에서 4개씩의 펄스 구간들(온 전압 구간)을 갖는다. 이 펄스 구간들은 각각 2 수평기간(2H)일 수 있으며, IDW/SDW용 센스 클럭신호들이 된다.
제3 실시 예에서, 발광 듀티비는 48n+24 수평 기간/1 프레임시간으로 정의될 수 있다.
도 28 내지 도 30은 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이를 48n+24 수평 기간들로 설정하기 위한 게이트 쉬프트 클럭들의 제4 실시예를 나타내는 도면들이다.
도 28 내지 도 30을 참조하면, 타이밍 콘트롤러는 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각의 1 클럭 주기당 위상 변화수를 48개로 설정한다. 타이밍 콘트롤러는 캐리 클럭신호(CRCLK), 스캔 클럭신호(SCCLK), 센스 클럭신호(SECLK) 각각을 A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)으로 분리하고, A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)을 A 영역에 연결된 스테이지들(STG1~STG24)에 입력하고, B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)을 B 영역에 연결된 스테이지들(STG25~STG48)에 입력한다. 이렇게 함으로써, A 영역(또는 B 영역)에 대한 IDW 구동의 시작 타이밍과 B 영역(또는 A 영역)에 대한 BDI 구동의 시작 타이밍 간의 시간 차이가 48n+24 수평 기간들로 설정될 수 있고, 1 클럭 주기당 구동되는 픽셀 라인수는 48 개가 된다.
타이밍 콘트롤러(11)는 A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)의 IDW/SDW용 캐리 클럭신호들과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)의 IDW/SDW용 캐리 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키고, A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)의 BDI용 캐리 클럭신호들과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)의 BDI용 캐리 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시킨다. 그리고, 타이밍 콘트롤러(11)는 A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)의 IDW/SDW용 스캔 클럭신호들과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)의 IDW/SDW용 스캔 클럭신호들의 위상을 1 클럭 주기 내에서 순차적으로 쉬프트시키고, A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)의 IDW/SDW용 센스 클럭신호들과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)의 IDW/SDW용 센스 클럭신호들의 위상도 1 클럭 주기 내에서 순차적으로 쉬프트시킬 수 있다. 반면, 타이밍 콘트롤러(11)는 A 클럭군(A1~A6, A1~A6, A1~A6, A1~A6)의 BDI용 스캔 클럭신호들과 B 클럭군(B1~B6, B1~B6, B1~B6, B1~B6)의 BDI용 스캔 클럭신호들을 1 클럭 주기 내에서 세번씩 번갈아 출력하되, A1~A6 단위로 동시에 출력하고 B1~B6 단위로 동시에 출력할 수 있다. 이를 통해 MPRT 성능을 향상하는 기술에서 블랙 영상 데이터(BD)의 삽입 시간이 줄어들고 그 대신 입력 영상 데이터(ID)의 기입 시간이 충분히 확보될 수 있다.
1 클럭 주기는 영상데이터 기입 기간과 블랙 영상데이터 삽입 기간 및 프리차지 기간을 포함하여 60 수평기간(H)으로 설정될 수 있다. 다시 말해, 10 수평 기간들(10H) 만큼의 1/6 클럭 주기 동안 영상데이터 기입 기간이 8 수평기간(H)만큼 유지되고, 이어서 블랙 영상데이터 삽입 기간(BDI)이 1 수평기간(H)만큼 유지되고, 이어서 프리차지 기간(PC)이 1 수평기간(H)만큼 유지된다. 이와 같이 구성된 10 수평기간(H)이 5회 더 반복되고, 결과적으로 제4 실시예에 따른 게이트 구동부는 60 수평기간(H) 만큼의 1 클럭 주기 동안 48개의 픽셀 라인들을 구동한다.
타이밍 콘트롤러(11)는 IDW/SDW용 캐리 클럭신호들, BDI용 캐리 클럭신호들, IDW/SDW용 스캔 클럭신호들 및 IDW/SDW용 센스 클럭신호들의 위상을 서로 동기시키는 한편, BDI용 스캔 클럭신호들과 IDW/SDW용 스캔 클럭신호들의 위상을 서로 다르게 한다. 이를 기반으로 타이밍 콘트롤러(11)는 BDI용 스캔 클럭신호들의 펄스 구간과 IDW/SDW용 스캔 클럭신호들의 펄스 구간을 서로 비중첩시키면서 IDW 구동과 BDI 구동이 A 영역과 B 영역에서 서로 분리되어 수행되도록 제어할 수 있다. 다시 말해, 타이밍 콘트롤러(11)는 A 영역을 대상으로 IDW 구동이 수행되는 동안 B 영역을 BDI 구동시키고, 이와 반대로 A 영역을 대상으로 BDI 구동이 수행되는 동안 B 영역을 IDW 구동시킬 수 있다. 이렇게 함으로써, 블랙 영상을 삽입하여 MPRT 성능을 향상하는 기술에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임이 방지될 수 있다.
도 28 내지 도 30에서와 같이, 제4 실시예에 따른 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 1 클럭 주기당 위상 변화수가 48개인 12상 클럭들일 수 있다. 캐리클럭(CRCLK)은 캐리 신호에 동기되고, 스캔클럭(SCCLK)은 스캔 신호에 동기되며, 센스클럭(SECLK)은 센스 신호에 동기된다. 이 클럭들은 60 수평 기간들(60H)을 한 클럭 주기로 가질 수 있다.
캐리클럭들(CRCLK) 각각은 1 클럭 주기 내에서 제1 내지 제8 펄스 구간들(온 전압 구간들)을 갖는다. 제1 내지 제8 펄스 구간들 각각은 2 수평기간(2H)일 수 있다. 캐리클럭들(CRCLK) 각각의 제1 내지 제4 펄스 구간들은 IDW/SDW용 캐리 클럭신호들이 되고 제5 내지 제8 펄스 구간들은 BDI용 캐리 클럭신호들이 된다. IDW/SDW용 캐리 클럭신호들과 BDI용 캐리 클럭신호들은 교번적으로 출력된다.
스캔클럭들(SCCLK) 각각은 1 클럭 주기 내에서 제1 내지 제7 펄스 구간들(온 전압 구간들)을 갖는다. 제1 내지 제4 펄스 구간들은 각각 2 수평기간(2H)일 수 있고, 제5 내지 제7 펄스 구간들은 각각 1 수평기간(1H)일 수 있다. 제1 내지 제4 펄스 구간들은 IDW/SDW용 스캔 클럭신호들이 되고, 제5 내지 제7 펄스 구간들은 BDI용 스캔 클럭신호들이 된다. IDW/SDW용 스캔 클럭신호들과 BDI용 스캔 클럭신호들은 교번적으로 출력된다.
센스클럭(SECLK)들 각각은 1 클럭 주기 내에서 4개씩의 펄스 구간들(온 전압 구간)을 갖는다. 이 펄스 구간들은 각각 2 수평기간(2H)일 수 있으며, IDW/SDW용 센스 클럭신호들이 된다.
제4 실시 예에서, 발광 듀티비는 48n+24 수평 기간/1 프레임시간으로 정의될 수 있다.
도 31은 블랙 영상 삽입 기술을 구현하기 위한 스테이지들의 캐리 연결 구성의 일 예를 보여주는 도면이다.
도 31을 참조하면, 본 명세서에서 스테이지들의 캐리 연결 구성은 기존의 스테이지들과 다르다. 기존의 스테이지들의 경우 캐리 연결 구성이 모든 스테이지들에서 동일하다. 하지만, 본 발명의 경우 원하는 SDW 구동과 BDI 구동 간 충돌이 생기지 않도록 이웃한 스테이지들에서 캐리 연결 구성이 달라질 수 있다. 이러한 특이 캐리 연결 구성은 복수의 스테이지들 단위로 주기성을 가질 수 있다. 예컨대, 도 15의 제1 실시예의 경우 도 31과 같이 8개의 스테이지들 주기로 특이 캐리 연결 구성을 반복할 수 있고, 도 15의 제2 실시예의 경우 16개의 스테이지들 주기로 특이 캐리 연결 구성을 반복할 수 있으며, 도 15의 제3 및 제4 실시예의 경우 24개의 스테이지들 주기로 특이 캐리 연결 구성을 반복할 수 있다.
도 32는 블랙 영상 삽입 기술에서 수직 블랭크 기간 동안 실시간 센싱이 수행되는 것을 보여주는 도면이다. 도 33은 도 32의 실시간 센싱을 위한 게이트신호 및 데이터신호의 타이밍도이다. 도 34a는 도 33의 셋업 기간에 대응되는 픽셀의 등가회로도이다. 도 34b는 도 33의 센싱 기간에 대응되는 픽셀의 등가회로도이다. 그리고, 도 34c는 도 33의 리셋 기간에 대응되는 픽셀의 등가회로도이다.
도 32를 참조하면, 타이밍 콘트롤러(11)는 타이밍 제어신호들(GDC,DDC)을 기초로 각 프레임의 수직 액티브 기간(VWP) 내에서 IDW 구동을 구현하고, 각 프레임의 수직 블랭크 기간(VBP) 내에서 SDW 구동을 구현할 수 있다. 그리고, 타이밍 콘트롤러(11)는 제k 프레임의 일부 수직 액티브 기간(VWP)과 수직 블랭크 기간(VBP), 및 제k+1 프레임의 일부 수직 액티브 기간(VWP)을 통해 BDI 구동을 구현할 수 있다. 모든 픽셀 라인들을 BDI 구동시키는 데 할당되는 시간은 수직 액티브 기간의 길이(VWP)와 실질적으로 동일할 수 있다. 한편, 수직 블랭크 기간(VBP)은 수직 액티브 기간(VWP)에 비해 매우 짧기 때문에, 특정 픽셀 라인을 대상으로 한 SDW 구동은 IDW 구동과 BDI 구동에 비해 훨씬 짧은 시간 동안 이뤄질 수 있다.
도 33은 제j 픽셀 라인(Line j)의 특정 픽셀을 대상으로 한 SDW 구동을 나타내고 있다. 도 33을 참조하면, SDW 구동을 위한 수직 블랭크 기간(VBP)은 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압을 센싱용 픽셀 전류에 맞게 설정하는 셋업 기간(①)과, 픽셀 전류를 샘플링하는 센싱 기간(②)과, 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압을 셋업 기간(①)의 직전 상태로 원복 시키는 리셋 기간(③)을 포함한다. 도 33에서, SDW용 스캔 신호(SCAN)는 Pc1과 Pc2로 도시되었고, SDW용 센스 신호(SEN)는 Pd로 도시되었다.
도 33 및 도 34a를 참조하면, 셋업 기간(①)에서 픽셀의 제1 스위치 TFT(ST1)는 SDW용 스캔 신호(Pc1)에 따라 턴 온 되어 게이트 노드(Ng)에 SDW용 데이터전압(VSDW)을 인가한다. 셋업 기간(①)에서 픽셀의 제2 스위치 TFT(ST2)는 SDW용 센스 신호(Pd)에 따라 턴 온 되어 소스 노드(Ns)에 기준전압(Vref)을 인가한다. 이를 통해 셋업 기간(①)에서 픽셀의 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압이 센싱용 픽셀 전류에 맞게 설정된다.
도 33 및 도 34b를 참조하면, 센싱 기간(②)에서 픽셀의 제1 스위치 TFT(ST1)는 턴 오프 되지만 제2 스위치 TFT(ST2)는 턴 온 상태를 유지한다. 그리고, 기준전압 라인(16)은 DAC에서 센싱부(SU)로 연결된다. 센싱 기간(②)에서 센싱부(SU)는 제2 스위치 TFT(ST2)와 기준전압 라인(16)을 통해 입력되는 센싱용 픽셀 전류(Ipix)를 샘플링한다.
도 33 및 도 34c를 참조하면, 리셋 기간(③)에서 픽셀의 제1 스위치 TFT(ST1)는 SDW용 스캔 신호(Pc)에 따라 턴 온 되어 게이트 노드(Ng)에 원복용 데이터전압(VREC)을 인가한다. 원복용 데이터전압(VREC)은 IDW용 데이터전압 또는 BDI용 데이터전압일 수 있다. SDW 구동 직전에 해당 픽셀 라인에 IDW용 데이터전압이 유지되어 있다면 원복용 데이터전압(VREC)은 IDW용 데이터전압이 된다. 반면, SDW 구동 직전에 해당 픽셀 라인에 BDI용 데이터전압이 유지되어 있다면 원복용 데이터전압(VREC)은 BDI용 데이터전압이 된다. 리셋 기간(③)에서 기준전압 라인(16)은 DAC에 다시 연결되고, 픽셀의 제2 스위치 TFT(ST2)는 SDW용 센스 신호(Pd)에 따라 턴 온 되어 소스 노드(Ns)에 기준전압(Vref)을 인가한다. 이를 통해 리셋 기간(③)에서 픽셀의 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압이 SDW 구동 직전의 상태로 원복된다.
도 35는 A 영역에 연결된 스테이지들과 B 영역에 연결된 스테이지들에 동일한 픽셀라인 선택&해제 신호를 인가하는 경우 생기는 클럭 충돌 가능성을 설명하기 위한 도면이다.
도 35를 참조하면, SDW 구동은 각 프레임의 수직 블랭크 기간(VBP) 내에서 이루어지며, 랜덤(Random)한 순서로 픽셀 라인을 1라인씩 선택&해제한다. 센싱 도중에 픽셀들은 발광을 멈추기 때문에 순차적으로 픽셀 라인들을 센싱하면 센싱되는 픽셀 라인이 라인 딤으로 시인될 수 있다. 픽셀 라인들을 랜덤한 순서로 센싱하면, 시각적 분산 효과에 의해 라인 딤이 보이지 않게 된다. 예컨대, 도 35와 같이 랜덤 센싱을 위해, 본 발명은 제k 프레임의 수직 블랭크 기간(VBP)에서 A 영역의 특정 픽셀 라인을 센싱하고, 제k+1 프레임의 수직 블랭크 기간(VBP)에서 B 영역의 특정 픽셀 라인을 센싱할 수 있다.
도 35를 참조하면, SDW 구동에 앞서 각 프레임의 수직 액티브 기간(VWP)에서 SDW 준비 동작이 이뤄진다. SDW 준비 동작은 센싱 대상 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M 노드)를 픽셀라인 선택&해제 신호(LSP)에 따라 선충전하는 동작을 의미한다. 메모리 노드가 선충전된 스테이지는 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 Q 노드를 충전시킬 수 있다. 그리고 그 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호를 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호를 SDW용 센스 신호로 출력한다.
도 35를 참조하면, 수직 액티브 기간(VWP)에서 IDW 구동과 BDI 구동이 중첩되기 때문에, A 영역의 SDW 준비 동작으로 인해, B 영역의 비센싱 대상 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M 노드)도 충전되게 된다. 마찬가지로, B 영역의 SDW 준비 동작으로 인해, A 영역의 비센싱 대상 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M 노드)도 충전되게 된다. 이 경우, 동시에 2개의 픽셀 라인들이 SDW 구동되기 때문에 센싱의 정확도가 떨어진다. 특히, 오충전된 스테이지들에 연결된 A 영역의 비센싱 대상 픽셀 라인과 B 영역의 비센싱 대상 픽셀 라인은 BDI 구동되어야 라인들이기 때문에, 수직 블랭크 기간(VBP) 내에서 BDI 구동과 SDW 구동이 중첩되고, 센싱용 데이터(SD)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임이 생길 수 있다. 이러한 문제가 생기는 원인은 모든 스테이지들에 동일한 픽셀라인 선택&해제 신호(LSP)가 인가되기 때문이다.
도 36은 A 영역에 연결된 스테이지들과 B 영역에 연결된 스테이지들에 서로 다른 픽셀라인 선택&해제 신호를 인가하여 데이터 충돌 가능성을 회피하는 것을 설명하기 위한 도면이다.
도 36을 참조하면, A 픽셀라인 선택&해제 신호(LSPA)는 A 영역의 픽셀 라인들에 연결된 스테이지들에 입력되고, B 픽셀라인 선택&해제 신호(LSPB)는 B 영역의 픽셀 라인들에 연결된 게 스테이지들에 입력된다. A 픽셀라인 선택&해제 신호(LSPA)와 B 픽셀라인 선택&해제 신호(LSPB)는 서로 다른 타이밍에 활성화된다.
타이밍 콘트롤러(11)는 A 영역의 픽셀라인 센싱되어야 할 경우 A 픽셀라인 선택&해제 신호(LSPA)만을 활성화하고 B 픽셀라인 선택&해제 신호(LSPB)를 비활성화시킨다. 중 어느 하나를 선택적으로 활성화시킨다. 반면에, 타이밍 콘트롤러(11)는 B 영역의 픽셀라인 센싱되어야 할 경우 B 픽셀라인 선택&해제 신호(LSPB)만을 활성화하고 A 픽셀라인 선택&해제 신호(LSPA)를 비활성화시킨다. 이를 통해 A 영역의 SDW 준비 동작 중에 B 영역의 비센싱 대상 픽셀 라인에 연결된 스테이지의 메모리 노드도 오충전되는 것이 방지될 수 있고, 마찬가지로, B 영역의 SDW 준비 동작 중에 A 영역의 비센싱 대상 픽셀 라인에 연결된 스테이지의 메모리 노드도 오충전되는 것이 방지될 수 있다.
타이밍 콘트롤러(11)는 A 영역을 대상으로 BDI 구동이 수행되는 동안 B 영역만을 SDW 구동시키고, 이와 반대로 B 영역을 대상으로 BDI 구동이 수행되는 동안 A 영역만을 SDW 구동시킬 수 있다. 이에 따라 SDW 구동 중에 동시에 2개의 픽셀 라인들이 선택되는 것이 방지될 수 있고, 나아가 센싱용 데이터(SD)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임이 방지되고, 픽셀의 구동 특성이 보다 정확히 센싱될 수 있다.
한편, 타이밍 콘트롤러(11)는 SDW 구동이 완료되는 타이밍에 해당 픽셀라인 선택&해제 신호(LSPA 또는 LSPB)를 해당 스테이지에 한번 더 인가하여 그 스테이지의 메모리 노드를 초기화한다. 예컨대, A 영역의 제1 픽셀 라인에 대한 SDW 구동이 완료되면 상기 제1 픽셀 라인에 연결된 제1 스테이지에 A 픽셀라인 선택&해제 신호(LSPA)를 인가하여 제1 스테이지의 M 노드를 초기화할 수 있다. 또한, B 영역의 제2 픽셀 라인에 대한 SDW 구동이 완료되면 상기 제2 픽셀 라인에 연결된 제2 스테이지에 B 픽셀라인 선택&해제 신호(LSPB)를 인가하여 제2 스테이지의 M 노드를 초기화할 수 있다. 이렇게 픽셀라인 선택&해제 신호(LSPA 또는 LSPB)를 한번 더 인가하여 초기화 동작을 수행하면, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하여 SDW 구동의 안정화가 향상될 수 있다.
도 37a는 도 18의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, A 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다. 그리고, 도 37b는 도 18의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, A 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 37a를 참조하면, A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작은 수직 액티브 기간(VWP)에서 이루어진다. 이 SDW 준비 동작은 A 픽셀라인 선택&해제 신호(LSPA)를 제1차 활성화하여 A 영역의 특정 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M)를 선충전하기 위한 것이다. 이때, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하기 위해 B 픽셀라인 선택&해제 신호(LSPB)는 비활성 상태를 유지한다. 구동 안정화를 위해 A 픽셀라인 선택&해제 신호(LSPA)는 온 전압의 전단 캐리신호(도 45의 CR(n-2))에 동기되어 상기 특정 스테이지에 입력될 수 있다. 예를 들어, A 픽셀라인 선택&해제 신호(LSPA)는 A영역의 7번째 픽셀라인에 대한 SDW 준비 동작을 위해 5번째 온 전압의 IDW/SDW 캐리클럭(CRCLK A5)에 동기되어 7번째 스테이지에 입력될 수 있다. 그러면, 7번째 스테이지의 M 노드가 A 픽셀라인 선택&해제 신호(LSPA)에 따라 5번째 온 전압의 IDW/SDW 캐리클럭(CRCLK A5)으로 선충전되고, 이 선충전 상태를 수직 블랭크 기간(VBP)에서 SDW 구동이 종료될 때까지 유지한다.
도 37b를 참조하면, A 영역의 특정 픽셀 라인에 대한 SDW 구동은 수직 블랭크 기간(VBP)에서 이루어진다. 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 상기 선충전 상태의 메모리 노드에 의해 고전위 전원전압이 상기 특정 스테이지(7번째 스테이지)의 Q 노드에 인가되고, 이 Q 노드가 충전된다. 그러면 상기 특정 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호(SCCLK A7)을 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호(SECLK A7)을 SDW용 센스 신호로 출력한다. 그러면, 도 34a 내지 도 34c에서 설명했듯이 SDW용 스캔 신호와 SDW용 센스 신호에 의해 A영역의 특정 픽셀라인(7번째 픽셀라인)에 대한 SDW 구동이 진행되게 된다. 수직 블랭크 기간(VBP)에서 SDW 구동이 종료되는 타이밍에 맞춰 센싱 종료타이밍 지시신호(SND)가 활성화된다. 그러면 상기 노드 Q가 오프 전압으로 방전된다. 또한, 센싱 종료타이밍 지시신호(SND)가 활성화될 때 A 픽셀라인 선택&해제 신호(LSPA)가 제2 차 활성화된다. 이에 따라 오프 전압의 전단 캐리신호(도 45의 CR(n-2))가 상기 메모리 노드에 인가되어 상기 메모리 노드가 오프 전압으로 방전된다.
도 38a는 도 18의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, B 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다. 그리고, 도 38b는 도 18의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, B 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 38a를 참조하면, B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작은 수직 액티브 기간(VWP)에서 이루어진다. 이 SDW 준비 동작은 B 픽셀라인 선택&해제 신호(LSPB)를 제1차 활성화하여 B 영역의 특정 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M)를 선충전하기 위한 것이다. 이때, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하기 위해 A 픽셀라인 선택&해제 신호(LSPA)는 비활성 상태를 유지한다. 구동 안정화를 위해 B 픽셀라인 선택&해제 신호(LSPB)는 온 전압의 전단 캐리신호(도 45의 CR(n-2))에 동기되어 상기 특정 스테이지에 입력될 수 있다. 예를 들어, B 픽셀라인 선택&해제 신호(LSPB)는 B영역의 15번째 픽셀라인에 대한 SDW 준비 동작을 위해 13번째 온 전압의 IDW/SDW 캐리클럭(CRCLK B5)에 동기되어 15번째 스테이지에 입력될 수 있다. 그러면, 15번째 스테이지의 M 노드가 B 픽셀라인 선택&해제 신호(LSPB)에 따라 13번째 온 전압의 IDW/SDW 캐리클럭(CRCLK B5)으로 선충전되고, 이 선충전 상태를 수직 블랭크 기간(VBP)에서 SDW 구동이 종료될 때까지 유지한다.
도 38b를 참조하면, B 영역의 특정 픽셀 라인에 대한 SDW 구동은 수직 블랭크 기간(VBP)에서 이루어진다. 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 상기 선충전 상태의 메모리 노드에 의해 고전위 전원전압이 상기 특정 스테이지(15번째 스테이지)의 Q 노드에 인가되고, 이 Q 노드가 충전된다. 그러면 상기 특정 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호(SCCLK B7)을 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호(SECLK B7)을 SDW용 센스 신호로 출력한다. 그러면, 도 34a 내지 도 34c에서 설명했듯이 SDW용 스캔 신호와 SDW용 센스 신호에 의해 B영역의 특정 픽셀라인(15번째 픽셀라인)에 대한 SDW 구동이 진행되게 된다. 수직 블랭크 기간(VBP)에서 SDW 구동이 종료되는 타이밍에 맞춰 센싱 종료타이밍 지시신호(SND)가 활성화된다. 그러면 상기 노드 Q가 오프 전압으로 방전된다. 또한, 센싱 종료타이밍 지시신호(SND)가 활성화될 때 B 픽셀라인 선택&해제 신호(LSPB)가 제2 차 활성화된다. 이에 따라 오프 전압의 전단 캐리신호(도 45의 CR(n-2))가 상기 메모리 노드에 인가되어 상기 메모리 노드가 오프 전압으로 방전된다.
도 39a는 도 23의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, A 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다. 그리고, 도 39b는 도 23의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, A 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 39a를 참조하면, A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작은 수직 액티브 기간(VWP)에서 이루어진다. 이 SDW 준비 동작은 A 픽셀라인 선택&해제 신호(LSPA)를 제1차 활성화하여 A 영역의 특정 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M)를 선충전하기 위한 것이다. 이때, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하기 위해 B 픽셀라인 선택&해제 신호(LSPB)는 비활성 상태를 유지한다. 구동 안정화를 위해 A 픽셀라인 선택&해제 신호(LSPA)는 온 전압의 전단 캐리신호(도 45의 CR(n-2))에 동기되어 상기 특정 스테이지에 입력될 수 있다. 예를 들어, A 픽셀라인 선택&해제 신호(LSPA)는 A영역의 7번째 픽셀라인에 대한 SDW 준비 동작을 위해 5번째 온 전압의 IDW/SDW 캐리클럭(CRCLK A5)에 동기되어 7번째 스테이지에 입력될 수 있다. 그러면, 7번째 스테이지의 M 노드가 A 픽셀라인 선택&해제 신호(LSPA)에 따라 5번째 온 전압의 IDW/SDW 캐리클럭(CRCLK A5)으로 선충전되고, 이 선충전 상태를 수직 블랭크 기간(VBP)에서 SDW 구동이 종료될 때까지 유지한다.
도 39b를 참조하면, A 영역의 특정 픽셀 라인에 대한 SDW 구동은 수직 블랭크 기간(VBP)에서 이루어진다. 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 상기 선충전 상태의 메모리 노드에 의해 고전위 전원전압이 상기 특정 스테이지(7번째 스테이지)의 Q 노드에 인가되고, 이 Q 노드가 충전된다. 그러면 상기 특정 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호(SCCLK A7)을 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호(SECLK A7)을 SDW용 센스 신호로 출력한다. 그러면, 도 34a 내지 도 34c에서 설명했듯이 SDW용 스캔 신호와 SDW용 센스 신호에 의해 A영역의 특정 픽셀라인(7번째 픽셀라인)에 대한 SDW 구동이 진행되게 된다. 수직 블랭크 기간(VBP)에서 SDW 구동이 종료되는 타이밍에 맞춰 센싱 종료타이밍 지시신호(SND)가 활성화된다. 그러면 상기 노드 Q가 오프 전압으로 방전된다. 또한, 센싱 종료타이밍 지시신호(SND)가 활성화될 때 A 픽셀라인 선택&해제 신호(LSPA)가 제2 차 활성화된다. 이에 따라 오프 전압의 전단 캐리신호(도 45의 CR(n-2))가 상기 메모리 노드에 인가되어 상기 메모리 노드가 오프 전압으로 방전된다.
도 40a는 도 23의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, B 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다. 그리고, 도 40b는 도 23의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, B 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 40a를 참조하면, B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작은 수직 액티브 기간(VWP)에서 이루어진다. 이 SDW 준비 동작은 B 픽셀라인 선택&해제 신호(LSPB)를 제1차 활성화하여 B 영역의 특정 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M)를 선충전하기 위한 것이다. 이때, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하기 위해 A 픽셀라인 선택&해제 신호(LSPA)는 비활성 상태를 유지한다. 구동 안정화를 위해 B 픽셀라인 선택&해제 신호(LSPB)는 온 전압의 전단 캐리신호(도 45의 CR(n-2))에 동기되어 상기 특정 스테이지에 입력될 수 있다. 예를 들어, B 픽셀라인 선택&해제 신호(LSPB)는 B영역의 23번째 픽셀라인에 대한 SDW 준비 동작을 위해 21번째 온 전압의 IDW/SDW 캐리클럭(CRCLK B5)에 동기되어 23번째 스테이지에 입력될 수 있다. 그러면, 23번째 스테이지의 M 노드가 B 픽셀라인 선택&해제 신호(LSPB)에 따라 21번째 온 전압의 IDW/SDW 캐리클럭(CRCLK B5)으로 선충전되고, 이 선충전 상태를 수직 블랭크 기간(VBP)에서 SDW 구동이 종료될 때까지 유지한다.
도 40b를 참조하면, B 영역의 특정 픽셀 라인에 대한 SDW 구동은 수직 블랭크 기간(VBP)에서 이루어진다. 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 상기 선충전 상태의 메모리 노드에 의해 고전위 전원전압이 상기 특정 스테이지(23번째 스테이지)의 Q 노드에 인가되고, 이 Q 노드가 충전된다. 그러면 상기 특정 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호(SCCLK B7)을 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호(SECLK B7)을 SDW용 센스 신호로 출력한다. 그러면, 도 34a 내지 도 34c에서 설명했듯이 SDW용 스캔 신호와 SDW용 센스 신호에 의해 B영역의 특정 픽셀라인(23번째 픽셀라인)에 대한 SDW 구동이 진행되게 된다. 수직 블랭크 기간(VBP)에서 SDW 구동이 종료되는 타이밍에 맞춰 센싱 종료타이밍 지시신호(SND)가 활성화된다. 그러면 상기 노드 Q가 오프 전압으로 방전된다. 또한, 센싱 종료타이밍 지시신호(SND)가 활성화될 때 B 픽셀라인 선택&해제 신호(LSPB)가 제2 차 활성화된다. 이에 따라 오프 전압의 전단 캐리신호(도 45의 CR(n-2))가 상기 메모리 노드에 인가되어 상기 메모리 노드가 오프 전압으로 방전된다.
도 41a는 도 27의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, A 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다. 그리고, 도 41b는 도 27의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, A 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 41a를 참조하면, A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작은 수직 액티브 기간(VWP)에서 이루어진다. 이 SDW 준비 동작은 A 픽셀라인 선택&해제 신호(LSPA)를 제1차 활성화하여 A 영역의 특정 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M)를 선충전하기 위한 것이다. 이때, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하기 위해 B 픽셀라인 선택&해제 신호(LSPB)는 비활성 상태를 유지한다. 구동 안정화를 위해 A 픽셀라인 선택&해제 신호(LSPA)는 온 전압의 전단 캐리신호(도 45의 CR(n-2))에 동기되어 상기 특정 스테이지에 입력될 수 있다. 예를 들어, A 픽셀라인 선택&해제 신호(LSPA)는 A영역의 7번째 픽셀라인에 대한 SDW 준비 동작을 위해 5번째 온 전압의 IDW/SDW 캐리클럭(CRCLK A5)에 동기되어 7번째 스테이지에 입력될 수 있다. 그러면, 7번째 스테이지의 M 노드가 A 픽셀라인 선택&해제 신호(LSPA)에 따라 5번째 온 전압의 IDW/SDW 캐리클럭(CRCLK A5)으로 선충전되고, 이 선충전 상태를 수직 블랭크 기간(VBP)에서 SDW 구동이 종료될 때까지 유지한다.
도 41b를 참조하면, A 영역의 특정 픽셀 라인에 대한 SDW 구동은 수직 블랭크 기간(VBP)에서 이루어진다. 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 상기 선충전 상태의 메모리 노드에 의해 고전위 전원전압이 상기 특정 스테이지(7번째 스테이지)의 Q 노드에 인가되고, 이 Q 노드가 충전된다. 그러면 상기 특정 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호(SCCLK A1)을 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호(SECLK A1)을 SDW용 센스 신호로 출력한다. 그러면, 도 34a 내지 도 34c에서 설명했듯이 SDW용 스캔 신호와 SDW용 센스 신호에 의해 A영역의 특정 픽셀라인(7번째 픽셀라인)에 대한 SDW 구동이 진행되게 된다. 수직 블랭크 기간(VBP)에서 SDW 구동이 종료되는 타이밍에 맞춰 센싱 종료타이밍 지시신호(SND)가 활성화된다. 그러면 상기 노드 Q가 오프 전압으로 방전된다. 또한, 센싱 종료타이밍 지시신호(SND)가 활성화될 때 A 픽셀라인 선택&해제 신호(LSPA)가 제2 차 활성화된다. 이에 따라 오프 전압의 전단 캐리신호(도 45의 CR(n-2))가 상기 메모리 노드에 인가되어 상기 메모리 노드가 오프 전압으로 방전된다.
도 42a는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, B 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다. 그리고, 도 42b는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, B 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 42a를 참조하면, B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작은 수직 액티브 기간(VWP)에서 이루어진다. 이 SDW 준비 동작은 B 픽셀라인 선택&해제 신호(LSPB)를 제1차 활성화하여 B 영역의 특정 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M)를 선충전하기 위한 것이다. 이때, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하기 위해 A 픽셀라인 선택&해제 신호(LSPA)는 비활성 상태를 유지한다. 구동 안정화를 위해 B 픽셀라인 선택&해제 신호(LSPB)는 온 전압의 전단 캐리신호(도 45의 CR(n-2))에 동기되어 상기 특정 스테이지에 입력될 수 있다. 예를 들어, B 픽셀라인 선택&해제 신호(LSPB)는 B영역의 31번째 픽셀라인에 대한 SDW 준비 동작을 위해 29번째 온 전압의 IDW/SDW 캐리클럭(CRCLK B5)에 동기되어 23번째 스테이지에 입력될 수 있다. 그러면, 31번째 스테이지의 M 노드가 B 픽셀라인 선택&해제 신호(LSPB)에 따라 29번째 온 전압의 IDW/SDW 캐리클럭(CRCLK B5)으로 선충전되고, 이 선충전 상태를 수직 블랭크 기간(VBP)에서 SDW 구동이 종료될 때까지 유지한다.
도 42b를 참조하면, B 영역의 특정 픽셀 라인에 대한 SDW 구동은 수직 블랭크 기간(VBP)에서 이루어진다. 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 상기 선충전 상태의 메모리 노드에 의해 고전위 전원전압이 상기 특정 스테이지(31번째 스테이지)의 Q 노드에 인가되고, 이 Q 노드가 충전된다. 그러면 상기 특정 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호(SCCLK B1)을 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호(SECLK B1)을 SDW용 센스 신호로 출력한다. 그러면, 도 34a 내지 도 34c에서 설명했듯이 SDW용 스캔 신호와 SDW용 센스 신호에 의해 B영역의 특정 픽셀라인(31번째 픽셀라인)에 대한 SDW 구동이 진행되게 된다. 수직 블랭크 기간(VBP)에서 SDW 구동이 종료되는 타이밍에 맞춰 센싱 종료타이밍 지시신호(SND)가 활성화된다. 그러면 상기 노드 Q가 오프 전압으로 방전된다. 또한, 센싱 종료타이밍 지시신호(SND)가 활성화될 때 B 픽셀라인 선택&해제 신호(LSPB)가 제2 차 활성화된다. 이에 따라 오프 전압의 전단 캐리신호(도 45의 CR(n-2))가 상기 메모리 노드에 인가되어 상기 메모리 노드가 오프 전압으로 방전된다.
도 43a는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, A 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다. 그리고, 도 43b는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 A 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, A 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 43a를 참조하면, A 영역의 특정 픽셀 라인에 대한 SDW 준비 동작은 수직 액티브 기간(VWP)에서 이루어진다. 이 SDW 준비 동작은 A 픽셀라인 선택&해제 신호(LSPA)를 제1차 활성화하여 A 영역의 특정 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M)를 선충전하기 위한 것이다. 이때, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하기 위해 B 픽셀라인 선택&해제 신호(LSPB)는 비활성 상태를 유지한다. 구동 안정화를 위해 A 픽셀라인 선택&해제 신호(LSPA)는 온 전압의 전단 캐리신호(도 45의 CR(n-2))에 동기되어 상기 특정 스테이지에 입력될 수 있다. 예를 들어, A 픽셀라인 선택&해제 신호(LSPA)는 A영역의 7번째 픽셀라인에 대한 SDW 준비 동작을 위해 5번째 온 전압의 IDW/SDW 캐리클럭(CRCLK A5)에 동기되어 7번째 스테이지에 입력될 수 있다. 그러면, 7번째 스테이지의 M 노드가 A 픽셀라인 선택&해제 신호(LSPA)에 따라 5번째 온 전압의 IDW/SDW 캐리클럭(CRCLK A5)으로 선충전되고, 이 선충전 상태를 수직 블랭크 기간(VBP)에서 SDW 구동이 종료될 때까지 유지한다.
도 43b를 참조하면, A 영역의 특정 픽셀 라인에 대한 SDW 구동은 수직 블랭크 기간(VBP)에서 이루어진다. 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 상기 선충전 상태의 메모리 노드에 의해 고전위 전원전압이 상기 특정 스테이지(7번째 스테이지)의 Q 노드에 인가되고, 이 Q 노드가 충전된다. 그러면 상기 특정 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호(SCCLK A1)을 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호(SECLK A1)을 SDW용 센스 신호로 출력한다. 그러면, 도 34a 내지 도 34c에서 설명했듯이 SDW용 스캔 신호와 SDW용 센스 신호에 의해 A영역의 특정 픽셀라인(7번째 픽셀라인)에 대한 SDW 구동이 진행되게 된다. 수직 블랭크 기간(VBP)에서 SDW 구동이 종료되는 타이밍에 맞춰 센싱 종료타이밍 지시신호(SND)가 활성화된다. 그러면 상기 노드 Q가 오프 전압으로 방전된다. 또한, 센싱 종료타이밍 지시신호(SND)가 활성화될 때 A 픽셀라인 선택&해제 신호(LSPA)가 제2 차 활성화된다. 이에 따라 오프 전압의 전단 캐리신호(도 45의 CR(n-2))가 상기 메모리 노드에 인가되어 상기 메모리 노드가 오프 전압으로 방전된다.
도 44a는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작시, B 픽셀라인 선택&해제 신호의 제1 입력 타이밍을 보여주는 도면이다. 그리고, 도 44b는 도 30의 게이트 쉬프트 클럭들에 따라 동작하는 스테이지들을 이용하여 B 영역의 특정 픽셀 라인에 대한 SDW 구동 완료 시, B 픽셀라인 선택&해제 신호의 제2 입력 타이밍을 보여주는 도면이다.
도 44a를 참조하면, B 영역의 특정 픽셀 라인에 대한 SDW 준비 동작은 수직 액티브 기간(VWP)에서 이루어진다. 이 SDW 준비 동작은 B 픽셀라인 선택&해제 신호(LSPB)를 제1차 활성화하여 B 영역의 특정 픽셀 라인에 연결된 스테이지의 메모리 노드(도 45의 M)를 선충전하기 위한 것이다. 이때, 후속 SDW 구동에서 생길 수 있는 데이터 충돌을 방지하기 위해 A 픽셀라인 선택&해제 신호(LSPA)는 비활성 상태를 유지한다. 구동 안정화를 위해 B 픽셀라인 선택&해제 신호(LSPB)는 온 전압의 전단 캐리신호(도 45의 CR(n-2))에 동기되어 상기 특정 스테이지에 입력될 수 있다. 예를 들어, B 픽셀라인 선택&해제 신호(LSPB)는 B영역의 31번째 픽셀라인에 대한 SDW 준비 동작을 위해 29번째 온 전압의 IDW/SDW 캐리클럭(CRCLK B5)에 동기되어 23번째 스테이지에 입력될 수 있다. 그러면, 31번째 스테이지의 M 노드가 B 픽셀라인 선택&해제 신호(LSPB)에 따라 29번째 온 전압의 IDW/SDW 캐리클럭(CRCLK B5)으로 선충전되고, 이 선충전 상태를 수직 블랭크 기간(VBP)에서 SDW 구동이 종료될 때까지 유지한다.
도 44b를 참조하면, B 영역의 특정 픽셀 라인에 대한 SDW 구동은 수직 블랭크 기간(VBP)에서 이루어진다. 수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 활성화될 때 상기 선충전 상태의 메모리 노드에 의해 고전위 전원전압이 상기 특정 스테이지(31번째 스테이지)의 Q 노드에 인가되고, 이 Q 노드가 충전된다. 그러면 상기 특정 스테이지는 Q 노드가 충전된 동안 SDW용 스캔 클럭신호(SCCLK B1)을 SDW용 스캔 신호로 출력하고 SDW용 센스 클럭신호(SECLK B1)을 SDW용 센스 신호로 출력한다. 그러면, 도 34a 내지 도 34c에서 설명했듯이 SDW용 스캔 신호와 SDW용 센스 신호에 의해 B영역의 특정 픽셀라인(31번째 픽셀라인)에 대한 SDW 구동이 진행되게 된다. 수직 블랭크 기간(VBP)에서 SDW 구동이 종료되는 타이밍에 맞춰 센싱 종료타이밍 지시신호(SND)가 활성화된다. 그러면 상기 노드 Q가 오프 전압으로 방전된다. 또한, 센싱 종료타이밍 지시신호(SND)가 활성화될 때 B 픽셀라인 선택&해제 신호(LSPB)가 제2 차 활성화된다. 이에 따라 오프 전압의 전단 캐리신호(도 45의 CR(n-2))가 상기 메모리 노드에 인가되어 상기 메모리 노드가 오프 전압으로 방전된다.
도 45는 도 13의 일 스테이지의 등가 회로를 자세히 보여주는 도면이다. 그리고, 도 46은 A 영역의 픽셀 라인에 연결된 A 스테이지에 A 픽셀라인 선택&해제 신호가 인가되고, B 영역의 픽셀 라인에 연결된 B 스테이지에 B 픽셀라인 선택&해제 신호가 인가되는 것을 보여주는 도면이다.
도 45를 참조하면, 본 명세서의 기술적 사상이 적용되는 게이트 구동부의 일 스테이지는 입력&리셋부(BLK1), 인버터부(BLK2), 출력부(BLK3), 안정화부(BLK4), 및 라인 선택&해제부(BLK5)를 포함할 수 있다.
입력&리셋부(BLK1)는 전단 캐리신호(CR(n-3))에 따라 Q 노드를 온 전압으로 충전하고, 후단 캐리신호(CR(n+3))에 따라 Q 노드를 오프 전압으로 방전한다. 입력&리셋부(BLK1)는 전단 캐리신호(CR(n-3))를 Q 노드에 충전하는 트랜지스터 T11과, 후단 캐리신호(CR(n+3))에 따라 Q 노드를 저전위 전원전압(GVSS)(즉, 오프 전압)으로 방전하는 트랜지스터 T12를 포함한다. 트랜지스터 T11의 게이트전극과 제1 전극에는 전단 캐리신호(CR(n-3))가 입력되고, 트랜지스터 T11의 제2 전극은 Q 노드에 접속된다. 트랜지스터 T12의 게이트전극에는 후단 캐리신호(CR(n+3))가 입력되고, 트랜지스터 T12의 제1 전극은 Q 노드에 접속되며, 트랜지스터 T12의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.
인버터부(BLK2)는 Q 노드의 전압에 따라 QB 노드의 전압을 Q 노드와 반대로 충전/방전한다. 인버터부(BLK2)는 Q 노드가 온 전압으로 충전될 때 QB 노드를 저전위 전원전압(GVSS)(즉, 오프 전압)으로 방전하는 트랜지스터 T24와, Q 노드가 오프 전압으로 방전될 때 QB 노드를 고전위 전원전압(GVDD)(즉, 온 전압)으로 충전하는 트랜지스터들 T21~T23과, 전단 캐리신호(CR(n-3))에 따라 Q 노드를 저전위 전원전압(GVSS)으로 방전하는 트랜지스터 T25를 포함한다. 트랜지스터 T21의 게이트전극은 NX 노드에 접속되고, 트랜지스터 T21의 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T21의 제2 전극은 QB 노드에 접속된다. 트랜지스터 T22의 게이트전극과 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T22의 제2 전극은 NX 노드에 접속된다. 트랜지스터 T23의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T23의 제1 전극은 NX 노드에 접속되며, 트랜지스터 T23의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T24의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T24의 제1 전극은 QB 노드에 접속되며, 트랜지스터 T24의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T25의 게이트전극에는 전단 캐리신호(CR(n-3))가 입력되고, 트랜지스터 T25의 제1 전극은 QB 노드에 접속되며, 트랜지스터 T25의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.
출력부(BLK3)는 Q 노드가 온 전압보다 높은 전압으로 부트 스트랩핑(Bootstrapping) 되는 동안, 캐리 클럭신호(CRCLK(n))을 캐리 신호(CR(n))로 출력하는 풀업 트랜지스터 T31과, 스캔 클럭신호(SCCLK(n))을 스캔 신호(SCAN(n))로 출력하는 풀업 트랜지스터 T32와, 센스 클럭신호(SECLK(n))을 센스 신호(SEN(n))로 출력하는 풀업 트랜지스터 T33을 포함한다. 풀업 트랜지스터 T31의 게이트전극은 Q 노드에 접속되고, 풀업 트랜지스터 T31의 제1 전극에는 캐리 클럭신호(CRCLK(n))이 입력되며, 풀업 트랜지스터 T31의 제2 전극은 제1 출력단(NO1)에 접속된다. 풀업 트랜지스터 T32의 게이트전극은 Q 노드에 접속되고, 풀업 트랜지스터 T32의 제1 전극에는 스캔 클럭신호(SCCLK(n))이 입력되며, 풀업 트랜지스터 T32의 제2 전극은 제2 출력단(NO2)에 접속된다. 풀업 트랜지스터 T32의 게이트전극과 제2 출력단(NO2) 사이에는 부스터 커패시터 Co가 더 접속될 수 있다. 풀업 트랜지스터 T33의 게이트전극은 Q 노드에 접속되고, 풀업 트랜지스터 T33의 제1 전극에는 센스 클럭신호(SECLK(n))이 입력되며, 풀업 트랜지스터 T33의 제2 전극은 제3 출력단(NO3)에 접속된다.
안정화부(BLK4)는 QB 노드가 충전된 동안, 출력단들(NO1~NO3)의 리플을 억제하는 풀다운 트랜지스터들 T41~T43과, Q 노드의 리플을 억제하는 트랜지스터 T44를 포함한다. 풀다운 트랜지스터들 T41~T43의 게이트전극들은 QB 노드에 접속되고, 풀다운 트랜지스터들 T41~T43의 제2 전극들에는 저전위 전원전압(GVSS)이 입력된다. 풀다운 트랜지스터 T41의 제1 전극은 제1 출력단(NO1)에 접속되고, 풀다운 트랜지스터 T42의 제1 전극은 제2 출력단(NO2)에 접속되며, 풀다운 트랜지스터 T43의 제1 전극은 제3 출력단(NO3)에 접속된다. 트랜지스터 T44의 게이트전극은 QB 노드에 접속되고, 트랜지스터 T44의 제1 전극은 Q 노드에 접속되며, 트랜지스터 T44의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.
라인 선택&해제부(BLK5)는 픽셀라인 선택&해제 신호(LSPA 또는 LSPB)에 따라 전단 캐리신호(CR(n-2))로 M 노드를 충전하고, 센싱 시작타이밍 지시신호(SRT)에 따라 M 노드의 충전 전압으로 Q 노드를 충전하고, 센싱 종료타이밍 지시신호(SND)에 따라 저전위 전원전압(GVSS)으로 Q 노드를 방전한다. 라인 선택&해제부(BLK5)는 픽셀라인 선택&해제 신호(LSPA 또는 LSPB)에 따라 전단 캐리신호(CR(n-2))로 M 노드를 충전하는 트랜지스터 T51과, M 노드의 충전 전압을 유지하는 커패시터 Cx와, M 노드의 전압에 따라 동작하는 트랜지스터들 T52 및 T55와, 센싱 시작타이밍 지시신호(SRT)에 따라 M 노드의 충전 전압으로 Q 노드를 충전하는 트랜지스터 T53과, 센싱 종료타이밍 지시신호(SND)에 따라 저전위 전원전압(GVSS)으로 Q 노드를 방전하는 트랜지스터 T54를 포함한다. 트랜지스터 T51의 게이트전극에는 픽셀라인 선택&해제 신호(LSPA 또는 LSPB)가 입력되고, 트랜지스터 T51의 제1 전극에는 전단 캐리신호(CR(n-2))가 입력되며, 트랜지스터 T51의 제2 전극은 M 노드에 접속된다. 트랜지스터 T52의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52의 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T52의 제2 전극은 트랜지스터 T53의 제1 전극에 접속된다. 트랜지스터 T53의 게이트전극에는 센싱 시작타이밍 지시신호(SRT)가 입력되고, 트랜지스터 T53의 제2 전극은 Q 노드에 접속된다. 트랜지스터 T54의 게이트전극에는 센싱 종료타이밍 지시신호(SND)가 입력되고, 트랜지스터 T54의 제1 전극은 Q 노드에 접속되며, 트랜지스터 T54의 제2 전극은 트랜지스터 T55의 제1 전극에 접속된다. 트랜지스터 T55의 게이트전극은 M 노드에 접속되고, 트랜지스터 T55의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.
도 45의 스테이지는 A영역의 픽셀 라인에 연결된 A 스테이지일 수 있다. 이 경우 도 45의 A 스테이지에는 도 46과 같이 A 픽셀라인 선택&해제 신호(LSPA)가 입력되고, B 영역의 픽셀 라인에 연결된 B 스테이지에는 도 46과 같이 B 픽셀라인 선택&해제 신호(LSPB)가 입력된다.
이하, A 영역에 대한 SDW 준비 동작과 SDW 구동이 수행되는 경우, A 스테이지와 B 스테이지의 구체적 동작을 설명한다. 이하의 설명과 관련된 도면들에서, 굵은 실선으로 표기된 노드들은 충전 상태의 노드들을 의미하고, 가는 실선으로 표기된 노드들은 방전 상태의 노드들을 의미한다. 그리고, 동그라미로 표기된 트랜지스터들은 턴 온 상태의 트랜지스터들을 의미하고, 그렇지 않은 트랜지스터들은 턴 오프 상태의 트랜지스터들을 의미한다.
도 47a 내지 도 47e는 A 영역에 대한 SDW 준비 동작을 설명하기 위한 것으로서, 수직 액티브 기간(VWP)의 X1~X5 구간들 동안 센싱 대상 픽셀 라인에 연결된 특정 A 스테이지의 등가회로를 나타낸 도면들이다.
도 47a를 참조하면, X1 구간 동안 트랜지스터들 T21,T22의 턴 온에 의해 QB 노드가 고전위 전원전압(GVDD)으로 충전된다. 그리고, QB 노드의 충전 전압에 의해 트랜지스터 T44가 턴 온 되고 Q 노드가 저전위 전원전압(GVSS)으로 방전된다. QB 노드의 충전 전압에 의해 풀다운 트랜지스터들 T41~T43이 턴 온 되고 제1 내지 제3 출력단들(NO1~NO3)이 저전위 전원전압(GVSS)으로 방전된다.
도 47b를 참조하면, X2 구간 동안 전단 캐리신호(CR(n-3))가 온 전압으로 입력되어 트랜지스터 T11이 턴 온 되고 Q 노드가 온 전압의 전단 캐리신호(CR(n-3))로 충전된다. Q 노드의 충전 전압에 의해 트랜지스터 T23이 턴 온 되고 트랜지스터 T21이 턴 오프 된다. Q 노드의 충전 전압에 의해 트랜지스터 T24가 턴 온 되고 QB 노드가 저전위 전원전압(GVSS)으로 방전된다. X2 구간 동안 SDW용 캐리클럭(CRCLK(n)), SDW용 스캔클럭(SCCLK(n)), 및 SDW용 센스클럭(SECLK(n))은 오프 전압을 유지한다. 따라서, Q 노드는 온 전압보다 높은 전압으로 부트 스트랩핑 되지 않고 풀업 트랜지스터들 T31~T33은 턴 오프 상태를 유지한다.
도 47c를 참조하면, X3 구간 동안 전단 캐리신호(CR(n-2))와 A 픽셀라인 선택&해제 신호(LSPA)가 온 전압으로 입력되어 트랜지스터 T51이 턴 온 되고, M 노드가 전단 캐리신호(CR(n-3))의 온 전압으로 충전된다. 그리고, M 노드의 충전 전압에 의해 트랜지스터들 T52 및 T55가 턴 온 된다. X3 구간 동안 트랜지스터들 T22~T24는 턴 온 상태를, Q 노드는 충전 상태를 그리고 QB 노드는 방전 상태를 유지한다. X3 구간 동안에도 SDW용 캐리클럭(CRCLK(n)), SDW용 스캔클럭(SCCLK(n)), 및 SDW용 센스클럭(SECLK(n))은 오프 전압을 유지한다. 따라서, Q 노드는 온 전압보다 높은 전압으로 부트 스트랩핑 되지 않고 풀업 트랜지스터들 T31~T33은 턴 오프 상태를 유지한다.
도 47d를 참조하면, X4 구간 동안 트랜지스터들 T22~T24는 턴 온 상태를, M 노드는 충전 상태를 그리고 QB 노드는 방전 상태를 유지한다. X4 구간 동안 SDW용 캐리클럭(CRCLK(n)), SDW용 스캔클럭(SCCLK(n)) 및 SDW용 센스클럭(SECLK(n))이 온 전압으로 입력된다. X4 구간 동안 온 전압의 SDW용 캐리클럭(CRCLK(n)), 온 전압의 SDW용 스캔클럭(SCCLK(n)), 온 전압의 SDW용 센스클럭(SECLK(n))에 의해 노드 Q가 온 전압보다 높은 전압으로 부트 스트랩핑된다. 이러한 노드 Q의 부트 스트랩핑에 의해 풀업 트랜지스터들 T31~T33이 턴 온 되어, 제1 출력단(NO1)에서 SDW용 캐리클럭(CRCLK(n))이 SDW용 캐리신호(CR(n))로 출력되고, 제2 출력단(NO2)에서 SDW용 스캔클럭(SCCLK(n))이 SDW용 스캔신호(SCAN(n))로 출력되고, 제3 출력단(NO3)에서 SDW용 센스클럭(SECLK(n))이 SDW용 센스신호(SEN(n))로 출력된다. X4 구간 동안에도 M 노드의 충전 전압에 의해 트랜지스터들 T52 및 T55가 턴 온 상태를 유지한다. 그리고, Q 노드의 충전 전압에 의해 트랜지스터들 T22~T24도 턴 온 상태를 유지한다.
도 47e를 참조하면, X5 구간 동안 트랜지스터들 T52 및 T55는 턴 온 상태를, M 노드는 충전 상태를 유지한다. X5 구간 동안 후단 캐리 신호(CR(n+3))가 온 전압으로 입력되어 트랜지스터 T12가 턴 온 되고 Q 노드가 저전위 전원전압(GVSS)으로 방전된다. Q 노드의 방전에 의해 풀업 트랜지스터들 T31~T33 및 T23이 턴 오프 되고 트랜지스터 T21이 턴 온 되며 QB 노드가 고전위 전원전압(GVDD)으로 충전된다. 그리고, QB 노드의 충전에 의해 트랜지스터들 T41~T44가 턴 온 되고, 제1 내지 제3 출력단들(NO1~NO3)은 저전위 전원전압(GVSS)으로 방전된다.
도 48 및 도 49는 각각 A 영역에 대한 SDW 준비 동작 중에 비센싱 대상 픽셀 라인에 연결된 특정 B 스테이지의 등가회로를 나타낸 도면들이다. 즉, 도 48 및 도 49는 각각 수직 액티브 기간(VWP)의 X4 및 X5 구간 동안 B 스테이지의 등가회로를 나타낸 도면들이다.
수직 액티브 기간(VWP)에서 A, B 스테이지들은 라인 선택&해제부(BLK5)의 동작이 서로 다르다. 수직 액티브 기간(VWP)에서 A 영역에 대한 SDW 준비 동작이 이뤄지는 경우에는 A 스테이지의 M 노드가 활성화되는 반면 B 스테이지의 M 노드는 비활성화된다. 이와 반대로, B 영역에 대한 SDW 준비 동작이 이뤄지는 경우에는 B 스테이지의 M 노드가 활성화되는 반면 A 스테이지의 M 노드는 비활성화된다.
한편, 수직 액티브 기간(VWP)에서 A, B 스테이지들은 입력&리셋부(BLK1), 인버터부(BLK2), 출력부(BLK3), 및 안정화부(BLK4)의 동작이 실질적으로 동일하다. 따라서, A 영역과 B 영역 중 어느 영역에서 SDW 준비 동작이 이뤄지는 것과 상관없이, 수직 액티브 기간(VWP)에서 A, B 스테이지들은 정상적으로 게이트 신호(캐리/스캔/센스 신호)를 출력할 수 있다. 왜냐하면, SDW 준비 동작은 수직 블랭크 기간에서의 SDW 구동을 위한 예비 동작, 즉 M 노드를 선충전하는 동작이기 때문이다.
도 48 및 도 49를 참조하면, A 영역에 대한 SDW 준비 동작이 이뤄지는 수직 액티브 기간(VWP)에서, B 스테이지의 트랜지스터 T51은 턴 온 되지 못한다. A 영역에 대한 SDW 준비 동작 중에는 A 픽셀라인 선택&해제 신호(LSPA)만이 온 전압으로 입력되고, B 픽셀라인 선택&해제 신호(LSPB)는 오프 전압을 유지하기 때문이다. 결국, A 영역에 대한 SDW 준비 동작이 이뤄지는 수직 액티브 기간(VWP)에서, B 스테이지의 노드 M은 도 47c 내지 도 47e의 A 스테이지와 달리 오프 전압 상태를 유지한다.
도 50a는 수직 블랭크 기간(VBP)에서 A 영역에 대한 SDW 구동이 수행될 때 특정 A 스테이지의 등가회로를 나타낸 도면이다. 그리고, 도 50b는 수직 블랭크 기간(VBP)에서 A 영역에 대한 SDW 구동이 수행될 때 특정 B 스테이지의 등가회로를 나타낸 도면이다.
도 50a를 참조하면, A 스테이지의 M 노드는 수직 액티브 기간(VWP)에서 온 전압으로 선충전되고, 그 선충전 상태를 수직 블랭크 기간(VBP)까지 유지한다. 따라서, 수직 블랭크 기간(VBP)에서 A 스테이지의 트랜지스터들 T52 및 T55는 턴 온 상태를 유지한다.
수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 온 전압으로 입력되면 A 스테이지의 트랜지스터 T53이 턴 온 되고, 고전위 전원전압(GVDD)이 A 스테이지의 Q 노드에 인가되어 Q 노드가 충전된다. 그러면 A 스테이지는 Q 노드가 충전된 동안 풀업 트랜지스터 T32를 턴 온 시켜 SDW용 스캔 클럭신호(SCCLK(n))을 SDW용 스캔 신호(SCAN(n))로 출력하고, 풀업 트랜지스터 T33을 턴 온 시켜 SDW용 센스 클럭신호(SECLK(n))을 SDW용 센스 신호(SEN(n))로 출력한다. 그 결과, SDW용 스캔 신호(SCAN(n))와 SDW용 센스 신호(SEN(n))에 의해 A 스테이지에 연결된 특정 픽셀라인에 대한 SDW 구동이 진행되게 된다.
도 50b를 참조하면, B 스테이지의 M 노드는 수직 액티브 기간(VWP)에서 온 전압으로 선충전되지 못하고, 방전 상태를 수직 블랭크 기간(VBP)까지 유지한다. 따라서, 수직 블랭크 기간(VBP)에서 B 스테이지의 트랜지스터들 T52 및 T55는 턴 오프 상태를 유지한다.
수직 블랭크 기간(VBP)에서 센싱 시작타이밍 지시신호(SRT)가 온 전압으로 입력되어 B 스테이지의 트랜지스터 T53가 턴 온 되더라도, 고전위 전원전압(GVDD)이 B 스테이지의 Q 노드에 인가될 수 없다. 왜냐하면, B 스테이지의 트랜지스터 T52가 수직 블랭크 기간(VBP)에서 턴 온 되지 못하기 때문이다.
수직 블랭크 기간(VBP)에서 B 스테이지의 Q 노드는 방전 상태를 유지하기 때문에, 인버터부(BLK2)의 트랜지스터들 T21~T24 동작에 의해 B 스테이지의 QB 노드가 온 전압으로 충전된다. 따라서, B 스테이지는 QB 노드가 충전된 동안 풀다운 트랜지스터들 T41~T43을 턴 온 시켜 제1 내지 제3 출력단들(NO1~NO3)을 저전위 전원전압(GVSS)으로 방전시킨다.
도 51a 및 도 51b는 수직 블랭크 기간에서 A 영역에 대한 SDW 구동이 완료될 때 특정 A 스테이지의 등가회로를 나타낸 도면들이다. 그리고, 도 51c는 수직 블랭크 기간에서 A 영역에 대한 SDW 구동이 완료될 때 특정 B 스테이지의 등가회로를 나타낸 도면이다.
도 51a를 참조하면, 수직 블랭크 기간(VBP)에서 A 스테이지에 연결된 특정 픽셀라인에 대한 SDW 구동이 완료되는 타이밍에 센싱 종료타이밍 지시신호(SND)가 온 전압으로 입력된다. 그러면 A 스테이지의 트랜지스터 T54가 턴 온 되고, 저전위 전원전압(GVSS)이 A 스테이지의 Q 노드에 인가되어 Q 노드가 방전된다. 그리고 인버터부(BLK2)의 트랜지스터들 T21~T24 동작에 의해 A 스테이지의 QB 노드가 온 전압으로 충전된다. A 스테이지는 QB 노드가 충전된 동안 풀다운 트랜지스터들 T41~T43을 턴 온 시켜 제1 내지 제3 출력단들(NO1~NO3)을 저전위 전원전압(GVSS)으로 방전시키고, 트랜지스터 T44를 턴 온 시켜 Q 노드의 방전 상태를 유지시킨다.
도 51b를 참조하면, 수직 블랭크 기간(VBP)에서 A 스테이지에 연결된 특정 픽셀라인에 대한 SDW 구동이 완료되는 타이밍에 A 픽셀라인 선택&해제 신호(LSPA)가 온 전압으로 입력된다. 그러면, 오프 전압의 전단 캐리신호(CR(n-2))가 M 노드에 인가되어 M 노드가 오프 전압으로 방전된다.
수직 블랭크 기간(VBP)에서 A 픽셀라인 선택&해제 신호(LSPA)는 센싱 종료타이밍 지시신호(SND)보다 늦게 온 전압으로 입력된다. 그에 따라 Q 노드가 방전된 이후에 M 노드가 오프 전압으로 초기화되므로, 구동의 안정성이 확보될 수 있다. 만약, Q 노드가 방전되기 전에 M 노드가 오프 전압으로 초기화되면, 센싱 종료타이밍 지시신호(SND)가 온 전압으로 입력되더라도 Q 노드의 방전이 불가능하게 되고, 정상적인 구동이 불가능하게 된다.
도 51c를 참조하면, 수직 블랭크 기간(VBP)에서센싱 종료타이밍 지시신호(SND)가 온 전압으로 입력되더라도 B 스테이지의 Q 노드의 전압과 QB 노드의 전압은 변하지 않고 도 50b의 상태를 유지한다. 즉, Q 노드는 방전 상태를 유지하고, QB는 충전 상태를 유지한다. 왜냐하면, B 스테이지의 M 노드는 수직 액티브 기간(VWP)에서 온 전압으로 선충전되지 못하기 때문이다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동부 13 : 게이트 구동부

Claims (30)

  1. 다수의 픽셀들로 구현된 픽셀 라인들이 적어도 하나 이상의 A 영역과 적어도 하나 이상의 B 영역으로 구분된 표시패널;
    상기 픽셀 라인들에 연결된 패널 구동부;
    상기 패널 구동부의 동작을 제어하여, 상기 A 영역과 상기 B 영역 중 어느 하나에 속하는 제1 픽셀 라인들에 입력 영상 데이터를 순차적으로 기입하기 위한 IDW(Image Data Writing) 구동을 구현하고, 상기 A 영역과 상기 B 영역 중 나머지 하나에 속하는 제2 픽셀 라인들 전체에 블랙 영상 데이터를 동시에 삽입하기 위한 BDI(Back Data Insertion) 구동을 구현하는 타이밍 콘트롤러를 포함하고,
    동일한 픽셀 라인을 대상으로, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍은 한 프레임 중의 수직 액티브 기간 내에 위치하고, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍 간의 시간 차이에 의해 상기 한 프레임의 발광 듀티가 정의되고,
    상기 타이밍 콘트롤러는,
    상기 수직 액티브 기간의 제1 구간 내에서, 상기 제1 픽셀 라인들에 대한 상기 IDW 구동을 순차적으로 진행하는 도중에 상기 제2 픽셀 라인들 전체에 대한 상기 BDI 구동을 동시에 수행하고,
    상기 제1 구간을 제외한 상기 수직 액티브 기간의 제2 구간 내에서, 상기 제2 픽셀 라인들에 대한 상기 IDW 구동을 순차적으로 진행하는 도중에 상기 제1 픽셀 라인들 전체에 대한 상기 BDI 구동을 동시에 수행하는 표시장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 한 프레임 중의 수직 블랭크 기간에서 상기 BDI 구동을 더 구현하고,
    상기 IDW 구동이 이뤄지지 않는 상기 수직 블랭크 기간에서 상기 A 영역과 상기 B 영역 중 어느 하나에 속하는 특정 픽셀 라인에 센싱용 데이터를 기입하기 위한 SDW 구동을 더 구현하는 표시장치.
  5. 제 4 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 수직 블랭크 기간에서 상기 A 영역을 대상으로 상기 BDI 구동이 수행되는 경우 상기 B 영역의 상기 특정 픽셀 라인만을 대상으로 상기 SDW 구동을 구현하고,
    상기 수직 블랭크 기간에서 상기 B 영역을 대상으로 상기 BDI 구동이 수행되는 경우 상기 A 영역의 상기 특정 픽셀 라인만을 대상으로 상기 SDW 구동을 구현하는 표시장치.
  6. 제 5 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 패널 구동부의 동작에 필요한 게이트 쉬프트 클럭 배선들을 위상이 다른 A 클럭군과 B 클럭군으로 분리하고,
    상기 A 클럭군을 상기 A 영역의 픽셀 라인들에 연결된 상기 패널 구동부의 A 스테이지들로 출력하고, 상기 B 클럭군을 상기 B 영역의 픽셀 라인들에 연결된 상기 패널 구동부의 B 스테이지들로 출력하는 표시장치.
  7. 제 6 항에 있어서,
    상기 A 클럭군과 상기 B 클럭군은 각각,
    상기 IDW 구동과 상기 SDW 구동을 위한 제1 캐리 클럭신호들, 상기 BDI 구동을 위한 제2 캐리 클럭신호들, 상기 IDW 구동과 상기 SDW 구동을 위한 제1 스캔 클럭신호들, 상기 BDI 구동을 위한 제2 스캔 클럭신호들, 상기 IDW 구동과 상기 SDW 구동을 위한 센스 클럭신호들을 포함하며,
    상기 타이밍 콘트롤러는,
    상기 제1 캐리 클럭신호들과 상기 제2 캐리 클럭신호들을 동일한 캐리 클럭신호 배선들을 통해 상기 패널 구동부로 출력하고,
    상기 제1 스캔 클럭신호들과 상기 제2 스캔 클럭신호들을 동일한 스캔 클럭신호 배선들을 통해 상기 패널 구동부로 출력하는 표시장치.
  8. 제 7 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 제1 스캔 클럭신호들의 펄스 구간들과 상기 제2 스캔 클럭신호들의 펄스 구간들을 서로 비 중첩시키는 표시장치.
  9. 제 7 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 A 클럭군의 상기 제2 스캔 클럭신호들과 상기 B 클럭군의 상기 제2 스캔 클럭신호들을 1 클럭 주기 내에서 적어도 한번씩 번갈아 출력하되, 동일 클럭군의 제2 스캔 클럭신호들을 소정 개수씩 동시에 출력하는 표시장치.
  10. 제 6 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 패널 구동부의 동작에 더 필요한 픽셀라인 선택&해제 신호들을 위상이 다른 A 픽셀라인 선택&해제 신호와 B 픽셀라인 선택&해제 신호로 분리하고,
    상기 A 픽셀라인 선택&해제 신호를 상기 A 영역의 픽셀 라인들에 연결된 상기 패널 구동부의 A 스테이지들로 출력하고, 상기 B 픽셀라인 선택&해제 신호를 상기 B 영역의 픽셀 라인들에 연결된 상기 패널 구동부의 B 스테이지들로 출력하는 표시장치.
  11. 제 10 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 수직 블랭크 기간에서 상기 A 영역을 대상으로 상기 BDI 구동이 수행되는 경우, 상기 수직 액티브 기간에서 상기 B 픽셀라인 선택&해제 신호만을 온 전압으로 제1차 활성화하여 상기 B 영역의 상기 특정 픽셀 라인에 연결된 특정 B 스테이지의 제1 메모리 노드가 미리 충전되도록 하고,
    상기 수직 블랭크 기간에서 상기 B 영역을 대상으로 상기 BDI 구동이 수행되는 경우, 상기 수직 액티브 기간에서 상기 A 픽셀라인 선택&해제 신호만을 온 전압으로 제1차 활성화하여 상기 A 영역의 상기 특정 픽셀 라인에 연결된 특정 A 스테이지의 제2 메모리 노드가 미리 충전되도록 하는 표시장치.
  12. 제 11 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 수직 블랭크 기간에서 상기 A 영역을 대상으로 상기 BDI 구동이 수행되는 경우, 상기 수직 블랭크 기간에서 상기 B 영역의 상기 특정 픽셀 라인에 대한 상기 SDW 구동이 종료된 이후에 상기 B 픽셀라인 선택&해제 신호만을 온 전압으로 제2차 활성화하여 상기 제1 메모리 노드가 방전되도록 하고,
    상기 수직 블랭크 기간에서 상기 B 영역을 대상으로 상기 BDI 구동이 수행되는 경우, 상기 수직 블랭크 기간에서 상기 A 영역의 상기 특정 픽셀 라인에 대한 상기 SDW 구동이 종료된 이후에 상기 A 픽셀라인 선택&해제 신호만을 온 전압으로 제2차 활성화하여 상기 제2 메모리 노드가 방전되도록 하는 표시장치.
  13. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는 상기 패널 구동부의 동작에 필요한 게이트 스타트 신호를 생성하고,
    상기 IDW 구동의 시작 타이밍은 상기 게이트 스타트 신호의 제1 펄스에 동기되고, 상기 BDI 구동의 시작 타이밍은 상기 게이트 스타트 신호의 제2 펄스에 동기되며,
    상기 게이트 스타트 신호의 제1 펄스와 상기 게이트 스타트 신호의 제2 펄스는 한 프레임 내에서 출력되는 표시장치.
  14. 제 13 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 입력 영상 데이터의 움직임 변화량에 기초하여 상기 게이트 스타트 신호의 제2 펄스의 출력 타이밍을 제어함으로써 상기 발광 듀티를 조정하는 표시장치.
  15. 제 7 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 IDW 구동 및 상기 BDI 구동 간의 중첩으로 인한 데이터 충돌을 방지하기 위해, 캐리 클럭신호들, 스캔 클럭신호들 및 상기 센스 클럭신호들 각각의 1 클럭 주기당 위상 변화수를 16개로 설정하고, 상기 발광 듀티를 16n+8 수평 기간(n은 정수)으로 제어하며,
    상기 1 클럭 주기 내에서, 상기 캐리 클럭신호들은 각각 2개씩의 펄스 구간들을 가지고 상기 스캔 클럭신호들은 각각 2개씩의 펄스 구간들을 가지고 상기 센스 클럭신호들은 각각 1개씩의 펄스 구간을 가지며,
    상기 1 클럭 주기 내에서, 상기 캐리 클럭신호들의 제1 펄스 구간들은 2 수평기간들만큼씩의 상기 제1 캐리 클럭신호들이 되고, 상기 캐리 클럭신호들의 제2 펄스 구간들은 상기 2 수평기간들만큼씩의 상기 제2 캐리 클럭신호들이 되며, 상기 스캔 클럭신호들의 제1 펄스 구간들은 상기 2 수평기간들만큼씩의 상기 제1 스캔 클럭신호들이 되고, 상기 스캔 클럭신호들의 제2 펄스 구간들은 1 수평기간들만큼씩의 상기 제2 스캔 클럭신호들이 되며,
    상기 제2 스캔 클럭신호들은 상기 제1 캐리 클럭신호들, 상기 제2 캐리 클럭신호들, 및 상기 제1 스캔 클럭신호들과 비 중첩되는 표시장치.
  16. 제 15 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 1 클럭 주기를 20 수평기간들로 설정하고,
    10 수평 기간들만큼의 1/2 클럭 주기 동안 입력 영상데이터의 기입 기간을 8 수평기간들만큼 유지하고, 이어서 블랙 영상데이터의 삽입 기간을 1 수평기간만큼 유지하고, 이어서 프리차지 기간을 1 수평기간만큼 유지하는 표시장치.
  17. 제 7 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 IDW 구동 및 상기 BDI 구동 간의 중첩으로 인한 데이터 충돌을 방지하기 위해, 캐리 클럭신호들, 스캔 클럭신호들 및 상기 센스 클럭신호들 각각의 1 클럭 주기당 위상 변화수를 32개로 설정하고, 상기 발광 듀티를 32n+16 수평 기간(n은 정수)으로 제어하며,
    상기 1 클럭 주기 내에서, 상기 캐리 클럭신호들은 각각 4개씩의 펄스 구간들을 가지고 상기 스캔 클럭신호들은 각각 4개씩의 펄스 구간들을 가지고 상기 센스 클럭신호들은 각각 2개씩의 펄스 구간을 가지며,
    상기 1 클럭 주기 내에서, 상기 캐리 클럭신호들의 제1 및 제2 펄스 구간들은 2 수평기간들만큼씩의 상기 제1 캐리 클럭신호들이 되고, 상기 캐리 클럭신호들의 제3 및 제4 펄스 구간들은 상기 2 수평기간들만큼씩의 상기 제2 캐리 클럭신호들이 되며, 상기 스캔 클럭신호들의 제1 및 제2 펄스 구간들은 상기 2 수평기간들만큼씩의 상기 제1 스캔 클럭신호들이 되고, 상기 스캔 클럭신호들의 제3 및 제4 펄스 구간들은 1 수평기간들만큼씩의 상기 제2 스캔 클럭신호들이 되며,
    상기 제2 스캔 클럭신호들은 상기 제1 캐리 클럭신호들, 상기 제2 캐리 클럭신호들, 및 상기 제1 스캔 클럭신호들과 비 중첩되는 표시장치.
  18. 제 17 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 1 클럭 주기를 40 수평기간들로 설정하고,
    10 수평 기간들만큼의 1/4 클럭 주기 동안 입력 영상데이터의 기입 기간을 8 수평기간들만큼 유지하고, 이어서 블랙 영상데이터의 삽입 기간을 1 수평기간만큼 유지하고, 이어서 프리차지 기간을 1 수평기간만큼 유지하는 표시장치.
  19. 제 7 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 IDW 구동 및 상기 BDI 구동 간의 중첩으로 인한 데이터 충돌을 방지하기 위해, 캐리 클럭신호들, 스캔 클럭신호들 및 상기 센스 클럭신호들 각각의 1 클럭 주기당 위상 변화수를 48개로 설정하고, 상기 발광 듀티를 48n+24 수평 기간(n은 정수)으로 제어하며,
    상기 1 클럭 주기 내에서, 상기 캐리 클럭신호들은 각각 6개씩의 펄스 구간들을 가지고 상기 스캔 클럭신호들은 각각 6개씩의 펄스 구간들을 가지고 상기 센스 클럭신호들은 각각 4개씩의 펄스 구간을 가지며,
    상기 1 클럭 주기 내에서, 상기 캐리 클럭신호들의 제1 내지 제3 펄스 구간들은 2 수평기간들만큼씩의 상기 제1 캐리 클럭신호들이 되고, 상기 캐리 클럭신호들의 제4 내지 제6 펄스 구간들은 상기 2 수평기간들만큼씩의 상기 제2 캐리 클럭신호들이 되며, 상기 스캔 클럭신호들의 제1 내지 제3 펄스 구간들은 상기 2 수평기간들만큼씩의 상기 제1 스캔 클럭신호들이 되고, 상기 스캔 클럭신호들의 제4 내지 제6 펄스 구간들은 1 수평기간들만큼씩의 상기 제2 스캔 클럭신호들이 되며,
    상기 제2 스캔 클럭신호들은 상기 제1 캐리 클럭신호들, 상기 제2 캐리 클럭신호들, 및 상기 제1 스캔 클럭신호들과 비 중첩되는 표시장치.
  20. 제 19 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 1 클럭 주기를 60 수평기간들로 설정하고,
    10 수평 기간들만큼의 1/6 클럭 주기 동안 입력 영상데이터의 기입 기간을 8 수평기간들만큼 유지하고, 이어서 블랙 영상데이터의 삽입 기간을 1 수평기간만큼 유지하고, 이어서 프리차지 기간을 1 수평기간만큼 유지하는 표시장치.
  21. 제 7 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 IDW 구동 및 상기 BDI 구동 간의 중첩으로 인한 데이터 충돌을 방지하기 위해, 캐리 클럭신호들, 스캔 클럭신호들 및 상기 센스 클럭신호들 각각의 1 클럭 주기당 위상 변화수를 48개로 설정하고, 상기 발광 듀티를 48n+24 수평 기간(n은 정수)으로 제어하며,
    상기 1 클럭 주기 내에서, 상기 캐리 클럭신호들은 각각 8개씩의 펄스 구간들을 가지고 상기 스캔 클럭신호들은 각각 7개씩의 펄스 구간들을 가지고 상기 센스 클럭신호들은 각각 4개씩의 펄스 구간을 가지며,
    상기 1 클럭 주기 내에서, 상기 캐리 클럭신호들의 제1 내지 제4 펄스 구간들은 2 수평기간들만큼씩의 상기 제1 캐리 클럭신호들이 되고, 상기 캐리 클럭신호들의 제5 내지 제8 펄스 구간들은 상기 2 수평기간들만큼씩의 상기 제2 캐리 클럭신호들이 되며, 상기 스캔 클럭신호들의 제1 내지 제4 펄스 구간들은 상기 2 수평기간들만큼씩의 상기 제1 스캔 클럭신호들이 되고, 상기 스캔 클럭신호들의 제5 내지 제7 펄스 구간들은 1 수평기간들만큼씩의 상기 제2 스캔 클럭신호들이 되며,
    상기 제2 스캔 클럭신호들은 상기 제1 캐리 클럭신호들, 상기 제2 캐리 클럭신호들, 및 상기 제1 스캔 클럭신호들과 비 중첩되는 표시장치.
  22. 제 21 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 1 클럭 주기를 60 수평기간들로 설정하고,
    10 수평 기간들만큼의 1/6 클럭 주기 동안 입력 영상데이터의 기입 기간을 8 수평기간들만큼 유지하고, 이어서 블랙 영상데이터의 삽입 기간을 1 수평기간만큼 유지하고, 이어서 프리차지 기간을 1 수평기간만큼 유지하는 표시장치.
  23. 표시패널에서 다수의 픽셀들로 구현된 픽셀 라인들이 적어도 하나 이상의 A 영역과 적어도 하나 이상의 B 영역으로 구분된 표시장치의 구동방법에 있어서,
    상기 A 영역과 상기 B 영역 중 어느 하나에 속하는 제1 픽셀 라인들에 입력 영상 데이터를 순차적으로 기입하기 위한 IDW(Image Data Writing) 구동을 구현하는 단계; 및
    상기 A 영역과 상기 B 영역 중 나머지 하나에 속하는 제2 픽셀 라인들에 블랙 영상 데이터를 동시에 삽입하기 위한 BDI(Back Data Insertion) 구동을 구현하는 단계를 포함하고,
    동일한 픽셀 라인을 대상으로, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍은 한 프레임 중의 수직 액티브 기간 내에 위치하고, 상기 IDW 구동의 시작 타이밍과 상기 BDI 구동의 시작 타이밍 간의 시간 차이에 의해 상기 한 프레임의 발광 듀티가 정의되고,
    상기 수직 액티브 기간의 제1 구간 내에서, 상기 제1 픽셀 라인들에 대한 상기 IDW 구동이 순차적으로 진행하는 도중에 상기 제2 픽셀 라인들 전체에 대한 상기 BDI 구동이 동시에 이뤄지고,
    상기 제1 구간을 제외한 상기 수직 액티브 기간의 제2 구간 내에서, 상기 제2 픽셀 라인들에 대한 상기 IDW 구동이 순차적으로 진행하는 도중에 상기 제1 픽셀 라인들 전체에 대한 상기 BDI 구동이 동시에 이뤼지는 표시장치의 구동방법.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제 23 항에 있어서,
    상기 BDI 구동은,
    상기 한 프레임 중의 수직 블랭크 기간에서 더 구현되는 표시장치의 구동방법.
  28. 제 27 항에 있어서,
    상기 IDW 구동이 이뤄지지 않는 상기 수직 블랭크 기간에서 상기 A 영역과 상기 B 영역 중 어느 하나에 속하는 특정 픽셀 라인에 센싱용 데이터를 기입하기 위한 SDW 구동을 구현하는 단계를 더 포함하는 표시장치의 구동방법.
  29. 제 28 항에 있어서,
    상기 SDW 구동을 구현하는 단계는,
    상기 수직 블랭크 기간에서 상기 A 영역을 대상으로 상기 BDI 구동이 수행되는 경우 상기 B 영역의 상기 특정 픽셀 라인만을 대상으로 상기 SDW 구동을 구현하고, 상기 수직 블랭크 기간에서 상기 B 영역을 대상으로 상기 BDI 구동이 수행되는 경우 상기 A 영역의 상기 특정 픽셀 라인만을 대상으로 상기 SDW 구동을 구현하는 단계인 표시장치의 구동방법.
  30. 제 29 항에 있어서,
    상기 SDW 구동을 구현하는 단계는,
    상기 수직 블랭크 기간에서 상기 B 영역의 상기 특정 픽셀 라인만을 대상으로 상기 SDW 구동을 구현하는 경우, 상기 수직 액티브 기간에서 상기 B 영역의 상기 특정 픽셀 라인에 연결된 게이트 구동부의 제1 메모리 노드를 선충전 하는 단계와,
    상기 수직 블랭크 기간에서 상기 A 영역의 상기 특정 픽셀 라인만을 대상으로 상기 SDW 구동을 구현하는 경우, 상기 수직 액티브 기간에서 상기 A 영역의 상기 특정 픽셀 라인에 연결된 게이트 구동부의 제2 메모리 노드를 선충전 하는 단계를 더 포함하는 표시장치의 구동방법.
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