KR102467883B1 - 더블 레이트 구동방식의 표시장치와 그 구동방법 - Google Patents

Abstract

본 발명의 실시예에 따른 더블 레이트 구동방식의 표시장치는 데이터라인의 일측에 배치된 제1 컬러의 픽셀과 상기 데이터라인의 타측에 배치된 제2 컬러의 픽셀이 상기 데이터라인을 공유하도록 접속되고, 상기 제1 컬러의 픽셀과 상기 제2 컬러의 픽셀이 서로 다른 게이트라인들에 접속된 표시패널; 스캔 쉬프트 클럭들 간의 위상을 일정 주기로 바꾸는 타이밍 콘트롤러; 상기 스캔 쉬프트 클럭들에 대응되는 스캔 신호들을 생성하여 상기 게이트라인들에 인가하는 게이트 구동부; 상기 스캔 신호들에 동기되는 데이터전압들을 생성하여 상기 데이터라인에 인가하는 데이터 구동부를 포함하고, 상기 데이터전압들은 동일 컬러의 픽셀들을 대상으로 n(n은 2이상의 양의 정수)개씩 연속해서 상기 데이터라인에 인가되고, 상기 데이터전압들이 픽셀들로 기입되는 순서는 상기 스캔 쉬프트 클럭들 간의 위상 변화에 따라 프레임마다 바뀐다.

Description

더블 레이트 구동방식의 표시장치와 그 구동방법{Double Rate Driving type Display Device And Driving Method Thereof}

본 명세서는 액티브 매트릭스 타입의 표시장치에 관한 것이다.

표시장치는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 표시장치는 액정표시장치(Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 유기발광 표시장치(Organic Light-Emitting Diode Display) 등이 있다. 특히, 액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light-Emitting Diode: 이하, OLED라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

유기발광 표시장치는 데이터 구동부의 출력 채널수를 줄이기 위해 더블 레이트 구동방식(Double Rate Driving type, 이하 DRD라 함)을 채용하고 있다. DRD방식에 따르면, 일 데이터라인을 사이에 두고 서로 이웃하게 배치된 2개의 픽셀들이 상기 데이터라인을 공유하고, 상기 데이터라인으로부터 공급되는 데이터전압에 의해 상기 2개의 픽셀들이 순차적으로 구동된다. DRD방식에 따르면, 데이터라인의 개수 및 데이터라인에 연결된 데이터 구동부의 출력 채널수가 1 픽셀 라인에 속하는 픽셀들의 개수에 비해 1/2로 줄어든다. 여기서, 1 픽셀 라인은 일 수평 방향을 따라 서로 이웃하게 배치된 픽셀들의 집합체를 의미한다.

DRD방식에 따르면, 일 데이터라인을 공유하는 2개의 픽셀들이 서로 다른 컬러, 예컨대 제1 컬러와 제2 컬러를 구현한다. 이때, 데이터 구동부는 제1 컬러용 데이터전압과 제2 컬러용 데이터전압을 교번적으로 출력한다. 유기발광 표시장치의 경우 컬러별로 발광 효율이 다르기 때문에, 동일 계조를 구현하는 상기 제1 컬러용 데이터전압과 제2 컬러용 데이터전압이 서로 다를 수 있다. 또한, 유기발광 표시장치의 경우 인접한 픽셀들에서 유사한 휘도를 표시하는 경우가 많은데, 이때 동일 컬러의 픽셀들에서는 데이터전압이 동일 또는 유사하지만 서로 다른 컬러의 픽셀들 간에는 데이터전압이 서로 다를 수 있다.

이러한 이유로 기존의 DRD방식을 채용하는 경우, 데이터 구동부에서 연속적으로 출력되는 데이터전압의 트랜지션 폭이 커져서 데이터 구동부의 발열이 문제될 수 있다. 또한, 기존의 DRD방식을 채용하는 경우, 데이터 구동부에서 연속적으로 출력되는 다른 컬러간 데이터전압의 트랜지션 주기가 짧아지기 때문에 주기성 휘선/암선이 시인될 수 있다.

따라서, 본 명세서는 데이터 구동부의 발열을 줄이고 주기성 휘선/암선이 덜 시인될 수 있도록 한 더블 레이트 구동방식의 표시장치와 그 구동방법을 제공한다.

본 발명의 실시예에 따른 더블 레이트 구동방식의 표시장치는 데이터라인의 일측에 배치된 제1 컬러의 픽셀과 상기 데이터라인의 타측에 배치된 제2 컬러의 픽셀이 상기 데이터라인을 공유하도록 접속되고, 상기 제1 컬러의 픽셀과 상기 제2 컬러의 픽셀이 서로 다른 게이트라인들에 접속된 표시패널; 스캔 쉬프트 클럭들 간의 위상을 일정 주기로 바꾸는 타이밍 콘트롤러; 상기 스캔 쉬프트 클럭들에 대응되는 스캔 신호들을 생성하여 상기 게이트라인들에 인가하는 게이트 구동부; 상기 스캔 신호들에 동기되는 데이터전압들을 생성하여 상기 데이터라인에 인가하는 데이터 구동부를 포함하고, 상기 데이터전압들은 동일 컬러의 픽셀들을 대상으로 n(n은 2이상의 양의 정수)개씩 연속해서 상기 데이터라인에 인가되고, 상기 데이터전압들이 픽셀들로 기입되는 순서는 상기 스캔 쉬프트 클럭들 간의 위상 변화에 따라 프레임마다 바뀐다.

본 명세서의 실시예들에 의하면 본 발명은 다음과 같은 효과가 있다.

본 발명은 동일 컬러의 픽셀들에 연속적으로 데이터전압이 인가되도록 스캔 쉬프트 클럭들의 위상을 설정하여 데이터 구동부의 발열과 소비전력을 크게 낮출 수 있다.

이에 덧붙여, 본 발명은 n 프레임 기간을 주기로 하여 매 프레임마다 스캔 쉬프트 클럭들의 위상을 바꿈으로써, 컬러 전환 픽셀 위치들이 고정되지 않고 분산되도록 하여 주기성 암점/휘점에 대한 시인성을 현격하게 낮출 수 있다.

나아가, 본 발명은 데이터 기입 동작과 무관한 캐리 쉬프트 클럭들 및/또는 센스 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 고정하여 동작의 안정성을 확보할 수 있다.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 도면이다.
도 2 및 도 3은 본 발명에 대응되는 비교예로서, DRD 방식에서 데이터 기입 순서를 나타내는 일 예를 보여주는 도면들이다.
도 4a 내지 도 4d는 본 발명의 일 실시예로서, DRD 방식에서 데이터 기입 순서를 나타내는 일 예를 보여주는 도면들이다.
도 5a 및 도 5b는 본 발명의 다른 실시예로서, DRD 방식에서 데이터 기입 순서를 나타내는 일 예를 보여주는 도면들이다.
도 6은 도 1에 도시된 픽셀 어레이의 일 예를 보여주는 도면이다.
도 7은 도 1의 게이트 구동부를 구성하는 스테이지들과 클럭 배선들 간의 일 접속 구성을 보여주는 도면이다.
도 8은 도 7의 게이트 구동부를 구성하는 스테이지들 중에서 제n 스테이지를 보여주는 도면이다.
도 9a 내지 도 9d는 도 7의 게이트 구동부에 인가되는 게이트 쉬프트 클럭들로서, 도 4a 내지 도 4d의 데이터 기입 순서를 구현하기 위한 게이트 쉬프트 클럭들의 동작 타이밍을 보여주는 도면들이다.
도 10a 및 도 10b는 도 7의 게이트 구동부에 인가되는 게이트 쉬프트 클럭들로서, 도 5a 및 도 5b의 데이터 기입 순서를 구현하기 위한 게이트 쉬프트 클럭들의 동작 타이밍을 보여주는 도면들이다.
도 11은 도 1에 도시된 픽셀 어레이의 다른 예를 보여주는 도면이다.
도 12는 도 1의 게이트 구동부를 구성하는 스테이지들과 클럭 배선들 간의 다른 접속 구성을 보여주는 도면이다.
도 13은 도 12의 게이트 구동부를 구성하는 스테이지들 중에서 제n 스테이지를 보여주는 도면이다.
도 14a 내지 도 14d는 도 12의 게이트 구동부에 인가되는 게이트 쉬프트 클럭들로서, 도 4a 내지 도 4d의 데이터 기입 순서를 구현하기 위한 게이트 쉬프트 클럭들의 동작 타이밍을 보여주는 도면들이다.
도 15a 및 도 15b는 도 12의 게이트 구동부에 인가되는 게이트 쉬프트 클럭들로서, 도 5a 및 도 5b의 데이터 기입 순서를 구현하기 위한 게이트 쉬프트 클럭들의 동작 타이밍을 보여주는 도면들이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 명세서의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.

이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1은 본 발명의 실시예에 따른 표시장치를 나타낸 도면이다.

도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 데이터 구동부(12), 및 게이트 구동부(13)를 포함한다.

표시패널(10)에는 다수의 데이터라인들(DL) 및 기준전압 라인들(RL)과, 다수의 게이트라인들(GL)이 구비될 수 있다. 그리고, 데이터라인들(DL), 기준전압 라인들(RL) 및 게이트라인들(GL)의 교차영역에는 픽셀들(PXL)이 배치될 수 있다. 그리고, 매트릭스 형태로 배치된 픽셀들에 의해 표시패널(10)의 표시 영역(AA)에 픽셀 어레이가 형성될 수 있다.

픽셀 어레이에서, 픽셀들은 일 방향을 기준으로 라인 별로 구분될 수 있다. 예컨대, 픽셀들은 게이트라인 연장 방향(또는 수평 방향)을 기준으로 다수의 픽셀 라인들로 구분될 수 있다. 여기서, 픽셀 라인은 물리적인 신호라인이 아니라, 일 수평 방향을 따라 서로 이웃하게 배치된 픽셀들의 집합체를 의미한다.

픽셀 어레이에서, 픽셀들 각각은 데이터라인(DL)을 통해 디지털-아날로그 컨버터(이하, DAC)에 연결되고, 기준전압 라인(RL)을 통해 센싱부에 연결될 수 있다. 기준전압 라인(RL)은 기준 전압의 공급을 위해 DAC에 더 연결될 수 있다. DAC와 센싱부는 데이터 구동부(12)에 내장될 수 있으나, 이에 한정되지 않는다. 한편, 픽셀 어레이에서, 픽셀들 각각은 전원라인을 통해 고전위 픽셀전원에 연결될 수 있다.

픽셀 어레이에서 서로 다른 컬러를 구현하는 복수의 픽셀들이 하나의 단위 픽셀을 구성할 수 있다. 단위 픽셀은 3 컬러의 픽셀들로 구현되거나 또는, 4 컬러의 픽셀들로 구현될 수 있다. 3 컬러의 픽셀들은 제1 컬러의 픽셀, 제2 컬러의 픽셀, 및 제3 컬러의 픽셀을 포함할 수 있다. 제1 내지 제3 컬러는 서로 다르고, 적색, 녹색, 청색 중 어느 하나일 수 있다. 4 컬러의 픽셀들은 제1 컬러의 픽셀, 제2 컬러의 픽셀, 제3 컬러의 픽셀, 및 제4 컬러의 픽셀을 포함할 수 있다. 제1 내지 제4 컬러는 서로 다르고, 적색, 녹색, 청색, 백색 중 어느 하나일 수 있다. 이하의 실시예에서는 4 컬러의 픽셀들을 대상으로 하나, 본 발명의 기술적 사상은 3 컬러의 픽셀들에도 적용될 수 있음에 주의하여야 한다.

픽셀 어레이에서 픽셀들은 DRD 방식으로 구동될 수 있다. 이를 위해, 동일 픽셀 라인 상에서, 데이터라인(DL)의 일측에 배치된 제1 컬러의 픽셀과 데이터라인(DL)의 타측에 배치된 제2 컬러의 픽셀이 데이터라인(DL)을 공유하도록 접속될 수 있다. 이때, 제1 컬러의 픽셀과 제2 컬러의 픽셀은 서로 다른 게이트라인들(GL)에 접속되어 서로 다른 타이밍에 스캔됨으로써, 동일한 데이터라인(DL)을 통해 인가되는 데이터전압들을 정해진 타이밍에 기입받을 수 있다.

타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성할 수 있다. 게이트 제어신호(GDC)는 게이트 스타트 신호, 게이트 쉬프트 클럭들, 픽셀라인 선택&해제 신호들, 센싱 시작타이밍 지시신호 등을 포함할 수 있다. 데이터 제어신호(DDC)는 소스 스타트 펄스, 소스 샘플링 클럭, 및 소스 출력 인에이블신호 등을 포함한다. 소스 스타트 펄스는 데이터 구동부(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어한다. 소스 출력 인에이블신호는 데이터 구동부(12)의 출력 타이밍을 제어한다.

타이밍 콘트롤러(11)는 타이밍 제어신호들(GDC,DDC)을 기초로 표시패널(10)의 픽셀 라인들에 대한 디스플레이 구동 타이밍과 센싱 구동 타이밍을 제어함으로써, 화상 표시 중에 실시간으로 픽셀들의 구동 특성이 센싱되도록 할 수 있다.

여기서, 센싱 구동이란 특정 픽셀 라인에 배치된 픽셀들에 센싱용 데이터전압을 기입하여 해당 픽셀들의 구동 특성을 센싱하고, 이 센싱 결과를 기초로 해당 픽셀들의 구동 특성 변화를 보상하기 위한 보상 값을 업데이트하는 구동이다. 디스플레이 구동이란 모든 픽셀 라인들에 배치된 픽셀들에 입력 영상 데이터에 대응되는 영상용 데이터전압을 기입하여 입력 영상을 재현하는 구동이다.

타이밍 콘트롤러(11)는 한 프레임 중의 수직 액티브 기간에서 디스플레이 구동을 구현하고, 디스플레이 구동이 이뤄지지 않는 수직 블랭크 기간에서 센싱 구동을 구현할 수 있다. 한편, 센싱 구동은 시스템 전원이 인가된 후부터 화면이 켜지기 전까지의 파워 온 기간 동안 수행될 수도 있고, 화면이 꺼진 후부터 시스템 전원이 해제되기 전까지의 파워 오프 기간 동안 수행될 수도 있다.

타이밍 콘트롤러(11)는 디스플레이 구동 및 센싱 구동을 위해 캐리 쉬프트 클럭, 스캔 쉬프트 클럭, 센스 쉬프트 클럭을 포함하는 게이트 쉬프트 클럭들과 게이트 스타트 신호를 게이트 구동부(13)에 출력할 수 있다. 타이밍 콘트롤러(11)는 픽셀라인 선택&해제 신호들, 센싱 시작타이밍 지시신호를 게이트 구동부(13)에 더 출력하여 센싱의 대상이 되는 특정 픽셀 라인을 센싱 구동시킬 수 있다.

타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력 영상 데이터(DATA)를 전송받아 데이터 구동부(12)에 출력할 수 있다. 타이밍 콘트롤러(11)는 내부적으로 생성된(또는 특정값으로 미리 설정된) 센싱용 데이터를 데이터 구동부(12)에 출력할 수 있다. 센싱용 데이터는 센싱 구동시 센싱 대상 픽셀 라인의 픽셀들에 일정한 픽셀 전류를 흐르게 하기 위한 것이다. 적색, 녹색, 청색 및 백색 픽셀들에 기입될 센싱용 데이터는 각 픽셀의 발광 효율에 따라 서로 다를 수도 있다.

타이밍 콘트롤러(11)는 DRD 방식에서 데이터 구동부의 발열을 줄이고 주기성 휘선/암선이 덜 시인될 수 있도록 스캔 쉬프트 클럭들 간의 위상을 일정 주기로 바꿀 수 있다. 이에 반해, 타이밍 콘트롤러(11)는 센스 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 설정함으로써, 센싱 동작의 안정성을 확보할 수 있다.

게이트 구동부(13)는 타이밍 콘트롤러(11)로부터의 스캔 쉬프트 클럭들에 대응되는 스캔 신호들을 생성하고, 이 스캔 신호들을 게이트라인들(GL)에 인가할 수 있다. 게이트 구동부(13)의 각 스테이지는 타이밍 콘트롤러(11)로부터의 캐리 쉬프트 클럭들에 대응되는 캐리 신호들을 생성하고, 이 캐리 신호들을 다른 스테이지에 인가할 수 있다. 게이트 구동부(13)는 타이밍 콘트롤러(11)로부터의 센스 쉬프트 클럭들에 대응되는 센스 신호들을 더 생성하고, 이 센스 신호들을 게이트라인들(GL)에 더 인가할 수 있다.

게이트 구동부(13)는 게이트 드라이버 인 패널 방식(GIP)에 따라 표시패널(10)의 비 표시영역(NA)에 내장될 수 있다. 표시패널(10)의 비 표시영역(NA)에는 타이밍 콘트롤러(11)와 게이트 구동부(13)를 연결하는 클럭 배선들이 더 형성될 수 있다. 클럭 배선들은 타이밍 콘트롤러(11)에서 게이트 구동부(13)로 스캔 쉬프트 클럭들을 인가하기 위한 스캔 쉬프트 클럭 배선들과 캐리 쉬프트 클럭들을 인가하기 위한 캐리 쉬프트 클럭 배선들을 포함할 수 있다. 클럭 배선들은 타이밍 콘트롤러(11)에서 게이트 구동부(13)로 센스 쉬프트 클럭들을 인가하기 위한 센스 쉬프트 클럭 배선들을 더 포함할 수 있다.

비 표시영역(NA)은 표시장치에서 베젤 영역이 된다. 베젤 영역이 줄어들 수 있도록, 캐리 쉬프트 클럭 배선들의 개수는 스캔 쉬프트 클럭 배선들의 개수의 절반으로 설정될 수 있고, 또한 센스 쉬프트 클럭 배선들의 개수는 스캔 쉬프트 클럭 배선들의 개수의 절반으로 설정될 수 있다. 예컨대, 스캔 쉬프트 클럭 배선들이 16상 클럭들의 입력을 고려하여 16개로 구현되는 경우, 캐리 쉬프트 클럭 배선들과 센스 쉬프트 클럭 배선들은 각각 8상 클럭들의 입력을 고려하여 8개로 구현될 수 있으나, 이에 한정되지 않는다.

후술하겠지만, 게이트 구동부(13)를 구성하는 각 스테이지는 2개의 스캔 신호들을 출력하는 2개의 스캔 풀업소자들과 1개의 캐리 신호를 출력하는 1개의 캐리 풀업소자를 포함할 수 있다. 또한, 게이트 구동부(13)를 구성하는 각 스테이지는 1개의 센스 신호를 출력하는 1개의 센스 풀업소자를 더 포함할 수도 있다. 각 스테이지에서, 2개의 스캔 풀업소자들과 1개의 캐리 풀업소자와 1개의 센스 풀업소자는 동일한 Q 노드에 접속되고, 상기 Q 노드의 전압에 따라 동시에 동작된다. 따라서, 2개의 스캔 풀업소자들에는 16상의 스캔 쉬프트 클럭들이 나누어 입력되고, 1개의 캐리 풀업소자에는 8상의 캐리 쉬프트 클럭들이 입력되며, 1개의 센스 풀업소자에는 8상의 센스 쉬프트 클럭들이 입력될 수 있다.

데이터 구동부(12)는 복수의 DAC들과, 복수의 센싱부들을 포함할 수 있다. DAC는 타이밍 콘트롤러(11)로부터의 데이터 제어신호(DDC)에 기초하여 입력 영상 데이터(DATA)를 영상용 데이터전압으로 변환하고, 센싱용 데이터를 센싱용 데이터전압으로 변환한다. 그리고, DAC는 픽셀들에 인가될 기준 전압을 생성한다.

DAC는 디스플레이 구동을 구현하기 위해, 스캔 신호에 동기하여 영상용 데이터전압을 데이터라인들(DL)에 출력하고, 스캔 신호에 동기하여 기준 전압을 기준 라인들(RL)에 출력할 수 있다. 한편, DAC는 디스플레이 구동을 구현하기 위해, 스캔 신호에 동기하여 영상용 데이터전압을 데이터라인들(DL)에 출력하고, 센스 신호에 동기하여 기준 전압을 기준 라인들(RL)에 출력할 수 있다.

DAC는 센싱 구동을 구현하기 위해, 스캔 신호에 동기하여 센싱용 데이터전압을 데이터라인들(DL)에 출력하고, 스캔 신호에 동기하여 기준 전압을 기준 라인들(RL)에 출력할 수 있다. 이 경우, 센싱부는 스캔 신호에 동기하여 센싱 대상 픽셀 라인의 픽셀들에 흐르는 전류를 기준 라인들(RL)을 통해 센싱할 수 있다. 한편, DAC는 센싱 구동을 구현하기 위해, 스캔 신호에 동기하여 센싱용 데이터전압을 데이터라인들(DL)에 출력하고, 센스 신호에 동기하여 기준 전압을 기준 라인들(RL)에 출력할 수 있다. 이 경우, 센싱부는 센스 신호에 동기하여 센싱 대상 픽셀 라인의 픽셀들에 흐르는 전류를 기준 라인들(RL)을 통해 센싱할 수 있다.

도 2 및 도 3은 본 발명에 대응되는 비교예로서, DRD 방식에서 데이터 기입 순서를 나타내는 일 예를 보여주는 도면들이다. 도 2 및 도 3에서, 제1 컬러의 픽셀들은 "PXL1"로 도시되었고, 제2 컬러의 픽셀들은 "PXL2" 로 도시되었고, 제3 컬러의 픽셀들은 "PXL3"으로 도시되었고, 제4 컬러의 픽셀들은 "PXL4" 로 도시되었다. 또한, DRD 방식에 따라, 제1 컬러의 픽셀들과 제2 컬러의 픽셀들은 제1 데이터라인(DL1)을 공유하고, 제3 컬러의 픽셀들과 제4 컬러의 픽셀들은 제2 데이터라인(DL2)을 공유하고 있다.

도 2를 참조하면, 제1 데이터라인(DL1)을 통해 제1 및 제2 컬러의 픽셀들로 번갈아 데이터전압이 기입되고 있으며, 제2 데이터라인(DL2)을 통해 제3 및 제4 컬러의 픽셀들로 번갈아 데이터전압이 기입되고 있다. 이 경우, 데이터 구동부(12)에서 연속적으로 출력되는 다른 컬러간 데이터전압의 트랜지션 폭이 커져서 데이터 구동부(12)의 발열이 문제될 수 있다. 또한, 데이터 구동부(12)에서 연속적으로 출력되는 다른 컬러간 데이터전압의 트랜지션 주기가 짧아지기 때문에 모든 픽셀들에서 데이터전압의 충전 상태가 불안정해지고, 따라서 모든 픽셀들에서 주기성 휘선/암선이 시인될 수 있다. 도 2에서, 점선으로 표기된 픽셀들은 주기성 휘선/암선을 유발하는 컬러 전환 픽셀들을 나타낸다.

도 3을 참조하면, 다른 컬러간 데이터전압의 트랜지션 주기를 길게 하기 위해 데이터 구동부(12)에서 동일 컬러용 데이터전압들을 연속적으로 출력하고 있다. 즉, 데이터 구동부(12)는 제1 데이터라인(DL1)을 통해 제1 컬러의 픽셀들 4개에 연속적으로 제1 컬러용 데이터전압들을 기입한 후에 제2 컬러의 픽셀들 4개에 연속적으로 제2 컬러용 데이터전압들을 기입하고 있다. 마찬가지로, 데이터 구동부(12)는 제2 데이터라인(DL2)을 통해 제3 컬러의 픽셀들 4개에 연속적으로 제3 컬러용 데이터전압들을 기입한 후에 제4 컬러의 픽셀들 4개에 연속적으로 제4 컬러용 데이터전압들을 기입하고 있다.

도 3의 데이터 기입 방식은 모든 프레임들에서 동일하게 이루어지기 때문에, 여전히 컬러가 바뀌는 특정 픽셀들(예컨대, 2번 픽셀과 5번 픽셀)의 위치가 고정된다. 즉, 도 3의 데이터 기입 방식은 데이터전압들이 동일 컬러의 픽셀들로 4개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들(도 3에서 점선으로 둘러쳐진 픽셀들의 위치)이 고정되기 때문에, 2번 픽셀과 5번 픽셀에서 데이터전압의 충전 상태가 불안정해지고, 따라서 2번 픽셀과 5번 픽셀에서 주기성 휘선/암선이 시인될 수 있다.

이에, 본 발명은 데이터 구동부(12)의 발열을 줄이고 주기성 휘선/암선이 덜 시인될 수 있도록, 데이터 구동부(12)에서 동일 컬러용 데이터전압들을 n(n은 2 이상의 양의 정수)개씩 연속적으로 데이터라인에 인가하되, 데이터전압들이 픽셀들로 기입되는 순서를 프레임마다 바꿈으로써, 컬러 전환 픽셀 위치들을 공간적으로 분산시킬 수 있다. 본 발명은 타이밍 콘트롤러(11)에서 스캔 쉬프트 클럭들 간의 위상을 일정 주기로 바꾸고, 데이터전압들이 픽셀들로 기입되는 순서를 스캔 쉬프트 클럭들 간의 위상 변화에 따라 프레임마다 바꾸어 줌으로써, 컬러 전환 픽셀 위치들을 효과적으로 분산시킬 수 있다. 컬러 전환 픽셀 위치들이 공간적으로 분산되면, 적분 효과에 의해 컬러 전환 픽셀들이 주기성 휘선/암선으로 시인되는 정도가 경감될 수 있다. 이하, 도 4a 내지 도 4d와 도 5a 및 도 5b를 통해 본 발명의 일 실시예들을 설명한다.

도 4a 내지 도 4d는 본 발명의 일 실시예로서, DRD 방식에서 데이터 기입 순서를 나타내는 일 예를 보여주는 도면들이다.

도 4a 내지 도 4d를 참조하면, 본 발명의 일 실시예에 따른 데이터 기입 방식은 데이터 구동부(12)에서 동일 컬러에 대응되는 4개의 데이터전압들을 연속적으로 출력하되 데이터전압들이 픽셀들로 기입되는 순서를 매 프레임마다 바꿀 수 있다.

도 4a와 같이, 제1 프레임에서 제1 컬러의 1,3번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입된 후, 제2 컬러의 2,4,6,8번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입된 후, 제1 컬러의 5,7,9,11번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입될 수 있다. 또한, 제1 프레임에서 제3 컬러의 1,3번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입된 후, 제4 컬러의 2,4,6,8번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입된 후, 제3 컬러의 5,7,9,11번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입될 수 있다. 도 4a에서 데이터전압들이 동일 컬러의 픽셀들로 4개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들은 2번 픽셀들과 5번 픽셀들이 된다.

도 4b와 같이, 제2 프레임에서 제2 컬러의 2,4번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입된 후, 제1 컬러의 1,3,5,7번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입된 후, 제2 컬러의 6,8,10,12번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입될 수 있다. 또한, 제2 프레임에서 제4 컬러의 2,4번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입된 후, 제3 컬러의 1,3,5,7번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입된 후, 제4 컬러의 6,8,10,12번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입될 수 있다. 도 4b에서 데이터전압들이 동일 컬러의 픽셀들로 4개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들은 1번 픽셀들과 6번 픽셀들이 된다.

도 4c와 같이, 제3 프레임에서 제2 컬러의 2번 픽셀에 제2 컬러용 데이터전압이 기입된 후, 제1 컬러의 1,3,5번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입된 후, 제2 컬러의 4,6,8,10번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입된 후, 제1 컬러의 7,9,11,13번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입될 수 있다. 또한, 제3 프레임에서 제4 컬러의 2번 픽셀에 제4 컬러용 데이터전압이 기입된 후, 제3 컬러의 1,3,5번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입된 후, 제4 컬러의 4,6,8,10번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입된 후, 제3 컬러의 7,9,11,13번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입될 수 있다. 도 4c에서 데이터전압들이 동일 컬러의 픽셀들로 4개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들은 4번 픽셀들과 7번 픽셀들이 된다.

도 4d와 같이, 제4 프레임에서 제1 컬러의 1번 픽셀에 제1 컬러용 데이터전압이 기입된 후, 제2 컬러의 2,4,6번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입된 후, 제1 컬러의 3,5,7,9번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입된 후, 제2 컬러의 8,10,12,14번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입될 수 있다. 또한, 제4 프레임에서 제3 컬러의 1번 픽셀에 제3 컬러용 데이터전압이 기입된 후, 제4 컬러의 2,4,6번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입된 후, 제3 컬러의 3,5,7,9번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입된 후, 제4 컬러의 8,10,12,14번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입될 수 있다. 도 4d에서 데이터전압들이 동일 컬러의 픽셀들로 4개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들은 3번 픽셀들과 8번 픽셀들이 된다.

이러한 본 발명의 일 실시예에 따른 데이터 기입 방식은 매 프레임마다 데이터전압의 기입 순서를 바꾸는 것을 4 프레임 주기로 동일하게 반복한다. 예컨대, 제5 내지 제8 프레임은 제1 내지 제4 프레임과 동일하게 반복될 수 있다. 본 발명의 일 실시예에 따른 데이터 기입 방식에 따르면, 컬러 전환 픽셀 위치들이 4 프레임들을 통해 모든 픽셀들로 골고루 분산된다.

도 5a 및 도 5b는 본 발명의 다른 실시예로서, DRD 방식에서 데이터 기입 순서를 나타내는 일 예를 보여주는 도면들이다.

도 5a 및 도 5b를 참조하면, 본 발명의 다른 실시예에 따른 데이터 기입 방식은 데이터 구동부(12)에서 동일 컬러에 대응되는 2개의 데이터전압들을 연속적으로 출력하되 데이터전압들이 픽셀들로 기입되는 순서를 매 프레임마다 바꿀 수 있다.

도 5a와 같이, 제1 프레임에서 제1 컬러의 1번 픽셀에 제1 컬러용 데이터전압이 기입된 후, 제2 컬러의 2,4번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입된 후, 제1 컬러의 3,5번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입된 후, 제2 컬러의 6,8번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입된 후, 제1 컬러의 7,9번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입될 수 있다.

또한, 제1 프레임에서 제3 컬러의 1번 픽셀에 제3 컬러용 데이터전압이 기입된 후, 제4 컬러의 2,4번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입된 후, 제3 컬러의 3,5번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입된 후, 제4 컬러의 6,8번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입된 후, 제3 컬러의 7,9번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입될 수 있다.

도 5a에서 데이터전압들이 동일 컬러의 픽셀들로 2개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들은 2,3,6,7번 픽셀들이 된다.

도 5b와 같이, 제2 프레임에서 제2 컬러의 2번 픽셀에 제2 컬러용 데이터전압이 기입된 후, 제1 컬러의 1,3번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입된 후, 제2 컬러의 4,6번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입된 후, 제1 컬러의 5,7번 픽셀들에 연속해서 제1 컬러용 데이터전압들이 기입된 후, 제2 컬러의 8,10번 픽셀들에 연속해서 제2 컬러용 데이터전압들이 기입될 수 있다.

또한, 제2 프레임에서 제4 컬러의 2번 픽셀에 제4 컬러용 데이터전압이 기입된 후, 제3 컬러의 1,3번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입된 후, 제4 컬러의 4,6번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입된 후, 제3 컬러의 5,7번 픽셀들에 연속해서 제3 컬러용 데이터전압들이 기입된 후, 제4 컬러의 8,10번 픽셀들에 연속해서 제4 컬러용 데이터전압들이 기입될 수 있다.

도 5b에서 데이터전압들이 동일 컬러의 픽셀들로 2개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들은 1,4,5,8번 픽셀들이 된다.

이러한 본 발명의 다른 실시예에 따른 데이터 기입 방식은 매 프레임마다 데이터전압의 기입 순서를 바꾸는 것을 2 프레임 주기로 동일하게 반복한다. 예컨대, 제3 및 제4 프레임은 제1 및 제2 프레임과 동일하게 반복될 수 있다. 본 발명의 다른 실시예에 따른 데이터 기입 방식에 따르면, 컬러 전환 픽셀 위치들이 2 프레임들을 통해 모든 픽셀들로 골고루 분산된다.

도 6은 도 1에 도시된 픽셀 어레이의 일 예를 보여주는 도면이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 픽셀 어레이는 각 픽셀마다 1개의 게이트라인에 연결되는 1 스캔 연결 구조로 구현될 수 있다. 1 스캔 연결 구조는 픽셀 어레이의 개구 영역을 넓힐 수 있는 장점이 있다. 이 경우, 각 픽셀 라인(PL#1,PL#2)에는 DRD 방식을 위한 2개의 게이트라인들(GL1과 GL2, 또는 GL3와 GL4)이 할당될 수 있다. 각 픽셀 라인(PL#1,PL#2) 상에서, 제1 컬러의 픽셀들(PXL1)과 제2 컬러의 픽셀들(PXL2)은 제1 데이터라인(DL1)을 공유함과 아울러 서로 다른 게이트라인에 연결되고, 제3 컬러의 픽셀들(PXL3)과 제4 컬러의 픽셀들(PXL4)은 제2 데이터라인(DL2)을 공유함과 아울러 서로 다른 게이트라인에 연결된다.

제1 픽셀 라인(PL#1)에서, 제1 컬러의 픽셀들(PXL1)과 제3 컬러의 픽셀들(PXL3)은 제1 게이트라인(GL1)에 접속되고, 제1 게이트라인(GL1)으로부터의 제1 스캔 신호(S1)에 응답하여 데이터 기입 동작과 센싱 동작을 수행할 수 있다. 제1 픽셀 라인(PL#1)에서, 제2 컬러의 픽셀들(PXL2)과 제4 컬러의 픽셀들(PXL4)은 제2 게이트라인(GL2)에 접속되고, 제2 게이트라인(GL2)으로부터의 제2 스캔 신호(S2)에 응답하여 데이터 기입 동작과 센싱 동작을 수행할 수 있다.

제2 픽셀 라인(PL#2)에서, 제1 컬러의 픽셀들(PXL1)과 제3 컬러의 픽셀들(PXL3)은 제3 게이트라인(GL3)에 접속되고, 제3 게이트라인(GL3)으로부터의 제3 스캔 신호(S3)에 응답하여 데이터 기입 동작과 센싱 동작을 수행할 수 있다. 제2 픽셀 라인(PL#2)에서, 제2 컬러의 픽셀들(PXL2)과 제4 컬러의 픽셀들(PXL4)은 제4 게이트라인(GL4)에 접속되고, 제4 게이트라인(GL4)으로부터의 제4 스캔 신호(S4)에 응답하여 데이터 기입 동작과 센싱 동작을 수행할 수 있다.

제1 및 제2 픽셀 라인들(PL#1,PL#2)에서, 제1 내지 제4 컬러의 픽셀들(PXL1~PXL4)은 기준전압 라인(RL)을 공유할 수 있다. 기준전압 라인(RL)은 기준 전압(Vref)이 인입되는 패스(Path)로도 이용되고, 센싱 전압(또는 센싱 전류)이 인출되는 패스로도 이용될 수 있다. 이를 위해, 기준전압 라인(RL)은 스위치를 통해 DAC와 센싱부에 선택적으로 접속될 수 있다. 이처럼, 복수의 픽셀들이 기준전압 라인(RL)을 공유하는 구조를 선택하면, 픽셀 어레이가 간소화되고 데이터 구동부의 채널수가 줄어드는 이점이 있다.

제1 데이터라인(DL1)에는 제1 컬러용 데이터전압(Vdata1)과 제2 컬러용 데이터전압(Vdata2)이 인가되고, 제2 데이터라인(DL2)에는 제3 컬러용 데이터전압(Vdata3)과 제4 컬러용 데이터전압(Vdata4)이 인가될 수 있다.

제1 컬러의 픽셀들(PXL1)은 제1 컬러의 빛을 방출하는 OLED를 포함하고, 제2 컬러의 픽셀들(PXL2)은 제2 컬러의 빛을 방출하는 OLED를 포함한다. 그리고, 제3 컬러의 픽셀들(PXL3)은 제3 컬러의 빛을 방출하는 OLED를 포함하고, 제4 컬러의 픽셀들(PXL4)은 제4 컬러의 빛을 방출하는 OLED를 포함한다.

제1 내지 제4 컬러의 픽셀들(PXL1~PXL4) 각각은 OLED 이외에, 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(CST), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 더 포함할 수 있다. 이때, 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)는 동일한 게이트라인에 연결될 수 있다.

OLED는 소스 노드(Ns)에 접속된 애노드전극과, 저전위 픽셀전원(VSS)의 입력단에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함한다. 구동 TFT(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압차에 따라 OLED에 흐르는 구동 전류를 제어한다. 구동 TFT(DT)는 게이트 노드(Ng)에 접속된 게이트전극, 고전위 픽셀전원(VDD)의 입력단에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다. 스토리지 커패시터(CST)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 저장한다.

제1 스위치 TFT(ST1)는 스캔 신호에 따라 데이터라인과 게이트 노드(Ng) 사이의 전류 흐름을 온 시켜, 데이터라인에 충전되어 있는 데이터전압을 게이트 노드(Ng)에 인가한다. 제1 스위치 TFT(ST1)는 게이트라인에 접속된 게이트전극, 데이터라인에 접속된 제1 전극, 및 게이트 노드(Ng)에 접속된 제2 전극을 구비한다. 제2 스위치 TFT(ST2)는 스캔 신호에 따라 기준전압 라인(RL)과 소스 노드(Ns) 사이의 전류 흐름을 온 시켜, 기준전압 라인(RL)에 충전된 기준전압을 소스 노드(Ns)에 인가하거나 또는, 픽셀 전류에 따른 소스 노드(Ns) 전압 변화를 기준전압 라인(RL)으로 전달한다. 제2 스위치 TFT(ST2)는 게이트라인에 접속된 게이트전극, 기준전압 라인(RL)에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다.

도 7은 도 1의 게이트 구동부를 구성하는 스테이지들과 클럭 배선들 간의 일 접속 구성을 보여주는 도면이다. 도 7의 게이트 구동부는, 도 6의 1 스캔 연결 구조로 구성된 픽셀들에 인가되는 스캔 신호를 생성한다.

도 7을 참조하면, 게이트 구동부는 다수의 스테이지들(STG1~STG8)을 포함한 게이트 쉬프트 레지스터로 구현될 수 있다. 스테이지들(STG1~STG8) 각각은 Q 노드와, Q 노드의 전압에 따라 온/오프되는 복수의 풀업 소자들과, Qb 노드와, Qb 노드의 전압에 따라 온/오프되는 복수의 풀다운 소자들을 포함할 수 있다. 복수의 풀업 소자들은 1개의 캐리 풀업소자와, 2개의 스캔 풀업소자들을 포함한다. 따라서, 스테이지들(STG1~STG8) 각각은 1개의 캐리 신호(예컨대, C1)를 출력하는 1개의 캐리 풀업소자(T31)와, 2개의 스캔 신호들(예컨대, S1과 S2)을 출력하는 2개의 스캔 풀업소자들(T32,T33)를 포함할 수 있다. 스테이지들(STG1~STG8) 각각에서, 캐리 풀업소자(T31)와 스캔 풀업소자들(T32,T33)의 게이트전극들은 동일한 Q 노드에 접속되기 때문에, 스테이지 구성이 간소해질 수 있다.

캐리 풀업소자(T31)의 일측 전극에는 8상의 캐리 쉬프트 클럭들(CRCLK1~CRCLK8) 중 어느 하나가 입력될 수 있다. 제1 스캔 풀업소자(T32)의 일측 전극에는 16상의 스캔 쉬프트 클럭들(SCCLK1~SCCLK16) 중에서 제1 그룹의 스캔 쉬프트 클럭(SCCLK1,3,5,7,9,11,13,15) 중 어느 하나가 입력될 수 있다. 그리고, 제2 스캔 풀업소자(T33)의 일측 전극에는 16상의 스캔 쉬프트 클럭들(SCCLK1~SCCLK16) 중에서 제2 그룹의 스캔 쉬프트 클럭(SCCLK2,4,6,8, 10,12,14,16) 중 어느 하나가 입력될 수 있다.

캐리 풀업소자(T31)의 타측 전극은 캐리 신호가 출력되는 캐리 출력 노드(NO1)에 접속된다. 캐리 출력 노드(NO1)는 다른 스테이지의 스타트 단자 또는 리셋 단자에 연결될 수 있다.

제1 스캔 풀업소자(T32)의 타측 전극은 제1 스캔 신호가 출력되는 제1 스캔 출력 노드(NO2)에 접속된다. 제1 스캔 출력 노드(NO2)는 제1 게이트라인을 통해 제1 컬러의 픽셀에 연결된다.

제2 스캔 풀업소자(T33)의 타측 전극은 제2 스캔 신호가 출력되는 제2 스캔 출력 노드(NO3)에 접속된다. 제2 스캔 출력 노드(NO3)는 제2 게이트라인을 통해 제2 컬러의 픽셀에 연결된다. 여기서, 제2 컬러의 픽셀은 상기 제1 컬러의 픽셀과 데이터라인을 공유한다.

한편, 풀다운 소자들(T41,T42,T43)의 게이트전극들은 Qb 노드에 공통으로 접속되고, 풀다운 소자들(T41,T42,T43)의 일측 전극들은 출력 노드들(NO1~NO3)에 각각 접속되며, 풀다운 소자들(T41,T42,T43)의 타측 전극들은 저전위 구동전원(GVSS)에 접속될 수 있다. 풀다운 소자들(T41,T42,T43)은 캐리신호와 스캔신호들을 안정화시키는 역할을 한다.

도 8은 도 7의 게이트 구동부를 구성하는 스테이지들 중에서 제n 스테이지를 보여주는 도면이다.

도 8을 참조하면, 본 발명에 따른 게이트 구동부의 제n 스테이지는 입력&리셋부(BLK1), 인버터부(BLK2), 출력부(BLK3), 안정화부(BLK4), 및 라인 선택&해제부(BLK5)를 포함할 수 있다.

입력&리셋부(BLK1)는 전단 캐리신호(CR(n-4))에 따라 Q 노드를 온 전압으로 충전하고, 후단 캐리신호(CR(n+4))에 따라 Q 노드를 오프 전압으로 방전한다. 입력&리셋부(BLK1)는 전단 캐리신호(CR(n-4))를 Q 노드에 충전하는 트랜지스터 T11과, 후단 캐리신호(CR(n+4))에 따라 Q 노드를 저전위 전원전압(GVSS)(즉, 오프 전압)으로 방전하는 트랜지스터 T12를 포함한다. 트랜지스터 T11의 게이트전극과 제1 전극에는 전단 캐리신호(CR(n-4))가 입력되고, 트랜지스터 T11의 제2 전극은 Q 노드에 접속된다. 트랜지스터 T12의 게이트전극에는 후단 캐리신호(CR(n+4))가 입력되고, 트랜지스터 T12의 제1 전극은 Q 노드에 접속되며, 트랜지스터 T12의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

인버터부(BLK2)는 Q 노드의 전압에 따라 Qb 노드의 전압을 Q 노드와 반대로 충전/방전한다. 인버터부(BLK2)는 Q 노드가 온 전압으로 충전될 때 Qb 노드를 저전위 전원전압(GVSS)(즉, 오프 전압)으로 방전하는 트랜지스터 T24와, Q 노드가 오프 전압으로 방전될 때 Qb 노드를 고전위 전원전압(GVDD)(즉, 온 전압)으로 충전하는 트랜지스터들 T21~T23과, 전단 캐리신호(CR(n-4))에 따라 Q 노드를 저전위 전원전압(GVSS)으로 방전하는 트랜지스터 T25를 포함한다. 트랜지스터 T21의 게이트전극은 N1 노드에 접속되고, 트랜지스터 T21의 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T21의 제2 전극은 Qb 노드에 접속된다. 트랜지스터 T22의 게이트전극과 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T22의 제2 전극은 N1 노드에 접속된다. 트랜지스터 T23의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T23의 제1 전극은 N1 노드에 접속되며, 트랜지스터 T23의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T24의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T24의 제1 전극은 Qb 노드에 접속되며, 트랜지스터 T24의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T25의 게이트전극에는 전단 캐리신호(CR(n-4))가 입력되고, 트랜지스터 T25의 제1 전극은 Qb 노드에 접속되며, 트랜지스터 T25의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

출력부(BLK3)는 Q 노드가 온 전압보다 높은 전압으로 부트 스트랩핑(Bootstrapping) 되는 동안, 캐리 쉬프트 클럭(CRCLK(n))을 캐리 신호(C(n))로 출력하는 풀업 소자 T31과, 제1 그룹의 스캔 쉬프트 클럭(SCCLK(2n-1))을 제1 스캔 신호(S(2n-1))로 출력하는 풀업 소자 T32와, 제2 그룹의 스캔 쉬프트 클럭(SCCLK(2n))을 제2 스캔 신호(S(2n))로 출력하는 풀업 소자 T33을 포함한다. 풀업 소자 T31의 게이트전극은 Q 노드에 접속되고, 풀업 소자 T31의 제1 전극에는 캐리 쉬프트 클럭(CRCLK(n))이 입력되며, 풀업 소자 T31의 제2 전극은 캐리 출력노드(NO1)에 접속된다. 풀업 소자 T32의 게이트전극은 Q 노드에 접속되고, 풀업 소자 T32의 제1 전극에는 제1 그룹의 스캔 쉬프트 클럭(SCCLK(2n-1))이 입력되며, 풀업 소자 T32의 제2 전극은 제1 스캔 출력노드(NO2)에 접속된다. 풀업 소자 T33의 게이트전극은 Q 노드에 접속되고, 풀업 소자 T33의 제1 전극에는 제2 그룹의 스캔 쉬프트 클럭(SCCLK(2n))이 입력되며, 풀업 소자 T33의 제2 전극은 제2 스캔 출력노드(NO3)에 접속된다. 풀업 소자 T32의 게이트전극과 제1 스캔 출력노드(NO2) 사이에는 부스터 커패시터 CY가 더 접속될 수 있고, 풀업 소자 T33의 게이트전극과 제2 스캔 출력노드(NO3) 사이에는 부스터 커패시터 CZ가 더 접속될 수 있다. 부스터 커패시터들 CY,CZ은 제1 및 제2 그룹의 스캔 쉬프트 클럭들이 입력될 때, Q 노드의 부트 스트랩핑을 돕는 역할을 한다.

안정화부(BLK4)는 Qb 노드가 충전된 동안, 출력노드들(NO1~NO3)의 리플을 억제하는 풀다운 트랜지스터들 T41~T43과, Q 노드의 리플을 억제하는 트랜지스터 T44를 포함한다. 풀다운 트랜지스터들 T41~T43의 게이트전극들은 Qb 노드에 접속되고, 풀다운 트랜지스터들 T41~T43의 제2 전극들에는 저전위 전원전압(GVSS)이 입력된다. 풀다운 트랜지스터 T41의 제1 전극은 캐리 출력노드(NO1)에 접속되고, 풀다운 트랜지스터 T42의 제1 전극은 제1 스캔 출력노드(NO2)에 접속되며, 풀다운 트랜지스터 T43의 제1 전극은 제2 스캔 출력노드(NO3)에 접속된다. 트랜지스터 T44의 게이트전극은 Qb 노드에 접속되고, 트랜지스터 T44의 제1 전극은 Q 노드에 접속되며, 트랜지스터 T44의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

라인 선택&해제부(BLK5)는 픽셀라인 선택&해제 신호(LSP)에 따라 전단 캐리신호(CR(n-2))로 M 노드를 충전하고, 센싱 시작타이밍 지시신호(RESET)에 따라 M 노드의 충전 전압으로 Q 노드를 충전한다. 라인 선택&해제부(BLK5)는 픽셀라인 선택&해제 신호(LSP)에 따라 전단 캐리신호(CR(n-2))로 M 노드를 충전하는 트랜지스터 T51과, M 노드의 충전 전압을 유지하는 커패시터 CX와, M 노드의 전압에 따라 동작하는 트랜지스터들 T52와, 센싱 시작타이밍 지시신호(RESET)에 따라 M 노드의 충전 전압으로 Q 노드를 충전하는 트랜지스터 T53을 포함한다. 트랜지스터 T51의 게이트전극에는 픽셀라인 선택&해제 신호(LSP)가 입력되고, 트랜지스터 T51의 제1 전극에는 전단 캐리신호(CR(n-2))가 입력되며, 트랜지스터 T51의 제2 전극은 M 노드에 접속된다. 트랜지스터 T52의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52의 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T52의 제2 전극은 트랜지스터 T53의 제1 전극에 접속된다. 트랜지스터 T53의 게이트전극에는 센싱 시작타이밍 지시신호(RESET)가 입력되고, 트랜지스터 T53의 제2 전극은 Q 노드에 접속된다.

도 9a 내지 도 9d는 도 7의 게이트 구동부에 인가되는 게이트 쉬프트 클럭들로서, 도 4a 내지 도 4d의 데이터 기입 순서를 구현하기 위한 게이트 쉬프트 클럭들의 동작 타이밍을 보여주는 도면들이다.

도 9a 내지 도 9d에서와 같이, 타이밍 콘트롤러는 동일 컬러의 픽셀들에 연속적으로 데이터전압이 인가되도록 스캔 쉬프트 클럭들의 위상을 설정하되, 컬러 전환 픽셀 위치들이 고정되지 않고 분산되도록 4프레임 기간을 주기로 하여 매 프레임마다 스캔 쉬프트 클럭들의 위상을 바꾼다. 한편, 타이밍 콘트롤러는 데이터 기입 동작과 무관한 캐리 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 고정하여 동작의 안정성을 확보할 수 있다. 즉, 타이밍 콘트롤러는 캐리 쉬프트 클럭들의 위상을 모든 프레임들에서 캐리 쉬프트 클럭들 1~8 순으로 설정할 수 있다.

도 9a를 참조하면, 타이밍 콘트롤러는 제1 프레임에서 스캔 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 1,3,2,4,6,8,5,7,9,11 순으로 설정한다.

그 결과, 제1 프레임에서 스캔 쉬프트 클럭들 1, 3에 동기하여 제1 컬러용 데이터전압들(V1,V3)이 제1 컬러의 1,3번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 2,4,6,8에 동기하여 제2 컬러용 데이터전압들(V2,V4,V6,V8)이 제2 컬러의 2,4,6,8번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 5,7,9,11에 동기하여 제1 컬러용 데이터전압들(V5,V7,V9,V11)이 제1 컬러의 5,7,9,11번 픽셀들에 연속해서 기입될 수 있다.

마찬가지로, 제1 프레임에서 스캔 쉬프트 클럭들 1, 3에 동기하여 제3 컬러용 데이터전압들(V1,V3)이 제3 컬러의 1,3번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 2,4,6,8에 동기하여 제4 컬러용 데이터전압들(V2,V4,V6,V8)이 제4 컬러의 2,4,6,8번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 5,7,9,11에 동기하여 제3 컬러용 데이터전압들(V5,V7,V9,V11)이 제3 컬러의 5,7,9,11번 픽셀들에 연속해서 기입될 수 있다.

도 9b를 참조하면, 타이밍 콘트롤러는 제2 프레임에서 스캔 쉬프트 클럭들의 위상을 제1 프레임과 다르게 바꾼다. 즉, 타이밍 콘트롤러는 제2 프레임에서 스캔 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 2,4,1,3,5,7,6,8,10,12 순으로 설정한다.

그 결과, 제2 프레임에서 스캔 쉬프트 클럭들 2, 4에 동기하여 제2 컬러용 데이터전압들(V2,V4)이 제2 컬러의 2,4번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 1,3,5,7에 동기하여 제1 컬러용 데이터전압들(V1,V3,V5,V7)이 제1 컬러의 1,3,5,7번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 6,8,10,12에 동기하여 제2 컬러용 데이터전압들(V6,V8,V10,V12)이 제2 컬러의 6,8,10,12번 픽셀들에 연속해서 기입될 수 있다.

마찬가지로, 제2 프레임에서 스캔 쉬프트 클럭들 2, 4에 동기하여 제4 컬러용 데이터전압들(V2,V4)이 제4 컬러의 2,4번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 1,3,5,7에 동기하여 제3 컬러용 데이터전압들(V1,V3,V5,V7)이 제3 컬러의 1,3,5,7번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 6,8,10,12에 동기하여 제4 컬러용 데이터전압들(V6,V8,V10,V12)이 제4 컬러의 6,8,10,12번 픽셀들에 연속해서 기입될 수 있다.

도 9c를 참조하면, 타이밍 콘트롤러는 제3 프레임에서 스캔 쉬프트 클럭들의 위상을 제2 프레임과 다르게 바꾼다. 즉, 타이밍 콘트롤러는 제3 프레임에서 스캔 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 2,1,3,5,4,6,8,10,7,9,11,13 순으로 설정한다.

그 결과, 제3 프레임에서 스캔 쉬프트 클럭 2에 동기하여 제2 컬러용 데이터전압(V2)이 제2 컬러의 2번 픽셀에 기입된다. 이어서, 스캔 쉬프트 클럭들 1,3,5에 동기하여 제1 컬러용 데이터전압들(V1,V3,V5)이 제1 컬러의 1,3,5번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 4,6,8,10에 동기하여 제2 컬러용 데이터전압들(V4,V6,V8,V10)이 제2 컬러의 4,6,8,10번 픽셀들에 연속해서 기입될 수 있다. 이어서, 스캔 쉬프트 클럭들 7,9,11,13에 동기하여 제1 컬러용 데이터전압들(V7,V9,V11,V13)이 제1 컬러의 7,9,11,13번 픽셀들에 연속해서 기입될 수 있다.

마찬가지로, 제3 프레임에서 스캔 쉬프트 클럭 2에 동기하여 제4 컬러용 데이터전압(V2)이 제4 컬러의 2번 픽셀에 기입된다. 이어서, 스캔 쉬프트 클럭들 1,3,5에 동기하여 제3 컬러용 데이터전압들(V1,V3,V5)이 제3 컬러의 1,3,5번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 4,6,8,10에 동기하여 제4 컬러용 데이터전압들(V4,V6,V8,V10)이 제4 컬러의 4,6,8,10번 픽셀들에 연속해서 기입될 수 있다. 이어서, 스캔 쉬프트 클럭들 7,9,11,13에 동기하여 제3 컬러용 데이터전압들(V7,V9,V11,V13)이 제3 컬러의 7,9,11,13번 픽셀들에 연속해서 기입될 수 있다.

도 9d를 참조하면, 타이밍 콘트롤러는 제4 프레임에서 스캔 쉬프트 클럭들의 위상을 제3 프레임과 다르게 바꾼다. 즉, 타이밍 콘트롤러는 제4 프레임에서 스캔 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 1,2,4,6,3,5,7,9,8,10,12,14 순으로 설정한다.

그 결과, 제4 프레임에서 스캔 쉬프트 클럭 1에 동기하여 제1 컬러용 데이터전압(V1)이 제1 컬러의 1번 픽셀에 기입된다. 이어서, 스캔 쉬프트 클럭들 2,4,6에 동기하여 제2 컬러용 데이터전압들(V2,V4,V6)이 제2 컬러의 2,4,6번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 3,5,7,9에 동기하여 제1 컬러용 데이터전압들(V3,V5,V7,V9)이 제1 컬러의 3,5,7,9번 픽셀들에 연속해서 기입될 수 있다. 이어서, 스캔 쉬프트 클럭들 8,10,12,14에 동기하여 제2 컬러용 데이터전압들(V8,V10,V12,V14)이 제2 컬러의 8,10,12,14번 픽셀들에 연속해서 기입될 수 있다.

마찬가지로, 제4 프레임에서 스캔 쉬프트 클럭 1에 동기하여 제3 컬러용 데이터전압(V1)이 제3 컬러의 1번 픽셀에 기입된다. 이어서, 스캔 쉬프트 클럭들 2,4,6에 동기하여 제4 컬러용 데이터전압들(V2,V4,V6)이 제4 컬러의 2,4,6번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 3,5,7,9에 동기하여 제3 컬러용 데이터전압들(V3,V5,V7,V9)이 제3 컬러의 3,5,7,9번 픽셀들에 연속해서 기입될 수 있다. 이어서, 스캔 쉬프트 클럭들 8,10,12,14에 동기하여 제4 컬러용 데이터전압들(V8,V10,V12,V14)이 제4 컬러의 8,10,12,14번 픽셀들에 연속해서 기입될 수 있다.

도 10a 및 도 10b는 도 7의 게이트 구동부에 인가되는 게이트 쉬프트 클럭들로서, 도 5a 및 도 5b의 데이터 기입 순서를 구현하기 위한 게이트 쉬프트 클럭들의 동작 타이밍을 보여주는 도면들이다.

도 10a 및 도 10b에서와 같이, 타이밍 콘트롤러는 동일 컬러의 픽셀들에 연속적으로 데이터전압이 인가되도록 스캔 쉬프트 클럭들의 위상을 설정하되, 컬러 전환 픽셀 위치들이 고정되지 않고 분산되도록 2프레임 기간을 주기로 하여 매 프레임마다 스캔 쉬프트 클럭들의 위상을 바꾼다. 한편, 타이밍 콘트롤러는 데이터 기입 동작과 무관한 캐리 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 고정하여 동작의 안정성을 확보할 수 있다.

도 10a를 참조하면, 타이밍 콘트롤러는 제1 프레임에서 스캔 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 1,2,4,3,5,6,8,7,9 순으로 설정한다.

그 결과, 제1 프레임에서 스캔 쉬프트 클럭 1에 동기하여 제1 컬러용 데이터전압(V1)이 제1 컬러의 1번 픽셀에 기입된다. 이어서, 스캔 쉬프트 클럭들 2,4에 동기하여 제2 컬러용 데이터전압들(V2,V4)이 제2 컬러의 2,4번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 3,5에 동기하여 제1 컬러용 데이터전압들(V3,V5)이 제1 컬러의 3,5번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 6,8에 동기하여 제2 컬러용 데이터전압들(V6,V8)이 제2 컬러의 6,8번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 7,9에 동기하여 제1 컬러용 데이터전압들(V7,V9)이 제1 컬러의 7,9번 픽셀들에 연속해서 기입된다.

마찬가지로, 제1 프레임에서 스캔 쉬프트 클럭 1에 동기하여 제3 컬러용 데이터전압(V1)이 제3 컬러의 1번 픽셀에 기입된다. 이어서, 스캔 쉬프트 클럭들 2,4에 동기하여 제4 컬러용 데이터전압들(V2,V4)이 제4 컬러의 2,4번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 3,5에 동기하여 제3 컬러용 데이터전압들(V3,V5)이 제3 컬러의 3,5번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 6,8에 동기하여 제4 컬러용 데이터전압들(V6,V8)이 제4 컬러의 6,8번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 7,9에 동기하여 제3 컬러용 데이터전압들(V7,V9)이 제3 컬러의 7,9번 픽셀들에 연속해서 기입된다.

도 10b를 참조하면, 타이밍 콘트롤러는 제2 프레임에서 스캔 쉬프트 클럭들의 위상을 제1 프레임과 다르게 바꾼다. 즉, 타이밍 콘트롤러는 제2 프레임에서 스캔 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 2,1,3,4,6,5,7,8,10 순으로 설정한다.

그 결과, 제2 프레임에서 스캔 쉬프트 클럭 2에 동기하여 제2 컬러용 데이터전압(V2)이 제2 컬러의 2번 픽셀에 기입된다. 이어서, 스캔 쉬프트 클럭들 1,3에 동기하여 제1 컬러용 데이터전압들(V1,V3)이 제1 컬러의 1,3번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 4,6에 동기하여 제2 컬러용 데이터전압들(V4,V6)이 제2 컬러의 4,6번 픽셀들에 연속해서 기입될 수 있다. 이어서, 스캔 쉬프트 클럭들 5,7에 동기하여 제1 컬러용 데이터전압들(V5,V7)이 제1 컬러의 5,7번 픽셀들에 연속해서 기입된다. 이어서, 스캔 쉬프트 클럭들 8,10에 동기하여 제2 컬러용 데이터전압들(V8,V10)이 제2 컬러의 8,10번 픽셀들에 연속해서 기입될 수 있다.

도 11은 도 1에 도시된 픽셀 어레이의 다른 예를 보여주는 도면이다.

도 11을 참조하면, 본 발명의 다른 실시예에 따른 픽셀 어레이는 각 픽셀마다 2개의 게이트라인들에 연결되는 2 스캔 연결 구조로 구현될 수 있다. 2 스캔 연결 구조는 게이트라인에 걸리는 부하가 분산되어 데이터 기입 및 센싱시 정확도가 높아지는 장점이 있다. 이 경우, 각 픽셀 라인(PL#1,PL#2)에는 DRD 방식을 위한 2개의 게이트라인들(GL1과 GL2, 또는 GL4와 GL5)이 할당됨과 아울러, 2 스캔 연결 구조를 위한 추가 게이트라인(GL3 또는 GL6)이 더 할당될 수 있다. 각 픽셀 라인(PL#1,PL#2) 상에서, 제1 컬러의 픽셀들(PXL1)과 제2 컬러의 픽셀들(PXL2)은 제1 데이터라인(DL1)을 공유함과 아울러 서로 다른 게이트라인에 연결되고, 제3 컬러의 픽셀들(PXL3)과 제4 컬러의 픽셀들(PXL4)은 제2 데이터라인(DL2)을 공유함과 아울러 서로 다른 게이트라인에 연결된다.

제1 픽셀 라인(PL#1)에서, 제1 컬러의 픽셀들(PXL1)과 제3 컬러의 픽셀들(PXL3)은 제1,3 게이트라인들(GL1,GL3)에 접속되고, 제1 게이트라인(GL1)으로부터의 제1 스캔 신호(S1)에 응답하여 데이터 기입 동작을 수행하고, 제3 게이트라인(GL3)으로부터의 제1 센스 신호(SE(1-2))에 응답하여 센싱 동작을 수행할 수 있다. 또한, 제1 픽셀 라인(PL#1)에서, 제2 컬러의 픽셀들(PXL2)과 제4 컬러의 픽셀들(PXL4)은 제2,3 게이트라인들(GL2,GL3)에 접속되고, 제2 게이트라인(GL2)으로부터의 제2 스캔 신호(S2)에 응답하여 데이터 기입 동작을 수행하고, 제3 게이트라인(GL3)으로부터의 제1 센스 신호(SE(1-2))에 응답하여 센싱 동작을 수행할 수 있다.

제2 픽셀 라인(PL#2)에서, 제1 컬러의 픽셀들(PXL1)과 제3 컬러의 픽셀들(PXL3)은 제4,6 게이트라인들(GL4,GL6)에 접속되고, 제4 게이트라인(GL1)으로부터의 제3 스캔 신호(S3)에 응답하여 데이터 기입 동작을 수행하고, 제6 게이트라인(GL6)으로부터의 제2 센스 신호(SE(3-4))에 응답하여 센싱 동작을 수행할 수 있다. 또한, 제2 픽셀 라인(PL#2)에서, 제2 컬러의 픽셀들(PXL2)과 제4 컬러의 픽셀들(PXL4)은 제5,6 게이트라인들(GL5,GL6)에 접속되고, 제5 게이트라인(GL5)으로부터의 제4 스캔 신호(S4)에 응답하여 데이터 기입 동작을 수행하고, 제6 게이트라인(GL6)으로부터의 제2 센스 신호(SE(3-4))에 응답하여 센싱 동작을 수행할 수 있다.

2 스캔 연결 구조에 따른 픽셀 구성은 제1 및 제2 스위치 TFT들(ST1,ST2)이 서로 다른 게이트라인에 연결되는 것을 제외하고, 1 스캔 연결 구조에 따른 픽셀 구성과 실질적으로 동일하다.

도 12는 도 1의 게이트 구동부를 구성하는 스테이지들과 클럭 배선들 간의 다른 접속 구성을 보여주는 도면이다. 도 12의 게이트 구동부는, 도 11의 2 스캔 연결 구조로 구성된 픽셀들에 인가되는 스캔 신호와 센스 신호를 생성한다.

도 12를 참조하면, 게이트 구동부는 다수의 스테이지들(STG1~STG8)을 포함한 게이트 쉬프트 레지스터로 구현될 수 있다. 스테이지들(STG1~STG8) 각각은 Q 노드와, Q 노드의 전압에 따라 온/오프되는 복수의 풀업 소자들과, Qb 노드와, Qb 노드의 전압에 따라 온/오프되는 복수의 풀다운 소자들을 포함할 수 있다. 복수의 풀업 소자들은 1개의 캐리 풀업소자와, 2개의 스캔 풀업소자들과, 1개의 센스 풀업소자를 포함한다. 따라서, 스테이지들(STG1~STG8) 각각은 1개의 캐리 신호(예컨대, C1)를 출력하는 1개의 캐리 풀업소자(T31)와, 2개의 스캔 신호들(예컨대, S1과 S2)을 출력하는 2개의 스캔 풀업소자들(T32,T33)과, 1개의 센스 신호(예컨대, SE(1-2))를 출력하는 1개의 센스 풀업소자(T34)를 포함할 수 있다. 스테이지들(STG1~STG8) 각각에서, 캐리 풀업소자(T31)와 스캔 풀업소자들(T32,T33)과 센스 풀업소자(T34)의 게이트전극들은 동일한 Q 노드에 접속되기 때문에, 스테이지 구성이 간소해지고 베젤을 줄이기 유리하다.

캐리 풀업소자(T31)의 일측 전극에는 8상의 캐리 쉬프트 클럭들(CRCLK1~CRCLK8) 중 어느 하나가 입력될 수 있다. 제1 스캔 풀업소자(T32)의 일측 전극에는 16상의 스캔 쉬프트 클럭들(SCCLK1~SCCLK16) 중에서 제1 그룹의 스캔 쉬프트 클럭(SCCLK1,3,5,7,9,11,13,15) 중 어느 하나가 입력될 수 있다. 제2 스캔 풀업소자(T33)의 일측 전극에는 16상의 스캔 쉬프트 클럭들(SCCLK1~SCCLK16) 중에서 제2 그룹의 스캔 쉬프트 클럭(SCCLK2,4,6,8, 10,12,14,16) 중 어느 하나가 입력될 수 있다. 그리고, 센스 풀업소자(T34)의 일측 전극에는 8상의 센스 쉬프트 클럭들(SECLK1~SECLK8) 중 어느 하나가 입력될 수 있다.

캐리 풀업소자(T31)의 타측 전극은 캐리 신호가 출력되는 캐리 출력 노드(NO1)에 접속된다. 캐리 출력 노드(NO1)는 다른 스테이지의 스타트 단자 또는 리셋 단자에 연결될 수 있다.

제1 스캔 풀업소자(T32)의 타측 전극은 제1 스캔 신호가 출력되는 제1 스캔 출력 노드(NO2)에 접속된다. 제1 스캔 출력 노드(NO2)는 제1 게이트라인을 통해 제1 컬러의 픽셀에 연결된다.

제2 스캔 풀업소자(T33)의 타측 전극은 제2 스캔 신호가 출력되는 제2 스캔 출력 노드(NO3)에 접속된다. 제2 스캔 출력 노드(NO3)는 제2 게이트라인을 통해 제2 컬러의 픽셀에 연결된다. 여기서, 제2 컬러의 픽셀은 상기 제1 컬러의 픽셀과 데이터라인을 공유한다.

센스 풀업소자(T34)의 타측 전극은 센스 신호가 출력되는 센스 출력 노드(NO4)에 접속된다. 센스 출력 노드(NO4)는 제3 게이트라인을 통해 제1 및 제2 컬러의 픽셀들에 연결된다.

한편, 풀다운 소자들(T41,T42,T43,T44')의 게이트전극들은 Qb 노드에 공통으로 접속되고, 풀다운 소자들(T41,T42,T43,T44')의 일측 전극들은 출력 노드들(NO1~NO4)에 각각 접속되며, 풀다운 소자들(T41,T42,T43,T44')의 타측 전극들은 저전위 구동전원(GVSS)에 접속될 수 있다. 풀다운 소자들(T41,T42,T43,T44')은 캐리신호와 스캔신호들과 센스신호를 안정화시키는 역할을 한다.

도 13은 도 12의 게이트 구동부를 구성하는 스테이지들 중에서 제n 스테이지를 보여주는 도면이다.

도 13을 참조하면, 본 발명에 따른 게이트 구동부의 제n 스테이지는 입력&리셋부(BLK1), 인버터부(BLK2), 출력부(BLK3'), 안정화부(BLK4'), 및 라인 선택&해제부(BLK5)를 포함할 수 있다.

입력&리셋부(BLK1), 인버터부(BLK2), 및 라인 선택&해제부(BLK5)는 도 8에서 설명한 것과 실질적으로 동일하다.

출력부(BLK3')는 Q 노드가 온 전압보다 높은 전압으로 부트 스트랩핑(Bootstrapping) 되는 동안, 캐리 쉬프트 클럭(CRCLK(n))을 캐리 신호(C(n))로 출력하는 풀업 소자 T31과, 제1 그룹의 스캔 쉬프트 클럭(SCCLK(2n-1))을 제1 스캔 신호(S(2n-1))로 출력하는 풀업 소자 T32와, 제2 그룹의 스캔 쉬프트 클럭(SCCLK(2n))을 제2 스캔 신호(S(2n))로 출력하는 풀업 소자 T33와, 센스 쉬프트 클럭(SECLK(n))을 센스 신호(SE(2n-1~2n))로 출력하는 풀업 소자 T34를 포함한다. 풀업 소자 T31의 게이트전극은 Q 노드에 접속되고, 풀업 소자 T31의 제1 전극에는 캐리 쉬프트 클럭(CRCLK(n))이 입력되며, 풀업 소자 T31의 제2 전극은 캐리 출력노드(NO1)에 접속된다. 풀업 소자 T32의 게이트전극은 Q 노드에 접속되고, 풀업 소자 T32의 제1 전극에는 제1 그룹의 스캔 쉬프트 클럭(SCCLK(2n-1))이 입력되며, 풀업 소자 T32의 제2 전극은 제1 스캔 출력노드(NO2)에 접속된다. 풀업 소자 T33의 게이트전극은 Q 노드에 접속되고, 풀업 소자 T33의 제1 전극에는 제2 그룹의 스캔 쉬프트 클럭(SCCLK(2n))이 입력되며, 풀업 소자 T33의 제2 전극은 제2 스캔 출력노드(NO3)에 접속된다. 풀업 소자 T34의 게이트전극은 Q 노드에 접속되고, 풀업 소자 T34의 제1 전극에는 센스 쉬프트 클럭(SECLK(2n))이 입력되며, 풀업 소자 T34의 제2 전극은 센스 출력노드(NO4)에 접속된다.

풀업 소자 T32의 게이트전극과 제1 스캔 출력노드(NO2) 사이에는 부스터 커패시터 CY가 더 접속될 수 있고, 풀업 소자 T33의 게이트전극과 제2 스캔 출력노드(NO3) 사이에는 부스터 커패시터 CZ가 더 접속될 수 있다. 부스터 커패시터들 CY,CZ은 제1 및 제2 그룹의 스캔 쉬프트 클럭들이 입력될 때, Q 노드의 부트 스트랩핑을 돕는 역할을 한다.

안정화부(BLK4')는 Qb 노드가 충전된 동안, 출력노드들(NO1~NO4)의 리플을 억제하는 풀다운 트랜지스터들 T41~T44'와, Q 노드의 리플을 억제하는 트랜지스터 T44를 포함한다. 풀다운 트랜지스터들 T41~T44'의 게이트전극들은 Qb 노드에 접속되고, 풀다운 트랜지스터들 T41~T44'의 제2 전극들에는 저전위 전원전압(GVSS)이 입력된다. 풀다운 트랜지스터 T41의 제1 전극은 캐리 출력노드(NO1)에 접속되고, 풀다운 트랜지스터 T42의 제1 전극은 제1 스캔 출력노드(NO2)에 접속되며, 풀다운 트랜지스터 T43의 제1 전극은 제2 스캔 출력노드(NO3)에 접속되고, 풀다운 트랜지스터 T44'의 제1 전극은 센스 출력노드(NO4)에 접속된다. 트랜지스터 T44의 게이트전극은 Qb 노드에 접속되고, 트랜지스터 T44의 제1 전극은 Q 노드에 접속되며, 트랜지스터 T44의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

도 14a 내지 도 14d는 도 12의 게이트 구동부에 인가되는 게이트 쉬프트 클럭들로서, 도 4a 내지 도 4d의 데이터 기입 순서를 구현하기 위한 게이트 쉬프트 클럭들의 동작 타이밍을 보여주는 도면들이다.

도 14a 내지 도 14d에서와 같이, 타이밍 콘트롤러는 동일 컬러의 픽셀들에 연속적으로 데이터전압이 인가되도록 스캔 쉬프트 클럭들의 위상을 설정하되, 컬러 전환 픽셀 위치들이 고정되지 않고 분산되도록 4프레임 기간을 주기로 하여 매 프레임마다 스캔 쉬프트 클럭들의 위상을 바꾼다. 한편, 타이밍 콘트롤러는 데이터 기입 동작과 무관한 캐리 쉬프트 클럭들과 센스 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 고정하여 동작의 안정성을 확보할 수 있다. 즉, 타이밍 콘트롤러는 캐리 쉬프트 클럭들의 위상을 모든 프레임들에서 캐리 쉬프트 클럭들 1~8 순으로 설정함과 아울러, 센스 쉬프트 클럭들의 위상을 모든 프레임들에서 센시 쉬프트 클럭들 1~8 순으로 설정할 수 있다.

도 14a 내지 도 14d에 도시된 스캔 쉬프트 클럭들의 위상 변화와 그에 따른 데이터전압들의 기입 동작은 도 9a 내지 도 9d에서 설명한 것과 실질적으로 동일하다.

도 15a 및 도 15b는 도 12의 게이트 구동부에 인가되는 게이트 쉬프트 클럭들로서, 도 5a 및 도 5b의 데이터 기입 순서를 구현하기 위한 게이트 쉬프트 클럭들의 동작 타이밍을 보여주는 도면들이다.

도 10a 및 도 10b에서와 같이, 타이밍 콘트롤러는 동일 컬러의 픽셀들에 연속적으로 데이터전압이 인가되도록 스캔 쉬프트 클럭들의 위상을 설정하되, 컬러 전환 픽셀 위치들이 고정되지 않고 분산되도록 2프레임 기간을 주기로 하여 매 프레임마다 스캔 쉬프트 클럭들의 위상을 바꾼다. 한편, 타이밍 콘트롤러는 데이터 기입 동작과 무관한 캐리 쉬프트 클럭들과 센스 쉬프트 클럭들의 위상을 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 고정 하여 동작의 안정성을 확보할 수 있다.

도 15a 및 도 15b에 도시된 스캔 쉬프트 클럭들의 위상 변화와 그에 따른 데이터전압들의 기입 동작은 도 10a 및 도 10b에서 설명한 것과 실질적으로 동일하다.

전술한 바와 같이, 본 발명은 동일 컬러의 픽셀들에 연속적으로 데이터전압이 인가되도록 스캔 쉬프트 클럭들의 위상을 설정하여 데이터 구동부의 발열과 소비전력을 크게 낮출 수 있다. 이에 덧붙여, 본 발명은 n 프레임 기간을 주기로 하여 매 프레임마다 스캔 쉬프트 클럭들의 위상을 바꿈으로써, 컬러 전환 픽셀 위치들이 고정되지 않고 분산되도록 하여 주기성 암점/휘점에 대한 시인성을 현격하게 낮출 수 있다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동부 13 : 게이트 구동부

Claims (16)

1. 데이터라인의 일측에 배치된 제1 컬러의 픽셀과 상기 데이터라인의 타측에 배치된 제2 컬러의 픽셀이 상기 데이터라인을 공유하도록 접속되고, 상기 제1 컬러의 픽셀과 상기 제2 컬러의 픽셀이 서로 다른 게이트라인들에 접속된 표시패널;
   스캔 쉬프트 클럭들 간의 위상을 일정 주기로 바꾸는 타이밍 콘트롤러;
   상기 스캔 쉬프트 클럭들에 대응되는 스캔 신호들을 생성하여 상기 게이트라인들에 인가하는 게이트 구동부;
   상기 스캔 신호들에 동기되는 데이터전압들을 생성하여 상기 데이터라인에 인가하는 데이터 구동부를 포함하고,
   상기 데이터전압들은 동일 컬러의 픽셀들을 대상으로 n(n은 2이상의 양의 정수)개씩 연속해서 상기 데이터라인에 인가되고,
   상기 데이터전압들이 픽셀들로 기입되는 순서는 상기 스캔 쉬프트 클럭들 간의 위상 변화에 따라 프레임마다 바뀌는 더블 레이트 구동방식의 표시장치.
2. 제 1 항에 있어서,
   상기 데이터전압들이 상기 동일 컬러의 픽셀들로 n개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들은 프레임마다 바뀌는 더블 레이트 구동방식의 표시장치.
3. 제 1 항에 있어서,
   상기 스캔 쉬프트 클럭들 간의 위상 변화는 n 프레임 기간을 주기로 하여 매 프레임마다 이뤄지는 더블 레이트 구동방식의 표시장치.
4. 제 3 항에 있어서,
   상기 데이터전압들이 상기 픽셀들로 기입되는 순서는 매 프레임마다 바뀌되 상기 n 프레임 기간을 주기로 하여 동일하게 반복되는 더블 레이트 구동방식의 표시장치.
5. 제 1 항에 있어서,
   상기 게이트라인들은 상기 제1 컬러의 픽셀에 접속된 제1 게이트라인과 상기 제2 컬러의 픽셀에 접속된 제2 게이트라인을 포함하고,
   상기 게이트 구동부의 각 스테이지는 상기 제1 게이트라인에 접속된 제1 풀업소자와 상기 제2 게이트라인에 접속된 제2 풀업소자를 포함하고,
   상기 제1 풀업소자의 게이트전극과 상기 제2 풀업소자의 게이트전극은 동일한 노드 Q에 접속된 더블 레이트 구동방식의 표시장치.
6. 제 5 항에 있어서,
   상기 스캔 쉬프트 클럭들은 제1 그룹의 스캔 쉬프트 클럭과 제2 그룹의 스캔 쉬프트 클럭을 포함하고,
   상기 제1 풀업소자의 일측 전극에는 상기 제1 그룹의 스캔 쉬프트 클럭 중 어느 하나가 입력되고,
   상기 제2 풀업소자의 일측 전극에는 상기 제2 그룹의 스캔 쉬프트 클럭 중 어느 하나가 입력되는 더블 레이트 구동방식의 표시장치.
7. 제 5 항에 있어서,
   상기 게이트라인들은 상기 제1 컬러의 픽셀과 상기 제2 컬러의 픽셀에 접속된 제3 게이트라인을 더 포함하고,
   상기 게이트 구동부의 각 스테이지는 상기 제3 게이트라인에 접속되어 상기 제3 게이트라인에 센스 신호를 인가하는 제3 풀업소자를 더 포함하고,
   상기 제3 풀업소자의 게이트전극은 상기 노드 Q에 접속되고,
   상기 제3 풀업소자의 일측 전극에는 상기 센스 신호에 대응되는 센스 쉬프트 클럭들 중 어느 하나가 입력되는 더블 레이트 구동방식의 표시장치.
8. 제 7 항에 있어서,
   상기 센스 쉬프트 클럭들의 위상은 상기 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 고정되는 더블 레이트 구동방식의 표시장치.
9. 제 7 항에 있어서,
   상기 표시패널은,
   상기 스캔 쉬프트 클럭들을 상기 게이트 구동부에 인가하기 위한 스캔 쉬프트 클럭 배선들과,
   상기 센스 쉬프트 클럭들을 상기 게이트 구동부에 인가하기 위한 센스 쉬프트 클럭 배선들을 더 포함하고,
   상기 센스 쉬프트 클럭 배선들의 개수는 상기 스캔 쉬프트 클럭 배선들의 개수의 절반인 더블 레이트 구동방식의 표시장치.
10. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는 상기 게이트 구동부의 동작에 필요한 캐리 쉬프트 클럭들을 더 생성하고,
    상기 캐리 쉬프트 클럭들의 위상은 상기 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 고정되는 더블 레이트 구동방식의 표시장치.
11. 제 10 항에 있어서,
    상기 표시패널은,
    상기 스캔 쉬프트 클럭들을 상기 게이트 구동부에 인가하기 위한 스캔 쉬프트 클럭 배선들과,
    상기 캐리 쉬프트 클럭들을 상기 게이트 구동부에 인가하기 위한 캐리 쉬프트 클럭 배선들을 더 포함하고,
    상기 캐리 쉬프트 클럭 배선들의 개수는 상기 스캔 쉬프트 클럭 배선들의 개수의 절반인 더블 레이트 구동방식의 표시장치.
12. 데이터라인의 일측에 배치된 제1 컬러의 픽셀과 상기 데이터라인의 타측에 배치된 제2 컬러의 픽셀이 상기 데이터라인을 공유하도록 접속되고, 상기 제1 컬러의 픽셀과 상기 제2 컬러의 픽셀이 서로 다른 게이트라인들에 접속된 표시장치의 구동방법에 있어서,
    스캔 쉬프트 클럭들 간의 위상을 일정 주기로 바꾸는 단계;
    상기 스캔 쉬프트 클럭들에 대응되는 스캔 신호들을 생성하여 상기 게이트라인들에 인가하는 단계;
    상기 스캔 신호들에 동기되는 데이터전압들을 생성하여 상기 데이터라인에 인가하는 단계를 포함하고,
    상기 데이터전압들은 동일 컬러의 픽셀들을 대상으로 n(n은 2이상의 양의 정수)개씩 연속해서 상기 데이터라인에 인가되고,
    상기 데이터전압들이 픽셀들로 기입되는 순서는 상기 스캔 쉬프트 클럭들 간의 위상 변화에 따라 프레임마다 바뀌는 표시장치의 구동방법.
13. 제 12 항에 있어서,
    상기 데이터전압들이 상기 동일 컬러의 픽셀들로 n개씩 연속해서 기입되기 시작하는 컬러 전환 픽셀 위치들은 프레임마다 바뀌는 표시장치의 구동방법.
14. 제 12 항에 있어서,
    상기 스캔 쉬프트 클럭들 간의 위상 변화는 n 프레임 기간을 주기로 하여 매 프레임마다 이뤄지는 표시장치의 구동방법.
15. 제 14 항에 있어서,
    상기 데이터전압들이 상기 픽셀들로 기입되는 순서는 매 프레임마다 바뀌되 상기 n 프레임 기간을 주기로 하여 동일하게 반복되는 표시장치의 구동방법.
16. 제 12 항에 있어서,
    상기 스캔 신호들의 생성에 필요한 캐리 쉬프트 클럭들을 생성하는 단계; 및
    상기 스캔 신호들과 다른 센스 신호들에 동기되는 센스 쉬프트 클럭들을 생성하는 단계를 더 포함하고,
    상기 캐리 쉬프트 클럭들의 위상 및 상기 센스 쉬프트 클럭들의 위상은 상기 스캔 쉬프트 클럭들 간의 위상 변화에 무관하게 고정되는 표시장치의 구동방법.

Images