KR20230082728A - 스캔구동부 및 이를 포함하는 표시장치 - Google Patents

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김보경
이두영
이탁영
임상욱
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Abstract

본 발명의 일 실시예는, 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각으로 제1클럭신호, 제2클럭신호 및 제3클럭신호가 인가되고, 상기 제1클럭신호의 폴링타임이 상기 제2클럭신호 및 상기 제3클럭신호의 폴링타임보다 짧은 스캔구동부를 개시한다.

Description

스캔구동부 및 이를 포함하는 표시장치{Scan Driver and Display apparatus comprising thereof}
본 발명은 스캔구동부 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 복수의 화소들을 포함하는 화소부, 스캔구동부, 데이터구동부, 제어부 등을 포함한다. 스캔구동부는 스캔선들에 연결되는 스테이지들을 구비하며, 스테이지들은 제어부로부터의 신호들에 대응하여 자신과 연결된 스캔선으로 스캔신호를 공급한다.
본 발명은 표시패널의 발열을 줄일 수 있는 스캔구동부 및 이를 포함하는 표시장치를 제공하기 위한 것이다. 본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 스캔구동부는, 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은, 제1제어노드의 전압레벨을 제어하는 노드제어부; 제1클럭신호가 인가되는 제1클럭입력단자와 제1출력단자 사이에 연결되고, 상기 제1제어노드가 온 전압 레벨일 때, 상기 제1클럭신호를 제1스캔신호로서 출력하는 제1풀업트랜지스터를 포함하는 제1출력제어부; 제2클럭신호가 인가되는 제2클럭입력단자와 제2출력단자 사이에 연결되고, 상기 제1제어노드가 온 전압 레벨일 때, 상기 제2클럭신호를 제2스캔신호로서 출력하는 제2풀업트랜지스터를 포함하는 제2출력제어부; 및 제3클럭신호가 인가되는 제3클럭입력단자와 제3출력단자 사이에 연결되고, 상기 제1제어노드가 온 전압 레벨일 때, 상기 제3클럭신호를 캐리신호로서 출력하는 제3풀업트랜지스터를 포함하는 제3출력제어부;를 포함하고, 상기 제1클럭신호의 폴링타임이 상기 제2클럭신호 및 상기 제3클럭신호의 폴링타임보다 짧다.
일 실시예에서, 상기 제1클럭신호의 라이징타임이 상기 제2클럭신호 및 상기 제3클럭신호의 라이징타임과 동일할 수 있다.
일 실시예에서, 상기 제1클럭신호의 라이징타임이 상기 제2클럭신호의 및 상기 제3클럭신호의 라이징타임보다 짧을 수 있다.
일 실시예에서, 상기 제1클럭신호의 라이징타임이 상기 제2클럭신호의의 라이징타임과 동일하고, 상기 제3클럭신호의 라이징타임보다 짧을 수 있다.
일 실시예에서, 상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호 및 상기 제3클럭신호의 온타임과 동일할 수 있다.
일 실시예에서, 상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호 및 상기 제3클럭신호의 온타임보다 길 수 있다.
일 실시예에서, 상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호의 온타임보다 길고, 상기 제3클럭신호의 온타임보다 짧을 수 있다.
일 실시예에서, 상기 제1클럭신호는 상기 제2클럭신호 및 상기 제3클럭신호와 동일 시점에서 온 전압 레벨에서 오프 전압 레벨로 천이되고, 상기 제2클럭신호 및 상기 제3클럭신호보다 빠르게 오프 전압 레벨로 천이될 수 있다.
일 실시예에서, 상기 제1클럭신호는 상기 제2클럭신호 및 상기 제3클럭신호와 동일 시점에서 오프 전압 레벨에서 온 전압 레벨로 천이되고, 상기 제2클럭신호 및 상기 제3클럭신호보다 빠르게 온 전압 레벨로 천이될 수 있다.
일 실시예에서, 상기 제1클럭신호는 상기 제2클럭신호와 동일 시점에서 온 전압 레벨에서 오프 전압 레벨로 천이되고, 상기 제2클럭신호보다 빠르게 오프 전압 레벨로 천이되고, 상기 제1클럭신호는 상기 제2클럭신호와 동일 시점에서 오프 전압 레벨에서 온 전압 레벨로 천이되고, 상기 제2클럭신호보다 빠르게 온 전압 레벨로 천이될 수 있다.
일 실시예에서, 상기 제3클럭신호는 온 전압 레벨을 유지하는 기간이 상기 제1클럭신호 및 상기 제2클럭신호의 온 전압 레벨을 유지하는 기간보다 길 수 있다.
일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 제1제어노드와 제2제어노드 사이에 연결되고, 상기 제1제어노드의 전압을 반전하여 상기 제2제어노드로 공급하는 인버터;를 더 포함하고, 상기 제1출력제어부는, 오프 전압 레벨의 제1전압이 인가되는 제1전압입력단자와 상기 제1출력단자 사이에 연결되고, 상기 제2제어노드가 온 전압 레벨일 때, 상기 제1전압을 상기 제1스캔신호로서 출력하는 제1풀다운트랜지스터를 포함하고, 상기 제2출력제어부는, 상기 제1전압입력단자와 상기 제2출력단자 사이에 연결되고, 상기 제2제어노드가 온 전압 레벨일 때, 상기 제1전압을 상기 제2스캔신호로서 출력하는 제2풀다운트랜지스터를 포함하고, 상기 제3출력제어부는, 오프 전압 레벨의 제2전압이 인가되는 제2전압입력단자와 상기 제3출력단자 사이에 연결되고, 상기 제2제어노드가 온 전압 레벨일 때, 상기 제2전압을 캐리신호로서 출력하는 제3풀다운트랜지스터를 포함하고, 상기 제1전압이 상기 제2전압보다 낮을 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 복수의 화소들을 포함하는 화소부; 및 상기 복수의 화소들 각각으로 제1스캔신호 및 제2스캔신호를 출력하는 복수의 스테이지들을 포함하는 스캔구동부;를 포함하고, 상기 복수의 스테이지들 각각은, 제1제어노드의 전압레벨을 제어하는 노드제어부; 상기 제1제어노드가 온 전압 레벨일 때 제1클럭신호를 상기 제1스캔신호로서 출력하는 제1출력제어부; 및 상기 제1제어노드가 온 전압 레벨일 때 제2클럭신호를 상기 제2스캔신호로서 출력하는 제2출력제어부; 및 상기 제1제어노드가 온 전압 레벨일 때 제3클럭신호를 캐리신호로서 출력하는 제3출력제어부;를 포함하고, 상기 제1클럭신호의 폴링타임이 상기 제2클럭신호 및 상기 제3클럭신호의 폴링타임보다 짧다.
일 실시예에서, 상기 제1클럭신호의 라이징타임이 상기 제2클럭신호 및 상기 제3클럭신호의 라이징타임과 동일할 수 있다.
일 실시예에서, 상기 제1클럭신호의 라이징타임이 상기 제2클럭신호의 및 상기 제3클럭신호의 라이징타임보다 짧을 수 있다.
일 실시예에서, 상기 제1클럭신호의 라이징타임이 상기 제2클럭신호의의 라이징타임과 동일하고, 상기 제3클럭신호의 라이징타임보다 짧을 수 있다.
일 실시예에서, 상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호 및 상기 제3클럭신호의 온타임과 동일할 수 있다.
일 실시예에서, 상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호 및 상기 제3클럭신호의 온타임보다 길 수 있다.
일 실시예에서, 상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호의 온타임보다 길고, 상기 제3클럭신호의 온타임보다 짧을 수 있다.
일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 제1제어노드와 제2제어노드 사이에 연결되고, 상기 제1제어노드의 전압을 반전하여 상기 제2제어노드로 공급하는 인버터;를 더 포함하고, 상기 제1출력제어부는, 상기 제2제어노드가 온 전압 레벨일 때, 오프 전압 레벨의 제1전압을 상기 제1스캔신호로서 출력하고, 상기 제2출력제어부는, 상기 제2제어노드가 온 전압 레벨일 때, 오프 전압 레벨의 상기 제1전압을 상기 제2스캔신호로서 출력하고, 상기 제3출력제어부는, 상기 제2제어노드가 온 전압 레벨일 때, 오프 전압 레벨의 제2전압을 캐리신호로서 출력하고, 상기 제1전압이 상기 제2전압보다 낮을 수 있다.
본 발명의 실시예에 따라 표시패널의 발열을 줄일 수 있는 스캔구동부 및 이를 포함하는 표시장치를 제공할 수 있다. 본 발명의 효과는 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상에서 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이다.
도 2는 일 실시예에 따른 화소를 나타낸 등가 회로도이다.
도 3은 일 실시예에 따른 화소 및 센싱부의 동작을 설명하는 도면이다.
도 4는 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다.
도 5는 일 실시예에 따른 스캔구동부를 구성하는 임의의 스테이지를 개략적으로 나타낸 도면이다.
도 6은 일 실시예에 따른 스테이지의 일부를 개략적으로 나타낸 도면이다.
도 7a 및 도 7b는 일 실시예에 따른 클럭신호 및 스캔신호의 펄스를 나타내는 도면들이다.
도 8a 및 도 8b는 일 실시예에 따른 클럭신호 및 스캔신호의 펄스를 나타내는 도면들이다.
도 9a 및 도 9b는 일 실시예에 따른 클럭신호 및 스캔신호의 펄스를 나타내는 도면들이다.
도 10은 일 실시예에 따른 클럭신호의 펄스를 나타내는 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 하이레벨의 전압 또는 로우레벨의 전압에 의해 활성화될 수 있다. 예를 들어, P채널 트랜지스터는 로우레벨 전압에 의해 활성화되고, N채널 트랜지스터는 하이레벨 전압에 의해 활성화된다. 따라서, P채널 트랜지스터와 N채널 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이다.
본 발명의 실시예들에 따른 표시장치(10)는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
도 1을 참조하면, 표시장치(10)는 화소부(110), 스캔구동부(130), 센싱부(140), 데이터구동부(150), 및 제어부(160)를 포함할 수 있다.
일 실시예에 따라, 표시장치는 센싱모드로 구동하는 센싱기간 및 표시모드로 구동하는 구동기간으로 나뉘어 구동될 수 있다. 센싱기간은 화소부(110)에 구비된 화소(PX) 각각의 특성정보, 예컨대 화소(PX)들 각각에 포함된 구동트랜지스터 및/또는 유기발광다이오드의 문턱전압, 이동도 및 열화정보 중 적어도 하나를 추출하는 기간일 수 있다. 구동기간은 화소부(110)에 구비된 화소(PX)들에 의해 데이터신호에 대응하여 소정의 영상을 표시하는 기간일 수 있다. 일 실시예에서, 센싱기간은 전원이 인가(파워 온)된 후, 구동기간들 사이, 전원이 꺼지기(파워 오프) 전일 수 있다.
스캔구동부(130)는 다수의 스캔선들(SCL, SSL)에 연결되고, 제어부(160)로부터의 제1제어신호(CONT1)에 대응하여 스캔신호를 생성하여 스캔선들(SCL, SSL)에 순차적으로 공급할 수 있다. 스캔신호는 화소(PX)에 포함된 트랜지스터가 턴-온될 수 있는 온 전압의 펄스를 갖는 신호일 수 있다. 온 전압은 하이레벨 또는 로우레벨의 전압일 수 있다. 스캔구동부(130)는 쉬프트 레지스터를 포함할 수 있다. 일례로, 스캔구동부(130)는 센싱기간 및 구동기간 동안 스캔선들(SCL, SSL)로 스캔신호를 순차적으로 공급할 수 있다.
센싱부(140)는 다수의 센싱선(SL)들에 연결되고, 제어부(160)로부터의 제2제어신호(CON2)에 대응하여 센싱기간 동안 센싱선(SL)들을 통해 화소(PX)들로부터의 특성정보를 센싱할 수 있다. 일 실시예에서, 센싱선(SL)은 각 수직라인(열)마다 구비될 수 있다. 다른 실시예에서, 하나의 센싱선(SL)을 복수 열의 화소(P)들이 공유할 수도 있다. 센싱부(140)는 센싱된 특성정보를 디지털 형태의 센싱데이터로 변환하여 출력할 수 있다. 센싱데이터는 화소(PX)들의 특성편차가 보상되도록 데이터를 변환하는 데에 이용될 수 있다. 센싱부(140)는 복수의 센싱 IC(Integrated Circuit)들을 포함할 수 있다. 센싱 IC들은 화소(PX)들의 특성정보를 추출하는 리드아웃(Readout) IC로 구현될수 있다. 센싱부(140)는 센싱기간에 인에이블되고 구동기간에 디스에이블될 수 있다.
데이터구동부(150)는 다수의 데이터선(DL)들에 연결되고, 제어부(160)로부터의 제3제어신호(CONT3)에 대응하여 구동기간 동안 데이터신호를 데이터선(DL)들에 공급할 수 있다. 데이터구동부(150)는 구동기간 동안 제어부(160)로부터 공급받은 데이터(DATA)에 대응하여 데이터신호를 생성할 수 있다. 데이터구동부(150)에서 생성된 전압 또는 전류 형태의 데이터신호는 데이터선(DL)들로 공급될 수 있다. 데이터선(DL)들로 공급된 데이터신호는 스캔신호에 의하여 선택된 화소(PX)들로 공급될 수 있다. 화소(PX)들은 구동기간 동안 데이터신호에 상응하는 휘도의 빛을 방출하고, 이에 따라 화소부(110)에서 영상이 표시될 수 있다.
일 실시예에 따라, 데이터구동부(150)는 제어부(160)의 제어에 대응하여 센싱기간 동안 데이터선(DL)들로 기준전압을 공급할 수 있다. 일례로, 기준전압은 화소(PX)들에 구비된 구동트랜지스터들에서 전류가 흐를 수 있는 소정의 전압으로 설정될 수 있다. 한편, 본 발명의 실시예에서, 센싱기간 동안 반드시 데이터구동부(150)가 화소(PX)들로 기준전압을 공급해야만 하는 것은 아니다. 예컨대, 센싱기간 동안 화소(PX)들이 다른 전압원 및/또는 전류원에 연결되는 경우, 데이터구동부(150)는 구동기간에만 데이터선(DL)들을 구동할 수도 있다.
화소부(110)에는 복수의 스캔선들(SCL, SSL), 복수의 데이터선(DL)들, 복수의 센싱선(SL)들, 및 이들에 연결된 복수의 화소(PX)들이 구비될 수 있다. 복수의 화소(PX)들은 제1방향(x방향, 행방향) 및 제2방향(y방향, 열방향)으로 반복적으로 배열될 수 있다. 복수의 스캔선들(SCL, SSL)은 일정하게 이격되어 행으로 배열되며 각각 스캔신호를 전달할 수 있다. 복수의 데이터선(DL)들은 일정하게 이격되어 열로 배열되며 각각 데이터신호를 전달할 수 있다. 복수의 센싱선(SL)들은 일정하게 이격되어 열로 배열되며 각각 화소(PX)의 특성정보를 센싱할 수 있다. 실시예에 따라, 유기전계발광 표시장치인 경우, 화소(PX)들은 구동전압(ELVDD) 및 공통전압(ELVSS)을 공급받아 구동될 수 있다. 화소(PX)들은 센싱기간 동안 센싱선(SL)을 통해 특성정보를 출력하고, 구동기간 동안 데이터선(DL)으로부터 공급되는 데이터신호에 대응하여 발광할 수 있다.
제어부(160)는 스캔구동부(130), 센싱부(140) 및 데이터구동부(150)의 구동을 제어할 수 있다. 또한, 제어부(160)는 센싱부(140)로부터의 센싱데이터를 메모리에 저장하고, 저장된 센싱데이터를 이용하여 외부로부터 입력되는 데이터를 보정하고, 보정된 데이터(DATA)를 데이터구동부(150)로 출력할 수 있다. 일 실시예에서, 데이터(DATA) 및 센싱데이터는 디지털 형태의 신호일 수 있다.
제어부(160)는 레벨쉬프터(170)를 구비할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서 레벨쉬프터(170)가 제어부(160)의 외부에 별개로 구성될 수도 있다.
레벨쉬프터(170)는 클럭신호, 제어신호 등에 기초하여 제1 내지 제3제어신호들(CON1, CON2, CON3)을 생성할 수 있다. 제1제어신호(CON1)는 스캔 개시신호 및 복수의 클럭신호들 등을 포함할 수 있다. 제2제어신호(CON2)는 센싱 개시신호 및 복수의 클럭신호들, 스위치 제어신호들 등을 포함할 수 있다. 제3제어신호(CON3)는 소스 개시신호 및 복수의 클럭신호들 등을 포함할 수 있다.
표시장치(10)는 표시패널을 포함하고, 표시패널은 기판을 포함할 수 있다. 표시장치(10)는 영상을 표시하는 표시영역과 표시영역을 둘러싸는 표시영역 외곽의 비표시영역을 포함할 수 있다. 기판의 표시영역에 화소부(110)가 배치되고, 비표시영역에 스캔구동부(130), 센싱부(140), 데이터구동부(150) 등의 구동 회로들이 배치될 수 있다. 예를 들어, 스캔구동부(130)의 일부 또는 전부는 GIP(Gate In Panel) 방식으로 기판의 표시영역에 화소회로를 구성하는 트랜지스터를 형성하는 공정 중에 기판의 비표시영역에 직접 형성될 수 있다.
데이터구동부(150)는 기판의 일 측에 배치된 패드와 전기적으로 접속된 FPCB(flexible Printed circuit board) 상에 배치될 수 있다. 다른 실시예에서, 데이터구동부(150)는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판 상에 직접 배치될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시장치로서, 유기발광표시장치를 예로 하여 설명하지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시장치는 무기발광표시장치(Inorganic Light Emitting Display 또는 무기EL표시장치), 퀀텀닷발광표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다.
도 2는 일 실시예에 따른 화소를 나타낸 등가 회로도이다.
도 2를 참조하면, 화소(PX)들 각각은 화소회로(PC)와 화소회로(PC)에 연결된 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다. 화소회로(PC)는 제1트랜지스터(T1: 구동트랜지스터), 제2트랜지스터(T2: 스위칭트랜지스터), 제3트랜지스터(T3: 센싱제어트랜지스터) 및 커패시터(Cst)를 포함한다.
제1트랜지스터(T1)는 구동전압(ELVDD)을 공급하는 구동전압선(PL)에 연결된 제1전극, 제2노드(Nb)에 연결된 제2전극을 포함할 수 있다. 제1트랜지스터(T1)의 게이트전극은 제1노드(Na)에 연결될 수 있다. 제1트랜지스터(T1)는 커패시터(Cst)에 저장된 전압에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)에 흐르는 구동전류를 제어할 수 있다.
제2트랜지스터(T2)는 제1스캔선(SCL)에 연결된 게이트전극, 데이터선(DL)에 연결된 제1전극, 제1노드(Na)에 연결된 제2전극을 포함할 수 있다. 제2트랜지스터(T2)는 제1스캔선(SCL)을 통해 입력되는 제1스캔신호(SC)에 따라 턴-온되어 데이터선(DL)과 제1노드(Na)를 전기적으로 연결하고, 데이터선(DL)을 통해 입력된 데이터신호(DS)를 제1노드(Na)로 전달할 수 있다.
제3트랜지스터(T3)는 제2스캔선(SSL)에 연결된 게이트전극, 제1트랜지스터(T1)의 제2전극에 연결된 제1전극, 센싱선(SL)에 연결된 제2전극을 포함할 수 있다. 제3트랜지스터(T3)는 센싱기간 동안 제2스캔선(SSL)으로 공급되는 제2스캔신호(SS)에 의해 턴-온되어 센싱선(SL)과 제1트랜지스터(T1)의 제2전극을 전기적으로 연결할 수 있다.
커패시터(Cst)는 제1노드(Na)와 제1트랜지스터(T1)의 제2전극 사이에 연결될 수 있다. 커패시터(Cst)는 제2트랜지스터(T2)로부터 전달받은 전압과 제1트랜지스터(T1)의 제2전극의 전위의 차이에 해당하는 전압을 저장할 수 있다.
유기발광다이오드(OLED)는 제2노드(Nb)에 연결된 제1전극(화소전극, 애노드) 및 공통전압(ELVSS)이 인가되는 제2전극(대향전극, 캐소드)을 포함할 수 있다. 유기발광다이오드(OLED)는 구동전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2에서 화소회로의 트랜지스터들은 N형 트랜지스터를 도시하고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예컨대, 화소회로의 트랜지스터들은 P형 트랜지스터이거나, 일부는 P형 트랜지스터이고 다른 일부는 N형 트랜지스터 등 다양한 실시예가 가능하다.
실시예에 따라, 적어도 제1트랜지스터(T1)는 비정질 혹은 결정질의 산화물 반도체로 구성된 활성층을 포함하는 산화물 반도체 박막트랜지스터일 수 있다. 예컨대, 제1 내지 제3트랜지스터들(T1 내지 T3)은 산화물 반도체 박막트랜지스터일 수 있다. 산화물 반도체 박막트랜지스터는 우수한 오프 전류 특성을 가진다. 또는, 실시예에 따라, 제1 내지 제3트랜지스터들(T1 내지 T3) 중 적어도 하나는 폴리 실리콘으로 형성된 활성층을 포함하는 LTPS(Low Temperature Poly-Silicon) 박막트랜지스터일 수도 있다. LTPS 박막트랜지스터는 높은 전자 이동도를 가지며, 이에 따라 빠른 구동 특성을 가진다.
도 3은 일 실시예에 따른 화소 및 센싱부의 동작을 설명하는 도면이다.
센싱부(140)는 제1스위칭소자(SW1), 제2스위칭소자(SW2), 적어도 하나의 ADC(Analog Digital Converter)(146)를 포함할 수 있다.
제1스위칭소자(SW1)는 센싱선(SL)과 초기화 전압원 사이에 연결될 수 있다. 제1스위칭소자(SW1)는 제어부(160)로부터 제공되는 제1제어신호(S1)에 의해 턴-온되고. 초기화 전압원으로부터 제공된 초기화 전압(Vint)을 센싱선(SL)으로 공급할 수 있다.
제2스위칭소자(SW2)는 센싱선(SL)과 ADC(146) 사이에 연결될 수 있다. 제2스위칭소자(SW2)는 제어부(160)로부터 제공되는 제2제어신호(S2)에 의해 턴-온되어, 센싱선(SL)을 ADC(146)에 연결시킬 수 있다.
ADC(146)는 센싱선(SL)의 전압 또는 전류를 센싱할 수 있다. ADC(146)는 센싱된 아날로그 특성정보를 디지털 센싱데이터로 변환할 수 있다.
센싱부(140)는 ADC(146)에 연결된 메모리(148)를 더 포함할 수 있다. 메모리(148)는 ADC(146)로부터 공급되는 디지털 센싱데이터를 임시 저장하는 버퍼로서 기능할 수 있다. 메모리(148)에는 각 화소의 특성정보에 대응한 디지털 센싱데이터가 저장될 수 있다. 메모리(148)에 저장된 디지털 데이터는 제어부(160)로 공급될 수 있다.
제어부(160)는 각 화소(PX)의 특성정보를 포함하는 센싱데이터에 기초하여 화소(PX)들 사이의 특성편차가 보상된 데이터(DATA)를 출력할 수 있다.
센싱기간 동안 데이터구동부(150)는 화소(PX)들에서 전류가 흐를 수 있는 정도의 기준전압을 데이터선(DL)으로 공급할 수 있다. 한편, 실시예에 따라서는 데이터구동부(150)가 기준전압을 공급하지 않을 수도 있다. 이 경우, 센싱기간 동안 데이터선(DL)들을 소정의 전류원 및/또는 전압원에 전기적으로 연결하여 화소(PX)들을 구동할 수도 있다.
또한, 센싱기간 중 소정의 기간 동안 제1스캔선(SCL)들 및 제2스캔선(SSL)들로 각각 제1스캔신호(SC) 및 제2스캔신호(SS)가 공급될 수 있다. 제1스캔신호(SC) 및 제2스캔신호(SS)를 공급받은 행의 화소(PX)들에서는 제2트랜지스터(T2) 및 제3트랜지스터(T3)가 턴-온될 수 있다. 제2트랜지스터(T2)가 턴-온되면, 데이터선(DL)으로부터의 기준전압이 제1노드(Na)로 전달될 수 있다.
제3트랜지스터(T3)가 턴-온될 때, 제1스위칭소자(SW1)는 제1제어신호(S1)에 의해 턴-온되고. 초기화 전압(Vint)이 센싱선(SL)을 통해 제1트랜지스터(T1)의 제2전극이 연결된 노드에 초기화 전압(Vint)이 공급될 수 있다.
이후, 제1스위칭소자(SW1)가 턴-오프되고, 제2스위칭소자(SW2)가 제2제어신호(S2)에 의해 턴-온되어, 제1트랜지스터(T1)의 제2전극이 센싱선(SL)에 전기적으로 연결될 수 있다. 그리고, 제1노드(Na)로 기준전압이 공급되어, 제1트랜지스터(T1)가 턴-온된다. 이에 따라, 해당 행의 화소(PX)들에서는 기준전압에 상응하는 전류가 생성되고, 상기 전류는 화소(PX)들의 제3트랜지스터(T3)를 경유하여 센싱선(SL)으로 공급될 수 있다.
센싱선(SL)은 소정의 저항값을 가지며, 이에 따라 센싱선(SL) 각각에는 해당 화소(PX)에 흐르는 소정의 전류에 대응하는 전압이 인가될 수 있다. 센싱선(SL)에 인가된 전압은 센싱선(SL)에 기생적으로 형성되는 라인 커패시터(CLine)에 저장될 수 있다. 센싱선(SL)에 저장되는 전압은 현재 센싱된 행의 화소(PX)에 포함된 제1트랜지스터(T1)의 특성정보를 포함할 수 있다. 기준 전압에 대응하여 제1트랜지스터(T1)에 흐르는 전류는 제1트랜지스터(T1)의 문턱전압, 이동도 및 열화에 대응할 수 있다. 화소(PX)의 특성정보를 추출하는 방법은 전술된 실시예에 한정되지는 않는다. 예컨대, 공지된 다양한 방식에 의해 화소(PX)의 특성정보를 추출할 수 있다.
구동기간 동안 제어부(160)로부터 출력되는 데이터(DATA)는 데이터구동부(150)로 입력되고, 데이터구동부(150)는 데이터(DATA)에 대응하는 데이터신호를 생성하고, 생성된 데이터신호(DS)를 데이터선(DL)들로 출력할 수 있다.
구동기간 동안 제1스캔선(SCL)들 및 제2스캔선(SSL)들로 각각 제1스캔신호(SC) 및 제2스캔신호(SS)가 공급될 수 있다. 제1스캔신호(SC) 및 제2스캔신호(SS)를 공급받은 행의 화소(PX)들에서는 제2트랜지스터(T2) 및 제3트랜지스터(T3)가 턴-온될 수 있다. 제2트랜지스터(T2)가 턴-온되면, 데이터선(DL)으로부터의 데이터신호가 해당 화소(PX)의 제1노드(Na)로 전달될 수 있다. 제3트랜지스터(T3)가 턴-온되면, 센싱선(SL)으로부터의 초기화 전압(Vint)이 해당 화소(PX)의 제2노드(Nb)로 전달될 수 있다. 이에 따라, 커패시터(Cst)에는 제1노드(Na)와 제2노드(Nb) 사이의 전압이 충전될 수 있다. 제1트랜지스터(T1)가 턴-온되고, 턴-온된 제1트랜지스터(T1)는 데이터신호에 대응하는 구동전류를 유기발광다이오드(OLED)로 공급할 수 있다. 이에 따라, 구동전압선(PL)으로부터 제1트랜지스터(T1) 및 유기발광다이오드(OLED)를 경유하는 전류패스를 따라 구동전류가 흐르게 된다. 그러면, 유기발광다이오드(OLED)는 구동전류에 대응하는 휘도로 발광할 수 있다. 데이터신호는 데이터(DATA)에 대응하여 생성된 것이므로, 화소(PX)들 사이의 특성편차가 보상되어 표시패널에서 균일한 화질의 영상이 표시될 수 있다.
도 4는 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 스캔구동부(130)는 복수의 제1 내지 제n스테이지들(ST1 내지 STn)을 포함할 수 있다. 복수의 제1 내지 제n스테이지들(ST1 내지 STn)은 한 프레임 기간 동안 제1스캔신호(SC1 내지 SCn) 및 제2스캔신호(SS1 내지 SSn) 각각을 제1스캔선 및 제2스캔선으로 순차적으로 출력할 수 있다.
제1 내지 제n스테이지들(ST1 내지 STn) 각각은 제1스캔선(SCL)들 중 어느 하나, 제2스캔선(SSL)들 중 어느 하나와 연결될 수 있다. 제1 내지 제n스테이지들(ST1 내지 STn) 각각은 적어도 하나의 클럭신호(CK)와 적어도 하나의 전압신호(VG)를 공급받고, 제1스캔신호(SC)를 생성하여 연결된 제1스캔선(SCL)으로 공급하고, 제2스캔신호(SS)를 생성하여 연결된 제2스캔선(SSL)으로 공급할 수 있다. 예를 들어, 제i스테이지(STi)는 i행의 제1스캔선(SCL)으로 제1스캔신호(SCi)를 공급하고, i행의 제2스캔선(SSL)으로 제2스캔신호(SSi)를 공급할 수 있다. 즉, 제1 내지 제n스테이지들(ST1 내지 STn) 각각은 동일 행에 구비된 제1스캔선(SCL) 및 제2스캔선(SSL)으로 제1스캔신호(SC) 및 제2스캔신호(SS)를 공급할 수 있다.
제1 내지 제n스테이지들(ST1 내지 STn) 각각은 캐리클럭신호 중 하나에 응답하여 캐리신호(CR)를 전단 또는 후단의 스테이지로 공급할 수 있다. 전단 스테이지는 적어도 하나 이전의 스테이지일 수 있고, 후단 스테이지는 적어도 하나 이후의 스테이지일 수 있다.
도 5는 일 실시예에 따른 스캔구동부를 구성하는 임의의 스테이지를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 스테이지(ST)는 출력제어부(134), 제1제어노드(Q)를 제어하는 노드제어부(131), 제1제어노드(Q)의 전압을 반전하여 제2제어노드(QB)로 공급하는 인버터(INV)를 포함할 수 있다. 노드제어부(131) 및 인버터(INV)는 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다.
출력제어부(134)는 온 전압을 출력하기 위한 풀업트랜지스터(SWFU) 및 오프 전압을 출력하기 위한 풀다운트랜지스터(SWFD)를 포함할 수 있다. 풀업트랜지스터(SWFU)가 턴온되면 클럭신호(CK)를 기초로 하이 전압의 신호가 출력될 수 있다. 풀업트랜지스터(SWFU)는 하이 전압의 제1스캔신호(SC)를 출력하는 제1풀업트랜지스터, 하이 전압의 제2스캔신호(SS)를 출력하는 제2풀업트랜지스터, 하이 전압의 캐리신호(CR)를 출력하는 제3풀업트랜지스터를 포함할 수 있다. 풀다운트랜지스터(SWFD)가 턴온되면 전압신호(VG)를 기초로 로우 전압의 신호가 출력될 수 있다. 풀다운트랜지스터(SWFD)는 로우 전압의 제1스캔신호(SC)를 출력하는 제1풀다운트랜지스터, 로우 전압의 제2스캔신호(SS)를 출력하는 제2풀다운트랜지스터, 로우 전압의 캐리신호(CR)를 출력하는 제3풀다운트랜지스터를 포함할 수 있다.
도 6은 일 실시예에 따른 스테이지의 일부를 개략적으로 나타낸 도면이다.
제1 내지 제n스테이지들(ST1 내지 STn) 각각은 복수의 노드들을 가지며, 이하, 복수의 노드들 중 일부 노드들을 제1 내지 제3출력노드들(N1 내지 N3), 제1 및 제2제어노드들(Q, BQ)로 지칭한다. 이하, 화소부(110)의 임의의 행으로 제1스캔신호(SC) 및 제2스캔신호(SS)를 출력하는 임의의 스테이지(ST)를 예로서 설명한다.
스테이지(ST)로 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK)가 공급될 수 있다. 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK)는 하이 전압과 로우 전압을 반복하는 구형파 신호일 수 있다. 여기서, 하이 전압 기간은 로우 전압 기간 보다 짧게 설정될 수 있다. 하이 전압 기간은 스캔신호의 펄스 폭에 대응하는 것으로 화소회로(PC)의 구조에 대응하여 다양하게 설정될 수 있다. 제1스캔신호(SC) 및 제2스캔신호(SS)의 펄스 폭은 오프 전압 레벨(이하, 오프 전압)에서 온 전압 레벨(이하, 온 전압)로 천이하는 시점부터 온 전압에서 오프 전압으로 천이가 완료된 시점까지의 기간일 수 있다.
스테이지(ST)는 노드제어부(131), 인버터(133) 및 출력제어부(134)를 포함할 수 있다. 출력제어부(134)는 제1출력제어부(135), 제2출력제어부(137) 및 제3출력제어부(139)를 포함할 수 있다.
노드제어부(131)는 제1전압입력단자(V1)와 제2전압입력단자(V2) 사이에 연결될 수 있다. 노드제어부(131)는 입력단자(IN)에 인가되는 개시신호(예를 들어, 외부신호(STV) 또는 j번째 캐리신호(CRj)), 캐리입력단자(CRI)에 인가되는 k번째 캐리신호(CRk), 제1전압입력단자(V1)에 인가되는 제1전압(VDD) 및 제2전압입력단자(V2)에 인가되는 제2전압(VSS1)을 기초로 제1제어노드(Q)의 전압을 제어할 수 있다. 여기서, j번째 캐리신호(CRj) 및 k번째 캐리신호(CRk)는 각각 전단 스테이지의 캐리신호 또는 후단 스테이지의 캐리신호일 수 있다. 전단 스테이지는 적어도 하나 이전의 스테이지일 수 있고, 후단 스테이지는 적어도 하나 이후의 스테이지일 수 있다. j번째 캐리신호(CRj)와 k번째 캐리신호(CRk)의 하이 전압 기간들은 중첩하지 않는다. 제1전압(VDD)은 예를 들어, 트랜지스터를 턴-온시키는 온 전압으로 설정될 수 있다. 제2전압(VSS1)은 제1전압(VDD)보다 낮게 설정되는 전압으로, 예를 들어, 오프 전압으로 설정될 수 있다. 노드제어부(131)는 제1트랜지스터, 제2트랜지스터 및 제3트랜지스터를 포함할 수 있다.
제1트랜지스터는 입력단자(IN)와 제1제어노드(Q) 사이에 직렬로 연결된 제1-1트랜지스터(T1-1) 및 제1-2트랜지스터(T1-2)를 포함할 수 있다. 제1-1트랜지스터(T1-1) 및 제1-2트랜지스터(T1-2)의 게이트들은 입력단자(IN)에 연결될 수 있다. 제1-1트랜지스터(T1-1) 및 제1-2트랜지스터(T1-2)는 입력단자(IN)로 공급되는 하이 전압의 개시신호(STV/CRj)에 의해 턴-온되어 개시신호(STV/CRj)를 제1제어노드(Q)로 공급할 수 있다.
제2트랜지스터는 제1제어노드(Q)와 제2전압입력단자(V2) 사이에 직렬로 연결된 제2-1트랜지스터(T2-1) 및 제2-2트랜지스터(T2-2)를 포함할 수 있다. 제2-1트랜지스터(T2-1) 및 제2-2트랜지스터(T2-2)의 게이트들은 캐리입력단자(CRI)에 연결될 수 있다. 제2-1트랜지스터(T2-1) 및 제2-2트랜지스터(T2-2)는 하이 전압의 k번째 캐리신호(CRk)가 공급될 때 턴-온되어 제1제어노드(Q)의 전압을 제2전압(VSS1)으로 설정할 수 있다.
제1-1트랜지스터(T1-1)와 제1-2트랜지스터(T1-2) 사이의 중간노드(공통전극) 및 제2-1트랜지스터(T2-1)와 제2-2트랜지스터(T2-2) 사이의 중간노드(공통전극)는 제3트랜지스터에 연결될 수 있다.
제3트랜지스터는 제1트랜지스터와 제2트랜지스터의 중간노드들과 제1전압입력단자(V1) 사이에 직렬로 연결된 제3-1트랜지스터(T3-1) 및 제3-2트랜지스터(T3-2)를 포함할 수 있다. 제3-1트랜지스터(T3-1) 및 제3-2트랜지스터(T3-2)의 게이트들은 제1제어노드(Q)에 연결될 수 있다. 제3-1트랜지스터(T3-1) 및 제3-2트랜지스터(T3-2)는 제1제어노드(Q)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제3트랜지스터는 제1제어노드(Q)가 하이 전압일 때 턴-온되어, 제1트랜지스터와 제2트랜지스터의 중간노드들을 하이레벨로 유지시킴으로써 제1제어노드(Q)의 전류 누설을 최소화할 수 있다.
제1제어노드(Q)는 개시신호(STV/CRj)에 의해 하이 전압으로 설정(선충전)되고, k번째 캐리신호(CRk)에 의해 로우 전압으로 설정(방전)될 수 있다.
인버터(133)는 제1제어노드(Q)와 제2제어노드(QB) 사이에 연결될 수 있다. 인버터(133)는 제1제어노드(Q)의 전압을 반전하여 제2제어노드(QB)로 공급할 수 있다. 인버터(133)는 적어도 하나의 트랜지스터를 포함하여 구성될 수 있다.
제1출력제어부(135)는 제1제어노드(Q)와 제2제어노드(QB)의 전압에 따라 제1클럭신호(SC_CK) 또는 제3전압(VSS2)을 제1출력노드(N1)에 연결된 제1출력단자(OUT1)로 출력할 수 있다. 제3전압(VSS2)은 제2전압(VSS1)보다 낮은 전압으로 설정될 수 있다. 제1출력제어부(135)는 제1클럭입력단자(CLK1)와 제3전압입력단자(V3) 사이에 연결된 제4트랜지스터(T4) 및 제5트랜지스터(T5)를 포함할 수 있다. 제1출력제어부(135)는 제1커패시터(C1)를 더 포함할 수 있다.
제4트랜지스터(T4)는 제1클럭입력단자(CLK1)와 제1출력단자(OUT1) 사이에 연결될 수 있다. 제4트랜지스터(T4)의 게이트는 제1제어노드(Q)에 연결될 수 있다. 제4트랜지스터(T4)는 제1제어노드(Q)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제4트랜지스터(T4)는 제1풀업트랜지스터일 수 있다. 제4트랜지스터(T4)는 제1제어노드(Q)가 하이 전압으로 설정될 때 턴-온되어 하이 전압의 제1클럭신호(SC_CK)를 제1스캔신호(SC)의 하이 전압으로 출력할 수 있다.
제5트랜지스터(T5)는 제1출력단자(OUT1)와 제3전압입력단자(V3) 사이에 연결될 수 있다. 제5트랜지스터(T5)의 게이트는 제2제어노드(QB)에 연결될 수 있다. 제5트랜지스터(T5)는 제2제어노드(QB)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제5트랜지스터(T5)는 제1풀다운트랜지스터일 수 있다. 제5트랜지스터(T5)는 제2제어노드(QB)가 하이 전압으로 설정될 때 턴-온되어 제3전압(VSS2)을 제1스캔신호(SC)의 로우 전압으로 출력할 수 있다.
제1커패시터(C1)는 제1출력노드(N1)와 제1제어노드(Q) 사이에 연결될 수 있다. 제1제어노드(Q)가 하이 전압으로 충전될 때 제4트랜지스터(T4)가 턴-온되어 하이 전압의 제1클럭신호(SC_CK)가 제1스캔신호(SC)의 하이 전압으로 출력되며, 이때 제1커패시터(C1)에 의해 제1제어노드(Q)의 전압이 부트스트랩될 수 있다.
제2출력제어부(137)는 제1제어노드(Q)와 제2제어노드(QB)의 전압에 따라 제2클럭신호(SS_CK) 또는 제3전압(VSS2)을 제2출력노드(N2)에 연결된 제2출력단자(OUT2)로 출력할 수 있다. 제2출력제어부(137)는 제2클럭입력단자(CLK2)와 제3전압입력단자(V3) 사이에 연결된 제6트랜지스터(T6) 및 제7트랜지스터(T7)를 포함할 수 있다. 제2출력제어부(137)는 제2커패시터(C2)를 더 포함할 수 있다.
제6트랜지스터(T6)는 제2클럭입력단자(CLK2)와 제2출력단자(OUT2) 사이에 연결될 수 있다. 제6트랜지스터(T6)의 게이트는 제1제어노드(Q)에 연결될 수 있다. 제6트랜지스터(T6)는 제1제어노드(Q)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제6트랜지스터(T6)는 제2풀업트랜지스터일 수 있다. 제6트랜지스터(T6)는 제1제어노드(Q)가 하이 전압으로 설정될 때 턴-온되어 하이 전압의 제2클럭신호(SS_CK)를 제2스캔신호(SS)의 하이 전압으로 출력할 수 있다.
제7트랜지스터(T7)는 제2출력단자(OUT2)와 제3전압입력단자(V3) 사이에 연결될 수 있다. 제7트랜지스터(T7)의 게이트는 제2제어노드(QB)에 연결될 수 있다. 제7트랜지스터(T7)는 제2제어노드(QB)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제7트랜지스터(T7)는 제2풀다운트랜지스터일 수 있다. 제7트랜지스터(T7)는 제2제어노드(QB)가 하이 전압으로 설정될 때 턴-온되어 제3전압(VSS2)을 제2스캔신호(SS)의 로우 전압으로 출력할 수 있다.
제2커패시터(C2)는 제2출력노드(N2)와 제1제어노드(Q) 사이에 연결될 수 있다. 제1제어노드(Q)가 하이 전압으로 충전될 때 제6트랜지스터(T6)가 턴-온되어 제2클럭신호(SS_CK)가 제2스캔신호(SS)의 하이 전압으로 출력되며, 이때 제2커패시터(C2)에 의해 제1제어노드(Q)의 전압이 부트스트랩될 수 있다.
제3출력제어부(139)는 제1제어노드(Q)와 제2제어노드(QB)의 전압에 따라 제3클럭신호(CR_CK) 또는 제2전압(VSS1)을 제3출력노드(N3)에 연결된 제3출력단자(OUT3)로 출력할 수 있다. 제3출력제어부(139)는 제3클럭입력단자(CLK3)와 제2전압입력단자(V2) 사이에 연결된 제8트랜지스터(T8) 및 제9트랜지스터(T9)를 포함할 수 있다.
제8트랜지스터(T8)는 제3클럭입력단자(CLK3)와 제3출력단자(OUT3) 사이에 연결될 수 있다. 제8트랜지스터(T8)의 게이트는 제1제어노드(Q)에 연결될 수 있다. 제8트랜지스터(T8)는 제1제어노드(Q)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제8트랜지스터(T8)는 제3풀업트랜지스터일 수 있다. 제8트랜지스터(T8)는 제1제어노드(Q)가 하이 전압으로 설정될 때 턴-온되어 하이 전압의 제3클럭신호(CR_CK)를 캐리신호(CR)의 하이 전압으로 출력할 수 있다.
제9트랜지스터(T9)는 제3출력단자(OUT3)와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제9트랜지스터(T9)의 게이트는 제2제어노드(QB)에 연결될 수 있다. 제9트랜지스터(T9)는 제2제어노드(QB)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제9트랜지스터(T9)는 제3풀다운트랜지스터일 수 있다. 제9트랜지스터(T9)는 제2제어노드(QB)가 하이 전압으로 설정될 때 턴-온되어 제2전압(VSS1)을 캐리신호(CR)의 로우 전압으로 출력할 수 있다.
입력단자(IN)로 하이 전압의 개시신호가 공급되고, 노드제어부(131)는 제1제어노드(Q)를 하이 전압으로 설정하고, 제1출력제어부(135)는 하이 전압의 제1클럭신호(SC_CK)를 제1스캔신호(SC)로서 출력하고, 제2출력제어부(137)는 하이 전압의 제2클럭신호(SS_CK)를 제2스캔신호(SS)로서 출력하고, 제3출력제어부(139)는 하이 전압의 제3클럭신호(CR_CK)를 캐리신호(CR)로서 출력할 수 있다. 이때 인버터(INV)에 의해 제2제어노드(QB)는 로우 전압으로 설정될 수 있다.
이후, 제1제어노드(Q)가 로우 전압으로 변경되면, 제1출력제어부(135)는 로우 전압의 제3전압(VSS2)을 제1스캔신호(SC)로서 출력하고, 제2출력제어부(137)는 로우 전압의 제3전압(VSS2)을 제2스캔신호(SS)로서 출력하고, 제3출력제어부(139)는 로우 전압의 제2전압(VSS1)을 캐리신호(CR)로서 출력할 수 있다. 인버터(INV)에 의해 제2제어노드(QB)는 하이 전압으로 설정될 수 있다.
도 7a 및 도 7b는 일 실시예에 따른 클럭신호 및 스캔신호의 펄스를 나타내는 도면들이다.
도 7a 및 도 7b를 참조하면, 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK)는 각각 하이 전압의 펄스를 갖는 신호일 수 있다. 하이 전압의 펄스는 로우 전압에서 하이 전압으로 천이(상승)하는 기간인 라이징타임(TR), 하이 전압에서 로우 전압으로 천이(하강)하는 기간인 폴링타임(TF) 및 하이 전압을 유지하는 기간인 온타임(TO)의 펄스폭을 가질 수 있다.
제1클럭신호(SC_CK)의 펄스는 제1라이징타임(TR1), 제1폴링타임(TF1) 및 제1온타임(TO1)의 제1펄스폭(TW1)을 가질 수 있다. 제2클럭신호(SS_CK)의 펄스는 제2라이징타임(TR2), 제2폴링타임(TF2) 및 제2온타임(TO2)의 제2펄스폭(TW2)을 가질 수 있다. 제3클럭신호(CR_CK)의 펄스는 제3라이징타임(TR3), 제3폴링타임(TF3) 및 제3온타임(TO3)의 제3펄스폭(TW3)을 가질 수 있다.
수직 상승 및 수직 하강에 의한 라이징에지(RE)와 폴링에지(FE)를 갖는 기준클럭신호(Ref)와 달리, 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK)의 라이징에지(RE)와 폴링에지(FE)는 소정의 기울기를 갖고 상승 또는 하강할 수 있다. 라이징에지(RE)의 기울기는 라이징타임(TR)에 의해 결정되고, 폴링에지(FE)의 기울기는 폴링타임(TF)에 의해 결정될 수 있다.
해상도가 높아질수록 클럭선의 RC 로드가 커지고 클럭선의 충방전이 계속됨에 따라 표시패널의 집적회로가 부착되는 부분 및 스캔구동부로 신호를 인가하는 클럭선들을 포함하는 배선부의 발열 현상으로 국부적인 과열 현상이 발생할 수 있다.
레벨쉬프터(170)는 슬루율이 100%일 때 기준클럭신호(Ref)를 출력할 수 있다. 레벨쉬프터(170)의 슬루율을 100%보다 낮게 설정하여 클럭신호의 라이징타임(TR) 및/또는 폴링타임(TF)을 증가시킴으로써 표시패널의 발열이 감소할 수 있다.
일 실시예에서, 제1클럭신호(SC_CK), 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 라이징타임(TR)과 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 폴링타임(TF)은 길게 설정하고, 제1클럭신호(SC_CK)의 폴링타임(TF)은 짧게 설정할 수 있다. 예컨대, 제1클럭신호(SC_CK), 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 라이징에지(RE)의 기울기는 동일하고, 제1클럭신호(SC_CK)의 폴링에지(FE)의 기울기가 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 폴링에지(FE)의 기울기보다 클 수 있다.
제1클럭신호(SC_CK), 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)는 제1시점(t1)부터 제2시점(t2)까지 로우 전압에서 하이 전압으로 상승(변경)될 수 있다. 제1클럭신호(SC_CK), 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)는 제2시점(t2)부터 제3시점(t3)까지 하이 전압을 유지할 수 있다. 제1클럭신호(SC_CK)는 제3시점(t3)부터 제4시점(t4)까지 하이 전압에서 로우 전압으로 하강(변경)될 수 있다. 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)는 제3시점(t3)부터 제5시점(t5)까지 하이 전압에서 로우 전압으로 하강(변경)될 수 있다. 제1클럭신호(SC_CK)는 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)보다 빠르게 풀-다운될 수 있다.
제1클럭신호(SC_CK)의 제1라이징타임(TR1), 제2클럭신호(SS_CK)의 제2라이징타임(TR2) 및 제3클럭신호(CR_CK)의 제3라이징타임(TR3)은 동일할 수 있다. 제2클럭신호(SS_CK)의 제2폴링타임(TF2)과 제3클럭신호(CR_CK)의 제3폴링타임(TF3)은 동일하고, 제1클럭신호(SC_CK)의 제1폴링타임(TF1)은 제2클럭신호(SS_CK)의 제2폴링타임(TF2) 및 제3클럭신호(CR_CK)의 제3폴링타임(TF3)보다 짧을 수 있다. 제1클럭신호(SC_CK)의 제1폴링타임(TF1)은 제1라이징타임(TR1)보다 짧을 수 있다. 제1클럭신호(SC_CK)의 제1온타임(TO1), 제2클럭신호(SS_CK)의 제2온타임(TO2) 및 제3클럭신호(CR_CK)의 제3온타임(TO3)은 동일할 수 있다. 이에 따라 제2클럭신호(SS_CK)의 제2펄스폭(TW2)과 제3클럭신호(CR_CK)의 제3펄스폭(TW3)은 동일하고, 제1클럭신호(SC_CK)의 제1펄스폭(TW1)은 제2클럭신호(SS_CK)의 제2펄스폭(TW2) 및 제3클럭신호(CR_CK)의 제3펄스폭(TW3)보다 짧을 수 있다.
도 6을 참조하여 설명한 바와 같이, 스테이지(ST)가 출력하는 제1스캔신호(SC), 제2스캔신호(SS) 및 캐리신호(CR) 각각은 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK)를 기초로 생성될 수 있다. 따라서, 도 7b에 도시된 바와 같이, 제1스캔신호(SC), 제2스캔신호(SS) 및 캐리신호(CR) 각각의 파형은 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK) 각각의 파형과 동일할 수 있다. 즉, 제1스캔신호(SC)의 라이징타임은 제2스캔신호(SS) 및 캐리신호(CR)의 라이징타임과 동일하고, 제1스캔신호(SC)의 폴링타임은 제2스캔신호(SS) 및 캐리신호(CR)의 폴링타임보다 짧을 수 있다.
제1클럭신호(SC_CK)는 데이터신호를 화소로 인가하기 위해 화소회로(PC)의 제2트랜지스터(T2)를 턴-온시키는 제1스캔신호(SC)의 생성에 사용되는 신호이다. 본 실시예는, 기준클럭신호(Ref) 대비 제1클럭신호(SC_CK), 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 라이징타임(TR)과 폴링타임(TF)을 길게 설정함으로써 발열을 줄이면서, 제1클럭신호(SC_CK)의 폴링타임(TF)을 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 폴링타임(TF)보다 짧게 설정하여 화질 특성을 확보함으로써 표시품질은 유지할 수 있다.
본 발명의 실시예는 제1클럭신호(SC_CK)의 폴링타임(TF)을 도 7a에 도시된 바와 같이 유지하면서, 표시패널의 발열 목표에 따라 제1클럭신호(SC_CK)의 라이징타임과 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 라이징타임과 폴링타임을 변경할 수 있다.
도 8a 및 도 8b는 일 실시예에 따른 클럭신호 및 스캔신호의 펄스를 나타내는 도면들이다.
도 8a 및 도 8b의 실시예는, 제1클럭신호(SC_CK)의 라이징타임(TR)이 더 변경된 점이 도 7a 및 도 7b의 실시예와 차이가 있다. 도 8a 및 도 8b를 참조하면, 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 라이징타임(TR)과 폴링타임(TF)은 길게 설정하고, 제1클럭신호(SC_CK)의 라이징타임(TR)과 폴링타임(TF)은 짧게 설정할 수 있다. 예컨대, 제1클럭신호(SC_CK)의 라이징에지(RE)와 폴링에지(FE)의 기울기가 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 라이징에지(RE)와 폴링에지(FE)의 기울기보다 클 수 있다.
제1클럭신호(SC_CK)는 제1시점(t1)부터 제2시점(t2)까지 로우 전압에서 하이 전압으로 상승할 수 있다. 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)는 제1시점(t1)부터 제3시점(t3)까지 로우 전압에서 하이 전압으로 상승할 수 있다. 제1클럭신호(SC_CK)는 제2시점(t2)부터 제4시점(t4)까지 하이 전압을 유지할 수 있다. 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)는 제3시점(t3)부터 제4시점(t4)까지 하이 전압을 유지할 수 있다. 제1클럭신호(SC_CK)는 제4시점(t4)부터 제5시점(t5)까지 하이 전압에서 로우 전압으로 하강할 수 있다. 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)는 제4시점(t4)부터 제6시점(t6)까지 하이 전압에서 로우 전압으로 하강할 수 있다. 제1클럭신호(SC_CK)는 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)보다 빠르게 풀-업 및 풀-다운될 수 있다.
제2클럭신호(SS_CK)의 제2라이징타임(TR2)과 제3클럭신호(CR_CK)의 제3라이징타임(TR3)은 동일하고, 제1클럭신호(SC_CK)의 제1라이징타임(TR1)은 제2클럭신호(SS_CK)의 제2라이징타임(TR2) 및 제3클럭신호(CR_CK)의 제3라이징타임(TR3)보다 짧을 수 있다. 제2클럭신호(SS_CK)의 제2폴링타임(TF2)과 제3클럭신호(CR_CK)의 제3폴링타임(TF3)은 동일하고, 제1클럭신호(SC_CK)의 제1폴링타임(TF1)은 제2클럭신호(SS_CK)의 제2폴링타임(TF2) 및 제3클럭신호(CR_CK)의 제3폴링타임(TF3) 보다 짧을 수 있다. 제2클럭신호(SS_CK)의 제2온타임(TO2) 및 제3클럭신호(CR_CK)의 제3온타임(TO3)은 동일하고, 제1클럭신호(SC_CK)의 제1온타임(TO1)은 제2클럭신호(SS_CK)의 제2온타임(TO2) 및 제3클럭신호(CR_CK)의 제3온타임(TO3)보다 길 수 있다. 제2클럭신호(SS_CK)의 제2펄스폭(TW2)과 제3클럭신호(CR_CK)의 제3펄스폭(TW3)은 동일하고, 제1클럭신호(SC_CK)의 제1펄스폭(TW1)은 제2클럭신호(SS_CK)의 제2펄스폭(TW2) 및 제3클럭신호(CR_CK)의 제3펄스폭(TW3)보다 짧을 수 있다.
도 8b에 도시된 바와 같이, 제1스캔신호(SC), 제2스캔신호(SS) 및 캐리신호(CR) 각각의 파형은 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK) 각각의 파형과 동일할 수 있다. 즉, 제1스캔신호(SC)의 라이징타임은 제2스캔신호(SS) 및 캐리신호(CR)의 라이징타임보다 짧고, 제1스캔신호(SC)의 폴링타임은 제2스캔신호(SS) 및 캐리신호(CR)의 폴링타임보다 짧을 수 있다.
본 실시예는, 제1클럭신호(SC_CK)의 제1라이징타임(TR1)을 짧게하고 제1온타임(TO1)을 길게 함으로써, 제1스캔신호(SC)에 의한 제1스캔선(SCL)의 프리차징을 강화할 수 있다.
도 9a 및 도 9b는 일 실시예에 따른 클럭신호 및 스캔신호의 펄스를 나타내는 도면들이다.
도 9a 및 도 9b의 실시예는, 도 8a 및 도 8b의 실시예에서 제3클럭신호(CR_CK)의 라이징타임(TR)과 폴링타임(FT)이 더 변경되었다. 도 9a 및 도 9b를 참조하면, 제3클럭신호(CR_CK)의 라이징타임(TR)과 폴링타임(TF)을 짧게 설정하고, 제3온타임(TO3)을 길게할 수 있다. 예컨대, 제1클럭신호(SC_CK)와 제3클럭신호(CR_CK)의 라이징에지(RE)의 기울기가 제2클럭신호(SS_CK)의 라이징에지(RE)의 기울기보다 클 수 있다. 일 실시예에서, 제1클럭신호(SC_CK)의 폴링에지(FE)의 기울기가 제2클럭신호(SS_CK) 및 제3클럭신호(CR_CK)의 폴링에지(FE)의 기울기보다 클 수 있다. 다른 실시예에서, 제1클럭신호(SC_CK)의 폴링에지(FE)의 기울기가 제3클럭신호(CR_CK)의 폴링에지(FE)의 기울기와 같을 수 있다. 또는 제1클럭신호(SC_CK)의 폴링에지(FE)의 기울기가 제3클럭신호(CR_CK)의 폴링에지(FE)의 기울기보다 작을 수 있다.
제1클럭신호(SC_CK)와 제3클럭신호(CR_CK)는 제1시점(t1)부터 제2시점(t2)까지 로우 전압에서 하이 전압으로 상승할 수 있다. 제2클럭신호(SS_CK)는 제1시점(t1)부터 제3시점(t3)까지 로우 전압에서 하이 전압으로 상승할 수 있다. 제1클럭신호(SC_CK)는 제2시점(t2)부터 제4시점(t4)까지 하이 전압을 유지할 수 있다. 제2클럭신호(SS_CK)는 제3시점(t3)부터 제4시점(t4)까지 하이 전압을 유지할 수 있다. 제1클럭신호(SC_CK)는 제4시점(t4)부터 제5시점(t5)까지 하이 전압에서 로우 전압으로 하강할 수 있다. 제2클럭신호(SS_CK)는 제4시점(t4)부터 제6시점(t6)까지 하이 전압에서 로우 전압으로 하강할 수 있다. 제3클럭신호(CR_CK)는 제5시점(t5)부터 제6시점(t6)까지 하이 전압에서 로우 전압으로 하강할 수 있다. 제1클럭신호(SC_CK)와 제3클럭신호(CR_CK)는 제2클럭신호(SS_CK)보다 빠르게 풀-업될 수 있다. 제1클럭신호(SC_CK)는 제2클럭신호(SS_CK)와 제3클럭신호(CR_CK)보다 빠르게 풀-다운될 수 있다.
제1클럭신호(SC_CK)의 제1라이징타임(TR1)과 제3클럭신호(CR_CK)의 제3라이징타임(TR3)은 동일하고, 제2클럭신호(SS_CK)의 제2라이징타임(TR2)보다 짧을 수 있다. 제1클럭신호(SC_CK)의 제1폴링타임(TF1), 제2클럭신호(SS_CK)의 제2폴링타임(TF2) 및 제3클럭신호(CR_CK)의 제3폴링타임(TF3)은 서로 상이할 수 있다. 제1클럭신호(SC_CK)의 제1폴링타임(TF1)과 제3클럭신호(CR_CK)의 제3폴링타임(TF3)은 서로 동일 또는 상이할 수 있다. 제1클럭신호(SC_CK)의 제1온타임(TO1), 제2클럭신호(SS_CK)의 제2온타임(TO2) 및 제3클럭신호(CR_CK)의 제3온타임(TO3)은 서로 상이할 수 있다. 제1클럭신호(SC_CK)의 제1온타임(TO1)과 제3클럭신호(CR_CK)의 제3온타임(TO3)은 제2클럭신호(SS_CK)의 제2온타임(TO2)보다 길 수 있다. 제2클럭신호(SS_CK)의 제2펄스폭(TW2)과 제3클럭신호(CR_CK)의 제3펄스폭(TW3)은 동일하고, 제1클럭신호(SC_CK)의 제1펄스폭(TW1)은 제2클럭신호(SS_CK)의 제2펄스폭(TW2) 및 제3클럭신호(CR_CK)의 제3펄스폭(TW3)보다 짧을 수 있다.
도 9b에 도시된 바와 같이, 제1스캔신호(SC), 제2스캔신호(SS) 및 캐리신호(CR) 각각의 파형은 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK) 각각의 파형과 동일할 수 있다. 즉, 제1스캔신호(SC)의 라이징타임은 캐리신호(CR)의 라이징타임과 동일하고, 제2스캔신호(SS)의 라이징타임보다 짧고, 제1스캔신호(SC)의 폴링타임은 제2스캔신호(SS)의 폴링타임보다 짧을 수 있다. 제1스캔신호(SC)의 폴링타임은 캐리신호(CR)의 폴링타임과 동일 또는 상이할 수 있다.
본 실시예는, 제3클럭신호(CR_CK)의 라이징타임(TR)과 폴링타임(TF)을 짧게 설정하고, 제3온타임(TO3)을 길게함으로써 스캔구동부의 스테이지 동작 특성을 향상시킬 수 있다.
도 10은 일 실시예에 따른 클럭신호의 펄스를 나타내는 도면이다.
도 10의 실시예는, 제1클럭신호(SC_CK)와 제2클럭신호(SS_CK)가 통합된 점에서 도 7a의 실시예와 차이가 있다. 이 경우, 도 6에 도시된 실시예에서, 제1출력제어부(135)와 제2출력제어부(137) 중 하나가 생략될 수 있다. 예컨대, 각 스테이지(ST)의 제2출력제어부(137)가 생략되고, 레벨쉬프터(170)는 제2클럭신호(SS_CK)는 출력하지 않고, 제1클럭신호(SC_CK)를 스캔구동부(130)로 출력할 수 있다. 제1출력제어부(135)의 제1출력단자(OUT1)를 통해 제1클럭신호(SC_CK)가 제1스캔신호(SC) 및 제2스캔신호(SS)로서 제1스캔선(SCL)과 제2스캔선(SSL)으로 출력될 수 있다. 제1클럭신호(SC_CK)와 제2클럭신호(SS_CK)의 제1라이징타임(TR1)과 제3클럭신호(CR_CK)의 제3라이징타임(TR3)은 동일할 수 있다. 제1클럭신호(SC_CK)와 제2클럭신호(SS_CK)의 제1폴링타임(TF1)은 제3클럭신호(CR_CK)의 제3폴링타임(TF3)보다 짧을 수 있다.
본 발명의 실시예들은 표시패널에서의 발열을 줄이기 위해 화질과 무관한 제2클럭신호(SS_CK)와 제3클럭신호(CR_CK)의 라이징타임(TR)과 폴링타임(TF)은 길게하고, 화질과 관련된 제1클럭신호(SC_CK)의 폴링타임(TF)을 라이징타임(TR)보다 짧게할 수 있다.
본 발명의 실시예들에서, 클럭신호의 라이징타임(TR), 폴링타임(TF) 및 온타임(TO)은 클럭신호의 펄스의 라이징타임(TR), 폴링타임(TF) 및 온타임(TO)을 의미할 수 있다.
도 6에 도시된 스테이지(ST)의 회로는 예시적이며, 노드제어부(131), 제1출력제어부(135), 제2출력제어부(137) 및 제3출력제어부(139)를 구성하는 회로소자들 및 그들의 연결관계는 다양하게 구성될 수 있고, 제1클럭신호(SC_CK), 제2클럭신호(SS_CK), 제3클럭신호(CR_CK)를 각각 이용하여 도 2의 화소회로(PC)에 제1스캔신호(SC), 제2스캔신호(SS)를 출력하는 스테이지(ST)이면 본 발명의 실시예들이 적용될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 표시장치
110: 화소부
130: 스캔구동부
150: 데이터구동부
160: 제어부
170: 레벨쉬프터
ST: 스테이지

Claims (20)

  1. 복수의 스테이지들을 포함하는 스캔구동부에 있어서,
    상기 복수의 스테이지들 각각은,
    제1제어노드의 전압레벨을 제어하는 노드제어부;
    제1클럭신호가 인가되는 제1클럭입력단자와 제1출력단자 사이에 연결되고, 상기 제1제어노드가 온 전압 레벨일 때, 상기 제1클럭신호를 제1스캔신호로서 출력하는 제1풀업트랜지스터를 포함하는 제1출력제어부;
    제2클럭신호가 인가되는 제2클럭입력단자와 제2출력단자 사이에 연결되고, 상기 제1제어노드가 온 전압 레벨일 때, 상기 제2클럭신호를 제2스캔신호로서 출력하는 제2풀업트랜지스터를 포함하는 제2출력제어부; 및
    제3클럭신호가 인가되는 제3클럭입력단자와 제3출력단자 사이에 연결되고, 상기 제1제어노드가 온 전압 레벨일 때, 상기 제3클럭신호를 캐리신호로서 출력하는 제3풀업트랜지스터를 포함하는 제3출력제어부;를 포함하고,
    상기 제1클럭신호의 폴링타임이 상기 제2클럭신호 및 상기 제3클럭신호의 폴링타임보다 짧은, 스캔구동부.
  2. 제1항에 있어서,
    상기 제1클럭신호의 라이징타임이 상기 제2클럭신호 및 상기 제3클럭신호의 라이징타임과 동일한, 스캔구동부.
  3. 제1항에 있어서,
    상기 제1클럭신호의 라이징타임이 상기 제2클럭신호의 및 상기 제3클럭신호의 라이징타임보다 짧은, 스캔구동부.
  4. 제1항에 있어서,
    상기 제1클럭신호의 라이징타임이 상기 제2클럭신호의의 라이징타임과 동일하고, 상기 제3클럭신호의 라이징타임보다 짧은, 스캔구동부.
  5. 제1항에 있어서,
    상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호 및 상기 제3클럭신호의 온타임과 동일한, 스캔구동부.
  6. 제1항에 있어서,
    상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호 및 상기 제3클럭신호의 온타임보다 긴, 스캔구동부.
  7. 제1항에 있어서,
    상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호의 온타임보다 길고, 상기 제3클럭신호의 온타임보다 짧은, 스캔구동부.
  8. 제1항에 있어서,
    상기 제1클럭신호는 상기 제2클럭신호 및 상기 제3클럭신호와 동일 시점에서 온 전압 레벨에서 오프 전압 레벨로 천이되고, 상기 제2클럭신호 및 상기 제3클럭신호보다 빠르게 오프 전압 레벨로 천이되는, 스캔구동부.
  9. 제8항에 있어서,
    상기 제1클럭신호는 상기 제2클럭신호 및 상기 제3클럭신호와 동일 시점에서 오프 전압 레벨에서 온 전압 레벨로 천이되고, 상기 제2클럭신호 및 상기 제3클럭신호보다 빠르게 온 전압 레벨로 천이되는, 스캔구동부.
  10. 제1항에 있어서,
    상기 제1클럭신호는 상기 제2클럭신호와 동일 시점에서 온 전압 레벨에서 오프 전압 레벨로 천이되고, 상기 제2클럭신호보다 빠르게 오프 전압 레벨로 천이되고,
    상기 제1클럭신호는 상기 제2클럭신호와 동일 시점에서 오프 전압 레벨에서 온 전압 레벨로 천이되고, 상기 제2클럭신호보다 빠르게 온 전압 레벨로 천이되는, 스캔구동부.
  11. 제10항에 있어서,
    상기 제3클럭신호는 온 전압 레벨을 유지하는 기간이 상기 제1클럭신호 및 상기 제2클럭신호의 온 전압 레벨을 유지하는 기간보다 긴, 스캔구동부.
  12. 제1항에 있어서,
    상기 제1제어노드와 제2제어노드 사이에 연결되고, 상기 제1제어노드의 전압을 반전하여 상기 제2제어노드로 공급하는 인버터;를 더 포함하고,
    상기 제1출력제어부는, 오프 전압 레벨의 제1전압이 인가되는 제1전압입력단자와 상기 제1출력단자 사이에 연결되고, 상기 제2제어노드가 온 전압 레벨일 때, 상기 제1전압을 상기 제1스캔신호로서 출력하는 제1풀다운트랜지스터를 포함하고,
    상기 제2출력제어부는, 상기 제1전압입력단자와 상기 제2출력단자 사이에 연결되고, 상기 제2제어노드가 온 전압 레벨일 때, 상기 제1전압을 상기 제2스캔신호로서 출력하는 제2풀다운트랜지스터를 포함하고,
    상기 제3출력제어부는, 오프 전압 레벨의 제2전압이 인가되는 제2전압입력단자와 상기 제3출력단자 사이에 연결되고, 상기 제2제어노드가 온 전압 레벨일 때, 상기 제2전압을 캐리신호로서 출력하는 제3풀다운트랜지스터를 포함하고,
    상기 제1전압이 상기 제2전압보다 낮은, 스캔구동부.
  13. 복수의 화소들을 포함하는 화소부; 및
    상기 복수의 화소들 각각으로 제1스캔신호 및 제2스캔신호를 출력하는 복수의 스테이지들을 포함하는 스캔구동부;를 포함하고,
    상기 복수의 스테이지들 각각은,
    제1제어노드의 전압레벨을 제어하는 노드제어부;
    상기 제1제어노드가 온 전압 레벨일 때 제1클럭신호를 상기 제1스캔신호로서 출력하는 제1출력제어부; 및
    상기 제1제어노드가 온 전압 레벨일 때 제2클럭신호를 상기 제2스캔신호로서 출력하는 제2출력제어부; 및
    상기 제1제어노드가 온 전압 레벨일 때 제3클럭신호를 캐리신호로서 출력하는 제3출력제어부;를 포함하고,
    상기 제1클럭신호의 폴링타임이 상기 제2클럭신호 및 상기 제3클럭신호의 폴링타임보다 짧은, 표시장치.
  14. 제13항에 있어서,
    상기 제1클럭신호의 라이징타임이 상기 제2클럭신호 및 상기 제3클럭신호의 라이징타임과 동일한, 표시장치.
  15. 제13항에 있어서,
    상기 제1클럭신호의 라이징타임이 상기 제2클럭신호의 및 상기 제3클럭신호의 라이징타임보다 짧은, 표시장치.
  16. 제13항에 있어서,
    상기 제1클럭신호의 라이징타임이 상기 제2클럭신호의의 라이징타임과 동일하고, 상기 제3클럭신호의 라이징타임보다 짧은, 표시장치.
  17. 제13항에 있어서,
    상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호 및 상기 제3클럭신호의 온타임과 동일한, 표시장치.
  18. 제13항에 있어서,
    상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호 및 상기 제3클럭신호의 온타임보다 긴, 표시장치.
  19. 제13항에 있어서,
    상기 제1클럭신호의 상기 온 전압 레벨을 유지하는 기간인 온타임이 상기 제2클럭신호의 온타임보다 길고, 상기 제3클럭신호의 온타임보다 짧은, 표시장치.
  20. 제13항에 있어서,
    상기 제1제어노드와 제2제어노드 사이에 연결되고, 상기 제1제어노드의 전압을 반전하여 상기 제2제어노드로 공급하는 인버터;를 더 포함하고,
    상기 제1출력제어부는, 상기 제2제어노드가 온 전압 레벨일 때, 오프 전압 레벨의 제1전압을 상기 제1스캔신호로서 출력하고,
    상기 제2출력제어부는, 상기 제2제어노드가 온 전압 레벨일 때, 오프 전압 레벨의 상기 제1전압을 상기 제2스캔신호로서 출력하고,
    상기 제3출력제어부는, 상기 제2제어노드가 온 전압 레벨일 때, 오프 전압 레벨의 제2전압을 캐리신호로서 출력하고,
    상기 제1전압이 상기 제2전압보다 낮은, 표시장치.
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