JP4638282B2 - 駆動回路が内蔵された液晶表示パネル - Google Patents

Description

本発明は液晶表示装置に関し、特に駆動回路が内蔵された液晶表示パネルに関する。

最近の情報化の社会において、テレビ及びコンピューターの表示装置として使用される液晶表示装置は、電界を利用して液晶の光透過率を調節することによって画像を表示するようになる。このために、液晶表示装置は液晶セルがマトリックス形態に配列された液晶表示パネル（以下、液晶パネル）と、液晶パネルを駆動するための駆動回路とを備える。

図１を参照すると、一般的な液晶表示装置はｍ×ｎ個の液晶セルＣｌｃがマトリックスタイプに配列されてｍ個のデータラインＤ１乃至Ｄｍとｎ個のゲートラインＧ１乃至Ｇｎが交差し、その交差部に薄膜トランジスターＴＦＴが接続された液晶パネル１３と、液晶パネル１３のデータラインＤ１乃至Ｄｍにデータを供給するデータ駆動回路１１と、ゲートラインＧ１乃至Ｇｎにスキャンパルスを供給するゲート駆動回路１２とを備える。

液晶パネル１３は、薄膜トランジスター・アレイが形成された薄膜トランジスター基板とカラー・フィルター・アレイが形成されたカラー・フィルター基板が液晶層を間に置いて合着し形成される。この液晶パネル１３の薄膜トランジスター基板に形成されたデータラインＤ１乃至ＤｍとゲートラインＧ１乃至Ｇｎは相互直交される。データラインＤ１乃至ＤｍとゲートラインＧ１乃至Ｇｎの交差部と接続された薄膜トランジスターＴＦＴは、ゲートラインらＧ１乃至Ｇｎのスキャン・パルスに応じて、データラインＤ１乃至Ｄｍを通じて供給されたデータ電圧を液晶セルＣｌｃの画素電極に供給するようになる。カラー・フィルター基板には、ブラック・マトリックス、カラー・フィルター及び共通電極などが形成される。これに従って、液晶セルＣｌｃは画素電極に供給されたデータ電圧と、共通電極に供給された共通電圧との電位差によって誘電異方性を有する液晶が回転して光透過率を調節するようになる。そして、液晶パネル１３の薄膜トランジスター基板とカラー・フィルター基板の上には光軸が直交する偏光板が取り付けられて、液晶層と接する内側面の上には液晶のフリーチルト角を決定する背向膜がさらに形成される。また、液晶セルＣｌｃの各々にはストリッジ・キャパシターＣｓｔがさらに形成される。ストリッジ・キャパシターＣｓｔは画素電極と前段ゲートラインの間に形成されたり、画素電極と図示してない共通ラインの間に形成されたりして、液晶セルＣｌｃに充電されたデータ電圧を一定に維持させる。

データ駆動回路１１は、入力されたデジタル・ビデオ・データをガンマ電圧を利用してアナログ・データ電圧に変換してデータラインらＤ１乃至Ｄｍに供給する。

ゲート駆動回路１２は、スキャン・パルスをゲートラインらＧ１乃至Ｇｎに順次に供給して、データが供給される液晶セルＣｌｃの水平ラインを選択する。

具体的に、ゲート駆動回路１２は図２に示したように、ゲートラインＧ１乃至Ｇｎに順次にスキャン・パルスを供給するためにスタート・パルスＶｓｔ入力ラインに従属的に接続された第１乃至第ｎステージ３６を備えるシフト・レジスター１２を含める。図２に示した第１乃至第ｎステージ３６には、高電位及び低電位駆動電圧ＶＤＤ，ＶＳＳと共にクロック信号ＣＬＫが共通に供給されて、スタート・パルスＶｓｔまたは前段ステージの出力信号が供給される。第１ステージ３６は、スタート・パルスＶｓｔとクロック信号ＣＬＫに応じて第１ゲートラインＧ１にスキャン・パルスを出力する。そして、第２乃至第ｎステージ３６は、以前段ステージの出力信号とクロック信号ＣＬＫに応じて第２乃至第ｎゲートラインＧ２乃至Ｇｎの各々にスキャン・パルスを順次に出力する。改めて言うと、第１乃至第ｎステージ３６は同一の回路構成を有し、クロック信号ＣＬＫとしては位相が相互異なる少なくとも二つのクロック信号が供給される。

図３は、図２に示したシフト・レジスター１２の中、第１ステージ３６の詳細な回路構成を示したことである。

図３に示した第１ステージ３６は、Ｑノードの制御によって第１クロック信号Ｃ１を出力ラインに出力するプル・アップＮＭＯＳトランジスターＮＴ６と、ＱＢノードの制御によって低電位の駆動電圧ＶＳＳを出力ラインに出力するプル・ダウン ＮＭＯＳトランジスターＮＴ７に構成された出力バッファー３８と、ＱノードとＱＢノードを制御する第１乃至第５ＮＭＯＳトランジスターＮＴ１乃至ＮＴ５に構成された制御部３７とを備える。このような第１ステージ３６には、高電位及び低電位電圧ＶＤＤ、ＶＳＳとスタート・パルスＶｓｔが供給されて、図４のように位相が相互異なる第１乃至第４クロック信号ＣＬＫ１乃至ＣＬＫ４の中、第２クロック信号ＣＬＫ２を除いた残りの三つのクロック信号ＣＬＫ１，ＣＬＫ３、ＣＬＫ４が供給される。以下、ステージ３６の動作過程を図４に示された駆動波形を参照して説明する。

Ａ期間でスタート・パルスＶｓｔ及び第４クロック信号ＣＬＫ４のハイ電圧によって第１及び第２ＮＭＯＳトランジスターＮＴ１、ＮＴ２がターン・オンされて、スタート・パルスＶｓｔのハイ電圧がＱノードにフリー・チャージされる。Ｑノードにフリー・チャージされたハイ電圧によってプル・アップＮＭＯＳトランジスターＮＴ６がターン・オンされて、第１クロック信号ＣＬＫ１のロー電圧が出力ライン、即ち第１ゲートラインＧ１に供給される。この際、スタート・パルスＶｓｔによってターン・オンされた第５ＮＭＯＳトランジスターＮＴ５によって、ＱＢノードはロー状態になり、第３Ｂ及びプル・ダウンＮＭＯＳトランジスターＮＴ３Ａ、ＮＴ７はターン・オフ、ロー電圧の第３クロック信号ＣＬＫ３によって第３Ａ及び第４ＮＭＯＳトランジスターＮＴ３Ａ、ＮＴ４もターン・オフされる。

Ｂ期間でスタート・パルスＶｓｔと第４クロック信号ＣＬＫ４のロー電圧によって第１及び第２ＮＭＯＳトランジスターＮＴ１、ＮＴ２がターン・オフされるので、Ｑノードはハイ状態にフローティングされて、プル・アップＮＭＯＳトランジスターＮＴ６はターン・オン状態を維持する。この際、第１クロック信号ＣＬＫ１のハイ電圧によって、Ｑノードはプル・アップＮＭＯＳトランジスターＮＴ６のゲート電極とドレイン電極の重畳に形成された寄生キャパシターＣＧＤの影響によってブートストラップされる。これによって、Ｑノードの電圧がさらに上昇してプル・アップＮＭＯＳトランジスターＮＴ６が確実にターン・オンされることによって、第１クロック信号ＣＬＫ１のハイ電圧が第１ゲートラインＧ１に迅速に供給される。

Ｃ期間でスタート・パルスＶｓｔと第４クロック信号ＣＬＫ４のロー電圧によって第１及び第２ＮＭＯＳトランジスターＮＴ１、ＮＴ２がターン・オフされるので、Ｑノードはハイ状態にフローティングされて、プル・アップＮＭＯＳトランジスターＮＴ６はターン・オン状態を維持する。これによって、プル・アップＮＭＯＳトランジスターＮＴ６はターン・オン状態を維持して第１クロック信号ＣＬＫ１のロー電圧が第１ゲートラインＧ１に供給される。

Ｄ期間で第３クロック信号ＣＬＫ３のハイ電圧によって、第３Ａ及び第４ＮＭＯＳトランジスターＮＴ３Ａ、ＮＴ４がターン・オンされてＱノードはロー電圧が放電され、ＱＢノードはハイ電圧が充電される。ＱＢノードのハイ電圧によって第３ＢＮＭＯＳトランジスターＮＴ３Ｂがターン・オンされて、Ｑノードはより迅速に放電されて、プル・ダウンＮＭＯＳトランジスターＮＴ７がターン・オンされてロー電圧が第１ゲートラインＧ１に供給される。

Ｅ期間で第３クロック信号ＣＬＫ３のロー電圧に第４及び第５ＮＭＯＳトランジスターＮＴ４、ＮＴ５がターン・オフされ、ＱＢノードはハイ状態にフローティングされることによってプル・ダウンＮＭＯＳトランジスターＮＴ７がターン・オン状態を維持するので第１ゲートラインＧ１に供給される。

そして、スタート・パルスＶｓｔのハイ電圧が供給される以前までプル・ダウンＮＭＯＳトランジスターＮＴ７は続いてターン・オン状態を維持して第１ゲートラインＧ１に続いてロー電圧を出力する。

このような構成を有するゲート駆動回路をアモルファス・シリコン薄膜トランジスターを利用して図５のように液晶パネル１０に内蔵しようとする場合、低い移動度によって各ステージ３６の出力バッファー３８、即ち、プル・アップ及びプル・ダウンＮＭＯＳトランジスターＮＴ６、ＮＴ７の大きさが非常に大きく形成されるはずである。これは前述のように、スキャン・パルスが出力バッファー３６を通じて直接供給されるのから起因したのであり、出力バッファー３８のチャンネル幅は液晶パネル１０の寿命に非常に大きい影響を与えるためである。設計値によると、出力バッファー３８は千数μｍ以上のチャンネルの幅を維持すべきである。これによって、内蔵されたゲート駆動回路３０が占める面積が大きくなるはずであるが、製品の規格上の非表示領域の内で回路面積を大きくするには限界がある。

図５を参照すると、ゲート駆動回路３０は表示領域１０の外郭に位置した非表示領域に形成される。そして、非表示領域には、薄膜トランジスター基板とカラー・フィルター基板の合着のためのシーリング材３２が周辺部、即ち、ゲート駆動回路３０が形成された回路領域の外郭部に沿って塗布される。図５で一つのステージ３６とその周辺部を拡大した図面を参照すると、一つのステージ３６の左側には複数のクロック信号及び電源信号を供給するための複数のライン・オン・ガラス（Line On Glass、以下、ＬＯＧ）型の信号ラインが形成されたＬＯＧ領域３４が位置して、そのＬＯＧ領域３４の左側にシーリング材３２が過ぎて行くようになる。ここで、一つのステージ３６は図３のように、プル・アップ及びプル・ダウン・トランジスターＮＴ６，ＮＴ７を含める出力バッファー３８と、出力バッファー３８を制御するための第１乃至第５トランジスターＮＴ１乃至ＮＴ５を含める制御部３７とを備える。

この場合、シーリング材３２に含まれたガラス・ファイバーが金属と接触する場合、損傷を加えてオープン不良をもたらすので、ゲート駆動回路３０をシーリング材３２と重畳し形成させられない。これはゲート駆動回路３０に含まれる各ステージ３６には図６のように、基板４０の上でゲート絶縁膜４４を間に置いて相互異なる層に形成されたゲート金属層４２とソース・ドレイン金属層４６と接続させるためのコンタクト電極５０とが露出された構造を有するためのである。

図６を参照すると、コンタクト電極５０は保護膜４８及びゲート絶縁膜４４を貫通する第１コンタクトホール５２を通じて露出されたゲート金属層４２と、保護膜４６を貫通する第２コンタクトホール５４を通じて露出されたソース・ドレイン金属層４６と接続させる。例えば、図３に示された一のステージの詳細回路で、高電位及び低電位電圧ＶＤＤ，ＶＳＳ供給ライン、第１乃至第４クロック信号ＣＬＫ１乃至ＣＬＫ４供給ライン、スタート・パルスＶｓｔ供給ラインの各々と接続された第１乃至第６ノードＮ１乃至Ｎ６と、第１トランジスターＮＴ１のゲート電極とソース電極の接続ノードＮ７，Ｑノード、ＱＢノード等は図６のようにコンタクト電極５０を通じて接続される。このようなコンタクト電極５０がシーリング材３２に含まれたガラス・ファイバー５６と接続する場合、腐食等で損傷されて非接続の不良が発生する。

これによって、ゲート駆動回路３０をシーリング材３２と重畳させられないので、回路面積はさらに減るしかない。例えば、２.２" QVGAである場合、画素領域２０から薄膜トランジスター基板のスクライブ・ライン（Scribe Line）までの非表示領域の線幅は約２.２ｍｍであり、このような非表示領域でシーリング材３２は０.６ｍｍの線幅を占める。これによって、ＬＯＧ領域３４とマージン等を顧慮すると、実際に使用できるゲート駆動回路３０が形成できる回路面積の線幅は約０.８〜０.９ｍｍ以内になるべきである。このように制限された回路面積内では出力バッファー３８の大きさを大きく形成させられないので、回路面積を広げる方案が必要である。

従って、本発明の目的はシーリング材との重畳によって内蔵された駆動回路の面積を拡張させられる駆動回路内蔵型の液晶パネルを提供することである。

前記目的を達成するために、本発明の実施形態の駆動回路の内蔵型の液晶パネルは、シーリング材を通じて合着された第１及び第２基板の表示領域に形成された液晶セル・マトリックスと、前記液晶セル・マトリックスを駆動するために前記表示領域の外郭の非表示領域の中、回路領域に形成された駆動回路と、前記非表示領域の中、ＬＯＧ領域に形成されて前記駆動回路に必要な複数の信号を供給するＬＯＧ型の信号ラインとを備えて、前記駆動回路領域及びＬＯＧ領域の中、いずれか一つの領域が前記シーリング材と重畳されたことを特徴とする。

前記駆動回路は、前記液晶セル・マトリックスのゲートラインを駆動するゲート駆動回路を含める。

前記駆動回路は、前記ゲートラインの各々を駆動するための複数のステージに構成されたシフト・レジスターを含める。

前記シフト・レジスターの各ステージは、該当ゲートラインにスキャン・パルスを供給する出力バッファーと、その出力バッファーを制御する制御部とを備える。

前記各ステージの中、相互異なる金属層を連結するコンタクト電極が形成された部分を除いた残りの回路部分が前記シーリング材と重畳されるように形成される。

前記各ステージの中、出力バッファーが前記シーリング材と重畳されるように形成される。

前記ＬＯＧ領域は、前記各ステージの制御部と前記表示領域の間に位置するようになる。

前記ＬＯＧ領域は、前記各ステージの出力バッファーと制御部の間に位置するようになる。

前記出力バッファーの一部分が前記シーリング材と重畳される。

前記ＬＯＧ領域の中、一部分が前記シーリング材と重畳される。

前記ＬＯＧ信号ラインの中、相対的に広い線幅を有する低電位電圧の供給ラインが前記シーリング材と重畳されて、その低電位の電圧の供給ラインはコンタクト電極と前記シーリング材の外の側で接続される。

本発明による駆動回路の内蔵型の液晶パネルは、駆動回路をシーリング材と重畳させて形成することによって、回路面積が拡張させられる。これによって、スキャン・パルスの波形と密接な関係を有して液晶パネルの寿命に直接的な影響を及ぼす出力バッファーのチャンネル幅を大きくすることによって、スキャン・パルス波形の歪曲が減らせると共に寿命が延長させられる。

以下、本発明の好ましい実施形態を図７乃至図９を参照して説明する。

図７は、本発明の実施形態のゲート駆動回路８０が内蔵された液晶パネル６０を概略的に示した平面図である。

図７に示された液晶パネル６０は、ゲートライン及びデータラインの交差に定義された画素領域ごとに形成された液晶セルがマトリックス形態に配列された表示領域７０と、ゲートラインを駆動するために非表示領域に内蔵されたゲート駆動回路８０とを備える。

液晶パネル６０は、薄膜トランジスト・アレイが形成された薄膜トランジスター基板と、カラー・フィルター・アレイが形成されたカラー・フィルター基板が液晶層を間に置いて合着し形成される。

カラー・フィルター基板は、表示領域で画素領域ごとに形成されたカラー・フィルター、表示領域ではカラー・フィルターを区分して非表示領域にも形成されたブラック・マトリックス、液晶セルに共通電圧を供給するための共通電極等が形成される。

薄膜トランジスター基板の表示領域には、相互交差するゲートライン及びデータラインと、その交差部と接続された薄膜トランジスターと、薄膜トランジスターと接続された液晶セルの画素電極とが形成される。

薄膜トランジスター基板の非表示領域の中、回路領域には、ゲートラインを駆動するためのゲート駆動回路８０が形成されて、そのゲート駆動回路８０に必要なクロック信号及び電源信号を供給するＬＯＧ型の信号ラインがＬＯＧ領域８４に形成される。ここで、ゲート駆動回路８０に含まれる各ステージ３８は、シーリング材８２と重畳して形成される。この場合、出力バッファー８８と、その出力バッファー８８を制御する制御部８７に構成された各ステージ３８の中、出力バッファー８８がシーリング材８２と重畳されるようにする。これは出力バッファー８８に含まれるプル・アップ及びプル・ダウン・トランジスターＮＴ６，ＮＴ７は、図６に示されたコンタクト電極５０を必要としないためである。これによって、出力バッファー８８がシーリング材８２と重畳されてもシーリング材８２に含まれたガラス・ファイバーによる腐食問題が発生しないようになるので、出力バッファー８８をシーリング材８２が塗布されるシーリング領域に形成して出力バッファー８８のチャンネル幅が既存の構造に比べて大きく増加させられる。例えば、約０.９ｍｍの線幅を有する回路面積内では、出力バッファーが約０.３ｍｍぐらいの線幅が占められる反面、０.６ｍｍの線幅を有するシーリング材８２と出力バッファー８８を重畳させる場合、その出力バッファー８８が３倍以上に大きく形成させられる。

このように、各ステージ８６の出力バッファー８８がシーリング材８２と重畳されるようにする場合、ＬＯＧ信号ラインが占めるＬＯＧ領域８４は各ステージ８６と表示領域７０の間に位置する。これとは違って、ＬＯＧ領域８４は図８に示したのように、各ステージ８６の出力バッファー８８と制御部８７の間に位置することもある。この際、出力バッファー８８の一部分が前記シーリング材８２と重畳される。

また、図９に示されたのように、ＬＯＧ領域８４がシーリング材８２と重畳して形成されるようにして、ＬＯＧ領域８４が占める面積ほど、各ステージ８６の回路面積が増加させられるので、出力バッファー８８の大きさが増加させられる。この場合、ＬＯＧ領域８４はＬＯＧ型信号ラインが図３のように複数のノードＮ１乃至Ｎ６を含めるので、複数のコンタクト電極５０を含める。このようなコンタクト電極５０とシーリング材８２との重畳を防ぐために、図９に拡大図示した部分のように、電流が最も多く流れるので、回路の安定性のために一番太く形成された低電位電圧ＶＳＳ供給ラインＶＳＳＬだけをシーリング材８２と重畳されるように形成する。そして、低電位電圧ＶＳＳ供給ラインＶＳＳＬはシーリング材８２の外の側でコンタクト電極５０と接続させる。

以上、説明した内容を通じて、当業者なら、本発明の技術思想を逸脱しない範囲で、多様な変更及び修正ができることがわかる。従って、本発明の技術的の範囲は明細書の詳細な説明に記載された内容に限られるのでなく、特許請求の範囲により定められるはずである。

一般的な液晶表示装置を示したブロック図である。 図２に示されたゲート駆動回路の構成を示したブロック図である。 図２に示された第１ステージの詳細な回路図である。 図３に示された第１ステージの駆動波形図である。 従来のゲート駆動回路が内蔵された液晶表示パネルを概略的に示した平面図である。 図５に示されたゲート駆動回路に含まれるコンタクト部分を示した断面図である。 本発明の第１実施形態のゲート駆動回路が内蔵された液晶表示パネルを概略的に示した平面図である。 本発明の第２実施形態の液晶表示パネルの非表示領域を示した平面図である。 本発明の第３実施形態の液晶表示パネルの非表示領域を示した平面図である。

符号の説明

１０, １３, ６０ :液晶パネル
１１ : データ駆動回路
１２, ３０, ８０ : ゲート駆動回路
２０, ７０ : 表示領域
３２, ８２ : シーリング材
３４, ８４ : ライン・オン・ガラス領域
３６, ８６ : ステージ
３７, ８７ : 制御部
３８, ８８ : 出力バッファー
４０ : 基板
４２: ゲート金属層
４４ : ゲート絶縁膜
４６ : ゲート/ドレイン金属層
４８ : 保護膜
５０ : コンタクト電極
５２, ５４ : コンタクトホール
５６ : ガラス・ファイバー

Claims (6)

1. 複数のゲートラインとデータラインを交差させることにより規定され、シーリング材を通じて合着された第１及び第２基板の表示領域に形成された複数の液晶セルと、
   複数のステージで構成されたシフト・レジスターを含み、前記表示領域の外郭の非表示領域の回路領域に形成されたゲート駆動回路とを含む駆動回路内蔵型の液晶パネルであって、
   前記ステージの各々は、対応のゲートラインにスキャン・パルスを供給するための前記対応のゲートラインに接続された出力バッファー、及び、前記出力バッファーの出力を制御するための前記出力バッファーに接続された制御部を備え、
   前記制御部は、第１及び第２のノードを制御するための第１から第５のトランジスタを備え、前記出力バッファーは、前記第１のノードに接続されたプルアップ・トランジスタと、前記第２のノードに接続されたプルダウン・トランジスタとを備え、
   前記非表示領域は、前記回路領域、及び、前記ゲート駆動回路に必要なクロック信号と電力信号とを供給するための複数のＬＯＧ（ライン・オン・ガラス）型の信号ラインと複数のコンタクト電極とを有するＬＯＧ領域を含み、
   前記出力バッファーのプルアップ・トランジスタ及びプルダウン・トランジスタは、ガラスファイバーを含む前記シーリング材と重畳し、
   前記ＬＯＧ型の信号ラインとコンタクト電極を含むＬＯＧ領域は、前記各ステージの制御部と前記表示領域の間に位置していることを特徴とする駆動回路内蔵型の液晶パネル。
   
2. 複数のゲートラインとデータラインを交差させることにより規定され、シーリング材を通じて合着された第１及び第２基板の表示領域に形成された複数の液晶セルと、
   複数のステージで構成されたシフト・レジスターを含み、前記表示領域の外郭の非表示領域の回路領域に形成されたゲート駆動回路とを含む駆動回路内蔵型の液晶パネルであって、
   前記ステージの各々は、対応のゲートラインにスキャン・パルスを供給するための前記対応のゲートラインに接続された出力バッファー、及び、前記出力バッファーの出力を制御するための前記出力バッファーに接続された制御部を備え、
   前記制御部は、第１及び第２のノードを制御するための第１から第５のトランジスタを備え、前記出力バッファーは、前記第１のノードに接続されたプルアップ・トランジスタと、前記第２のノードに接続されたプルダウン・トランジスタとを備え、
   前記非表示領域は、前記回路領域、及び、前記ゲート駆動回路に必要なクロック信号と電力信号とを供給するための複数のＬＯＧ（ライン・オン・ガラス）型の信号ラインと複数のコンタクト電極とを有するＬＯＧ領域を含み、
   前記複数のコンタクト電極は、それぞれ、前記複数のＬＯＧ型の信号ラインと前記第１から第５のトランジスタに接続され、
   前記出力バッファーのプルアップ・トランジスタ及びプルダウン・トランジスタは、ガラスファイバーを含む前記シーリング材と重畳し、
   前記ＬＯＧ型の信号ラインとコンタクト電極を含むＬＯＧ領域は、前記各ステージの出力バッファーと制御部の間に位置していることを特徴とする駆動回路内蔵型の液晶パネル。
   
3. ゲートラインを含む表示領域と、
   回路領域及びライン・オン・ガラス（以下、ＬＯＧ）領域を含む非表示領域であって、前記回路領域は、前記ゲートラインにスキャン・パルスを供給するゲート駆動回路を含み、前記ＬＯＧ領域は、前記ゲート駆動回路と接続された複数のＬＯＧ型の信号ライン及び前記複数のＬＯＧ型の信号ラインへ接続された複数のコンタクト電極を含む、非表示領域と、
   前記液晶パネルの基板の合着のためのシーリング材とを含む液晶パネルであって、
   前記ゲート駆動回路は、その各々が対応するゲートラインにスキャン・パルスを供給する複数のステージからなり、
   前記複数のステージの各々は、対応のゲートラインにスキャン・パルスを出力する出力バッファーと、前記出力バッファーを制御する制御部とを含み、
   前記出力バッファーは、第１のノードに接続されたプルアップトランジスタと第２のノードに接続されたプルダウントランジスタを含み、
   前記制御部は、前記第１及び第２のノードを制御するための第１から第５のトランジスタを含み、
   前記ＬＯＧ型の信号ラインは、前記各ステージの制御部と出力バッファーに、クロック信号と電力信号を印加し、
   前記ＬＯＧ型の信号ライン及びコンタクト電極を含むＬＯＧ領域は、前記各ステージの制御部と、前記表示領域の間に位置しており、
   ガラスファイバーを含む前記シーリング材は、前記回路領域において出力バッファーの一部分と重畳して形成され、
   前記コンタクト電極は、それぞれ、前記複数のＬＯＧ型の信号ラインと前記第１から第５のトランジスタに接続され、
   前記出力バッファーの前記一部分は、前記プルアップ・トランジスタと前記プルダウン・トランジスタを含むことを特徴とする液晶パネル。
   
4. 前記制御部は、前記シーリング材と重畳された出力バッファーの一部分が位置する一側と対向し位置することを特徴とする請求項３に記載の液晶パネル。
   
5. 前記制御部は、前記出力バッファーの他の側と隣接して前記ＬＯＧ領域と隣接したことを特徴とする請求項４に記載の液晶パネル。
   
6. ゲートラインを含む表示領域と、
   回路領域及びライン・オン・ガラス（以下、ＬＯＧ）領域を含む非表示領域であって、前記回路領域は、前記ゲートラインにスキャン・パルスを供給するゲート駆動回路を含み、前記ＬＯＧ領域は、前記ゲート駆動回路と接続された複数のＬＯＧ型の信号ライン及び前記ＬＯＧ型の信号ラインへ接続された複数のコンタクト電極を含む、非表示領域と、
   液晶パネルの基板の合着のためのシーリング材とを含む液晶パネルであって、
   前記ゲート駆動回路は、その各々が対応するゲートラインにスキャン・パルスを供給する複数のステージからなり、
   前記複数のステージの各々は、対応のゲートラインにスキャン・パルスを出力する出力バッファーと、前記出力バッファーを制御する制御部とを含み、
   前記出力バッファーは、第１のノードに接続されたプルアップトランジスタと第２のノードに接続されたプルダウントランジスタを含み、
   前記制御部は、該第１と第２のノードを制御するための第１から第５のトランジスタを含み、
   前記ＬＯＧ型の信号ラインは、前記各ステージの制御部と出力バッファーに、クロック信号と電力信号を印加し、
   前記ＬＯＧ型の信号ライン及びコンタクト電極を含むＬＯＧ領域は、前記出力バッファーと前記制御部の間に位置し、
   ガラスファイバーを含む前記シーリング材は、前記回路領域においてゲート駆動回路の出力バッファーの一部と重畳して形成され、
   前記複数のコンタクト電極は、それぞれ、前記複数のＬＯＧ型の信号ラインと前記第１から第５のトランジスタに接続され、
   前記出力バッファーの前記一部は、前記プルアップトランジスタと前記プルダウントランジスタとを含むことを特徴とする液晶パネル。

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