KR101182321B1 - 쉬프트 레지스터와 이를 이용한 액정표시장치 - Google Patents

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Abstract

본 발명은 구동 중이지 않은 쉬프트 레지스터의 출력 버퍼를 차단시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
본 발명에 따른 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정 셀들이 배치되는 어레이 영역을 가지는 액정표시패널; 적어도 하나의 구동전압을 공급받고 다수의 게이트 쉬프트 클럭에 응답하여 Q 노드를 충/방전시킴과 아울러 QB 노드를 충/방전시키는 제어부, 상기 Q 노드와 상기 QB 노드의 전압에 응답하여 스캔 펄스를 발생하는 출력 버퍼, 상기 게이트 쉬프트 클럭들의 디스인에이블 기간 동안 발생되는 락 인에이블 신호에 응답하여 상기 Q 노드와 상기 QB 노드 중 적어도 어느 하나를 방전시키는 락 제어부를 구비하고, 상기 액정표시패널의 적어도 일측에 배치되는 적어도 하나의 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스들을 순차적으로 공급하는 게이트 구동회로; 및 상기 데이터 라인들에 데이터를 공급하기 위한 데이터 구동회로를 구비한다.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{Shift Register and Liquid Crystal Display Using The Same}
도 1은 종래의 액정표시장치를 나타내는 도면.
도 2는 도 1에 도시된 게이트 구동회로의 구성을 나타내는 도면.
도 3은 본 발명에 따른 액정표시장치를 나타내는 도면.
도 4는 도 3에 도시된 게이트 구동회로의 구성을 나타내는 도면.
도 5는 도 4에 도시된 제1 스테이지 회로 구성의 예를 나타내는 도면.
도 6은 도 5에 도시된 회로의 구동 파형도.
도 7a 및 도 7b는 락 인에이블 신호의 파형을 나타내는 도면.
도 8a 내지 도 8c는 도 5에 도시된 A 부분의 실시 예들을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 간단한 설명>
11, 51 : 데이터 구동회로 12 : 게이트 구동회로
13, 53 : 액정표시패널 54, 55 : 쉬프트 레지스터
본 발명은 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것으로, 특히 구동 중이지 않은 쉬프트 레지스터의 출력 버퍼를 차단시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터, 나아가 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비전(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다. 이러한 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동 회로를 구비한다.
도 1을 참조하면, 종래의 일반적인 액정표시장치는 m×n개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m개의 데이터 라인들(D1 내지 Dm)과 n개의 게이트 라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(TFT)가 접속된 액정표시패널(13)과, 액정표시패널(13)의 데이터 라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(11)와, 게이트 라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로(12)를 구비한다.
액정표시패널(13)은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과 컬러 필터 어레이가 형성된 컬러 필터 기판이 액정 층을 사이에 두고 합착 되어 형성된다. 이 액정표시패널(13)의 박막 트랜지스터 기판에 형성된 데이터 라인 들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)은 상호 직교 된다. 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)의 교차부에 접속된 박막 트랜지스터(TFT)는 게이트 라인(G1 내지 Gn)의 스캔 펄스에 응답하여 데이터 라인(D1 내지 Dn)을 통해 공급된 데이터 전압을 액정셀(Clc)의 화소 전극에 공급하게 된다. 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다. 이에 따라, 액정셀(Clc)은 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압과의 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 광 투과율을 조절하게 된다. 그리고 액정표시패널(13)의 박막트랜지스터 기판과 컬러 필터 기판상에는 광축이 직교하는 편광판이 부착되고, 액정 층과 접하는 내측면 상에는 액정의 프리틸트각을 결정하는 배향막이 더 형성된다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 더 형성된다. 스토리지 캐패시터(Cst)는 화소 전극과 전단 게이트 라인 사이에 형성되거나, 화소 전극과 도시하지 않은 공통 라인 사이에 형성되어 액정셀(Clc)에 충전된 데이터 전압을 일정하게 유지시킨다.
데이터 구동회로(11)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터 라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로(12)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다.
구체적으로, 게이트 구동회로(12)는 도 2에 도시된 바와 같이 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지 및 더미 스테이지를 구비하는 쉬 프트 레지스터를 포함한다. 도 2에 도시된 제1 내지 제n 스테이지 및 더미 스테이지에는 고전위 및 저전위 구동전압(Vdd, Vss)과 함께 클럭신호(CLK)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 이전 단 및 다음 단 스테이지의 출력신호가 공급된다. 제1 내지 제n-1 스테이지의 출력신호는 다음 단 스테이지의 출력신호로 인하여 리셋되고, 제n 스테이지의 리셋을 위하여 더미 스테이지를 구비한다. 제1 스테이지는 스타트 펄스(Vst)와 클럭신호(CLK)에 응답하여 첫 번째 게이트 라인(G1)으로 스캔 펄스를 출력한다. 그리고, 제2 내지 제n 스테이지는 이전 단 스테이지의 출력신호와 클럭신호(CLK)에 응답하여 제2 내지 제n 게이트 라인(G2 내지 Gn) 각각에 스캔 펄스를 순차적으로 출력한다. 다시 말하여, 제1 내지 제n 스테이지 및 더미 스테이지는 동일한 회로 구성을 가지며, 클럭신호(CLK)로는 위상이 서로 다른 적어도 2개의 클럭신호가 공급된다.
쉬프트 레지스터의 각 스테이지는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하여 출력 단자에 출력신호를 공급하는 출력 버퍼와, 출력 버퍼를 제어하고 Q 노드 및 QB 노드를 포함하는 제어부를 구비한다.
풀-업 트랜지스터는 Q 노드에 의해 제어되어 클럭신호에 따라 출력 단자에 하이 전압 또는 로우 전압을 공급하고, 풀-다운 트랜지스터는 QB 노드에 의해 제어되어 출력 단자에 저전위 구동전압(Vss)를 공급한다.
이러한 쉬프트 레지스터는 적어도 두 개로 분할되어 구동 가능하다. 쉬프트 레지스터를 두 개로 분할하여 구동하는 경우, 두 개의 쉬프트 레지스터 중 하나는 액정표시패널(13)의 일측에 배치하고, 다른 하나는 타측에 배치할 수 있다. 이때, 두 쉬프트 레지스터는 동일한 게이트 라인(G1 내지 Gn)을 번갈아가며 구동하게 된다. 즉, 소정 기간 동안 게이트 라인(G1 내지 Gn)에 제1 쉬프트 레지스터가 신호를 공급하면, 제2 쉬프트 레지스터는 구동되지 않고, 반대로 제2 쉬프트 레지스터가 신호를 공급하면, 제1 쉬프트 레지스터는 구동되지 않는다. 두 쉬프트 레지스터 중 구동 중이지 않은 쉬프트 레지스터의 Q 노드와 QB 노드는 로우 전압 상태로 플로팅(Floating)됨으로써 출력 버퍼를 통한 출력 단자로의 출력을 차단한다. 하지만, 동일한 게이트 라인(G1 내지 Gn)에 두 쉬프트 레지스터의 출력 단자가 연결되어 있기 때문에, 구동 중인 쉬프트 레지스터가 특정 게이트 라인에 하이 전압을 공급하면, 구동 중이지 않은 쉬프트 레지스터의 출력 단자 중 상기 특정 게이트 라인에 연결된 출력 단자에 하이 전압이 공급되게 된다. 이때, 풀-업 및 풀-다운 트랜지스터의 게이트 단자가 각각 연결된 Q 노드와 QB 노드는 플로팅 상태를 유지하고 있기 때문에, 출력 단자의 전압 변화에 반응하기 쉽다. 따라서, 구동 중이지 않은 쉬프트 레지스터의 출력 단자에 구동 중인 쉬프트 레지스터로부터 하이 전압이 공급되면 턴-오프 상태를 유지하고 있어야할 풀-업 및 풀-다운 트랜지스터의 게이트 단자가 턴-온되어, 게이트 라인의 하이 전압이 방전되는 문제점이 발생한다.
따라서, 본 발명의 목적은 구동 중이지 않은 쉬프트 레지스터의 출력 버퍼를 차단시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 쉬프트 레지스터는 적어도 하나의 구동전압을 공급받고 다수의 게이트 쉬프트 클럭에 응답하여 Q 노드를 충/방전시킴과 아울러 QB 노드를 충/방전시키는 제어부; 상기 Q 노드와 상기 QB 노드의 전압에 응답하여 스캔 펄스를 발생하는 출력 버퍼; 상기 게이트 쉬프트 클럭들의 디스인에이블 기간 동안 발생되는 락 인에이블 신호에 응답하여 상기 Q 노드와 상기 QB 노드 중 적어도 어느 하나를 방전시키는 락 제어부를 구비한다.
상기 제어부는 스타트 펄스 또는 이전 단 스테이지의 출력신호 및 다음 단 스테이지의 출력신호를 더 공급받는다.
상기 락 인에이블 신호는 소정 기간 동안 하이 전압을 출력한다.
상기 락 인에이블 신호는 소정 기간 동안 하이 전압과 로우 전압을 교번 출력한다.
상기 소정 기간은 상기 게이트 쉬프트 클럭들의 디스인에이블 기간의 10% 내지 100%이다.
상기 락 인에이블 신호는 제1 및 제2 락 인에이블 신호를 포함한다.
상기 락 제어부는 상기 제1 락 인에이블 신호에 응답하여 상기 Q 노드를 방전시키고, 상기 제2 락 인에이블 신호에 응답하여 상기 QB 노드를 방전시킨다.
상기 구동전압은 고전위 구동전압 및 저전위 구동전압을 포함한다.
상기 출력 버퍼는 상기 Q 노드에 의해 제어되어 상기 게이트 쉬프트 클럭에 따라 하이 전압과 로우 전압 중 어느 하나를 출력하는 풀-업 트랜지스터; 및 상기 QB 노드에 의해 제어되어 로우 전압을 출력하는 풀-다운 트랜지스터를 구비한다.
상기 제어부는 상기 스타트 펄스 또는 이전 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시키는 제1 트랜지스터; 상기 게이트 쉬프트 클럭의 하이 전압을 공급받아 턴-온되어 상기 QB 노드에 상기 고전위 구동전압을 공급하는 제4 트랜지스터; 상기 QB 노드의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제3 트랜지스터; 상기 다음 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제3a 트랜지스터; 상기 스타트 펄스 또는 이전 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제5 트랜지스터; 및 상기 Q 노드의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제5a 트랜지스터를 구비한다.
상기 락 제어부는 상기 락 인에이블 신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제1 락 트랜지스터; 및 상기 락 인에이블 신호의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제2 락 트랜지스터를 구비한다.
본 발명에 따른 액정표시장치는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정 셀들이 배치되는 어레이 영역을 가지는 액정표시패널; 적어도 하나의 구동전압을 공급받고 다수의 게이트 쉬프트 클럭에 응답하여 Q 노드를 충/방전시킴과 아울러 QB 노드를 충/방전시키는 제어부, 상기 Q 노드와 상기 QB 노드의 전압에 응답하여 스캔 펄스를 발생하는 출력 버퍼, 상기 게이트 쉬프트 클 럭들의 디스인에이블 기간 동안 발생되는 락 인에이블 신호에 응답하여 상기 Q 노드와 상기 QB 노드 중 적어도 어느 하나를 방전시키는 락 제어부를 구비하고, 상기 액정표시패널의 적어도 일측에 배치되는 적어도 하나의 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스들을 순차적으로 공급하는 게이트 구동회로; 및 상기 데이터 라인들에 데이터를 공급하기 위한 데이터 구동회로를 구비한다.
상기 게이트 구동회로는 상기 액정표시패널의 일측에 배치된 제1 쉬프트 레지스터; 및 상기 액정표시패널의 타측에 배치된 제2 쉬프트 레지스터를 구비한다.
상기 게이트 라인의 일측단은 상기 제1 쉬프트 레지스터에 연결되고, 상기 게이트 라인의 타측단은 상기 제2 쉬프트 레지스터에 연결된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 8c를 참조하여 상세하게 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 액정표시장치를 간략하게 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 액정표시장치는 액정표시패널(53)과, 액정표시패널(53)의 데이터 라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(51)와, 게이트 라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로를 구비한다.
액정표시패널(53)은 상부 유리기판과 하부 유리기판 사이에 액정 셀(Clc)들 이 액티브 매트릭스(Active Matrix) 형태로 배열되어 형성된다. 하부 유리기판 상에는 다수의 데이터 라인들(D1 내지 Dm)과 다수의 게이트 라인들(G1 내지 Gn)이 교차되게 배열되고 그 교차부마다 박막 트랜지스터(Thin Film Transister, TFT)가 형성된다. TFT는 게이트 라인(G1 내지 Gn)으로부터의 스캔 펄스에 응답하여 데이터 라인(D1 내지 Dm)으로부터의 데이터를 액정 셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트 전극은 게이트 라인(G1 내지 Gn)에 접속되며, 소스 전극은 데이터 라인(D1 내지 Dm)에 접속된다. 그리고 TFT의 드레인 전극은 액정 셀(Clc)의 화소 전극(Vpxl)에 접속된다. 또한, 액정표시패널(53)의 하부 유리기판 상에는 액정 셀(Clc)의 전압을 유지시키기 위한 스토리지 캐패시터(Storage Capacitor, Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정 셀(Clc)과 전단 게이트 라인(G1 내지 Gn) 사이에 형성될 수도 있으며, 액정 셀(Clc)과 별도의 공통 라인 사이에 형성될 수도 있다. 액정표시패널(53)의 상부 유리기판에는 컬러 필터, 공통 전극(Vcom), 블랙 매트릭스 등이 형성된다. 상부 유리기판과 하부 유리기판 각각에는 선편광을 필터링하기 위한 편광판 및 액정 분자의 프리틸트각을 설정하기 위한 배향막이 형성된다. 액정 셀(Clc)의 액정 분자들은 상부 유리기판의 공통 전극(Vcom)과 하부 유리기판의 화소 전극(Vpxl) 사이의 전계에 따라 구동되어 편광판을 통해 백라이트 유닛으로부터 입사되는 광을 변조한다.
데이터 구동회로(51)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터 라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로는 액정표시패널(53)의 일측과 타측에 각각 배치된 제1 및 제2 쉬프트 레지스터(54, 55)를 포함하여 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급함으로써 데이터 구동회로(51)로부터의 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다. 이때, 제1 및 제2 쉬프트 레지스터(54, 55)는 각각 동일한 게이트 라인(G1 내지 Gn)에 스캔 펄스를 공급하게 되며, 소정 기간을 번갈아가며 구동하게 된다.
구체적으로, 제1 및 제2 쉬프트 레지스터(54, 55)는 동일한 구성을 가지며, 도 4에 도시된 바와 같이 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지(S1 내지 Sn)를 구비한다. 이러한 각각의 스테이지들(S1 내지 Sn)은 출력 단자에 연결되어 출력신호를 공급하는 출력 버퍼(71)와, 출력 버퍼(71)를 제어하는 제어부(72)와, 출력 버퍼(71)의 턴-오프 상태를 제어하기 위한 락 제어부(73)로 구성된다. 출력 버퍼(71)는 제어부(72) Q 노드의 제어에 의해 클럭신호(CLK1, CLK2) 중 하나를 출력 단자로 출력하는 풀-업 트랜지스터와, 제어부(72) QB 노드의 제어에 의해 저전위 구동전압(Vss)을 출력 단자로 출력하는 풀-다운 트랜지스터를 포함한다. 또한, 제어부(72)는 스테이지의 구동 시작을 위하여 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력신호를 공급받는 S 단자, 스테이지 출력신호를 리셋시키기 위해 다음 단 스테이지의 출력신호를 리셋신호로 공급받는 R 단자, 풀-업 트랜지스터의 게이트 단자에 연결되어 풀-업 트랜지스터를 제어하는 Q 노드, 그리고 풀-다운 트랜지스터의 게이트 단자에 연결되어 풀-다운 트랜지스터를 제어하는 QB 노드를 포함한다. 마지막으로, 락 제어부(73)는 신호 발생부(75)로부터 제1 및 제2 락 인에이블(Lock Enable) 신호(LE1, LE2)를 공급받아 Q 노드 및 QB 노드를 방전시키는 제1 및 제2 락 트랜지스터(LT1, LT2)를 포함한다.
이와 같이, 도 4에 도시된 제1 내지 제n 스테이지(S1 내지 Sn)에는 고전위 구동전압(Vdd), 저전위 구동전압(Vss)과 함께 클럭신호(CLK)가 공통으로 공급되며, 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력신호와 다음 단 스테이지의 출력 신호가 공급된다. 이 신호들에 응답하여 제1 내지 제n 스테이지(S1 내지 Sn)는 순차적으로 스캔 펄스를 발생하여 각 게이트 라인에 공급하며, 제1 내지 제n-1 스테이지의 출력신호는 다음 단 스테이지의 출력신호로 인하여 리셋되고, 도면에는 도시되지 않았지만, 제n 스테이지의 리셋을 위하여 더미 스테이지가 더 구비된다. 제1 내지 제n 스테이지 및 더미 스테이지는 동일한 회로 구성을 가지며, 클럭신호로는 위상이 서로 다른 적어도 2개의 클럭신호가 공급된다.
락 제어부(73)는 쉬프트 레지스터가 정상적으로 구동하고 있을 때에는 구동하지 않다가, 쉬프트 레지스터가 구동하지 않을 때에 구동하게 된다. 즉, 도 3에 도시된 제1 쉬프트 레지스터(54)가 구동하는 중에는 제2 쉬프트 레지스터(54)의 신호 발생부(75)로부터 락 인에이블 신호(LE1, LE2)가 발생되어 락 제어부(73)가 구동함으로써 제2 쉬프트 레지스터(54) 출력 버퍼(71)의 턴-오프 상태를 유지시키고, 제2 쉬프트 레지스터(55)가 구동하는 중에는 제1 쉬프트 레지스터(53)의 신호 발생부(75)로부터 락 인에이블 신호(LE, LE2)가 발생되어 락 제어부(73)가 구동함으로써 제1 쉬프트 레지스터(53) 출력 버퍼(71)의 턴-오프 상태를 유지시킨다. 이로 인해, 구동하지 않는 쉬프트 레지스터의 출력 버퍼들이 비정상적으로 턴-온됨으로 써 게이트 라인의 하이 전압을 방전시켰던 종래의 문제점을 해결할 수 있다.
도 4에 도시된 쉬프트 레지스터에서는 각 스테이지들의 Q 노드를 방전시키는 제1 락 트랜지스터(LT1)와 각 스테이지들의 QB 노드를 방전시키는 제2 락 트랜지스터(LT2)가 각각 제1 및 제2 락 인에이블 신호(LE1, LE2)를 따로 공급받았지만, 제1 및 제2 락 인에이블 신호(LE1, LE2)가 동일 배선을 통해 제1 및 제2 락 트랜지스터(LT1, LT2)에 동일한 신호로 공급될 수 있다. 또한, 각 스테이지별로 독립된 배선을 통해 제1 및 제2 락 인에이블 신호(LE1, LE2)를 공급받을 수 있다. 이 경우에도 마찬가지로, 제1 및 제2 락 인에이블 신호(LE1, LE2)의 신호 배선을 동일 배선으로 사용할 수 있고, 다른 배선으로 사용할 수 있다.
도 5는 본 발명의 쉬프트 레지스터에 사용되는 제1 스테이지 회로 구성의 실시 예를 나타내는 도면이다.
도 5를 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭신호(CLK1)를 첫 번째 게이트 라인(G1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동 전압(Vss)을 첫 번째 게이트 라인(G1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼(71)와, Q 노드와 QB 노드를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제어부(72)와, 풀-업 트랜지스터(T6) 및 풀-다운 트랜지스터(T7)의 턴-오프를 제어하는 제1 및 제2 락 트랜지스터(LT1, LT2)로 구성된 락 제어부(73)를 구비한다. 도 5에 도시된 락 제어부(73)는 제1 및 제2 락 트랜지스터(LT1, LT2)가 동일 배선을 통해 신호 발생부(75)로부터 락 인에이블 신호(LE)를 공급받는 예를 나타낸다.
이러한 제1 스테이지에는 고전위 구동전압(Vdd) 및 저전위 구동전압(Vss)과 스타트 펄스(Vst)가 공급되고, 도 6에 도시된 바와 같이 위상이 서로 다른 제1 및 제2 클럭신호(CLK1, CLK2)가 공급된다. 이하, 도 5에 도시된 제1 스테이지의 동작 과정을 도 6에 도시된 구동 파형을 참조하여 상세히 설명하기로 하며, 도 5에 도시된 제1 스테이지를 포함하는 쉬프트 레지스터가 동작할 때와 동작하지 않을 때를 각각 설명하도록 한다.
먼저, 제1 스테이지를 포함하는 쉬프트 레지스터가 동작할 때에는 신호 발생부(75)로부터 락 인에이블 신호(LE)의 공급이 차단되거나 로우 전압의 락 인에이블 신호(LE)가 발생되어 공급됨으로써 제1 및 제2 락 트랜지스터(LT1, LT2)가 턴-오프 상태를 유지하여, 출력 버퍼(71)와 제어부(72)만 구동하게 된다.
도 5 및 도 6을 참조하면, A 기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.
B 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해, Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.
C 기간에서는 다음 제2 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동 전압(Vdd)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급된다.
D 기간에서는 C 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(G1)에 공급되고, 이 로우 전압의 출력 신호(Vg_out1)는 그 프레임 기간 동안 로우 전압 상태를 유지하게 된다.
이때, 도 3에 도시된 제1 및 제2 쉬프트 레지스터(54, 55)는 한 프레임 또는 소정 기간 동안 번갈아가며 구동하기 때문에, 해당 쉬프트 레지스터가 구동하지 않 을 때에는 그 쉬프트 레지스터에 공급되는 신호가 차단되어 Q 노드 및 QB 노드가 로우 전압 상태로 플로팅된다. 따라서, Q 노드 및 QB 노드에 각각 게이트 단자가 연결된 풀-업 트랜지스터(T6)와 풀-다운 트랜지스터(T7)는 턴-오프되어, 해당 쉬프트 레지스터가 구동되기 전까지는 게이트 라인으로 신호를 출력하지 않는다.
이와 같이 쉬프트 레지스터가 구동을 중단하고 풀-업 트랜지스터(T6) 및 풀-다운 트랜지스터(T7)가 턴-오프되면, 신호 발생부(75)에서는 락 인에이블 신호(LE)를 발생하고, 이 락 인에이블 신호(LE)를 통해 하이 전압이 공급됨으로써 락 제어부(73)가 구동을 시작하게 된다.
락 인에이블 신호(LE)는 도 7a에 도시된 바와 같이 소정 기간 동안 하이 전압 상태를 유지하는 파형을 가지거나, 도 7b에 도시된 바와 같이 소정 기간 동안 하이 전압 상태와 로우 전압 상태를 반복하는 펄스 형태를 가질 수 있다. 도 7a 및 도 7b에 도시된 락 인에이블 신호(LE)는 두 쉬프트 레지스터의 작동 주기가 한 프레임일 때를 나타내는 것으로, 락 인에이블 신호(LE)의 하이 전압 유지 기간(H1, H2)은 한 프레임 기간의 약 10% 기간 내지 100% 기간 내에서 가능하다. 도 7a 및 도 7b에서는 작동 주기를 한 프레임으로 도시하였지만, 작동 주기가 한 프레임 이상이 되더라도 그 기간의 약 10% 내지 100%의 기간 동안 락 인에이블 신호(LE)가 하이 전압을 유지할 수 있다.
도 5에 도시된 락 제어부(73)의 제1 락 트랜지스터(LT1)는 락 인에이블 신호(LE) 배선에 게이트 단자가 연결되고, 소스 및 드레인 단자는 Q 노드와 저전위 구동전압(Vss)에 각각 연결된다. 또한, 제2 락 트랜지스터(LT2)는 락 인에이블 신 호(LE) 배선에 게이트 단자가 연결되고, 소스 및 드레인 단자는 QB 노드와 저전위 구동전압(Vss)에 각각 연결된다. 따라서, 락 인에이블 신호(LE)의 하이 전압이 공급되면, 제1 및 제2 락 트랜지스터(LT1, LT2)가 턴-온되고, 이로 인해 Q 노드와 QB 노드가 방전상태를 유지하게 된다. 도 4 및 도 5에서는 Q 노드 및 QB 노드에 연결된 락 트랜지스터가 각각 하나씩이지만, 락 트랜지스터의 개수 및 회로 구성은 락 인에이블 신호를 통해 Q 노드 및 QB 노드를 방전시킬 수 있는 어떠한 구조든 가능하다.
이와 같이, 본 발명의 실시 예에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 두 개의 쉬프트 레지스터를 교번 사용하는 경우, 사용하지 않는 쉬프트 레지스터의 풀-업 및 풀-다운 트랜지스터를 확실히 턴-오프시켜 줌으로써, 출력 단자의 하이 전압에 의해 사용하지 않는 쉬프트 레지스터의 풀-업 및 풀-다운 트랜지스터가 턴-온되는 종래의 문제점을 해결할 수 있다. 또한, 본 발명의 실시 예에 따른 쉬프트 레지스터는, 어떠한 회로 구성을 가지는 쉬프트 레지스터라도, 락 인에이블 신호에 의해 턴-온되어 풀-업 및 풀-다운 트랜지스터를 각각 턴-오프시키는 락 트랜지스터들을 추가함으로써 적용 가능하다.
도 8a 내지 도 8c는 도 5에 도시된 A 부분, 즉 제1 스테이지의 구성에서 구동 시작 신호를 공급받는 단자의 다양한 실시 예를 나타내는 도면이다. 이를, 도 6의 구동 파형을 참조하여 설명하면, 도 8a에 도시된 제1 트랜지스터(T1)는 스타트 펄스(Vst)가 하이 전압을 가지는 A 기간에 턴-온되어 고전위 구동전압(Vdd)의 하이 전압을 Q 노드에 공급한다. 도 8b에 도시된 제1 트랜지스터(T1)는 스타트 펄 스(Vst)가 하이 전압을 가지는 A 기간에 턴-온되고, 제1a 트랜지스터(T1a)는 스타트 펄스(Vst)와 마찬가지로 A 기간에 하이 전압을 가지는 제4 클럭신호(CLK4)에 의해 턴-온되어 스타트 펄스(Vst)의 하이 전압을 Q 노드에 공급한다. 도 8c에 도시된 제1 트랜지스터(T1)는 스타트 펄스(Vst)가 하이 전압을 가지는 A 기간에 턴-온되고, 제1b 트랜지스터(T1b)는 스타트 펄스(Vst)와 마찬가지로 A 기간에 하이 전압을 가지는 제4 클럭신호(CLK4)에 의해 턴온된다. 이때, 제1 및 제1a 트랜지스터(T1, T1a)에 의해 고전위 구동전압(Vdd)의 하이 전압이 Q 노드에 공급된다.
도 8a 내지 도 8c에 도시된 도면은 도 6의 파형도를 참조하여 제1 스테이지를 기준으로 설명되었지만, 제1 스테이지 외의 스테이지에 적용될 때에는 스타트 펄스(Vst) 대신 이전 단 스테이지의 출력신호를 공급받고, 제4 클럭신호(CLK4) 대신 이전 단 스테이지의 출력신호와 동일한 하이 전압 타이밍을 가지는 클럭신호를 공급받을 수 있다.
본 발명에 따른 쉬프트 레지스터의 각 스테이지가 다양한 회로 구성을 통해 적용될 수 있는 것과 마찬가지로, 도 5에 도시된 A 부분 또한 도 8a 내지 도 8c에 도시된 실시 예 외에도 다양한 회로 구성을 적용할 수 있다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 출력신호를 출력 단자로 공급하는 출력 버퍼와 출력 버퍼를 제어하는 제어부를 기본적으로 구비하고, 쉬프트 레지스터가 구동하지 않을 때 출력 버퍼의 턴- 오프를 제어하는 락 제어부를 추가적으로 구비한다. 이에 따라 본 발명에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 쉬프트 레지스터가 구동하지 않는 경우, 출력 버퍼의 비정상적인 출력을 차단시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (24)

  1. 적어도 하나의 구동전압을 공급받고 다수의 게이트 쉬프트 클럭에 응답하여 Q 노드를 충/방전시킴과 아울러 QB 노드를 충/방전시키는 제어부;
    상기 Q 노드와 상기 QB 노드의 전압에 응답하여 스캔 펄스를 발생하는 출력 버퍼; 및
    상기 게이트 쉬프트 클럭들의 디스인에이블 기간 동안 발생되는 락 인에이블 신호에 응답하여 상기 Q 노드와 상기 QB 노드 중 적어도 어느 하나를 방전시키는 락 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제1 항에 있어서,
    상기 제어부는,
    스타트 펄스 또는 이전 단 스테이지의 출력신호 및 다음 단 스테이지의 출력신호를 더 공급받는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제1 항에 있어서,
    상기 락 인에이블 신호는 소정 기간 동안 하이 전압을 출력하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제1 항에 있어서,
    상기 락 인에이블 신호는 소정 기간 동안 하이 전압과 로우 전압을 교번 출력하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제3 항 또는 제4 항에 있어서,
    상기 소정 기간은 상기 게이트 쉬프트 클럭들의 디스인에이블 기간의 10% 내지 100%인 것을 특징으로 하는 쉬프트 레지스터.
  6. 제1 항에 있어서,
    상기 락 인에이블 신호는 제1 및 제2 락 인에이블 신호를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제6 항에 있어서,
    상기 락 제어부는,
    상기 제1 락 인에이블 신호에 응답하여 상기 Q 노드를 방전시키고,
    상기 제2 락 인에이블 신호에 응답하여 상기 QB 노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제2 항에 있어서,
    상기 구동전압은 고전위 구동전압 및 저전위 구동전압을 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제8 항에 있어서,
    상기 출력 버퍼는,
    상기 Q 노드에 의해 제어되어 상기 게이트 쉬프트 클럭에 따라 하이 전압과 로우 전압 중 어느 하나를 출력하는 풀-업 트랜지스터; 및
    상기 QB 노드에 의해 제어되어 로우 전압을 출력하는 풀-다운 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제9 항에 있어서,
    상기 제어부는,
    상기 스타트 펄스 또는 이전 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시키는 제1 트랜지스터;
    상기 게이트 쉬프트 클럭의 하이 전압을 공급받아 턴-온되어 상기 QB 노드에 상기 고전위 구동전압을 공급하는 제4 트랜지스터;
    상기 QB 노드의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제3 트랜지스터;
    상기 다음 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제3a 트랜지스터;
    상기 스타트 펄스 또는 이전 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제5 트랜지스터; 및
    상기 Q 노드의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제5a 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제10 항에 있어서,
    상기 락 제어부는,
    상기 락 인에이블 신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제1 락 트랜지스터; 및
    상기 락 인에이블 신호의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제2 락 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  12. 다수의 게이트 라인들과 다수의 데이터 라인들이 교차되고 다수의 액정 셀들이 배치되는 어레이 영역을 가지는 액정표시패널;
    적어도 하나의 구동전압을 공급받고 다수의 게이트 쉬프트 클럭에 응답하여 Q 노드를 충/방전시킴과 아울러 QB 노드를 충/방전시키는 제어부, 상기 Q 노드와 상기 QB 노드의 전압에 응답하여 스캔 펄스를 발생하는 출력 버퍼, 상기 게이트 쉬프트 클럭들의 디스인에이블 기간 동안 발생되는 락 인에이블 신호에 응답하여 상기 Q 노드와 상기 QB 노드 중 적어도 어느 하나를 방전시키는 락 제어부를 구비하고, 상기 액정표시패널의 적어도 일측에 배치되는 적어도 하나의 쉬프트 레지스터를 포함하여 상기 게이트 라인들에 스캔 펄스들을 순차적으로 공급하는 게이트 구 동회로; 및
    상기 데이터 라인들에 데이터를 공급하기 위한 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
  13. 제12 항에 있어서,
    상기 제어부는,
    스타트 펄스 또는 이전 단 스테이지의 출력신호 및 다음 단 스테이지의 출력신호를 더 공급받는 것을 특징으로 하는 액정표시장치.
  14. 제12 항에 있어서,
    상기 락 인에이블 신호는 소정 기간 동안 하이 전압을 출력하는 것을 특징으로 하는 액정표시장치.
  15. 제12 항에 있어서,
    상기 락 인에이블 신호는 소정 기간 동안 하이 전압과 로우 전압을 교번 출력하는 것을 특징으로 하는 액정표시장치.
  16. 제14 항 또는 제15 항에 있어서,
    상기 소정 기간은 상기 게이트 쉬프트 클럭들의 디스인에이블 기간의 10% 내지 100%인 것을 특징으로 하는 액정표시장치.
  17. 제12 항에 있어서,
    상기 락 인에이블 신호는 제1 및 제2 락 인에이블 신호를 포함하는 것을 특징으로 하는 액정표시장치.
  18. 제17 항에 있어서,
    상기 락 제어부는,
    상기 제1 락 인에이블 신호에 응답하여 상기 Q 노드를 방전시키고,
    상기 제2 락 인에이블 신호에 응답하여 상기 QB 노드를 방전시키는 것을 특징으로 하는 액정표시장치.
  19. 제13 항에 있어서,
    상기 구동전압은 고전위 구동전압 및 저전위 구동전압을 포함하는 것을 특징으로 하는 액정표시장치.
  20. 제19 항에 있어서,
    상기 출력 버퍼는,
    상기 Q 노드에 의해 제어되어 상기 게이트 쉬프트 클럭에 따라 하이 전압과 로우 전압 중 어느 하나를 출력하는 풀-업 트랜지스터; 및
    상기 QB 노드에 의해 제어되어 로우 전압을 출력하는 풀-다운 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
  21. 제20 항에 있어서,
    상기 제어부는,
    상기 스타트 펄스 또는 이전 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시키는 제1 트랜지스터;
    상기 게이트 쉬프트 클럭의 하이 전압을 공급받아 턴-온되어 상기 QB 노드에 상기 고전위 구동전압을 공급하는 제4 트랜지스터;
    상기 QB 노드의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제3 트랜지스터;
    상기 다음 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제3a 트랜지스터;
    상기 스타트 펄스 또는 이전 단 스테이지 출력신호의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제5 트랜지스터; 및
    상기 Q 노드의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제5a 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
  22. 제21 항에 있어서,
    상기 락 제어부는,
    상기 락 인에이블 신호의 하이 전압을 공급받아 턴-온되어 상기 Q 노드를 방전시키는 제1 락 트랜지스터; 및
    상기 락 인에이블 신호의 하이 전압을 공급받아 턴-온되어 상기 QB 노드를 방전시키는 제2 락 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
  23. 제12 항에 있어서,
    상기 게이트 구동회로는,
    상기 액정표시패널의 일측에 배치된 제1 쉬프트 레지스터; 및
    상기 액정표시패널의 타측에 배치된 제2 쉬프트 레지스터를 구비하는 것을 특징으로 하는 액정표시장치.
  24. 제23 항에 있어서,
    상기 게이트 라인의 일측단은 상기 제1 쉬프트 레지스터에 연결되고,
    상기 게이트 라인의 타측단은 상기 제2 쉬프트 레지스터에 연결되는 것을 특징으로 하는 액정표시장치.
KR1020060055604A 2006-06-20 2006-06-20 쉬프트 레지스터와 이를 이용한 액정표시장치 KR101182321B1 (ko)

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KR1020060055604A KR101182321B1 (ko) 2006-06-20 2006-06-20 쉬프트 레지스터와 이를 이용한 액정표시장치

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