JP7300046B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7300046B2
JP7300046B2 JP2022120786A JP2022120786A JP7300046B2 JP 7300046 B2 JP7300046 B2 JP 7300046B2 JP 2022120786 A JP2022120786 A JP 2022120786A JP 2022120786 A JP2022120786 A JP 2022120786A JP 7300046 B2 JP7300046 B2 JP 7300046B2
Authority
JP
Japan
Prior art keywords
transistor
wiring
signal
gate
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022120786A
Other languages
English (en)
Other versions
JP2022169539A (ja
Inventor
潤 小山
敦司 梅崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022169539A publication Critical patent/JP2022169539A/ja
Priority to JP2023099423A priority Critical patent/JP7441364B2/ja
Application granted granted Critical
Publication of JP7300046B2 publication Critical patent/JP7300046B2/ja
Priority to JP2024022329A priority patent/JP2024055904A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)
  • Logic Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Vending Machines For Individual Products (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Description

本発明は、半導体装置、それらの駆動方法に関する。特に、画素部と同じ基板に形成され
る駆動回路を有する半導体装置、表示装置、液晶表示装置、発光装置、又はそれらの駆動
方法に関する。または、当該半導体装置、当該表示装置、当該液晶表示装置、又は当該発
光装置を有する電子機器に関する。
近年、液晶テレビなどの大型表示装置の開発が活発に進められている。特に、非単結晶半
導体を有するトランジスタを用いて、画素部と同じ基板に、ゲートドライバ回路などの駆
動回路を形成する技術は、製造コストの削減、信頼性の向上などに大きく貢献するため、
活発に開発が進められている（例えば、特許文献１）。
特開２００４－７８１７２号公報
しかしながら、特許文献１にも記載があるように、シフトレジスタ回路に入力されるクロ
ック信号の振幅電圧は、走査線駆動回路であれば、走査線に出力されるゲート信号（走査
信号、選択信号ともいう）と同じ振幅で動作することとなる。駆動回路の低消費電力化を
図る上で、クロック信号の振幅電圧を低く抑えることが求められる。
上記課題を鑑み、本発明の一態様は、駆動回路の駆動電圧を小さくし、駆動回路の低消費
電力化を図ることを課題とする。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタ
と、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有する半
導体装置である。第１のトランジスタの第１の端子は、第１の配線と電気的に接続され、
第１のトランジスタの第２の端子は、第２の配線と電気的に接続され、第２のトランジス
タの第１の端子は、第３の配線と電気的に接続される。第２のトランジスタの第２の端子
は、第２の配線と電気的に接続される。第３のトランジスタの第１の端子は、第１の配線
と電気的に接続され、第３のトランジスタの第２の端子は、第１のトランジスタのゲート
と電気的に接続され、第３のトランジスタのゲートは、第４の配線と電気的に接続される
。第４のトランジスタの第１の端子は、第３の配線と電気的に接続され、第４のトランジ
スタの第２の端子は、第１のトランジスタのゲートと電気的に接続され、第４のトランジ
スタのゲートは、第２のトランジスタのゲートと電気的に接続される。第５のトランジス
タの第１の端子は、第５の配線と電気的に接続され、第５のトランジスタの第２の端子は
、第２のトランジスタのゲートと電気的に接続され、第５のトランジスタのゲートは、第
６の配線と電気的に接続される。第６のトランジスタの第１の端子は、第３の配線と電気
的に接続され、第６のトランジスタの第２の端子は、第２のトランジスタのゲートと電気
的に接続され、第６のトランジスタのゲートは、第４の配線と電気的に接続される。
本発明の一態様において、第４の配線には、第１の信号が入力され、第２の配線からは、
第２の信号が出力され、第２の信号の振幅電圧は、第１の信号の振幅電圧よりも大きい半
導体装置でもよい。
本発明の一態様において、第１の信号はデジタル信号であり、第２の信号はデジタル信号
であり、第１の信号がＨレベルのとき、第２の信号はＨレベルになり、第１の信号がＬレ
ベルのとき、第２の信号はＬレベルになる半導体装置でもよい。
本発明の一態様において、第４の配線は、シフトレジスタ回路と電気的に接続される半導
体装置でもよい。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定さ
れない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態などを述べる目的で用いられる場合が多い。ただし
、本発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通
常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等
により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されること
が好ましい。
本発明の一態様は、駆動回路の駆動電圧を小さくすることができ、低消費電力化を図るこ
とができる。
実施の形態１における半導体装置の回路図の一例。 実施の形態１における半導体装置の動作を説明する図の一例。 実施の形態１における半導体装置の動作を説明するための模式図の一例。 実施の形態１における半導体装置の動作を説明するための模式図の一例。 実施の形態１における半導体装置の回路図の一例。 実施の形態１における半導体装置の回路図の一例。 実施の形態１における半導体装置の回路図の一例。 実施の形態１における半導体装置の回路図の一例。 実施の形態１における半導体装置の回路図の一例。 実施の形態１における半導体装置の回路図の一例。 実施の形態２における半導体装置の回路図の一例。 実施の形態２における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態２における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態２における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態２における半導体装置の回路図の一例。 実施の形態２における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態３における表示装置のブロック図の一例と、画素の回路図の一例。 実施の形態４における半導体装置の回路図の一例と、半導体装置の動作を説明するためのタイミングチャートの一例と、表示装置のブロック図の一例。 実施の形態５における半導体装置の断面図の一例。 実施の形態６における表示装置の上面図の一例と、断面図の一例。 実施の形態７における半導体装置の作製工程を示す図の一例。 実施の形態８における電子機器を説明するための図の一例。 実施の形態８における電子機器を説明するための図の一例。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本発明の実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成におい
て、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同
一部分又は同様な機能を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと
区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部
材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「
第２の」又は「第３の」などと置き換えることが可能である。
（実施の形態１）
本実施の形態では、半導体装置の一例、及びその半導体装置の駆動方法の一例について説
明する。特に、レベルシフタ回路の一例、及びそのレベルシフタ回路の駆動方法の一例に
ついて説明する。
まず、本実施の形態の半導体装置の一例について説明する。
図１は、半導体装置の一例を示す。回路１００は、回路１１０及び回路１２０を有するも
のとする。回路１１０は、配線１１、配線１３、配線１４、配線１６及び回路１２０と接
続される。回路１２０は、配線１１、配線１２、配線１５、配線１６及び回路１１０と接
続される。ただし、本実施の形態の一例は、これに限定されない。例えば、回路１００、
回路１１０及び回路１２０は、その構成に応じて、様々な配線と接続されることが可能で
ある。
回路１１０は、トランジスタ１１１及びトランジスタ１１２を有するものとする。回路１
２０は、トランジスタ１２１、トランジスタ１２２、トランジスタ１２３及びトランジス
タ１２４を有するものとする。トランジスタ１２１の第１の端子は、配線１５と接続され
、トランジスタ１２１の第２の端子は、配線１２と接続される。トランジスタ１２２の第
１の端子は、配線１６と接続され、トランジスタ１２２の第２の端子は、配線１２と接続
される。トランジスタ１２３の第１の端子は、配線１５と接続され、トランジスタ１２３
の第２の端子は、トランジスタ１２１のゲートと接続され、トランジスタ１２３のゲート
は、配線１１と接続される。トランジスタ１２４の第１の端子は、配線１６と接続され、
トランジスタ１２４の第２の端子は、トランジスタ１２１のゲートと接続され、トランジ
スタ１２４のゲートは、トランジスタ１２２のゲートと接続される。トランジスタ１１１
の第１の端子は、配線１４と接続され、トランジスタ１１１の第２の端子は、トランジス
タ１２２のゲートと接続され、トランジスタ１１１のゲートは、配線１３と接続される。
トランジスタ１１２の第１の端子は、配線１６と接続され、トランジスタ１１２の第２の
端子は、トランジスタ１２２のゲートと接続され、トランジスタ１１２のゲートは、配線
１１と接続される。
なお、トランジスタ１１１の第２の端子と、トランジスタ１１２の第２の端子と、トラン
ジスタ１２２のゲートと、トランジスタ１２４のゲートとの接続箇所をノードＡと示すも
のとする。トランジスタ１２１のゲートと、トランジスタ１２３の第２の端子と、トラン
ジスタ１２４の第２の端子との接続箇所を、ノードＢと示すものとする。
なお、トランジスタ１１１、トランジスタ１１２及びトランジスタ１２１～１２４は、各
々、Ｎチャネル型とする。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位
差が閾値電圧よりも大きくなったときにオンになる。そのため、本実施の形態の半導体装
置は、非晶質半導体、微結晶半導体、酸化物半導体又は有機半導体などを用いたトランジ
スタにより構成されることができる。特に、酸化物半導体を用いたトランジスタにより、
本実施の形態の半導体装置を構成することが好ましい。なぜなら、半導体層として、酸化
物半導体を用いると、トランジスタの移動度を高くすることができるからである。そのた
め、本実施の形態の半導体装置を、解像度が高い表示装置又は大型の表示装置に用いるこ
とが容易になる。ただし、本実施の形態の一例は、これに限定されない。例えば、トラン
ジスタ１１１、トランジスタ１１２及びトランジスタ１２１～１２４のすべては、Ｐチャ
ネル型であることが可能である。Ｐチャネル型トランジスタは、ゲートとソースとの間の
電位差が閾値電圧を下回ったときにオンになるものとする。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子
を有する素子である。そして、ドレイン（ドレイン領域またはドレイン電極）とソース（
ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領
域とソースとを介して電流を流すことが出来るものである。ここで、ソースとドレインと
は、トランジスタの構造又は動作条件等によって変わるため、いずれがソースまたはドレ
インであるかを限定することが困難である。そこで、ソースとして機能する部分、及びド
レインとして機能する部分を、ソース又はドレインと呼ばない場合がある。その場合、一
例として、ソースとドレインとの一方を、第１の端子、第１の電極、又は第１の領域と表
記し、ソースとドレインとの他方を、第２の端子、第２の電極、又は第２の領域と表記す
る場合がある。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続され
ている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路
、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
配線１４には、電圧ＶＤＤ１が入力されるものとする。電圧ＶＤＤ１は、一定の電圧とし
、グランド電圧よりも大きい値とする。そのため、配線１４は、電源線又は正電源線とし
ての機能を有するものとする。配線１５には、電圧ＶＤＤ２が入力されるものとする。電
圧ＶＤＤ２は、一定の電圧とし、電圧ＶＤＤ１よりも大きい値とする。そのため、配線１
５は、電源線又は正電源線としての機能を有するものとする。配線１６には、電圧ＶＳＳ
が供給されるものとする。電圧ＶＳＳは、一定の電圧とし、電圧ＶＤＤ１よりも小さい値
とする。そのため、配線１６は、電源線又は負電源線としての機能を有するものとする。
ただし、本実施の形態の一例は、これに限定されない。例えば、配線１４、配線１５及び
／又は配線１６には、信号が入力されることが可能である。このような場合、配線１４、
配線１５及び／又は配線１６は、信号線としての機能を有することが可能である。別の例
として、電圧ＶＳＳは、グランド電圧とおおむね等しいことが可能である。そのため、配
線１６は、グランド線又はアースなどとしての機能を有することが可能である。
配線１１には、信号ＩＮ１が入力されるものとする。信号ＩＮ１は、デジタル信号とする
。そして、信号ＩＮ１のＨレベルの電位は、おおむねＶＤＤ１とし、信号ＩＮ１のＬレベ
ルの電位は、おおむねＶＳＳとする。そのため、配線１１は、信号線としての機能を有す
るものとする。配線１３には、信号ＩＮ２が入力されるものとする。信号ＩＮ２は、デジ
タル信号とする。そして、信号ＩＮ２のＨレベルの電位は、おおむねＶＤＤ１とし、信号
ＩＮ２のＬレベルの電位は、おおむねＶＳＳとする。そのため、配線１３は、信号線とし
ての機能を有するものとする。ただし、本実施の形態の一例は、これに限定されない。例
えば、配線１３には、電圧（例えば電圧ＶＤＤ１又は電圧ＶＤＤ２）が入力されることが
可能である。これにより、信号ＩＮ２を省略することができるので、信号の数及び配線の
数を減らすことができる。さらに、消費電力の削減を図ることができる。
配線１２からは、信号ＯＵＴが出力されるものとする。信号ＯＵＴは、デジタル信号とし
、回路１００の出力信号とする。そして、信号ＯＵＴのＨレベルの電位は、おおむねＶＤ
Ｄ２とし、信号ＯＵＴのＬレベルの電位は、おおむねＶＳＳとする。すなわち、信号ＯＵ
Ｔの振幅電圧は、信号ＩＮ１の振幅電圧よりも大きいとする。そのため、配線１２は、信
号線としての機能を有するものとする。
次に、本実施の形態の半導体装置の動作の一例について説明する。
図２は、本実施の形態の半導体装置の動作を説明するための図の一例である。本実施の形
態の半導体装置は、信号ＩＮ１及び信号ＩＮ２のＨレベルとＬレベルとを組み合わせて、
第１～第４の動作を実現することができる。第１～第４の動作について説明する。ただし
、本実施の形態の一例は、これに限定されない。例えば、配線１４、配線１５及び／又は
配線１６の電位を変化させることにより、本実施の形態の半導体装置は、さらに多くの動
作を行うことが可能である。
まず、第１の動作について説明する（図３（Ａ）参照）。第１の動作では、信号ＩＮ１が
Ｈレベルになり、信号ＩＮ２がＬレベルになる。そのため、トランジスタ１１１がオフに
なり、トランジスタ１１２がオンになるので、ノードＡは、配線１６と導通状態になる。
すると、ノードＡには、配線１６の電位（電圧ＶＳＳ）が供給されるので、ノードＡの電
位（電位Ｖａと示す）は、おおむねＶＳＳとなる。そのため、トランジスタ１２４がオフ
になる。このとき、トランジスタ１２３はオンになるので、ノードＢは、配線１５と導通
状態になる。すると、ノードＢには、配線１５の電位（例えば電圧ＶＤＤ２）が供給され
るので、ノードＢの電位（電位Ｖｂと示す）は、上昇し始める。その後、ノードＢの電位
がＶＳＳ＋Ｖｔｈ１２１（Ｖｔｈ１２１：トランジスタ１２１の閾値電圧）になると、ト
ランジスタ１２１がオンになる。このとき、トランジスタ１２２はオフになるため、配線
１２は、配線１５と導通状態になる。すると、配線１２には、配線１５の電位（例えば電
圧ＶＤＤ２）が供給されるので、配線１２の電位（信号ＯＵＴ）は、上昇し始める。その
後、ノードＢの電位と配線１２の電位とは、さらに上昇し続ける。やがて、ノードＢの電
位が、トランジスタ１２３のゲートの電位（電圧ＶＤＤ１）から、トランジスタ１２３の
閾値電圧（Ｖｔｈ１２３）を引いた値となる。すると、トランジスタ１２３はオフになる
ので、配線１５とノードＢとは非導通状態になる。そのため、ノードＢは、浮遊状態にな
る。このとき、配線１２の電位は上昇し続けている。そのため、ノードＢの電位は、トラ
ンジスタ１２１のゲートと第２の端子との間の寄生容量により、ＶＤＤ１－Ｖｔｈ１２３
からさらに上昇する。やがて、ノードＢの電位は、ＶＤＤ２＋Ｖｔｈ１２１＋Ｖ１（Ｖ１
：正の数）となる。いわゆる、ブートストラップ動作である。そのため、配線１２の電位
は、ＶＤＤ２まで上昇することができる。このようにして、信号ＯＵＴは、Ｈレベルにな
る。
次に、第２の動作について説明する（図３（Ｂ）参照）。第２の動作では、信号ＩＮ１が
Ｌレベルになり、信号ＩＮ２がＨレベルになる。そのため、トランジスタ１１１がオンに
なり、トランジスタ１１２がオフになるので、ノードＡは、配線１４と導通状態になる。
すると、ノードＡには、配線１４の電位（電圧ＶＤＤ１）が供給されるので、ノードＡの
電位は上昇する。その後、ノードＡの電位がトランジスタ１１１のゲートの電位（Ｈレベ
ルの信号ＩＮ２）からトランジスタ１１１の閾値電圧（Ｖｔｈ１１１）を引いた値（ＶＤ
Ｄ１－Ｖｔｈ１１１）になる。すると、トランジスタ１１１はオフになり、配線１４とノ
ードＡとは非導通状態になる。そのため、ノードＡは浮遊状態になり、ノードＡの電位は
、おおむねＶＤＤ１－Ｖｔｈ１１１に維持される。これにより、トランジスタ１２４はオ
ンになる。このとき、トランジスタ１２３はオフになるので、ノードＢは、配線１６と導
通状態になる。すると、ノードＢには、配線１６の電位（電圧ＶＳＳ）が供給されるので
、ノードＢの電位はおおむねＶＳＳとなる。そのため、トランジスタ１２１はオフになる
。このとき、トランジスタ１２２はオンになるので、配線１２は、配線１６と導通状態に
なる。すると、配線１２には、配線１６の電位（電圧ＶＳＳ）が供給されるので、配線１
２の電位（信号ＯＵＴ）は、おおむねＶＳＳとなる。このようにして、信号ＯＵＴは、Ｌ
レベルになる。
次に、第３の動作について説明する（図４（Ａ）参照）。第３の動作では、信号ＩＮ１が
Ｈレベルになり、信号ＩＮ２がＨレベルになる。そのため、トランジスタ１１１がオンに
なり、トランジスタ１１２がオンになるので、ノードＡは、配線１４及び配線１６と導通
状態になる。すると、ノードＡには、配線１４の電位（電圧ＶＤＤ１）と配線１６の電位
（電圧ＶＳＳ）とが供給されるので、ノードＡの電位は、ＶＳＳとＶＤＤ１との間の値と
なる。このノードＡの電位は、トランジスタ１１１の電流供給能力とトランジスタ１１２
の電流供給能力とによって決定される。ここでは、トランジスタ１１１の電流供給能力よ
りも、トランジスタ１１２の電流供給能力のほうが大きいとする。そのため、好ましくは
、ノードＡの電位は、ＶＤＤ１よりもＶＳＳに近い値とする。より好ましくは、ノードＡ
の電位は、ＶＳＳ＋Ｖｔｈ１２４（Ｖｔｈ１２４：トランジスタ１２４の閾値電圧）又は
ＶＳＳ＋Ｖｔｈ１２２（Ｖｔｈ１２２：トランジスタ１２２の閾値電圧）よりも低い値と
する。そのため、トランジスタ１２４がオフになる。このとき、トランジスタ１２３はオ
ンになるので、ノードＢは、配線１５と導通状態になる。すると、ノードＢには、配線１
５の電位（例えば電圧ＶＤＤ２）が供給されるので、ノードＢの電位（電位Ｖｂと示す）
は、上昇し始める。その後、ノードＢの電位がＶＳＳ＋Ｖｔｈ１２１（Ｖｔｈ１２１：ト
ランジスタ１２１の閾値電圧）になると、トランジスタ１２１がオンになる。このとき、
トランジスタ１２２はオフになるため、配線１２は、配線１５と導通状態になる。すると
、配線１２には、配線１５の電位（例えば電圧ＶＤＤ２）が供給されるので、配線１２の
電位（信号ＯＵＴ）は、上昇し始める。その後、ノードＢの電位と配線１２の電位とは、
さらに上昇し続ける。やがて、ノードＢの電位が、トランジスタ１２３のゲートの電位（
電圧ＶＤＤ１）から、トランジスタ１２３の閾値電圧（Ｖｔｈ１２３）を引いた値となる
。すると、トランジスタ１２３はオフになるので、配線１５とノードＢとは非導通状態に
なる。そのため、ノードＢは、浮遊状態になる。このとき、配線１２の電位は上昇し続け
ている。そのため、ノードＢの電位は、トランジスタ１２１のゲートと第２の端子との間
の寄生容量により、ＶＤＤ１－Ｖｔｈ１２３からさらに上昇する。やがて、ノードＢの電
位は、ＶＤＤ２＋Ｖｔｈ１２１＋Ｖ１（Ｖ１：正の数）となる。いわゆる、ブートストラ
ップ動作である。そのため、配線１２の電位は、ＶＤＤ２まで上昇することができる。こ
のようにして、信号ＯＵＴは、Ｈレベルになる。
次に、第４の動作について説明する（図４（Ｂ）参照）。第４の動作では、信号ＩＮ１が
Ｌレベルになり、信号ＩＮ２がＬレベルになる。そのため、トランジスタ１１１がオフに
なり、トランジスタ１１２がオフになるので、ノードＡは、浮遊状態になる。すると、ノ
ードＡの電位は、第４の動作の前の状態のままとなる。例えば、第４の動作の前に、第１
の動作又は第３の動作を行うとする。この場合、ノードＡの電位は、おおむねＶＳＳとな
る。一方で、第４の動作の前に、第２の動作を行うとする。この場合、ノードＡの電位は
、おおむねＶＤＤ１－Ｖｔｈ１１１となる。ここでは、第４の動作の前に、第２の動作を
行うものとする。そのため、ノードＡの電位は、おおむねＶＤＤ１－Ｖｔｈ１１１に維持
されているものとする。これにより、トランジスタ１２４はオンになる。このとき、トラ
ンジスタ１２３はオフになるので、ノードＢは、配線１６と導通状態になる。すると、ノ
ードＢには、配線１６の電位（電圧ＶＳＳ）が供給されるので、ノードＢの電位はおおむ
ねＶＳＳとなる。そのため、トランジスタ１２１はオフになる。このとき、トランジスタ
１２２はオンになるので、配線１２は、配線１６と導通状態になる。すると、配線１２に
は、配線１６の電位（電圧ＶＳＳ）が供給されるので、配線１２の電位（信号ＯＵＴ）は
、おおむねＶＳＳとなる。このようにして、信号ＯＵＴは、Ｌレベルになる。
以上のように、本実施の形態の半導体装置は、信号ＩＮ１の振幅電圧を大きくして、出力
することができる。具体的には、信号ＩＮ１の振幅電圧を高くして、出力することができ
る。これにより、本実施の形態の半導体装置に信号ＩＮ１を出力する回路（シフトレジス
タ回路、デコーダ回路など）、の振幅電圧を小さくすることができる。そのため、該回路
の消費電力を小さくすることができる。または、該回路を構成するトランジスタに印加さ
れる電圧を小さくすることができる。そのため、該トランジスタの劣化又は破壊を抑制す
ることができる。
または、信号ＯＵＴの反転するタイミングを、信号ＩＮ１の反転するタイミングとおおむ
ね等しくさせることができる。これにより、配線１２にインバータ回路などを設ける必要
がなくなる。そのため、消費電力の削減、回路規模の縮小、又はレイアウト面積の縮小を
図ることができる。
または、第１の動作において、信号ＩＮ１がＨレベルであるときに、信号ＩＮ２がＬレベ
ルになることにより、配線１４と配線１６との間の貫通電流を防止することができる。こ
れにより、消費電力を小さくすることができる。
なお、第１の動作～第４の動作について説明したが、本実施の形態の半導体装置は、これ
らの全ての動作を行う必要はないことを付記する。本実施の形態の半導体装置は、これら
の複数の動作から、必要な動作だけを選択して、その選択した動作を行うことが可能であ
る。
次に、本実施の形態の半導体装置において、図１とは異なる構成について説明する。
まず、図５（Ａ）及び図５（Ｂ）に示すように、図１に示す半導体装置において、トラン
ジスタ１１１の第１の端子は、配線１４とは別の配線と接続されることが可能である。図
５（Ａ）は、トランジスタ１１１の第１の端子が配線１５と接続される場合の半導体装置
の一例を示す。これにより、電圧ＶＤＤ１を省略することができる。または、トランジス
タ１１１のソースとドレインとの間の電位差（Ｖｄｓ）を大きくすることができるので、
ノードＡの電位の立ち上がりを短くすることができる。図５（Ｂ）は、トランジスタ１１
１の第１の端子が配線１３と接続される場合の半導体装置の一例を示す。そのため、電圧
ＶＤＤ１を省略することができる。または、トランジスタ１１１に逆バイアスを印加する
ことができるので、トランジスタ１１１の劣化を抑制することができる。ただし、本実施
の形態の一例は、これに限定されない。例えば、トランジスタ１１１の第１の端子は、信
号ＩＮ１の反転信号が入力される配線と接続されることが可能である。
次に、図６（Ａ）及び図６（Ｂ）に示すように、図１及び図５（Ａ）～（Ｂ）に示す半導
体装置において、トランジスタ１１１のゲートは、配線１３とは別の配線と接続されるこ
とが可能である。図６（Ａ）は、トランジスタ１１１のゲートが配線１５と接続される場
合の半導体装置の一例を示す。これにより、信号ＩＮ２を省略することができる。そのた
め、消費電力の削減を図ることができる。図６（Ｂ）は、トランジスタ１１１のゲートが
配線１４と接続される場合の半導体装置の一例を示す。これにより、信号ＩＮ２を省略す
ることができる。そのため、消費電力の削減を図ることができる。ただし、本実施の形態
の一例は、これに限定されない。例えば、トランジスタ１１１のゲートは、信号ＩＮ１の
反転信号が入力される配線と接続されることが可能である。
次に、図７（Ａ）に示すように、図１、図５（Ａ）～（Ｂ）及び図６（Ａ）～（Ｂ）に示
す半導体装置において、トランジスタ１１１の第１の端子は、配線１４とは別の配線と接
続され、且つトランジスタ１１１のゲートは配線１３とは別の配線と接続されることが可
能である。図７（Ａ）は、トランジスタ１１１の第１の端子が配線１３と接続され、トラ
ンジスタ１１１のゲートが配線１４と接続される場合の半導体装置の一例を示す。これに
より、第２の動作において、ノードＡの電位を上昇させ、第４の動作において、ノードＡ
の電位を減少させることができる。そのため、第２の動作において、トランジスタ１２２
及びトランジスタ１２４がオンになり、第４の動作において、トランジスタ１２２及びト
ランジスタ１２４がオフになる。こうして、トランジスタ１２２及びトランジスタ１２４
がオンになる時間を、短くすることができる。そのため、トランジスタ１２２及びトラン
ジスタ１２４の劣化を抑制することができる。
次に、図７（Ｂ）及び図８（Ａ）に示すように、図１、図５（Ａ）～（Ｂ）、図６（Ａ）
～（Ｂ）及び図７（Ａ）に示す半導体装置において、トランジスタ１２３の第１の端子は
、配線１５とは別の配線と接続されることが可能である。図７（Ｂ）は、トランジスタ１
２３の第１の端子が配線１３Ｂと接続される場合の半導体装置の一例を示す。配線１３Ｂ
には、信号ＩＮ２Ｂが入力されるものとする。信号ＩＮ２Ｂは、信号ＩＮ２の反転信号で
ある。これにより、トランジスタ１２３に逆バイアスを印加することができるので、トラ
ンジスタの劣化を抑制することができる。図８（Ａ）は、トランジスタ１２３の第１の端
子が配線１１と接続される場合半導体装置の一例を示す。これにより、第２の動作及び第
４の動作において、トランジスタ１２３に印加される、ソースとドレインとの間の電位差
（Ｖｄｓ）を小さくすることができる。そのため、トランジスタ１２３の劣化の抑制する
ことができる。または、トランジスタ１２３のオフ電流を小さくすることができ、消費電
力の削減を図ることができる。ただし、本実施の形態の一例は、これに限定されない。例
えば、トランジスタ１２３の第１の端子は、配線１４と接続されることが可能である。
なお、図８（Ｂ）に示すように、トランジスタ１２３の第１の端子が配線１１と接続され
る場合、トランジスタ１２３のゲートは、配線１１とは別の配線と接続されることが可能
である。図８（Ｂ）は、トランジスタ１２３のゲートが配線１４と接続される場合の半導
体装置の一例を示す。ただし、本実施の形態の一例は、これに限定されない。トランジス
タ１２３のゲートは、配線１５、信号ＩＮ２の反転信号が入力される配線、又は信号ＩＮ
２とは異なる位相の信号が入力される配線などと接続されることが可能である。
次に、図９（Ａ）に示すように、図１、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｂ）、図７
（Ａ）～（Ｂ）、及び図８（Ａ）～（Ｂ）に示す半導体装置において、トランジスタ１２
１のゲートと第２の端子との間に、容量素子１２５を設けることが可能である。これによ
り、第１の動作及び第２の動作において、ノードＢの電位をさらに上昇させることができ
る。そのため、トランジスタ１２１のゲートとソースとの間の電位差（Ｖｇｓ）を大きく
することができるので、信号ＯＵＴの立ち上がり時間を短くすることができる。
次に、図９（Ｂ）に示すように、図１、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｂ）、図７
（Ａ）～（Ｂ）、図８（Ａ）～（Ｂ）及び図９（Ａ）に示す半導体装置において、ノード
Ａと配線１６との間に容量素子１２６を設けることが可能である。これにより、第４の動
作において、ノードＡの電位の変動、ノードＡのノイズなどを抑制することができるため
、ノードＡの電位を維持しやすくなる。ただし、本実施の形態の一例は、これに限定され
ない。例えば、容量素子１２６は、ノードＡと、配線１６とは別の配線（例えば、配線１
３、配線１４又は配線１５など）との間に接続されることが可能である。特に、容量素子
１２６がノードＡと配線１３との間に接続されることにより、ノードＡの電位を、信号Ｉ
Ｎ２に同期させて、変動させることができる。そのため、トランジスタ１２２及びトラン
ジスタ１２４がオンになる時間を短くすることができる。
次に、図１０（Ａ）に示すように、図１、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｂ）、図
７（Ａ）～（Ｂ）、図８（Ａ）～（Ｂ）及び図９（Ａ）～（Ｂ）に示す半導体装置におい
て、各トランジスタなどは、別々の配線と接続されることが可能である。図１０（Ａ）は
、トランジスタ１１２の第１の端子と、トランジスタ１２４の第２の端子と、トランジス
タ１２２の第２の端子とが、別々の配線と接続される場合の半導体装置の一例を示す。配
線１６は、配線１６Ａ～１６Ｃという複数の配線に分割される。そして、トランジスタ１
１２の第１の端子、トランジスタ１２４の第２の端子及びトランジスタ１２２の第２の端
子は、各々、配線１６Ａ、配線１６Ｂ、配線１６Ｃと接続される。ただし、本実施の形態
の一例は、これに限定されない。例えば、トランジスタ１２１の第１の端子と、トランジ
スタ１２３の第１の端子も別々の配線と接続されることが可能である。この場合、配線１
５を二つの配線に分割することが可能である。
次に、図１０（Ｂ）に示すように、図１、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｂ）、図
７（Ａ）～（Ｂ）、図８（Ａ）～（Ｂ）、図９（Ａ）～（Ｂ）及び図１０（Ａ）に示す半
導体装置において、トランジスタは、抵抗素子、ダイオード、容量素子などと置き換える
ことが可能である。図１０（Ｂ）は、トランジスタ１１１をダイオード１１１ｄに置き換
える場合の半導体装置を示す。ダイオード１１１ｄの一方の電極（例えば陽極）は、配線
１３と接続され、他方の電極（例えば陰極）は、ノードＡと接続される。ただし、本実施
の形態の一例は、これに限定されない。例えば、トランジスタ１１１は、抵抗素子と置き
換えることが可能である。該抵抗素子は、配線１３～１５のいずれか一と、ノードＡとの
間に接続されることが可能である。別の例として、トランジスタ１２３は、一方の電極（
例えば陽極）が配線１１と接続され、他方電極（例えば陰極）がノードＢと接続されるダ
イオートと置き換えることが可能である。別の例として、ダイオードは、ダイオード接続
のトランジスタであることが可能である。
次に、各回路の機能の一例、及び各トランジスタの機能の一例について説明する。
まず、回路１００は、信号ＩＮ１の振幅電圧を大きくする機能を有するものとする。また
は、回路１００の信号ＩＮ１のＨレベルの電位を上昇する機能を有する。または、回路１
００は、信号ＩＮ１が反転すると、信号ＯＵＴを反転させる機能を有する。または、回路
１００は、信号ＩＮ１がＨレベルになると、信号ＯＵＴをＨレベルにする機能を有する。
または、回路１００は、信号ＩＮ１がＬレベルになると、信号ＯＵＴをＬレベルにする機
能を有する。このように、回路１００は、レベルシフタ回路としての機能を有する。
なお、電圧ＶＤＤ２を電圧ＶＤＤ１よりも小さくすることにより、信号ＯＵＴのＨレベル
の電位を信号ＩＮ１又は信号ＩＮ２のＨレベルの電位よりも低くすることができる。この
場合、回路１００は、信号ＩＮ１の振幅電圧を小さくする機能を有する。
次に、回路１１０は、信号ＩＮ１を反転する機能を有する。または、回路１１０は、信号
ＩＮ１がＨレベルになると、ノードＡの電位を減少させる機能を有する。または、回路１
１０は、信号ＩＮ１がＬレベルになると、ノードＡの電位を上昇させる機能を有する。ま
たは、回路１１０は、ノードＡを浮遊状態にする機能を有する。このように、回路１１０
は、インバータ回路としての機能を有する。
次に、回路１２０は、信号ＩＮ１の振幅電圧を大きくする機能を有する。または、回路１
２０は信号ＩＮ１のＨレベルの電位を上昇する機能を有する。または、回路１２０は、信
号ＩＮ１が反転すると、信号ＯＵＴを反転させる機能を有する。または、回路１２０は、
信号ＩＮ１がＨレベルになると、信号ＯＵＴをＨレベルにする機能を有する。または、回
路１２０は、信号ＩＮ１がＬレベルになると、信号ＯＵＴをＬレベルにする機能を有する
。このように、回路１２０は、レベルシフタ回路としての機能を有する。
次に、トランジスタ１１１は、配線１４とノードＡとの導通状態を制御する機能を有する
。または、トランジスタ１１１は、配線１４の電位をノードＡに供給するタイミングを制
御する機能を有する。または、トランジスタ１１１は、ノードＡの電位を上昇させるタイ
ミングを制御する機能を有する。または、トランジスタ１１１は、ノードＡを浮遊状態に
するタイミングを制御する機能を有する。このように、トランジスタ１１１は、スイッチ
としての機能を有する。
次に、トランジスタ１１２は、配線１６とノードＡとの導通状態を制御する機能を有する
。または、トランジスタ１１２は、配線１６の電位をノードＡに供給するタイミングを制
御する機能を有する。または、トランジスタ１１２は、ノードＡの電位を減少させるタイ
ミングを制御する機能を有する。このように、トランジスタ１１２は、スイッチとしての
機能を有する。
次に、トランジスタ１２１は、配線１５と配線１２との導通状態を制御する機能を有する
。または、トランジスタ１２１は、配線１５の電位を配線１２に供給するタイミングを制
御する機能を有する。または、トランジスタ１２１は、配線１２の電位を上昇させるタイ
ミングを制御する機能を有する。または、トランジスタ１２１は、ブートストラップ動作
を行うタイミングを制御する機能を有する。または、トランジスタ１２１は、ノードＢの
電位を上昇させるタイミングを制御する機能を有する。このように、トランジスタ１２１
は、スイッチとしての機能を有する。
次に、トランジスタ１２２は、配線１６と配線１２との導通状態を制御する機能を有する
。または、トランジスタ１２２は、配線１６の電位を配線１２に供給するタイミングを制
御する機能を有する。または、トランジスタ１２２は、配線１２の電位を減少させるタイ
ミングを制御する機能を有する。このように、トランジスタ１２２は、スイッチとしての
機能を有する。
次に、トランジスタ１２３は、配線１５とノードＢとの導通状態を制御する機能を有する
。または、トランジスタ１２３は、配線１４の電位をノードＢに供給するタイミングを制
御する機能を有する。または、トランジスタ１２３は、ノードＢの電位を上昇させるタイ
ミングを制御する機能を有する。または、トランジスタ１２３は、ノードＢを浮遊状態に
するタイミングを制御する機能を有する。このように、トランジスタ１２３は、スイッチ
としての機能を有する。
次に、トランジスタ１２４は、配線１６とノードＢとの導通状態を制御する機能を有する
。または、トランジスタ１２４は、配線１６の電位をノードＢに供給するタイミングを制
御する機能を有する。または、トランジスタ１２４は、ノードＢの電位を減少させるタイ
ミングを制御する機能を有する。このように、トランジスタ１２４は、スイッチとしての
機能を有する。
次に、各トランジスタのチャネル幅の一例について説明する。
まず、トランジスタ１２１のチャネル幅は、トランジスタ１１１、トランジスタ１１２及
びトランジスタ１２２～１２４のチャネル幅よりも大きいことが好ましい。つまり、回路
１００が有するトランジスタの中で一番大きいことが好ましい。なぜなら、トランジスタ
１２１は、配線１２を駆動する役割を有するので、おおきな駆動能力を必要とするからで
ある。なお、トランジスタ１２１のチャネル幅は、トランジスタ１２３の２倍以上１０倍
以下であることが好ましい。より好ましくは、３倍以上８倍以下である。さらに好ましく
は、４倍以上６倍以下である。
次に、トランジスタ１２２のチャネル幅は、トランジスタ１１１、トランジスタ１１２、
トランジスタ１２３及びトランジスタ１２４のチャネル幅よりも大きいことが好ましい。
なぜなら、トランジスタ１２２は、配線１２を駆動する役割を有するので、大きな駆動能
力を必要とするからである。なお、トランジスタ１２２のチャネル幅は、トランジスタ１
２４のチャネル幅の２倍以上３０倍以下であることが好ましい。より好ましくは４倍以上
１５倍以下である。さらに好ましくは６倍以上１０倍以下である。
なお、トランジスタ１２２のチャネル幅は、トランジスタ１２１のチャネル幅よりも大き
いことが可能である。
トランジスタ１２３のチャネル幅は、トランジスタ１２４のチャネル幅よりも大きいこと
が好ましい。なぜなら、第１の動作及び第３の動作において、タイミングのずれにより、
トランジスタ１２３とトランジスタ１２４とが同時にオンになっても、ノードＢの電位を
上昇させることができるようにするためである。なお、トランジスタ１２３のチャネル幅
は、トランジスタ１２４のチャネル幅の１．５倍以上１０倍以下であることが好ましい。
より好ましくは２倍以上８倍以下である。さらに好ましくは、２．５倍以上５倍以下であ
る。
なお、トランジスタのチャネル幅によって、トランジスタの電流供給能力を制御すること
ができる。具体的には、トランジスタのチャネル幅が大きいほど、トランジスタの電流供
給能力は向上する。ただし、トランジスタの電流供給能力を制御する因子は、トランジス
タのチャネル幅に限定されない。例えば、トランジスタのチャネル長又はトランジスタの
ゲートとソースの間の電位差（Ｖｇｓ）によって、電流供給能力を制御することができる
。具体的には、トランジスタのチャネル長が小さいほど、トランジスタの電流供給能力は
向上する。そして、トランジスタのゲートとソースの間の電位差（Ｖｇｓ）が大きいほど
、トランジスタの電流供給能力は向上する。その他にも、トランジスタをマルチゲート構
造にすることによって、電流供給能力を低下させることができる。
上記のように、トランジスタの電流供給能力を制御する方法は複数存在する。そのため、
以下において、トランジスタの電流供給能力を制御する方法として、チャネル幅を制御す
る方法が例示されている場合、当該チャネル幅を、チャネル長又はトランジスタのゲート
とソースの間の電位差（Ｖｇｓ）などと言い換えることが可能である。
（実施の形態２）
本実施の形態では、半導体装置の一例、及びその半導体装置の駆動方法の一例について説
明する。本実施の形態の半導体装置は、実施の形態１の半導体装置を有するものとする。
まず、本実施の形態の半導体装置の一例について説明する。
図１１は、本実施の形態の半導体装置の一例を示す。図１１に示す半導体装置は、回路３
００、回路４００及び回路５００を有するものとする。回路４００は、回路４０１＿１～
４０１＿ｍ（ｍは自然数）を有するものとする。そして、回路４０１＿１～４０１＿ｍと
して、各々、実施の形態１で述べる半導体装置を用いることができる。図１１では、回路
４０１＿１～４０１＿ｍとして、各々、図１に示す半導体装置が用いられるものとする。
回路５００は、回路５０１及び回路５０２を有するものとする。
回路３００は、配線２１＿１～２１＿ｍ、配線２３、配線２４＿１～２４＿４、配線２５
及び配線２７と接続される。回路４００は、配線２１＿１～２１＿ｍ、配線２２＿１～２
２＿ｍ、配線２４＿１～２４＿４、配線２５、配線２６及び配線２７と接続される。回路
４０１＿ｉ（ｉは、１～ｍのいずれか一）は、配線２１＿ｉ、配線２２＿ｉ、配線２４＿
１～２４＿４のいずれか一、配線２５、配線２６及び配線２７と接続される。そして、回
路４０１＿ｉにおいて、配線１１、配線１２、配線１３、配線１４、配線１５及び配線１
６は、各々、配線２１＿ｉ、配線２２＿ｉ、配線２４＿１～２４＿４のいずれか一、配線
２５、配線２６、配線２７と接続されるものとする。回路５００は、配線２３、配線２４
＿１～２４＿４、配線２５、配線２６及び配線２７と接続される。回路５０１は、配線２
３及び配線２４＿１～２４＿４と接続され、回路５０２は、配線２５、配線２６及び配線
２７と接続される。
なお、回路４０１＿ｉが配線２４＿１と接続されると仮定する。この場合、回路４０１＿
ｉ＋１、回路４０１＿ｉ＋２、回路４０１＿ｉ＋３は、各々、配線２４＿２、配線２４＿
３、配線２４＿４と接続されることが多い。または、回路４０１＿ｉ－３、回路４０１＿
ｉ－２、回路４０１＿ｉ－１、は、各々、配線２４＿２、配線２４＿３、配線２４＿４と
接続されることが多い。
なお、回路４０１＿ｉは、配線２４＿１～２４＿４のうち、信号ＳＯＵＴｉがＨレベルに
なる期間において、その電位がＬレベルになる配線と接続されることが好ましい。これに
より、トランジスタ１１１とトランジスタ１１２とが同時にオンになる期間を省略するこ
とができる。そのため、消費電力の削減を図ることができる。
回路５００は、回路３００及び回路４００に信号又は電圧などを供給するタイミングを制
御する機能を有する。そして、回路５００は、回路３００及び回路４００が動作するタイ
ミングを制御する機能を有する。つまり、回路５００は、コントローラとしての機能を有
するものとする。
回路５０１は、配線２３、配線２４＿１、配線２４＿２、配線２４＿３及び配線２４＿４
に、各々、信号ＳＰ、信号ＣＫ１、信号ＣＫ２、信号ＣＫ３、信号ＣＫ４を出力するタイ
ミングを制御する機能を有する。つまり、回路５０１は、信号生成回路（またはタイミン
グジェネレータともいう）としての機能を有するものとする。そのため、回路５０１は、
スイッチ、ダイオード、トランジスタ、発振回路、クロックドジェネレータ、ＰＬＬ回路
及び／又は分周回路などを有することができる。
図１２に示すように、信号ＳＰ、信号ＣＫ１、信号ＣＫ２、信号ＣＫ３及び信号ＣＫ４は
、デジタル信号であることが多い。これらの信号のＨレベルの電位は、おおむねＶＤＤ１
とし、Ｌレベルの電位は、おおむねＶＳＳとする。そして、信号ＳＰは、スタートパルス
（または水平同期信号、垂直同期信号ともいう）としての機能を有するものとする。その
ため、配線２３は、信号線（又はスタート信号線ともいう）としての機能を有するものと
する。信号ＣＫ１～ＣＫ４は、各々、クロック信号としての機能を有するものとする。信
号ＣＫ１～ＣＫ４は、位相が１／４周期（９０°）ずつずれているものとする。そのため
、配線２４＿１～２４＿４は、クロック信号線（または信号線ともいう）としての機能を
有するものとする。
なお、図１２に示すように、信号ＣＫ１～ＣＫ４は、平衡であるものとする。平衡とは、
１周期のうち、Ｈレベルになる期間とＬレベルになる期間とがおおむね等しいことをいう
。ただし、本実施の形態の一例は、これに限定されない。例えば、図１３（Ａ）に示すよ
うに、信号ＣＫ１～ＣＫ４は、非平衡であることが可能である。非平衡とは、Ｈレベルに
なる期間とＬレベルになる期間とが異なることをいう。なお、ここでは異なるとはおおむ
ね等しい場合の範囲以外のものであるとする。
なお、図１３（Ｂ）及び図１３（Ｃ）に示すように、本実施の形態の半導体装置には、単
相のクロック信号を用いることが可能である。この場合でも、クロック信号は、図１３（
Ｂ）に示すように平衡であることが可能であるし、図１３（Ｃ）に示すように非平衡であ
ることが可能である。ただし、本実施の形態の一例は、これに限定されない。例えば、本
実施の形態の半導体装置には、３相のクロック信号又は５相以上のクロック信号を用いる
ことが可能である。
回路５０２は、配線２５、配線２６及び配線２７に、各々、電圧ＶＤＤ１、電圧ＶＤＤ２
、電圧ＶＳＳを出力する機能を有するものとする。つまり、回路５０２は、電源回路（又
はレギュレータともいう）としての機能を有するものとする。そのため、配線２５は、電
源線又は正電源線としての機能を有するものとする。配線２７は、電源線、負電源線、グ
ランド線又はアースなどとしての機能を有するものとする。そのため、回路５０２は、ス
イッチ、トランジスタ、容量素子、コイル、ダイオード、レギュレータ、ＤＣＤＣコンバ
ータ及び／又は昇圧回路などを有することができる。
なお、回路５００、回路５０１及び回路５０２は、回路３００及び回路４００の構成に応
じて、回路３００及び回路４００に様々な信号又は様々な電圧を供給することが可能であ
る。
回路３００は、回路５００から供給される信号及び電圧（例えば、信号ＳＰ、信号ＣＫ１
～ＣＫ４、電圧ＶＤＤ１及び電圧ＶＳＳ）に応じて、信号ＳＯＵＴ１～ＳＯＵＴｍを出力
するタイミングを制御する機能を有する。信号ＳＯＵＴ１～ＳＯＵＴｍは、デジタル信号
であることが多く、そのＨレベルの電位はおおむねＶＤＤ１とし、そのＬレベルの電位は
おおむねＶＳＳとする。そして、回路３００は、信号ＳＯＵＴ１～ＳＯＵＴｍを、順にＨ
レベルにする機能を有するものとする。つまり、回路３００は、シフトレジスタ回路とし
ての機能を有するものとする。ただし、本実施の形態の一例は、これに限定されない。例
えば、回路３００は、信号ＳＯＵＴ１～ＳＯＵＴｍを、任意の順番でＨレベルにする機能
を有することが可能である。そのため、回路３００は、デコーダ回路としての機能を有す
ることが可能である。
なお、信号ＳＯＵＴ１～ＳＯＵＴｍは、各々、配線２１＿１～２１＿ｍを介して、回路４
００に入力されるものとする。例えば、信号ＳＯＵＴｉは、配線２１＿ｉを介して、回路
４０１＿ｉに入力されるものとする。そのため、配線２１＿１～２１＿ｍは、各々、信号
線としての機能を有するものとする。
なお、図１２に示すタイミングチャートでは、信号ＳＯＵＴｉがＨレベルになる期間の一
部と、信号ＳＯＵＴｉ－１がＨレベルになる期間の一部とが重なっている。そして、信号
ＳＯＵＴｉがＨレベルになる期間の一部と、信号ＳＯＵＴｉ＋１がＨレベルになる期間の
一部とが重なっている。これにより、信号ＳＯＵＴ１～ＳＯＵＴｍがＨレベルになる期間
を長くすることができる。そのため、回路３００の駆動周波数を遅くすることができ、消
費電力の削減を図ることができる。ただし、本実施の形態の一例は、これに限定されない
。例えば、図１３（Ａ）～（Ｃ）に示すように、信号ＳＯＵＴ１～ＳＯＵＴｍがそれぞれ
Ｈレベルになる期間は、重ならないことが可能である。
回路４００は、回路３００から供給される信号（例えば信号ＳＯＵＴ１～ＳＯＵＴｍ）と
、回路５００から供給される信号及び電圧（例えば、信号ＣＫ１～ＣＫ４、電圧ＶＤＤ１
、電圧ＶＤＤ２及び電圧ＶＳＳ）とに応じて、信号ＢＯＵＴ１～ＢＯＵＴｍを出力するタ
イミングを制御する機能を有する。信号ＢＯＵＴ１～ＢＯＵＴｍは、デジタル信号である
ことが多く、そのＨレベルの電位はおおむねＶＤＤ２とし、そのＬレベルの電位はおおむ
ねＶＳＳとする。そして、信号ＢＯＵＴ１～ＢＯＵＴｍが反転するタイミングは、信号Ｓ
ＯＵＴ１～ＳＯＵＴｍが反転するタイミングとおおむね等しいものとする。つまり、回路
４００は、信号ＳＯＵＴ１～ＳＯＵＴｍの振幅電圧を大きくする機能を有するものとする
。
次に、本実施の形態の半導体装置の動作の一例について説明する。
図１４は、回路４０１＿ｉのタイミングチャートの一例である。図１４には、信号ＳＯＵ
Ｔｉ、信号ＣＫ、回路４０１＿ｉのノードＡの電位、回路４０１＿ｉのノードＢの電位、
及び信号ＢＯＵＴｉを示す。信号ＣＫは、信号ＣＫ１～ＣＫ４のいずれか一である。信号
ＣＫは、信号ＣＫ１～ＣＫ４のうち、信号ＳＯＵＴｉがＨレベルになるときに、Ｌレベル
になる信号とする。そして、図１４に示すタイミングチャートは、期間Ｔａ、期間Ｔｂ及
び期間Ｔｃを有する。図１４に示すタイミングチャートのうち、期間Ｔａ以外には、期間
Ｔｂと期間Ｔｃとが順番に配置される。
なお、信号ＳＯＵＴｉは、図２に示す信号ＩＮ１に対応するものとする。信号ＣＫは、図
２に示す信号ＩＮ２に対応するものとする。信号ＢＯＵＴｉは、図２に示す信号ＯＵＴに
対応するものとする。
まず、期間Ｔａにおいて、信号ＳＯＵＴｉがＨレベルになり、信号ＣＫがＬレベルになる
。すると、回路４００＿ｉは、第１の動作を行う。そのため、信号ＢＯＵＴｉはＨレベル
になる。こうして、信号ＳＯＵＴｉのＨレベルの電位をＶＤＤ１からＶＤＤ２に上昇させ
ることができる。
次に、期間Ｔｂにおいて、信号ＳＯＵＴｉがＬレベルになり、信号ＣＫがＨレベルになる
。すると、回路４００＿ｉは、第２の動作を行う。そのため、信号ＢＯＵＴｉはＬレベル
になる。
次に、期間Ｔｃにおいて、信号ＳＯＵＴｉがＬレベルのままになり、信号ＣＫがＬレベル
になる。すると、回路４００＿ｉは、第４の動作を行う。
さらに、期間Ｔｃの前は、期間Ｔｂであるため、電位Ｖａは、ＶＤＤ１－Ｖｔｈ１１１を
維持する。そのため、信号ＢＯＵＴｉがＬレベルのままになる。
以上のように、本実施の形態の半導体装置は、回路３００の出力信号の振幅電圧を大きく
してから、出力することができる。これにより、回路３００の振幅電圧を小さくすること
ができる。そのため、回路３００の消費電力を削減することができる。
または、回路４０１＿１～４０１＿ｍは、各々、第１の動作と第２の動作と第４の動作と
のいずれかを行うことが多い。そのため、トランジスタ１１１とトランジスタ１１２とが
同時にオンになる期間がないので、消費電力の削減を図ることができる。
次に、回路３００の一例について説明する。
図１５は、回路３００の一例を示す。回路３００は、回路３１０＿１～３１０＿ｍを有す
るものとする。回路３１０＿ｉは、配線２１＿ｉ、配線２１＿ｉ－１、配線２１＿ｉ＋２
、配線２４＿１～２４＿４のうちのいずれか３つ、配線２５及び配線２７と接続されるも
のとする。ただし、回路３１０＿１は、配線２１＿ｉ－１の代わりに、配線２３と接続さ
れることが多い。
回路３１０＿１～３１０＿ｍは、各々、トランジスタ３１１、トランジスタ３１２、トラ
ンジスタ３１３、トランジスタ３１４、トランジスタ３１５、トランジスタ３１６、トラ
ンジスタ３１７、トランジスタ３１８及びトランジスタ３１９を有するものとする。トラ
ンジスタ３１１の第１の端子は、配線３３と接続され、トランジスタ３１１の第２の端子
は、配線３２と接続される。トランジスタ３１２の第１の端子は、配線３７と接続され、
トランジスタ３１２の第２の端子は、配線３２と接続され、トランジスタ３１２のゲート
は、配線３５と接続される。トランジスタ３１３の第１の端子は、配線３７と接続され、
トランジスタ３１３の第２の端子は、配線３２と接続される。トランジスタ３１４の第１
の端子は、配線３７と接続され、トランジスタ３１４の第２の端子は、トランジスタ３１
１のゲートと接続され、トランジスタ３１４のゲートは、トランジスタ３１３のゲートと
接続される。トランジスタ３１５の第１の端子は、配線３６と接続され、トランジスタ３
１５の第２の端子は、トランジスタ３１１のゲートと接続され、トランジスタ３１５のゲ
ートは、配線３１と接続される。トランジスタ３１６の第１の端子は、配線３６と接続さ
れ、トランジスタ３１６の第２の端子は、トランジスタ３１３のゲートと接続され、トラ
ンジスタ３１６のゲートは、配線３８と接続される。トランジスタ３１７の第１の端子は
、配線３６と接続され、トランジスタ３１７のゲートは、配線３５と接続される。トラン
ジスタ３１８の第１の端子は、トランジスタ３１７の第２の端子と接続され、トランジス
タ３１８の第２の端子は、トランジスタ３１３のゲートと接続され、トランジスタ３１８
のゲートは、配線３４と接続される。トランジスタ３１９の第１の端子は、配線３７と接
続され、トランジスタ３１９の第２の端子は、トランジスタ３１３のゲートと接続され、
トランジスタ３１９のゲートは、配線３１と接続される。
なお、トランジスタ３１１のゲートと、トランジスタ３１４の第２の端子と、トランジス
タ３１５の第２の端子との接続箇所をノードＣと示す。トランジスタ３１３のゲートと、
トランジスタ３１４のゲートと、トランジスタ３１６の第２の端子と、トランジスタ３１
８の第２の端子と、トランジスタ３１９の第２の端子との接続箇所をノードＤと示す。
なお、トランジスタ３１１～３１９は、Ｎチャネル型であるものとする。そのため、本実
施の形態の半導体装置をすべてＮチャネル型トランジスタにより構成することができる。
ただし、本実施の形態の一例は、これに限定されない。例えば、トランジスタ３１１～３
１９の全ては、Ｐチャネル型であることが可能である。
なお、回路３１０＿ｉにおいて、配線３１は配線２１＿ｉ－１と接続される。配線３２は
配線２１＿ｉと接続される。配線３３～３５は、配線２４＿１～２４＿４のうちの選択さ
れた３つの配線と接続される。例えば、配線３３が配線２４＿１と接続されるとすると、
配線３４は配線２４＿２と接続され、配線３５は配線２４＿３と接続される。配線３６は
、配線２５と接続される。配線３７は、配線２７と接続される。配線３８は、配線２１＿
ｉ＋２と接続される。ただし、回路３１０＿１においては、配線３１は、配線２３と接続
される。
次に、回路３００の動作の一例について説明する。
図１６は、回路３１０＿ｉに用いることができるタイミングチャートの一例を示す。図１
６に示すタイミングチャートは、信号ＩＮ３３、信号ＩＮ３４、信号ＩＮ３５、信号ＳＯ
ＵＴｉ－１、信号ＳＯＵＴｉ＋１、ノードＣの電位（電位Ｖｃ）、ノードＤの電位（電位
Ｖｄ）及び信号ＳＯＵＴｉを示す。そして、図１６に示すタイミングチャートは、期間Ｔ
１～Ｔ９を有するものとする。期間Ｔ５～Ｔ９が順に配置され、それ以外の期間に期間Ｔ
１～Ｔ４が順に繰り返して配置されるものとする。
まず、期間Ｔ１において、信号ＳＯＵＴｉがＬレベルになり、信号ＳＯＵＴｉ＋２がＬレ
ベルになり、信号ＩＮ３３がＬレベルになり、信号ＩＮ３４がＨレベルになり、信号ＩＮ
３５がＨレベルになる。そのため、トランジスタ３１６がオフになり、トランジスタ３１
７がオンになり、トランジスタ３１８がオンになり、トランジスタ３１９がオフになるの
で、ノードＤは、配線３６と導通状態になる。すると、ノードＤには、配線３６の電位（
例えば電圧ＶＤＤ）が供給されるので、ノードＤの電位は、上昇する。そのため、トラン
ジスタ３１４はオンになる。このとき、トランジスタ３１５はオフになるため、ノードＣ
は、配線３７と導通状態になる。すると、ノードＣには、配線３７の電位（電圧ＶＳＳ）
が供給されるので、ノードＣの電位はおおむねＶＳＳとなる。そのため、トランジスタ３
１１はオフになる。このとき、トランジスタ３１２及びトランジスタ３１３はオンになる
ので、配線３２は、配線３７と導通状態になる。すると、配線３２には、配線３７の電位
（電圧ＶＳＳ）が供給されるので、配線３２の電位はおおむねＶＳＳとなる。こうして、
信号ＳＯＵＴｉはＬレベルになる。
次に、期間Ｔ２では、期間Ｔ１と比較して、信号ＩＮ３４がＬレベルになるところが異な
る。そのため、トランジスタ３１８がオフになるので、配線３６とノードＤとは非導通状
態になる。すると、ノードＤは浮遊状態になるので、ノードＤの電位は、期間Ｔ１におけ
る電位を維持する。
次に、期間Ｔ３では、期間Ｔ２と比較して、信号ＩＮ３３がＨレベルになり、信号ＩＮ３
５がＬレベルになることころが異なる。そのため、トランジスタ３１７及びトランジスタ
３１２がオフになる。
次に、期間Ｔ４では、期間Ｔ３と比較して、信号ＩＮ３４がＨレベルになるところが異な
る。そのため、トランジスタ３１８がオンになる。
次に、期間Ｔ５では、信号ＳＯＵＴｉがＨレベルになり、信号ＳＯＵＴｉ＋２がＬレベル
になり、信号ＩＮ３３がＬレベルになり、信号ＩＮ３４がＬレベルになり、信号ＩＮ３５
がＨレベルになる。そのため、トランジスタ３１６はオフになり、トランジスタ３１７は
オンになり、トランジスタ３１８はオフになり、トランジスタ３１９はオンになるので、
配線３７とノードＤとは導通状態になる。すると、ノードＤには、配線３７の電位（電圧
ＶＳＳ）が供給されるので、ノードＤの電位はおおむねＶＳＳとなる。そのため、トラン
ジスタ３１４はオフになる。このとき、トランジスタ３１５はオンになるので、ノードＣ
は、配線３６と導通状態になる。すると、ノードＣには、配線３６の電位が供給されるの
で、ノードＣの電位は上昇し始める。やがて、ノードＣの電位が配線３２の電位（ＶＳＳ
）とトランジスタ３１１の閾値電圧（Ｖｔｈ３１１）との和（ＶＳＳ＋Ｖｔｈ３１１）と
なる。すると、トランジスタ３１１がオンになる。このとき、トランジスタ３１２はオン
になり、トランジスタ３１３はオフになるので、配線３２は、配線３７及び配線３３と導
通状態になる。すると、配線３２には、配線３７の電位（電圧ＶＳＳ）と配線３３の電位
（Ｌレベルの信号ＩＮ３３）とが供給されるので、配線３７の電位はおおむねＶＳＳとな
る。こうして、信号ＳＯＵＴｉはＬレベルになる。その後、ノードＣの電位は上昇し続け
る。やがて、ノードＣの電位がＶＤＤ１－Ｖｔｈ３１５（Ｖｔｈ３１５はトランジスタ３
１５の閾値電圧）となる。すると、トランジスタ３１５はオフになり、ノードＣは浮遊状
態になる。そのため、ノードＣの電位は、ＶＤＤ１－Ｖｔｈ３１５に維持される。
次に、期間Ｔ６では、信号ＳＯＵＴｉ－１はＨレベルのままになり、信号ＳＯＵＴｉ＋２
はＬレベルのままになり、信号ＩＮ３３がＨレベルになり、信号ＩＮ３４がＬレベルのま
まになり、信号ＩＮ３５がＬレベルになる。そのため、トランジスタ３１６がオフのまま
になり、トランジスタ３１７がオフになり、トランジスタ３１８はオフのままになり、ト
ランジスタ３１９はオンのままになるので、ノードＤは、配線３７と導通状態のままとな
る。すると、ノードＤには、配線３７の電位（電圧ＶＳＳ）が供給されるままになるので
、ノードＤの電位はおおむねＶＳＳのままになる。そのため、トランジスタ３１４はオフ
のままとなる。このとき、トランジスタ３１５はオフのままになる。すると、ノードＣは
浮遊状態になるので、ノードＣの電位はＶＤＤ１－Ｖｔｈ３１５のままになる。そのため
、トランジスタ３１１はオンのままになる。そして、トランジスタ３１２及びトランジス
タ３１３はオフになるので、配線３２は、配線３３と導通状態になる。このとき、信号Ｉ
Ｎ３３がＨレベルになるので、配線３２の電位は上昇し始める。同時に、ノードＣの電位
も、ブートストラップ動作により、上昇する。その結果、ノードＣの電位は、ＶＤＤ１＋
Ｖｔｈ３１１（Ｖｔｈ３１１はトランジスタ３１１の閾値電圧）＋Ｖ１まで上昇する。そ
のため、配線３２の電位は、おおむねＶＤＤ１まで上昇する。こうして、信号ＳＯＵＴｉ
はＨレベルになる。
次に、期間Ｔ７では、信号ＳＯＵＴｉ－１がＬレベルになり、信号ＩＮ３４がＨレベルに
なるところが、期間Ｔ６とは異なる。そのため、トランジスタ３１８がオンになり、トラ
ンジスタ３１９がオフになる。すると、ノードＤは浮遊状態になるので、ノードＤの電位
はおおむねＶＳＳに維持される。
次に、期間Ｔ８では、信号ＳＯＵＴｉ－１がＬレベルのままになり、信号ＳＯＵＴｉ＋２
がＨレベルになり、信号ＩＮ３３がＬレベルになり、信号ＩＮ３４がＨレベルのままにな
り、信号ＩＮ３５がＨレベルになるので、トランジスタ３１６がオンになり、トランジス
タ３１７がオンになり、トランジスタ３１８がオンになり、トランジスタ３１９がオフの
ままになるので、ノードＤは、配線３６と導通状態になる。すると、ノードＤには、配線
３６の電位（電圧ＶＤＤ１）が供給されるので、ノードＤの電位は上昇する。そのため、
トランジスタ３１４がオンになる。このとき、トランジスタ３１５はオフのままになるの
で、ノードＣは、配線３７と導通状態になる。すると、ノードＣには、配線３７の電位（
電圧ＶＳＳ）が供給されるので、ノードＣの電位はおおむねＶＳＳとなる。そのため、ト
ランジスタ３１１はオフになる。このとき、トランジスタ３１２及びトランジスタ３１３
はオンになるので、配線３２は、配線３３及び配線３７と導通状態になる。すると、配線
３２には、配線３７の電位（電圧ＶＳＳ）が供給されるので、配線３２の電位はおおむね
ＶＳＳとなる。こうして、信号ＳＯＵＴｉは、Ｌレベルになる。
次に、期間Ｔ９では、期間Ｔ８と比較して、信号ＩＮ３４がＬレベルになるところが異な
る。そのため、トランジスタ３１８がオフになる。
以上、回路３００の一例について説明した。
なお、トランジスタ３１７のゲートが配線３４と接続され、トランジスタ３１８のゲート
が配線３５と接続されることが可能である。
なお、トランジスタ３１９が省略されることが可能である。
なお、トランジスタ３１２が省略されることが可能である。
（実施の形態３）
本実施の形態では、表示装置の一例及び表示装置が有する画素の一例について説明する。
特に、液晶表示装置及び液晶表示装置が有する画素の一例について説明する。なお、本実
施の形態の表示装置の駆動回路は、実施の形態１～実施の形態２の半導体装置を有するこ
とが可能である。
まず、本実施の形態の表示装置の一例について説明する。
図１７（Ａ）は、本実施の形態の表示装置の一例を示す。図１７（Ａ）に示す表示装置は
、回路１００１、回路１００２、回路１００３＿１、画素部１００４及び端子１００５を
有するものとする。画素部１００４には、回路１００３＿１から複数の配線が延伸して配
置されるものとする。該複数の配線は、ゲート信号線（または走査線ともいう）としての
機能を有するものとする。または、画素部１００４には、回路１００２から複数の配線が
延伸して配置されるものとする。該複数の配線は、ビデオ信号線（またはデータ線ともい
う）としての機能を有するものとする。そして、回路１００３＿１から延伸して配置され
る複数の配線と、回路１００２から延伸して配置される複数の配線とに対応して、複数の
画素が配置されるものとする。ただし、本実施の形態の一例は、これに限定されない。例
えば、画素部１００４には、他にも様々な配線が配置されることが可能である。該配線は
、ゲート信号線、データ線、電源線又は容量線などとしての機能を有することが可能であ
る。
図１７（Ａ）に示す表示装置では、回路１００３＿１が画素部１００４と同じ基板１００
６に形成され、回路１００１及び回路１００２が画素部１００４とは別の基板に形成され
るものとする。回路１００３＿１の駆動周波数は、回路１００１又は回路１００２と比較
して、遅い場合が多い。そのため、トランジスタの半導体層として、非結晶半導体、非晶
質半導体、微結晶半導体、酸化物半導体、有機半導体などを用いることが容易になる。こ
の結果、表示装置を大きくすることができる。または、表示装置を安価に製造することが
できる。
回路１００１は、回路１００２及び回路１００３＿１に、信号、電圧又は電流などを供給
するタイミングを制御する機能を有する。または、回路１００１は、回路１００２及び回
路１００３＿１を制御する機能を有する。このように、回路１００１は、コントローラ、
制御回路、タイミングジェネレータ、電源回路又はレギュレータなどとしての機能を有す
るものとする。
回路１００２は、ビデオ信号を画素部１００４に供給するタイミングを制御する機能を有
する。または、回路１００２は、画素部１００４が有する画素の輝度又は透過率などを制
御する機能を有する。このように、回路１００２は、駆動回路、ソースドライバ回路又は
信号線駆動回路などとしての機能を有するものとする。
回路１００３＿１は、ゲート信号を画素部１００４に供給するタイミングを制御する機能
を有する。または、回路１００３＿１は、画素を選択するタイミングを制御する機能を有
する。このように、回路１００３＿１は、ゲートドライバ（又は走査線駆動回路ともいう
）としての機能を有するものとする。
なお、図１７（Ｂ）に示すように、本実施の形態の表示装置は、回路１００３＿２を有す
ることが可能である。回路１００３＿２は、回路１００３＿１と同様の機能を有するもの
とする。そして、回路１００３＿１と回路１００３＿２とによって、同じ配線を駆動する
ことにより、回路１００３＿１及び回路１００３＿２の負荷を小さくすることができる。
ただし、本実施の形態の一例は、これに限定されない。例えば、回路１００３＿１が奇数
段目のゲート信号線を駆動し、回路１００３＿２が偶数段目のゲート信号線を駆動するこ
とが可能である。これにより、回路１００３＿１及び回路１００３＿２の駆動周波数を小
さくすることができる。別の例として、本実施の形態の表示装置は、回路１００３＿１と
同様の機能を有する回路を、３つ以上有することが可能である。
なお、図１７（Ｂ）に示す表示装置では、回路１００３＿１及び回路１００３＿２が画素
部１００４と同じ基板１００６に形成され、回路１００１及び回路１００２が画素部１０
０４とは別の基板に形成されるものとする。回路１００３＿１及び回路１００３＿２の駆
動周波数は、回路１００１又は回路１００２と比較して、遅い場合が多い。そのため、ト
ランジスタの半導体層として、非結晶半導体、非晶質半導体、微結晶半導体、酸化物半導
体、有機半導体などを用いることが容易になる。この結果、表示装置を大きくすることが
できる。または、表示装置を安価に製造することができる。
なお、図１７（Ｃ）に示すように、回路１００２、回路１００３＿１及び回路１００３＿
２が画素部１００４と同じ基板１００６に形成され、回路１００１が画素部１００４とは
別の基板に形成されることが可能である。これにより、外部回路を削減することが出来る
ので、信頼性の向上、製造コストの削減又は歩留まりの向上を図ることができる。
なお、図１７（Ｄ）に示すように、回路１００２の一部の回路１００２ａ、回路１００３
＿１及び回路１００３＿２が画素部１００４と同じ基板１００６に形成され、回路１００
１の別の部分の回路１００２ｂが画素部１００４とは別の基板に形成されることが可能で
ある。回路１００２ａとしては、スイッチ、シフトレジスタ及び／又はセレクタなどの比
較的駆動周波数が低い回路を用いることが可能である。これにより、トランジスタの半導
体層として、非結晶半導体、非晶質半導体、微結晶半導体、酸化物半導体、有機半導体な
どを用いることが容易になる。この結果、表示装置を大きくすることができる。または、
表示装置を安価に製造することができる。
なお、回路１００３＿１、回路１００３＿２、回路１００２及び／又は回路１００２ａの
一部として、実施の形態１～２の半導体装置を用いることが可能である。これにより、駆
動電圧を小さくすることができるので、消費電力の削減を図ることができる。
次に、画素部１００４が有する画素の一例について説明する。
図１７（Ｅ）は、画素の一例を示す。画素３０２０は、トランジスタ３０２１、液晶素子
３０２２及び容量素子３０２３を有する。トランジスタ３０２１の第１の端子は、配線３
０３１と接続され、トランジスタ３０２１の第２の端子は、液晶素子３０２２の一方の電
極及び容量素子３０２３の一方の電極と接続され、トランジスタ３０２１のゲートは、配
線３０３２と接続される。液晶素子３０２２の他方の電極は、電極３０３４と接続され、
容量素子３０２３の他方の電極は、配線３０３３と接続される。
配線３０３１には、図１７（Ａ）～（Ｄ）に示す回路１００２からビデオ信号が入力され
るものとする。よって、配線３０３１は、ビデオ信号線（又はソース信号線ともいう）と
しての機能を有するものとする。配線３０３２には、図１７（Ａ）～（Ｄ）に示す回路１
００３＿１及び／又は回路１００３＿２からゲート信号が入力されるものとする。よって
、配線３０３２は、ゲート信号線としての機能を有するものとする。配線３０３３及び電
極３０３４には、図１７（Ａ）～（Ｄ）に示す回路１００１から一定の電圧が供給される
ものとする。よって、配線３０３３は、電源線又は容量線としての機能を有するものとす
る。または、電極３０３４は、共通電極又は対向電極としての機能を有するものとする。
ただし、本実施の形態の一例は、これに限定されない。例えば、配線３０３１には、プリ
チャージ電圧が供給されることが可能である。プリチャージ電圧は、電極３０３４に供給
される電圧とおおむね等しい値である場合が多い。別の例として、配線３０３３には、信
号が入力されることが可能である。こうして、液晶素子３０２２に印加される電圧を制御
することが可能になるので、ビデオ信号の振幅を小さくできたり、反転駆動を実現できた
りする。別の例として、電極３０３４に信号が入力されることが可能である。こうして、
フレーム反転駆動を実現することができる。
トランジスタ３０２１は、配線３０３１と、液晶素子３０２２の一方の電極との導通状態
を制御する機能を有するものとする。または、画素にビデオ信号を書き込むタイミングを
制御する機能を有するものとする。このように、トランジスタ３０２１は、スイッチとし
ての機能を有するものとする。容量素子３０２３は、液晶素子３０２２の一方の電極の電
位と、配線３０３３の電位との電位差を保持する機能を有するものとする。または、液晶
素子３０２２に印加される電圧を一定となるように保持する機能を有するものとする。こ
のように、容量素子３０２３は、保持容量としての機能を有するものとする。
（実施の形態４）
本実施の形態では、半導体装置の一例及びその半導体装置の動作の一例について説明する
。特に、信号線駆動回路の一例及びその信号線駆動回路の動作の一例について説明する。
まず、本実施の形態の信号線駆動回路の一例について説明する。
図１８（Ａ）は、本実施の形態の信号線駆動回路の一例を示す。図１８（Ａ）に示す信号
線駆動回路は、回路２００１及び回路２００２を有するものとする。回路２００２は、回
路２００２＿１～２００２＿Ｎ（Ｎは自然数）という複数の回路を有するものとする。回
路２００２＿１～２００２＿Ｎは、各々、トランジスタ２００３＿１～２００３＿ｋ（ｋ
は自然数）という複数のトランジスタを有するものとする。本実施の形態の信号線駆動回
路の接続関係について、回路２００２＿１を例にして説明する。トランジスタ２００３＿
１～２００３＿ｋの第１の端子は、各々、配線２００４＿１～２００４＿ｋと接続される
。トランジスタ２００３＿１～２００３＿ｋの第２の端子は、各々、配線Ｓ１～Ｓｋと接
続される。トランジスタ２００３＿１～２００３＿ｋのゲートは、配線２００５＿１と接
続される。
なお、トランジスタ２００３＿１～２００３＿ｋは、Ｎチャネル型とする。ただし、本実
施の形態の一例は、これに限定されない。例えば、トランジスタ２００３＿１～２００３
＿ｋのすべては、Ｐチャネル型とすることが可能である。
回路２００１は、配線２００５＿１～２００５＿Ｎに順番にＨレベルの信号を出力するタ
イミングを制御する機能を有する。または、回路２００２＿１～２００２＿Ｎを順番に選
択する機能を有する。このように、回路２００１は、シフトレジスタとしての機能を有す
る。ただし、本実施の形態の一例は、これに限定されない。例えば、回路２００１は、配
線２００５＿１～２００５＿Ｎに様々な順番でＨレベルの信号を出力することが可能であ
る。または、回路２００２＿１～２００２＿Ｎを様々な順番で選択することが可能である
。このように、回路２００１は、デコーダとしての機能を有することが可能である。
回路２００２＿１は、配線２００４＿１～２００４＿ｋと配線Ｓ１～Ｓｋとが導通するタ
イミングを制御する機能を有する。または、回路２００２＿１は、配線２００４＿１～２
００４＿ｋの電位を配線Ｓ１～Ｓｋに供給するタイミングを制御する機能を有する。この
ように、回路２００２＿１は、セレクタとしの機能を有することが可能である。
なお、回路２００２＿２～２００２＿Ｎは、回路２００２＿１と同様の機能を有するもの
とする。
次に、トランジスタ２００３＿１～２００３＿Ｎは、各々、配線２００４＿１～２００４
＿ｋと配線Ｓ１～Ｓｋとが導通するタイミングを制御する機能を有する。または、トラン
ジスタ２００３＿１～２００３＿Ｎは、各々、配線２００４＿１～２００４＿ｋの電位を
配線Ｓ１～Ｓｋに供給するタイミングを制御する機能を有する。例えば、トランジスタ２
００３＿１は、配線２００４＿１と配線Ｓ１とが導通するタイミングを制御する機能を有
する。または、トランジスタ２００３＿１は、配線２００４＿１の電位を配線Ｓ１に供給
するタイミングを制御する機能を有する。このように、トランジスタ２００３＿１～２０
０３＿Ｎは、各々、スイッチとしての機能を有することが可能である。
なお、配線２００４＿１～２００４＿ｋには、各々、信号が入力される場合が多い。特に
、該信号は、画像情報（又は画像信号ともいう）に応じたアナログ信号である場合が多い
。このように、該信号は、ビデオ信号としての機能を有することが可能である。よって、
配線２００４＿１～２００４＿ｋは、信号線としての機能を有することが可能である。た
だし、本実施の形態の一例は、これに限定されない。例えば、画素構成によっては、デジ
タル信号であることが可能であるし、アナログ電圧であることが可能であるし、アナログ
電流であることが可能である。
次に、図１８（Ａ）に示す信号線駆動回路の動作の一例について説明する。
図１８（Ｂ）は、本実施の形態の信号線駆動回路に用いることができるタイミングチャー
トの一例を示す。図１８（Ｂ）に示すタイミングチャートには、信号２０１５＿１～２０
１５＿Ｎ及び信号２０１４＿１～２０１４＿ｋの一例を示す。信号２０１５＿１～２０１
５＿Ｎは、各々、回路２００１の出力信号の一例であり、信号２０１４＿１～２０１４＿
ｋは、各々、配線２００４＿１～２００４＿ｋに入力される信号の一例である。なお、信
号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応するものとする
。１ゲート選択期間は、期間Ｔ０及び期間Ｔ１～期間ＴＮに分割されるものとする。期間
Ｔ０は、選択された行に属する画素にプリチャージ用の電圧を同時に印加するための期間
とし、プリチャージ期間としての機能を有するものとする。期間Ｔ１～ＴＮは、各々、選
択された行に属する画素にビデオ信号を書き込むための期間とし、書き込み期間としての
機能を有するものとする。
まず、期間Ｔ０において、回路２００１は、配線２００５＿１～２００５＿Ｎに、Ｈレベ
ルの信号を供給する。すると、例えば、回路２００２＿１において、トランジスタ２００
３＿１～２００３＿ｋがオンになるので、配線２００４＿１～２００４＿ｋと、配線Ｓ１
～Ｓｋとが導通状態になる。このとき、配線２００４＿１～２００４＿ｋには、プリチャ
ージ電圧Ｖｐが供給される。よって、プリチャージ電圧Ｖｐは、トランジスタ２００３＿
１～２００３＿ｋを介して、配線Ｓ１～Ｓｋにそれぞれ出力される。よって、プリチャー
ジ電圧Ｖｐは、選択された行に属する画素に書き込まれるので、選択された行に属する画
素がプリチャージされる。
期間Ｔ１～期間ＴＮにおいて、回路２００１は、Ｈレベルの信号を配線２００５＿１～２
００５＿Ｎに順番に出力する。例えば、期間Ｔ１において、回路２００１は、Ｈレベルの
信号を配線２００５＿１に出力する。すると、トランジスタ２００３＿１～２００３＿ｋ
はオンになるので、配線２００４＿１～２００４＿ｋと、配線Ｓ１～Ｓｋとが導通状態に
なる。このとき、配線２００４＿１～２００４＿ｋには、Ｄａｔａ（Ｓ１）～Ｄａｔａ（
Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）～Ｄａｔａ（Ｓｋ）は、各々、トランジスタ２０
０３＿１～２００３＿ｋを介して、選択される行に属する画素のうち、１列目～ｋ列目の
画素に書き込まれる。こうして、期間Ｔ１～ＴＮにおいて、選択された行に属する画素に
、ｋ列ずつ順番にビデオ信号が書き込まれる。
以上のように、ビデオ信号が複数の列ずつ画素に書き込まれることによって、ビデオ信号
の数又は配線の数を減らすことができる。よって、外部回路との接続数を減らすことがで
きるので、歩留まりの向上、信頼性の向上、部品点数の削減及び／又はコストの削減を図
ることができる。または、ビデオ信号が複数の列ずつ画素に書き込まれることによって、
書き込み時間を長くすることができる。よって、ビデオ信号の書き込み不足を防止するこ
とができるので、表示品位の向上を図ることができる。
なお、ｋを大きくすることによって、外部回路との接続数を減らすことができる。ただし
、ｋが大きすぎると、画素への書き込み時間が短くなる。よって、ｋ≦６であることが好
ましい。より好ましくはｋ≦３であることが好ましい。さらに好ましくはｋ＝２であるこ
とが好ましい。ただし、本実施の形態の一例は、これに限定されない。
特に、画素の色要素がｎ（ｎは自然数）個である場合、ｋ＝ｎ又はｋ＝ｎ×ｄ（ｄは自然
数）であることが好ましい。例えば、画素の色要素が赤（Ｒ）と緑（Ｇ）と青（Ｂ）との
三つに分割される場合、ｋ＝３又はｋ＝３×ｄであることが好ましい。ただし、本実施の
形態の一例は、これに限定されない。例えば、画素がｍ（ｍは自然数）個のサブ画素（サ
ブ画素のことをサブピクセル又は副画素ともいう）に分割される場合、ｋ＝ｍ又はｋ＝ｍ
×ｄであることが好ましい。例えば、画素が２個のサブ画素に分割される場合、ｋ＝２で
あることが好ましい。または、画素の色要素がｎ個である場合、ｋ＝ｍ×ｎ又はｋ＝ｍ×
ｎ×ｄであることが好ましい。ただし、本実施の形態の一例は、これに限定されない。
なお、本実施の形態の信号線駆動回路のすべてが画素部と同じ基板に形成されることが可
能であるし、本実施の形態の信号線駆動回路のすべてが画素部とは別の基板（例えばシリ
コン基板又はＳＯＩ基板など）に形成されることが可能ある。または、本実施の形態の信
号線駆動回路の一部（例えば回路２００２）が画素部と同じ基板に形成され、本実施の形
態の信号線駆動回路の別の部分（例えば回路２００１）が画素部と別の基板に形成される
ことが可能である。
図１８（Ｃ）は、画素部２００７と同じ基板に、回路２００１と回路２００２とが形成さ
れる場合の構成の一例を示す。こうして、画素部が形成される基板と、外部回路との接続
数を減らすことができるので、歩留まりの向上、信頼性の向上、部品数の削減又はコスト
の削減などを図ることができる。特に、走査線駆動回路２００６Ａ及び走査線駆動回路２
００６Ｂも画素部２００７と同じ基板に形成されることによって、さらに外部回路との接
続数を減らすことができる。
図１８（Ｄ）は、画素部２００７と同じ基板に回路２００２が形成され、画素部２００７
は別の基板に回路２００１が形成される場合の構成の一例を示す。この場合でも、画素部
が形成される基板と、外部回路との接続数を減らすことができるので、歩留まりの向上、
信頼性の向上、部品数の削減又はコストの削減などを図ることができる。または、画素部
２００７と同じ基板に形成する回路が少なくなるので、額縁を小さくすることができる。
なお、回路２００１として、実施の形態１～２の半導体装置を用いることができる。これ
により、駆動電圧を小さくすることが出来るので、消費電力の削減を図ることができる。
または、全てのトランジスタの極性をＮチャネル型とすることができるので、製造工程の
削減を図ることができる。そのため、歩留まりの向上、製造コストの削減又は信頼性の向
上を図ることができる。
（実施の形態５）
本実施の形態では、半導体装置の構造の一例について説明する。特に、トランジスタの構
造の一例について説明する。
まず、本実施の形態のトランジスタの構造について説明する。
図１９（Ａ）は、トップゲート型のトランジスタの一例と、その上に形成される表示素子
の一例とを示す。図１９（Ａ）に示すトランジスタは、基板５２６０と、絶縁層５２６１
と、領域５２６２ａ、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ、及び５２６２
ｅを有する半導体層５２６２と、絶縁層５２６３と、導電層５２６４と、開口部を有する
絶縁層５２６５と、導電層５２６６とを有する。絶縁層５２６１は、基板５２６０の上に
形成される。半導体層５２６２は、絶縁層５２６１の上に形成される。絶縁層５２６３は
、半導体層５２６２を覆うように形成される。導電層５２６４は、半導体層５２６２及び
絶縁層５２６３の上に形成される。絶縁層５２６５は、絶縁層５２６３及び導電層５２６
４の上に形成される。導電層５２６６は、絶縁層５２６５の上及び絶縁層５２６５の開口
部に形成される。こうして、トップゲート型のトランジスタが形成される。
図１９（Ｂ）は、ボトムゲート型のトランジスタの一例と、その上に形成される表示素子
の一例とを示す。図１９（Ｂ）に示すトランジスタは、基板５３００と、導電層５３０１
と、絶縁層５３０２と、半導体層５３０３ａと、半導体層５３０３ｂと、導電層５３０４
と、開口部を有する絶縁層５３０５と、導電層５３０６とを有する。導電層５３０１は、
基板５３００の上に形成される。絶縁層５３０２は、導電層５３０１を覆うように形成さ
れる。半導体層５３０３ａは、導電層５３０１及び絶縁層５３０２の上に形成される。半
導体層５３０３ｂは、半導体層５３０３ａの上に形成される。導電層５３０４は、半導体
層５３０３ｂの上及び絶縁層５３０２の上に形成される。絶縁層５３０５は、絶縁層５３
０２の上及び導電層５３０４の上に形成される。導電層５３０６は、絶縁層５３０５の上
及び絶縁層５３０５の開口部に形成される。こうして、ボトムゲート型のトランジスタが
形成される。
図１９（Ｃ）は、半導体基板に形成されるトランジスタの一例を示す。図１９（Ｃ）に示
すトランジスタは、領域５３５３及び領域５３５５を有する半導体基板５３５２と、絶縁
層５３５６と、絶縁層５３５４と、導電層５３５７と、開口部を有する絶縁層５３５８と
、導電層５３５９とを有する。絶縁層５３５６は、半導体基板５３５２に形成される。絶
縁層５３５４は、半導体基板５３５２の上に形成される。導電層５３５７は、絶縁層５３
５６の上に形成される。絶縁層５３５８は、絶縁層５３５４、絶縁層５３５６及び導電層
５３５７の上に形成される。導電層５３５９は、絶縁層５３５８の上及び絶縁層５３５８
の開口部に形成される。こうして、領域５３５０と領域５３５１とに、各々、トランジス
タが作製される。
なお、図１９（Ａ）～（Ｃ）に示すトランジスタにおいて、図１９（Ａ）に示すように、
トランジスタの上に、開口部を有する絶縁層５２６７と、導電層５２６８と、開口部を有
する絶縁層５２６９と、発光層５２７０と、導電層５２７１とを形成することが可能であ
る。絶縁層５２６７は、導電層５２６６の上及び絶縁層５２６５の上に形成される。導電
層５２６８は、絶縁層５２６７の上及び絶縁層５２６７の開口部に形成される。絶縁層５
２６９は、絶縁層５２６７の上及び導電層５２６８の上に形成される。発光層５２７０は
、絶縁層５２６９の上及び絶縁層５２６９の開口部に形成される。導電層５２７１は、絶
縁層５２６９の上及び発光層５２７０の上に形成される。
なお、図１９（Ａ）～（Ｃ）に示すトランジスタにおいて、図１９（Ｂ）に示すように、
トランジスタの上に、液晶層５３０７と、導電層５３０８とを形成することが可能である
。液晶層５３０７は、絶縁層５３０５の上及び導電層５３０６の上に配置される。導電層
５３０８は、液晶層５３０７の上に形成される。
なお、図１９（Ａ）～（Ｃ）に示す層の他にも、様々なものを形成することが可能である
。例えば、絶縁層５３０５の上及び導電層５３０６の上には、配向膜としての機能を有す
る絶縁層及び／又は突起部としての機能を有する絶縁層などを形成することが可能である
。別の例として、導電層５３０８の上には、突起部として機能する絶縁層、カラーフィル
タ及び／又はブラックマトリクスなどを形成することが可能である。別の例として、導電
層５３０８の下には、配向膜としての機能を有する絶縁層を形成することが可能である。
なお、領域５２６２ｃ及び領域５２６２ｅは、不純物が添加される領域であり、ソース領
域又はドレイン領域としての機能を有するものとする。領域５２６２ｂ及び領域５２６２
ｄは、領域５２６２ｃ又は領域５２６２ｅよりも低い濃度の不純物が添加される領域であ
り、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能するものとする
。領域５２６２ａは、不純物が添加されていない領域であり、チャネル領域としての機能
を有する。ただし、本実施の形態の一例は、これに限定されない。例えば、領域５２６２
ａに、不純物を添加することが可能である。こうして、トランジスタの特性をよくするこ
と、閾値電圧の制御などを行うことなどができる。ただし、領域５２６２ａに添加される
不純物の濃度は、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ又は領域５２６２ｅ
に添加される不純物の濃度よりも低いことが好ましい。別の例として、領域５２６２ｃ又
は領域５２６２ｅを省略することが可能である。または、Ｎチャネル型トランジスタのみ
に、領域５２６２ｃ又は領域５２６２ｅを設けることが可能である。
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層であり、
ｎ型の導電型を有するものとする。ただし、半導体層５３０３ａとして、酸化物半導体又
は化合物半導体が用いられる場合、半導体層５３０３ｂを省略することが可能である。
なお、半導体基板（例えば半導体基板５３５２）の一例としては、ｎ型又はｐ型の導電型
を有する単結晶Ｓｉ基板を用いることが可能である。そして、領域５３５３は、半導体基
板５３５２に不純物が添加された領域であり、ウェルとしての機能を有するものとする。
例えば、半導体基板５３５２がｐ型の導電型を有する場合、領域５３５３はｎ型の導電型
を有するものとする。一方で、例えば、半導体基板５３５２がｎ型の導電型を有する場合
、領域５３５３は、ｐ型の導電型を有するものとする。領域５３５５は、不純物が半導体
基板５３５２に添加された領域であり、ソース領域又はドレイン領域としての機能を有す
るものとする。なお、半導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
次に、各層が有する機能の一例について説明する。
絶縁層５２６１は、下地膜としての機能を有するものとする。絶縁層５３５４は、素子間
分離層（例えばフィールド酸化膜）としての機能を有するものとする。絶縁層５２６３、
絶縁層５３０２及び絶縁層５３５６は、ゲート絶縁膜としての機能を有するものとする。
導電層５２６４、導電層５３０１及び導電層５３５７は、ゲート電極としての機能を有す
るものとする。絶縁層５２６５、絶縁層５２６７、絶縁層５３０５及び絶縁層５３５８は
、層間膜又は平坦化膜としての機能を有するものとする。導電層５２６６、導電層５３０
４及び導電層５３５９は、配線、トランジスタの電極又は容量素子の電極などとしての機
能を有するものとする。導電層５２６８及び導電層５３０６は、画素電極又は反射電極な
どとしての機能を有するものとする。絶縁層５２６９は、隔壁としての機能を有するもの
とする。導電層５２７１及び導電層５３０８は、対向電極又は共通電極などとしての機能
を有するものとする。ただし、本実施の形態の一例は、これに限定されない。
次に、各層の材料、構造又は特徴などについて説明する。
まず、基板（例えば基板５２６０又は基板５３００）の一例としては、半導体基板（例え
ば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基
板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タ
ングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム
、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バ
リウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがあ
る。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン
ナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック
、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例とし
ては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなど
がある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸
着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板など
を用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつき
が少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。この
ようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積
化を図ることができる。
なお、ある基板にトランジスタを形成し、その後、該トランジスタを別の基板に転置する
ことが可能である。該別の基板の一例としては、上記の基板に加え、紙基板、セロファン
基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポ
リウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生
ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用い
ることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、
壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス
基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能であ
る。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減に
よる信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可
能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成
され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されてい
ることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラ
ス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板
（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるた
めに必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（
Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣ
チップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕ
ｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラ
ス基板と接続することが可能である。
次に、絶縁層（例えば絶縁層５２６１、絶縁層５２６３、絶縁層５２６５、絶縁層５２６
７、絶縁層５２６９、絶縁層５３０５、絶縁層５３５６及び絶縁層５３５８）の一例とし
ては、酸素若しくは窒素を含む膜（例えば酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）
、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞
ｙ＞０）等）、炭素を含む膜（例えばＤＬＣ（ダイヤモンドライクカーボン）等）、有機
材料（例えばシロキサン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノー
ル、ベンゾシクロブテン若しくはアクリル等）などの単層構造又はこれらの積層構造など
がある。ただし、本実施の形態の一例は、これに限定されない。
なお、絶縁層が２層構造である場合、１層目の絶縁層として窒化珪素膜を設け、２層目の
絶縁層として酸化珪素膜を設けるとよい。絶縁層が３層構造である場合、１層目の絶縁層
として酸化珪素膜を設け、２層目の絶縁層として窒化珪素膜を設け、３層目の絶縁層とし
て酸化珪素膜を設けるとよい。
次に、半導体層（例えば半導体層５２６２、半導体層５３０３ａ及び半導体層５３０３ｂ
など）の一例としては、非単結晶半導体（例えば、非晶質（アモルファス）シリコン、多
結晶シリコン、微結晶シリコンなど）、単結晶半導体、化合物半導体若しくは酸化物半導
体（例えば、ＺｎＯ、ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ（インジウム亜鉛酸
化物）、ＩＴＯ（インジウム錫酸化物）、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）
など）、有機半導体、又はカーボンナノチューブなどがある。
なお、多結晶シリコン又は微結晶シリコンを製造するときに、触媒（ニッケルなど）を用
いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造すること
ができる。そのため、ゲートドライバ回路（走査線駆動回路）、ソースドライバ回路（信
号線駆動回路）、該ソースドライバ回路の一部（例えばビデオ信号分割用のスイッチなど
）及び信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路など）を基板上に一
体形成することができる。特に、触媒（ニッケルなど）を用いて、微結晶シリコンを製造
する場合、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させるこ
とが可能である。そのため、シリコンの結晶性のムラを抑えることができるので、画質の
向上した画像を表示することが出来る。ただし、触媒（ニッケルなど）を用いずに、多結
晶シリコン又は微結晶シリコンを製造することは可能である。
なお、シリコンの結晶性を、多結晶又は微結晶などへと向上させることは、パネル全体で
行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリコ
ンの結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選択
的に照射することなどにより可能である。例えば、画素以外の領域である周辺回路領域、
ゲートドライバ回路及びソースドライバ回路などの領域、又はソースドライバ回路の一部
（例えば、アナログスイッチ）の領域などの、回路を高速に動作させる必要がある領域の
みに、レーザー光を照射することが可能である。一方で、画素領域は、高速に動作させる
必要性が低いため、結晶性が向上されなくても、問題なく画素回路を動作させることがで
きる。こうして、結晶性を向上させる領域が少なくて済むため、製造工程も短くすること
ができる。そのため、スループットが向上し、製造コストを低減させることができる。ま
たは、必要とされる製造装置の数も少ない数で製造できるため、製造コストを低減させる
ことができる。
次に、導電層（例えば導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７
１、導電層５３０１、導電層５３０４、導電層５３０６、及び導電層５３０８、導電層５
３５７、及び導電層５３５９など）の一例としては、単体膜又はその積層構造などがある
。該単体膜の一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）
、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッ
ケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マンガン（Ｍｎ）
、コバルト（Ｃｏ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、鉄（Ｆｅ）、パラジウム（Ｐ
ｄ）、炭素（Ｃ）、スカンジウム（Ｓｃ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、インジウ
ム（Ｉｎ）、錫（Ｓｎ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）によって構成される
群、この群から選ばれた一つの元素、この群から選ばれた一つ又は複数の元素を含む化合
物などがある。他にも、該単体膜の一例としては、ナノチューブ材料（例えばカーボンナ
ノチューブ、有機ナノチューブ、無機ナノチューブ若しくは金属ナノチューブなど）、高
分子膜を含む膜、又は導電性プラスチック（例えばポリエチレンジオキシチオフェン（Ｐ
ＥＤＯＴ）など）などがある。なお、該単体膜は、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａ
ｓ）、及び／又は、酸素（Ｏ）などを含むことが可能である。
なお、該化合物の一例としては、上記の群から選ばれた一つの元素若しくは複数の元素を
含む化合物（例えば合金）、上記の群から選ばれた一つの元素若しくは複数の元素と窒素
との化合物（例えば窒化膜）、または、上記の群から選ばれた一つの元素若しくは複数の
元素とシリコンとの化合物（例えばシリサイド膜）などがある。合金の一例としては、イ
ンジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジ
ウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）、酸化錫カドミウム
（ＣＴＯ）、アルミニウムネオジム（Ａｌ－Ｎｄ）、アルミニウムタングステン（Ａｌ－
Ｗ）、アルミニウムジルコニウム（Ａｌ－Ｚｒ）、アルミニウムチタン（Ａｌ－Ｔｉ）、
アルミニウムセリウム（Ａｌ－Ｃｅ）、マグネシウム銀（Ｍｇ－Ａｇ）、モリブデンニオ
ブ（Ｍｏ－Ｎｂ）、モリブデンタングステン（Ｍｏ－Ｗ）、モリブデンタンタル（Ｍｏ－
Ｔａ）などがある。窒化膜の一例としては、窒化チタン、窒化タンタル、窒化モリブデン
などがある。シリサイド膜の一例としては、タングステンシリサイド、チタンシリサイド
、ニッケルシリサイド、アルミニウムシリコン、モリブデンシリコンなどがある。
次に、発光層（例えば５２７０）の一例としては、有機ＥＬ素子、又は無機ＥＬ素子など
がある。有機ＥＬ素子の一例としては、正孔注入材料からなる正孔注入層、正孔輸送材料
からなる正孔輸送層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子
注入材料からなる電子注入層など、若しくはこれらの材料のうち複数の材料を混合した層
の単層構造、若しくはこれらの積層構造などがある。
次に、液晶層５３０７の一例としては、液晶の光学的変調作用によって光の透過又は非透
過を制御する素子がある。その素子は一対の電極と液晶層により構造されることが可能で
ある。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界
又は斜め方向の電界を含む）によって制御される。なお、具体的には、液晶素子の一例と
しては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶
、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型
液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズ
マアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。また液晶の駆動
方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ
Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉ
ｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶ
Ａ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶ
Ａ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａ
ｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅ
ｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌ
ｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬ
Ｃ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（
ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬ
Ｃ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、Ｐ
ＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲ
ストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどがある。
なお、上記のトランジスタを構成する各層は、インクジェット法又は印刷法を用いて形成
することが可能である。こうして、室温で製造、低真空度で製造、又は大型基板上に製造
することができる。そのため、マスク（レチクル）を用いなくても製造することが可能と
なるため、トランジスタのレイアウトを容易に変更することができる。または、レジスト
を用いらずに製造することが可能となるため、材料費が安くなり、工程数を削減できる。
または、必要な部分にのみ膜を付けることが可能となるため、全面に成膜した後でエッチ
ングする、という製法よりも、材料が無駄にならず、低コストにできる。
以上、トランジスタの構造の一例について説明した。ただし、トランジスタの構造は、上
記の構造に限定されず、他にも様々な構造とすることが可能である。
例えば、トランジスタとしては、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポー
ラトランジスタなどを用いることが可能である。特に、トランジスタとしてＭＯＳ型トラ
ンジスタを用いることにより、トランジスタのサイズを小さくすることができる。特に、
トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すこと
ができる。そのため、高速に回路を動作させることができる。
別の例として、トランジスタは、チャネルの上下にゲート電極が配置されている構造とす
ることが可能である。チャネルの上下にゲート電極が配置される構造にすることにより、
複数のトランジスタが並列に接続されたような回路構成となる。そのため、チャネル領域
が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極
が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図
ることができる。
別の例として、トランジスタは、チャネル領域の上にゲート電極が配置されている構造、
チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チ
ャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネ
ル領域が直列に接続する構造とすることが可能である
別の例として、トランジスタは、チャネル領域（もしくはその一部）にソース電極やドレ
イン電極が重なっている構造とすることが可能である。チャネル領域（もしくはその一部
）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に
電荷が溜まることにより動作が不安定になることを防ぐことができる。
本実施の形態のトランジスタは、実施の形態１～実施の形態４の半導体装置又は表示装置
に用いることができる。
（実施の形態６）
本実施の形態では、表示装置の断面構造の一例について説明する。
図２０（Ａ）は、表示装置の上面図の一例を示す。基板５３９１に、駆動回路５３９２と
画素部５３９３とが形成されている。駆動回路５３９２の一例としては、走査線駆動回路
又は信号線駆動回路などがある。
図２０（Ｂ）は、図２０（Ａ）に示す表示装置のＡ－Ｂ断面の一例を示す。表示装置は、
基板５４００、導電層５４０１、絶縁層５４０２、半導体層５４０３ａ、半導体層５４０
３ｂ、導電層５４０４、絶縁層５４０５、導電層５４０６、絶縁層５４０８、液晶層５４
０７、導電層５４０９、基板５４１０を有するものとする。導電層５４０１は、基板５４
００の上に形成されるものとする。絶縁層５４０２は、導電層５４０１を覆うように形成
されるものとする。半導体層５４０３ａは、導電層５４０１及び絶縁層５４０２の上に形
成されるものとする。半導体層５４０３ｂは、半導体層５４０３ａの上に形成されるもの
とする。導電層５４０４は、半導体層５４０３ｂの上及び絶縁層５４０２の上に形成され
るものとする。絶縁層５４０５は、絶縁層５４０２の上及び導電層５４０４の上に形成さ
れものとし、開口部を有するものとする。導電層５４０６は、絶縁層５４０５の上及び絶
縁層５４０５の開口部に形成されるものとする。液晶層５４０７は、絶縁層５４０５の上
に形成されるものとする。絶縁層５４０８は、絶縁層５４０５の上及び導電層５４０６の
上に形成されるものとする。導電層５４０９は、液晶層５４０７の上及び絶縁層５４０５
の上に形成されるものとする。
導電層５４０１は、ゲート電極としての機能を有するものとする。絶縁層５４０２は、ゲ
ート絶縁膜としての機能を有するものとする。導電層５４０４は、配線、トランジスタの
電極又は容量素子の電極などとしての機能を有するものとする。絶縁層５４０５は、層間
膜又は平坦化膜としての機能を有するものとする。導電層５４０６は、配線、画素電極又
は反射電極としての機能を有するものとする。絶縁層５４０８は、シール材としての機能
を有するものとする。導電層５４０９は、対向電極又は共通電極としての機能を有するも
のとする。
ここで、駆動回路５３９２と、導電層５４０９との間には、寄生容量が生じることがある
。これにより、駆動回路５３９２の出力信号又は各ノードの電位に、なまり又は遅延など
が生じてしまうことがある。そのため、消費電力が大きくなることがある。しかし、図２
０（Ｂ）に示すように、駆動回路５３９２の上に、シール材としての機能を有する絶縁層
５４０８を形成することにより、駆動回路５３９２と、導電層５４０９との間に生じる寄
生容量を低減することができる。なぜなら、シール材の誘電率は、液晶層の誘電率よりも
低い場合が多いからである。したがって、駆動回路５３９２の出力信号又は各ノードの電
位のなまり又は遅延を低減することができる。そのため、消費電力を低減することができ
る。
なお、図２０（Ｃ）に示すように、駆動回路５３９２の一部の上に、シール材として機能
することが可能な絶縁層５４０８が形成されることが可能である。このような場合でも、
駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を低減することができるの
で、駆動回路５３９２の出力信号又は各ノードの電位のなまり又は遅延を低減することが
できる。
なお、表示素子は、液晶素子に限定されず、ＥＬ素子又は電気泳動素子などの様々な表示
素子を用いることが可能である。
なお、本実施の形態の表示装置の構造は、実施の形態１～５の半導体装置又は表示装置に
適用することができる。例えば、トランジスタの半導体層として、非単結晶半導体、微結
晶半導体、有機半導体又は酸化物半導体などを用いる場合、トランジスタのチャネル幅が
大きくなる場合が多い。しかし、本実施の形態のように、駆動回路の寄生容量を小さくで
きると、トランジスタのチャネル幅を小さくすることができる。よって、レイアウト面積
の縮小を図ることができるので、表示装置を狭額縁にすることができる。または、表示装
置を高精細にすることができる。
（実施の形態７）
本実施の形態では、半導体装置の一例及び半導体装置の作製工程の一例について説明する
。特に、トランジスタの作製工程の一例と容量素子の作製工程の一例について説明する。
特に、半導体層として、酸化物半導体を用いる場合の作製工程について説明する。
図２１（Ａ）～（Ｃ）は、トランジスタ及び容量素子の作製工程の一例を示す。トランジ
スタ５４４１は、逆スタガ型薄膜トランジスタとし、酸化物半導体層の上に、ソース電極
又はドレイン電極を介して配線が設けられているものとする。
まず、基板５４２０上に、スパッタリング法により第１導電層を全面に形成する。次に、
第１フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用い
て、選択的に第１導電層のエッチングを行い、導電層５４２１及び導電層５４２２を形成
する。導電層５４２１は、ゲート電極として機能することが可能であり、導電層５４２２
は、容量素子の一方の電極として機能することが可能である。ただし、これに限定されず
、導電層５４２１及び導電層５４２２は、配線、ゲート電極又は容量素子の電極として機
能する部分を有することが可能である。この後、レジストマスクを除去する。
次に、絶縁層５４２３をプラズマＣＶＤ法またはスパッタリング法を用いて全面に形成す
る。絶縁層５４２３は、ゲート絶縁層として機能することが可能であり、導電層５４２１
及び導電層５４２２を覆うように形成される。なお、絶縁層５４２３の膜厚は、５０ｎｍ
～２５０ｎｍである場合が多い。
次に、第２フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク
を用いて、絶縁層５４２３を選択的にエッチングして導電層５４２１に達するコンタクト
ホール５４２４を形成する。この後、レジストマスクを除去する。ただし、これに限定さ
れず、コンタクトホール５４２４を省略することが可能である。または、酸化物半導体層
の形成後に、コンタクトホール５４２４を形成することが可能である。ここまでの段階で
の断面図が図２１（Ａ）に相当する。
次に、酸化物半導体層をスパッタリング法により全面に形成する。ただし、これに限定さ
れず、酸化物半導体層をスパッタリング法により形成し、さらにその上にバッファ層（例
えばｎ＋層）を形成することが可能である。なお、酸化物半導体層の膜厚は、５ｎｍ～２
００ｎｍである場合が多い。
次に、第３フォトマスクを用いて選択的に、酸化物半導体層のエッチングを行う。この後
、レジストマスクを除去する。
次に、スパッタリング法により第２導電層を全面に形成する。次に、第４フォトマスクを
用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に第２導電
層のエッチングを行い、導電層５４２９、導電層５４３０及び導電層５４３１を形成する
。導電層５４２９は、コンタクトホール５４２４を介して導電層５４２１と接続される。
導電層５４２９及び導電層５４３０は、ソース電極又はドレイン電極として機能すること
が可能であり、導電層５４３１は、容量素子の他方の電極として機能することが可能であ
る。ただし、これに限定されず、導電層５４２９、導電層５４３０及び導電層５４３１は
、配線、ソース若しくはドレイン電極又は容量素子の電極として機能する部分を含むこと
が可能である。ここまでの段階での断面図が図２１（Ｂ）に相当する。
次に、大気雰囲気下または窒素雰囲気下で２００℃～６００℃の加熱処理を行う。この熱
処理によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶層の原子レベルの再配列が行われる。このよ
うに、熱処理（光アニールも含む）によりキャリアの移動を阻害する歪が解放される。な
お、この加熱処理を行うタイミングは限定されず、酸化物半導体の形成後であれば、様々
なタイミングで行うことが可能である。
次に、絶縁層５４３２を全面に形成する。絶縁層５４３２としては、単層構造であること
が可能であるし、積層構造であることが可能である。例えば、絶縁層５４３２として有機
絶縁層を用いる場合、有機絶縁層の材料である組成物を塗布し、大気雰囲気下または窒素
雰囲気下で２００℃～６００℃の加熱処理を行って、有機絶縁層を形成する。このように
、酸化物半導体層に接する有機絶縁層を形成することにより、電気特性の信頼性の高い薄
膜トランジスタを作製することができる。なお、絶縁層５４３２として有機絶縁層を用い
る場合、有機絶縁層の下に、窒化珪素膜又は酸化珪素膜を設けることが可能である。
次に、第３導電層を全面に形成する。次に、第５フォトマスクを用いたフォトリソグラフ
ィ工程により形成したレジストマスクを用いて第３導電層を選択的にエッチングして、導
電層５４３３及び導電層５４３４を形成する。ここまでの段階での断面図が図２１（Ｃ）
に相当する。導電層５４３３及び導電層５４３４は、配線、画素電極、反射電極、透光性
電極又は容量素子の電極として機能することが可能である。特に、導電層５４３４は、導
電層５４２２と接続されるので、容量素子５４４２の電極として機能することが可能であ
る。ただし、これに限定されず、第１導電層と第２導電層とを接続する機能を有すること
が可能である。例えば、導電層５４３３と導電層５４３４とを接続することによって、導
電層５４２２と導電層５４３０とを第３導電層（導電層５４３３及び導電層５４３４）を
介して接続されることが可能になる。
以上の工程により、トランジスタ５４４１と容量素子５４４２とを作製することができる
。本実施の形態のトランジスタは、実施の形態１～実施の形態８の半導体装置又は表示装
置に用いることが可能である。
なお、図２１（Ｄ）に示すように、酸化物半導体層５４２５の上に絶縁層５４３５を形成
することが可能である。
なお、図２１（Ｅ）に示すように、第２導電層をパターニングした後に、酸化物半導体層
５４２５を形成することが可能である。
なお、本実施の形態の基板、絶縁層、導電層及び半導体層としては、他の実施の形態又は
本明細書で述べる材料を用いることができる。
（実施の形態８）
本実施の形態では、電子機器の例について説明する。
図２２（Ａ）乃至図２２（Ｈ）、図２３（Ａ）乃至図２３（Ｄ）は、電子機器を示す図で
ある。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤ
ランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端
子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、
光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、
流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォ
ン５００８、等を有することができる。
図２２（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、
赤外線ポート５０１０、等を有することができる。図２２（Ｂ）は記録媒体を備えた携帯
型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示
部５００２、記録媒体読込部５０１１、等を有することができる。図２２（Ｃ）はゴーグ
ル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、
イヤホン５０１３、等を有することができる。図２２（Ｄ）は携帯型遊技機であり、上述
したものの他に、記録媒体読込部５０１１、等を有することができる。図２２（Ｅ）はテ
レビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャ
ッターボタン５０１５、受像部５０１６、等を有することができる。図２２（Ｆ）は携帯
型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、
等を有することができる。図２２（Ｇ）はテレビ受像器であり、上述したものの他に、チ
ューナ、画像処理部、等を有することができる。図２２（Ｈ）は持ち運び型テレビ受像器
であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することが
できる。図２３（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等
を有することができる。図２３（Ｂ）はカメラであり、上述したものの他に、外部接続ポ
ート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。
図２３（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０
２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図
２３（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動
端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図２２（Ａ）乃至図２２（Ｈ）、図２３（Ａ）乃至図２３（Ｄ）に示す電子機器は、様々
な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、
無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を
用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又
はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の
表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一
つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した
画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、
受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影
した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに
内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる
。なお、図２２（Ａ）乃至図２２（Ｈ）、図２３（Ａ）乃至図２３（Ｄ）に示す電子機器
が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。この表示部として、実施の形態１～実施の形態９で述べる半導体装置
又は表示装置を用いることにより、製造コストの削減、信頼性の向上又は歩留まりの向上
などを図ることができる。
次に、半導体装置の応用例を説明する。
図２３（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図２３（Ｅ
）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５
０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペ
ースを広く必要とすることなく設置可能である。
図２３（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示
す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者
は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形
態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図２３（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル
５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から
入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有
していてもよい。
図２３（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図で
ある。図２３（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を
設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０
３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮に
より乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作す
ることで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示した
がこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレ
ール、鉄道等を含む）、船舶等、様々なものに設置することができる。
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
１６ 配線
２１ 配線
２２ 配線
２３ 配線
２４ 配線
２５ 配線
２６ 配線
２７ 配線
３１ 配線
３２ 配線
３３ 配線
３４ 配線
３５ 配線
３６ 配線
３７ 配線
３８ 配線
１００ 回路
１１０ 回路
１１１ トランジスタ
１１２ トランジスタ
１２０ 回路
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ 容量素子
１２６ 容量素子
１３Ｂ 配線
１６Ａ 配線
１６Ｂ 配線
１６Ｃ 配線
３００ 回路
３１０ 回路
３１１ トランジスタ
３１２ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
３１５ トランジスタ
３１６ トランジスタ
３１７ トランジスタ
３１８ トランジスタ
３１９ トランジスタ
４００ 回路
４０１ 回路
５００ 回路
５０１ 回路
５０２ 回路
１００１ 回路
１００２ 回路
１００３ 回路
１００４ 画素部
１００５ 端子
１００６ 基板
１１１ｄ ダイオード
２００１ 回路
２００２ 回路
２００３ トランジスタ
２００４ 配線
２００５ 配線
２００７ 画素部
２０１４ 信号
２０１５ 信号
３０２０ 画素
３０２１ トランジスタ
３０２２ 液晶素子
３０２３ 容量素子
３０３１ 配線
３０３２ 配線
３０３３ 配線
３０３４ 電極
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ 絶縁層
５２７０ 発光層
５２７１ 導電層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５３９１ 基板
５３９２ 駆動回路
５３９３ 画素部
５４００ 基板
５４０１ 導電層
５４０２ 絶縁層
５４０４ 導電層
５４０５ 絶縁層
５４０６ 導電層
５４０７ 液晶層
５４０８ 絶縁層
５４０９ 導電層
５４１０ 基板
５４２０ 基板
５４２１ 導電層
５４２２ 導電層
５４２３ 絶縁層
５４２４ コンタクトホール
５４２５ 酸化物半導体層
５４２９ 導電層
５４３０ 導電層
５４３１ 導電層
５４３２ 絶縁層
５４３３ 導電層
５４３４ 導電層
５４３５ 絶縁層
５４４１ トランジスタ
５４４２ 容量素子
１００２ａ 回路
１００２ｂ 回路
２００６Ａ 走査線駆動回路
２００６Ｂ 走査線駆動回路
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
５４０３ａ 半導体層
５４０３ｂ 半導体層

Claims (5)

  1. 第１のトランジスタ乃至第６のトランジスタを有し、
    前記第１のトランジスタ乃至前記第６のトランジスタは、同じ極性を有し、
    前記第１のトランジスタでは、ソースまたはドレインの一方が第１の配線と直接接続され、ソースまたはドレインの他方が第２の配線と直接接続され、
    前記第２のトランジスタでは、ソースまたはドレインの一方が第３の配線と直接接続され、ソースまたはドレインの他方が前記第１の配線と直接接続され、
    前記第３のトランジスタでは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと直接接続され、ソースまたはドレインの他方が前記第６のトランジスタのゲートと直接接続され、ゲートが第５の配線と直接接続され、
    前記第４のトランジスタでは、ソースまたはドレインの一方が前記第３の配線と直接接続され、ソースまたはドレインの他方が前記第１のトランジスタのゲートと直接接続され、ゲートが前記第２のトランジスタのゲートと直接接続され、
    前記第５のトランジスタでは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと直接接続され、ソースまたはドレインの他方が前記第５の配線と直接接続され、
    前記第６のトランジスタでは、ソースまたはドレインの一方が前記第３の配線と直接接続され、ソースまたはドレインの他方が前記第２のトランジスタのゲートと直接接続され、ゲートが前記第３のトランジスタのソースまたはドレインの他方と直接接続され、
    前記第１の配線は、第１の信号を出力し、
    前記第２の配線は、電源線としての機能または信号線としての機能を有し、
    前記第３の配線には、第１の電圧が供給され、
    第４の配線は、第２の信号が供給され、
    前記第５の配線には、前記第１の電圧よりも高い第２の電圧が供給され、
    第６の配線には、クロック信号が供給され、
    前記第２の信号のＨレベルの電位が前記第６のトランジスタのゲート及び前記第３のトランジスタのソースまたはドレインの他方に供給されるとき、前記第６のトランジスタは導通状態になり、
    前記第２の信号のＬレベルの電位が前記第６のトランジスタのゲート及び前記第３のトランジスタのソースまたはドレインの他方に供給されるとき、前記第６のトランジスタは非導通状態になり、
    前記クロック信号のＨレベルの電位が前記第５のトランジスタのゲートに供給されるとき、前記第５のトランジスタは導通状態になり、
    前記クロック信号のＬレベルの電位が前記第５のトランジスタのゲートに供給されるとき、前記第５のトランジスタは非導通状態になる半導体装置。
  2. 第１のトランジスタ乃至第６のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタ乃至前記第６のトランジスタは、同じ極性を有し、
    前記第１のトランジスタでは、ソースまたはドレインの一方が第１の配線と直接接続され、ソースまたはドレインの他方が第２の配線と直接接続され、
    前記第２のトランジスタでは、ソースまたはドレインの一方が第３の配線と直接接続され、ソースまたはドレインの他方が前記第１の配線と直接接続され、
    前記第３のトランジスタでは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと直接接続され、ソースまたはドレインの他方が前記第６のトランジスタのゲートと直接接続され、ゲートが第５の配線と直接接続され、
    前記第４のトランジスタでは、ソースまたはドレインの一方が前記第３の配線と直接接続され、ソースまたはドレインの他方が前記第１のトランジスタのゲートと直接接続され、ゲートが前記第２のトランジスタのゲートと直接接続され、
    前記第５のトランジスタでは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと直接接続され、ソースまたはドレインの他方が前記第５の配線と直接接続され、
    前記第６のトランジスタでは、ソースまたはドレインの一方が前記第３の配線と直接接続され、ソースまたはドレインの他方が前記第２のトランジスタのゲートと直接接続され、ゲートが前記第３のトランジスタのソースまたはドレインの他方と直接接続され、
    前記容量素子は、前記第２のトランジスタのゲートと前記第３の配線との間に設けられ、
    前記第１の配線は、第１の信号を出力し、
    前記第２の配線は、電源線としての機能または信号線としての機能を有し、
    前記第３の配線には、第１の電圧が供給され、
    第４の配線は、第２の信号が供給され、
    前記第５の配線には、前記第１の電圧よりも高い第２の電圧が供給され、
    第６の配線には、クロック信号が供給され、
    前記第２の信号のＨレベルの電位が前記第６のトランジスタのゲート及び前記第３のトランジスタのソースまたはドレインの他方に供給されるとき、前記第６のトランジスタは導通状態になり、
    前記第２の信号のＬレベルの電位が前記第６のトランジスタのゲート及び前記第３のトランジスタのソースまたはドレインの他方に供給されるとき、前記第６のトランジスタは非導通状態になり、
    前記クロック信号のＨレベルの電位が前記第５のトランジスタのゲートに供給されるとき、前記第５のトランジスタは導通状態になり、
    前記クロック信号のＬレベルの電位が前記第５のトランジスタのゲートに供給されるとき、前記第５のトランジスタは非導通状態になる半導体装置。
  3. 第１のトランジスタ乃至第６のトランジスタを有し、
    前記第１のトランジスタ乃至前記第６のトランジスタは、同じ極性を有し、
    前記第１のトランジスタでは、ソースまたはドレインの一方が第１の配線と直接接続され、ソースまたはドレインの他方が第２の配線と直接接続され、
    前記第２のトランジスタでは、ソースまたはドレインの一方が第３の配線と直接接続され、ソースまたはドレインの他方が前記第１の配線と直接接続され、
    前記第３のトランジスタでは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと直接接続され、ソースまたはドレインの他方が前記第６のトランジスタのゲートと直接接続され、ゲートが第５の配線と直接接続され、
    前記第４のトランジスタでは、ソースまたはドレインの一方が前記第３の配線と直接接続され、ソースまたはドレインの他方が前記第１のトランジスタのゲートと直接接続され、ゲートが前記第２のトランジスタのゲートと直接接続され、
    前記第５のトランジスタでは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと直接接続され、ソースまたはドレインの他方が前記第５の配線と直接接続され、
    前記第６のトランジスタでは、ソースまたはドレインの一方が前記第３の配線と直接接続され、ソースまたはドレインの他方が前記第２のトランジスタのゲートと直接接続され、ゲートが前記第３のトランジスタのソースまたはドレインの他方と直接接続され、
    前記第１の配線は、第１の信号を出力し、
    前記第２の配線は、電源線としての機能または信号線としての機能を有し、
    前記第３の配線には、第１の電圧が供給され、
    第４の配線は、第２の信号が供給され、
    前記第５の配線には、前記第１の電圧よりも高い第２の電圧が供給され、
    第６の配線には、クロック信号が供給され、
    前記第２の信号のＨレベルの電位が前記第６のトランジスタのゲート及び前記第３のトランジスタのソースまたはドレインの他方に供給されるとき、前記第６のトランジスタは導通状態になり、
    前記第２の信号のＬレベルの電位が前記第６のトランジスタのゲート及び前記第３のトランジスタのソースまたはドレインの他方に供給されるとき、前記第６のトランジスタは非導通状態になり、
    前記クロック信号のＨレベルの電位が前記第５のトランジスタのゲートに供給されるとき、前記第５のトランジスタは導通状態になり、
    前記クロック信号のＬレベルの電位が前記第５のトランジスタのゲートに供給されるとき、前記第５のトランジスタは非導通状態になる半導体装置であり、
    前記第４の配線に供給される電位のレベルと、前記第６の配線に供給される電位のレベルとが、互いに反転している期間を有する半導体装置。
  4. 第１のトランジスタ乃至第６のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタ乃至前記第６のトランジスタは、同じ極性を有し、
    前記第１のトランジスタでは、ソースまたはドレインの一方が第１の配線と直接接続され、ソースまたはドレインの他方が第２の配線と直接接続され、
    前記第２のトランジスタでは、ソースまたはドレインの一方が第３の配線と直接接続され、ソースまたはドレインの他方が前記第１の配線と直接接続され、
    前記第３のトランジスタでは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと直接接続され、ソースまたはドレインの他方が前記第６のトランジスタのゲートと直接接続され、ゲートが第５の配線と直接接続され、
    前記第４のトランジスタでは、ソースまたはドレインの一方が前記第３の配線と直接接続され、ソースまたはドレインの他方が前記第１のトランジスタのゲートと直接接続され、ゲートが前記第２のトランジスタのゲートと直接接続され、
    前記第５のトランジスタでは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと直接接続され、ソースまたはドレインの他方が前記第５の配線と直接接続され、
    前記第６のトランジスタでは、ソースまたはドレインの一方が前記第３の配線と直接接続され、ソースまたはドレインの他方が前記第２のトランジスタのゲートと直接接続され、ゲートが前記第３のトランジスタのソースまたはドレインの他方と直接接続され、
    前記容量素子は、前記第２のトランジスタのゲートと前記第３の配線との間に設けられ、
    前記第１の配線は、第１の信号を出力し、
    前記第２の配線は、電源線としての機能または信号線としての機能を有し、
    前記第３の配線には、第１の電圧が供給され、
    第４の配線は、第２の信号が供給され、
    前記第５の配線には、前記第１の電圧よりも高い第２の電圧が供給され、
    第６の配線には、クロック信号が供給され、
    前記第２の信号のＨレベルの電位が前記第６のトランジスタのゲート及び前記第３のトランジスタのソースまたはドレインの他方に供給されるとき、前記第６のトランジスタは導通状態になり、
    前記第２の信号のＬレベルの電位が前記第６のトランジスタのゲート及び前記第３のトランジスタのソースまたはドレインの他方に供給されるとき、前記第６のトランジスタは非導通状態になり、
    前記クロック信号のＨレベルの電位が前記第５のトランジスタのゲートに供給されるとき、前記第５のトランジスタは導通状態になり、
    前記クロック信号のＬレベルの電位が前記第５のトランジスタのゲートに供給されるとき、前記第５のトランジスタは非導通状態になる半導体装置であり、
    前記第４の配線に供給される電位のレベルと、前記第６の配線に供給される電位のレベルとが、互いに反転している期間を有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１のトランジスタ乃至前記第６のトランジスタは、Ｎチャネル型である半導体装置。
JP2022120786A 2009-09-16 2022-07-28 半導体装置 Active JP7300046B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2023099423A JP7441364B2 (ja) 2009-09-16 2023-06-16 半導体装置
JP2024022329A JP2024055904A (ja) 2009-09-16 2024-02-16 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009214848 2009-09-16
JP2009214848 2009-09-16
JP2020083007A JP6921275B2 (ja) 2009-09-16 2020-05-11 半導体装置
JP2021122138A JP2021193445A (ja) 2009-09-16 2021-07-27 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021122138A Division JP2021193445A (ja) 2009-09-16 2021-07-27 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023099423A Division JP7441364B2 (ja) 2009-09-16 2023-06-16 半導体装置

Publications (2)

Publication Number Publication Date
JP2022169539A JP2022169539A (ja) 2022-11-09
JP7300046B2 true JP7300046B2 (ja) 2023-06-28

Family

ID=43729899

Family Applications (10)

Application Number Title Priority Date Filing Date
JP2010206361A Active JP5674392B2 (ja) 2009-09-16 2010-09-15 半導体装置、表示装置及び電子機器
JP2014258739A Active JP5885823B2 (ja) 2009-09-16 2014-12-22 半導体装置及び表示装置
JP2016022671A Withdrawn JP2016139454A (ja) 2009-09-16 2016-02-09 半導体装置及び電子機器
JP2017222590A Active JP6483788B2 (ja) 2009-09-16 2017-11-20 半導体装置
JP2019024220A Withdrawn JP2019124945A (ja) 2009-09-16 2019-02-14 半導体装置
JP2020083007A Active JP6921275B2 (ja) 2009-09-16 2020-05-11 半導体装置
JP2021122138A Withdrawn JP2021193445A (ja) 2009-09-16 2021-07-27 半導体装置
JP2022120786A Active JP7300046B2 (ja) 2009-09-16 2022-07-28 半導体装置
JP2023099423A Active JP7441364B2 (ja) 2009-09-16 2023-06-16 半導体装置
JP2024022329A Pending JP2024055904A (ja) 2009-09-16 2024-02-16 半導体装置

Family Applications Before (7)

Application Number Title Priority Date Filing Date
JP2010206361A Active JP5674392B2 (ja) 2009-09-16 2010-09-15 半導体装置、表示装置及び電子機器
JP2014258739A Active JP5885823B2 (ja) 2009-09-16 2014-12-22 半導体装置及び表示装置
JP2016022671A Withdrawn JP2016139454A (ja) 2009-09-16 2016-02-09 半導体装置及び電子機器
JP2017222590A Active JP6483788B2 (ja) 2009-09-16 2017-11-20 半導体装置
JP2019024220A Withdrawn JP2019124945A (ja) 2009-09-16 2019-02-14 半導体装置
JP2020083007A Active JP6921275B2 (ja) 2009-09-16 2020-05-11 半導体装置
JP2021122138A Withdrawn JP2021193445A (ja) 2009-09-16 2021-07-27 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2023099423A Active JP7441364B2 (ja) 2009-09-16 2023-06-16 半導体装置
JP2024022329A Pending JP2024055904A (ja) 2009-09-16 2024-02-16 半導体装置

Country Status (5)

Country Link
US (11) US8471620B2 (ja)
JP (10) JP5674392B2 (ja)
KR (10) KR101440809B1 (ja)
CN (1) CN102024410B (ja)
TW (10) TWI518656B (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
KR101983976B1 (ko) * 2011-05-13 2019-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI614995B (zh) * 2011-05-20 2018-02-11 半導體能源研究所股份有限公司 鎖相迴路及使用此鎖相迴路之半導體裝置
US9762246B2 (en) * 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
JP6030334B2 (ja) 2011-05-20 2016-11-24 株式会社半導体エネルギー研究所 記憶装置
JP6013680B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US8804344B2 (en) * 2011-06-10 2014-08-12 Scott Moncrieff Injection molded control panel with in-molded decorated plastic film
KR101868528B1 (ko) * 2011-07-05 2018-06-20 삼성디스플레이 주식회사 표시 패널
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10014068B2 (en) 2011-10-07 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI580189B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 位準位移電路及半導體積體電路
TWI600022B (zh) 2012-07-20 2017-09-21 半導體能源研究所股份有限公司 脈衝輸出電路、顯示裝置、及電子裝置
TW201412027A (zh) * 2012-09-14 2014-03-16 Chicony Electronics Co Ltd 矩陣測試方法、系統及電壓時脈控制方法
JP5966816B2 (ja) * 2012-09-26 2016-08-10 富士通株式会社 回路設計支援方法及び回路設計支援装置
JP2014085648A (ja) * 2012-10-26 2014-05-12 Japan Display Inc 表示装置及び駆動回路
US9246476B2 (en) * 2013-05-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit
CN105340021B (zh) * 2013-06-28 2019-09-27 夏普株式会社 单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法和显示装置
GB2515750B (en) * 2013-07-01 2017-11-15 Flexenable Ltd Supressing Leakage Currents in a Multi - TFT Device
US9424950B2 (en) * 2013-07-10 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6097653B2 (ja) * 2013-08-05 2017-03-15 株式会社ジャパンディスプレイ 薄膜トランジスタ回路およびそれを用いた表示装置
TWI521494B (zh) * 2014-01-06 2016-02-11 友達光電股份有限公司 顯示面板及其製作方法
TWI693606B (zh) 2014-02-21 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9698170B2 (en) * 2014-10-07 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10068927B2 (en) * 2014-10-23 2018-09-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
KR102290820B1 (ko) * 2014-12-31 2021-08-18 엘지디스플레이 주식회사 게이트 구동부와 이를 포함한 표시장치
JP7121743B2 (ja) 2017-11-02 2022-08-18 株式会社半導体エネルギー研究所 表示装置および電子機器
CN108389555B (zh) * 2018-02-06 2020-09-04 昆山龙腾光电股份有限公司 驱动电路和显示装置
CN108538244B (zh) * 2018-04-20 2020-04-24 上海天马有机发光显示技术有限公司 一种移位寄存器及其驱动方法、发射驱动电路和显示装置
TR201819062A1 (tr) 2018-12-11 2020-06-22 Arcelik As Ki̇r sensörüne sahi̇p bi̇r bulaşik maki̇nesi̇
US10614864B1 (en) 2019-05-13 2020-04-07 Winbond Electronics Corp. Buffer output circuit, driving method thereof and memory apparatus
CN111681700B (zh) 2020-06-24 2022-08-19 厦门天马微电子有限公司 一种移位寄存器、栅极驱动电路、显示面板以及驱动方法
KR102625976B1 (ko) * 2022-05-27 2024-01-16 숭실대학교 산학협력단 안정적으로 다중 주파수에서의 동작이 가능한 게이트 드라이버

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000155550A (ja) 1998-10-21 2000-06-06 Lg Philips Lcd Co Ltd シフトレジスタ
JP2004226429A (ja) 2003-01-17 2004-08-12 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および電子機器
JP2005192081A (ja) 2003-12-26 2005-07-14 Casio Comput Co Ltd レベルシフト回路及び該レベルシフト回路を備えた信号出力回路
US20080056430A1 (en) 2006-09-01 2008-03-06 Au Optronics Corp. Shift register with low stress

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0671202B2 (ja) 1987-09-02 1994-09-07 株式会社日立製作所 液晶駆動装置
JPH0695073A (ja) * 1992-09-11 1994-04-08 Toshiba Corp 液晶表示装置
US5410583A (en) 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
US5793247A (en) 1994-12-16 1998-08-11 Sgs-Thomson Microelectronics, Inc. Constant current source with reduced sensitivity to supply voltage and process variation
US5640122A (en) * 1994-12-16 1997-06-17 Sgs-Thomson Microelectronics, Inc. Circuit for providing a bias voltage compensated for p-channel transistor variations
US5581209A (en) 1994-12-20 1996-12-03 Sgs-Thomson Microelectronics, Inc. Adjustable current source
US5568084A (en) 1994-12-16 1996-10-22 Sgs-Thomson Microelectronics, Inc. Circuit for providing a compensated bias voltage
EP0731403A3 (en) 1995-03-08 1997-07-23 Sgs Thomson Microelectronics Constant current source
US6046621A (en) * 1996-09-30 2000-04-04 Advanced Micro Devices, Inc. Differential signal generator with dynamic beta ratios
JP2921510B2 (ja) * 1996-10-07 1999-07-19 日本電気株式会社 ブートストラップ回路
US6137339A (en) * 1997-08-28 2000-10-24 Lucent Technologies Inc. High voltage integrated CMOS driver circuit
US6268755B1 (en) * 1997-11-04 2001-07-31 Texas Instruments Incorporated MOSFET predrive circuit with independent control of the output voltage rise and fall time, with improved latch immunity
KR100438525B1 (ko) 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
KR100281336B1 (ko) 1998-10-21 2001-03-02 구본준 쉬프트 레지스터 회로
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
US6788108B2 (en) 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4831895B2 (ja) 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
JP2003347926A (ja) 2002-05-30 2003-12-05 Sony Corp レベルシフト回路、表示装置および携帯端末
TWI298478B (en) * 2002-06-15 2008-07-01 Samsung Electronics Co Ltd Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
TW558873B (en) * 2002-10-25 2003-10-21 Toppoly Optoelectronics Corp Voltage level shifter with pure p-type transistor
AU2003292565A1 (en) 2002-12-25 2004-07-22 Semiconductor Energy Laboratory Co., Ltd. Digital circuit having correction circuit and electronic instrument having same
KR100490623B1 (ko) 2003-02-24 2005-05-17 삼성에스디아이 주식회사 버퍼 회로 및 이를 이용한 액티브 매트릭스 표시 장치
JP4480968B2 (ja) * 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
US7030678B1 (en) * 2004-02-11 2006-04-18 National Semiconductor Corporation Level shifter that provides high-speed operation between power domains that have a large voltage difference
JP2005251348A (ja) * 2004-03-08 2005-09-15 Casio Comput Co Ltd シフトレジスタ回路及びその駆動制御方法
KR20050091966A (ko) 2004-03-13 2005-09-16 박태희 오폐수 정화제 및 이를 이용한 오폐수의 정화방법
JP2005266178A (ja) * 2004-03-17 2005-09-29 Sharp Corp 表示装置の駆動装置、表示装置、及び表示装置の駆動方法
KR101057891B1 (ko) * 2004-05-31 2011-08-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR101056375B1 (ko) 2004-10-01 2011-08-11 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 게이트 구동 회로 및표시 패널
JP2006164477A (ja) * 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
CN100538794C (zh) * 2005-05-02 2009-09-09 株式会社半导体能源研究所 发光器件及其驱动方法、显示模块以及电子器具
EP2264690A1 (en) * 2005-05-02 2010-12-22 Semiconductor Energy Laboratory Co, Ltd. Display device and gray scale driving method with subframes thereof
US7324123B2 (en) * 2005-05-20 2008-01-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
KR20070070703A (ko) 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 기판 건조 장치
KR101437086B1 (ko) 2006-01-07 2014-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치와, 이 반도체장치를 구비한 표시장치 및 전자기기
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5128102B2 (ja) 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912000B2 (ja) 2006-03-15 2012-04-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP2007286266A (ja) * 2006-04-14 2007-11-01 Toshiba Matsushita Display Technology Co Ltd 表示駆動装置、平面表示装置及び表示駆動方法
JP4912023B2 (ja) * 2006-04-25 2012-04-04 三菱電機株式会社 シフトレジスタ回路
US7443202B2 (en) * 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
US7936332B2 (en) 2006-06-21 2011-05-03 Samsung Electronics Co., Ltd. Gate driving circuit having reduced ripple effect and display apparatus having the same
US7832647B2 (en) * 2006-06-30 2010-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI313968B (en) * 2006-07-04 2009-08-21 Au Optronics Corp Vevel shifter circuit
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5079425B2 (ja) * 2006-08-31 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TW202429692A (zh) 2006-09-29 2024-07-16 日商半導體能源研究所股份有限公司 半導體裝置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP4990034B2 (ja) * 2006-10-03 2012-08-01 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP2008140490A (ja) 2006-12-04 2008-06-19 Seiko Epson Corp シフトレジスタ、走査線駆動回路、電気光学装置及び電子機器
US7968382B2 (en) 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP4912186B2 (ja) 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP5042077B2 (ja) 2007-04-06 2012-10-03 株式会社半導体エネルギー研究所 表示装置
TWI360094B (en) 2007-04-25 2012-03-11 Wintek Corp Shift register and liquid crystal display
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8248353B2 (en) * 2007-08-20 2012-08-21 Au Optronics Corporation Method and device for reducing voltage stress at bootstrap point in electronic circuits
EP2189988B1 (en) 2007-09-12 2012-12-12 Sharp Kabushiki Kaisha Shift register
KR101341010B1 (ko) 2007-09-13 2013-12-13 엘지디스플레이 주식회사 쉬프트 레지스터
US7560972B1 (en) * 2008-01-29 2009-07-14 Texas Instruments Incorporated Methods and apparatus to reduce propagation delay of circuits
JP5125569B2 (ja) 2008-02-08 2013-01-23 ソニー株式会社 ブートストラップ回路
JP5141363B2 (ja) 2008-05-03 2013-02-13 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
JP5136198B2 (ja) 2008-05-14 2013-02-06 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP4582216B2 (ja) 2008-07-12 2010-11-17 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
EP2202802B1 (en) * 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
TWI642043B (zh) * 2009-09-10 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置和顯示裝置
TW202412006A (zh) * 2011-08-29 2024-03-16 日商半導體能源研究所股份有限公司 半導體裝置
US10071904B2 (en) * 2014-09-25 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US9698170B2 (en) * 2014-10-07 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000155550A (ja) 1998-10-21 2000-06-06 Lg Philips Lcd Co Ltd シフトレジスタ
JP2004226429A (ja) 2003-01-17 2004-08-12 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および電子機器
JP2005192081A (ja) 2003-12-26 2005-07-14 Casio Comput Co Ltd レベルシフト回路及び該レベルシフト回路を備えた信号出力回路
US20080056430A1 (en) 2006-09-01 2008-03-06 Au Optronics Corp. Shift register with low stress

Also Published As

Publication number Publication date
JP2018063747A (ja) 2018-04-19
CN104240663A (zh) 2014-12-24
US11984093B2 (en) 2024-05-14
CN102024410A (zh) 2011-04-20
US20190237035A1 (en) 2019-08-01
US20140117351A1 (en) 2014-05-01
JP2019124945A (ja) 2019-07-25
KR20110030388A (ko) 2011-03-23
TW201810227A (zh) 2018-03-16
KR20180044861A (ko) 2018-05-03
TW202226192A (zh) 2022-07-01
US9830878B2 (en) 2017-11-28
TW201941178A (zh) 2019-10-16
KR20170052543A (ko) 2017-05-12
JP6483788B2 (ja) 2019-03-13
US20180286343A1 (en) 2018-10-04
KR20200037184A (ko) 2020-04-08
KR101732644B1 (ko) 2017-05-04
US8872572B2 (en) 2014-10-28
US8471620B2 (en) 2013-06-25
KR20220136970A (ko) 2022-10-11
US9934747B2 (en) 2018-04-03
US10446103B2 (en) 2019-10-15
TW202248982A (zh) 2022-12-16
KR101852559B1 (ko) 2018-04-27
JP6921275B2 (ja) 2021-08-18
US20170229086A1 (en) 2017-08-10
JP2024055904A (ja) 2024-04-19
JP2023121778A (ja) 2023-08-31
US10181304B2 (en) 2019-01-15
JP2020160453A (ja) 2020-10-01
US20110063014A1 (en) 2011-03-17
JP2022169539A (ja) 2022-11-09
TWI745983B (zh) 2021-11-11
US10902814B2 (en) 2021-01-26
TWI696158B (zh) 2020-06-11
KR20220020323A (ko) 2022-02-18
KR101440809B1 (ko) 2014-09-17
US20210233484A1 (en) 2021-07-29
US20200111436A1 (en) 2020-04-09
JP2015130665A (ja) 2015-07-16
KR102449668B1 (ko) 2022-09-29
TWI771220B (zh) 2022-07-11
JP5885823B2 (ja) 2016-03-16
TW202038205A (zh) 2020-10-16
JP5674392B2 (ja) 2015-02-25
TW201719612A (zh) 2017-06-01
US20130278325A1 (en) 2013-10-24
TW202329067A (zh) 2023-07-16
JP2011087286A (ja) 2011-04-28
KR102034075B1 (ko) 2019-10-18
KR20210098426A (ko) 2021-08-10
KR20220066018A (ko) 2022-05-23
KR102361978B1 (ko) 2022-02-14
TW201129958A (en) 2011-09-01
TW201604857A (zh) 2016-02-01
US20230215396A1 (en) 2023-07-06
TWI608467B (zh) 2017-12-11
TW202427428A (zh) 2024-07-01
US9368519B2 (en) 2016-06-14
JP7441364B2 (ja) 2024-02-29
KR20190118544A (ko) 2019-10-18
KR102099713B1 (ko) 2020-04-10
JP2016139454A (ja) 2016-08-04
TWI661411B (zh) 2019-06-01
KR102288621B1 (ko) 2021-08-10
KR20140053078A (ko) 2014-05-07
US20160293129A1 (en) 2016-10-06
US11545105B2 (en) 2023-01-03
JP2021193445A (ja) 2021-12-23
TWI570690B (zh) 2017-02-11
TWI518656B (zh) 2016-01-21
CN102024410B (zh) 2014-10-22
TWI814686B (zh) 2023-09-01
US8624656B2 (en) 2014-01-07
US20150041807A1 (en) 2015-02-12

Similar Documents

Publication Publication Date Title
JP7300046B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220729

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20220729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230616

R150 Certificate of patent or registration of utility model

Ref document number: 7300046

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150