KR20220020323A - 반도체 장치 및 전자 기기 - Google Patents

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KR20220020323A
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KR
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transistor
wiring
circuit
signal
gate
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KR1020220014671A
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준 코야마
아쓰시 우메자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

구동 회로의 구동 전압을 작게 하여, 구동 회로의 저소비 전력화를 도모하는 것을 과제로 한다. 레벨 시프터 회로에 의하여 신호(IN1)의 진폭 전압을 크게 하여 출력할 수 있다. 구체적으로는, 신호(IN1)의 진폭 전압을 높게 하여 출력할 수 있다. 이로써, 신호(IN)를 출력하는 회로(시프트 레지스터 회로, 디코더 회로 등)의 진폭 전압을 작게 할 수 있다. 그래서, 상기 회로의 소비 전력을 작게 할 수 있다. 또는 상기 회로를 구성하는 트랜지스터에 인가되는 전압을 작게 할 수 있다. 그래서, 상기 트랜지스터의 열화 또는 파괴를 억제할 수 있다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC APPLIANCE}
본 발명은 반도체 장치, 그들의 구동 방법에 관한 것이다. 특히, 화소부와 같은 기판에 형성되는 구동 회로를 갖는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 또는 그들의 구동 방법에 관한 것이다. 또는, 상기 반도체 장치, 상기 표시 장치, 상기 액정 표시 장치, 또는 상기 발광 장치를 갖는 전자 기기에 관한 것이다.
최근, 액정 텔레비전 등의 대형 표시 장치의 개발이 활발하게 진행되고 있다. 특히, 비단결정 반도체를 갖는 트랜지스터를 사용하고, 화소부와 같은 기판에 게이트 드라이버 회로 등의 구동 회로를 형성하는 기술은, 제작 비용의 저감, 신뢰성의 향상에 크게 기여(寄與)하기 때문에, 활발하게 개발이 진척되고 있다(예를 들면, 특허문헌 1을 참조).
특개 2004-78172호 공보
그러나, 특허문헌 1에도 기재되어 있는 바와 같이, 시프트 레지스터 회로에 입력되는 클록 신호의 진폭 전압은, 주사선 구동 회로에 시프트 레지스터 회로를 사용하면 주사선에 출력되는 게이트 신호(주사 신호, 선택 신호라고도 함)와 같은 진폭으로 동작하게 된다. 구동 회로의 저소비 전력화를 도모하는 데에, 클록 신호의 진폭 전압을 낮게 억제하는 것이 요구된다.
상기 과제를 감안하여, 본 발명의 일 형태는 구동 회로의 구동 전압을 작게 하여 구동 회로의 저소비 전력화를 도모하는 것을 과제로 한다.
본 발명의 일 형태는, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터를 갖는 반도체 장치이다. 제 1 트랜지스터의 제 1 단자는 제 1 배선과 전기적으로 접속되고, 제 1 트랜지스터의 제 2 단자는 제 2 배선과 전기적으로 접속되고, 제 2 트랜지스터의 제 1 단자는 제 3 배선과 전기적으로 접속된다. 제 2 트랜지스터의 제 2 단자는 제 2 배선과 전기적으로 접속된다. 제 3 트랜지스터의 제 1 단자는 제 1 배선과 전기적으로 접속되고, 제 3 트랜지스터의 제 2 단자는 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 4 배선과 전기적으로 접속된다. 제 4 트랜지스터의 제 1 단자는 제 3 배선과 전기적으로 접속되고, 제 4 트랜지스터의 제 2 단자는 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 제 4 트랜지스터의 게이트는 제 2 트랜지스터의 게이트와 전기적으로 접속된다. 제 5 트랜지스터의 제 1 단자는 제 5 배선과 전기적으로 접속되고, 제 5 트랜지스터의 제 2 단자는 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 5 트랜지스터의 게이트는 제 6 배선과 전기적으로 접속된다. 제 6 트랜지스터의 제 1 단자는 제 3 배선과 전기적으로 접속되고, 제 6 트랜지스터의 제 2 단자는 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 6 트랜지스터의 게이트는 제 4 배선과 전기적으로 접속된다.
본 발명의 일 형태에 있어서, 제 4 배선에는, 제 1 신호가 입력되고, 제 2 배선으로부터는 제 2 신호가 출력되고, 제 2 신호의 진폭 전압은 제 1 신호의 진폭 전압보다 큰 반도체 장치라도 좋다.
본 발명의 일 형태에 있어서, 제 1 신호는 디지털 신호이고, 제 2 신호는 디지털 신호이고, 제 1 신호가 H 레벨일 때, 제 2 신호는 H 레벨이 되고, 제 1 신호가 L 레벨일 때, 제 2 신호는 L 레벨이 되는 반도체 장치라도 좋다.
본 발명의 일 형태에 있어서, 제 4 배선은 시프트 레지스터 회로와 전기적으로 접속되는 반도체 장치라도 좋다.
또한, 도면에 있어서, 크기, 층 두께, 또는 영역은, 명료화를 위하여 과장되는 경우가 있다. 따라서 반드시 그 스케일에 한정되지 않는다.
또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시하는 형상 또는 값 등에 한정되지 않는다. 예를 들어, 제작 기술에 의한 형상의 편차, 오차에 의한 형상의 편차, 노이즈로 인한 신호, 전압, 또는 전류의 변동, 또는 타이밍의 차이로 인한 신호, 전압, 또는 전류의 변동 등을 포함할 수 있다.
또한, 전문 용어는, 특정의 실시형태 등을 서술할 목적으로 사용되는 경우가 많다. 다만, 본 발명의 일 형태는 전문 용어에 의하여 한정하여 해석되는 것은 아니다.
또한, 정의되어 있지 않는 문언(전문 용어 또는 학술 용어 등의 화학 기술 문언을 포함함)은, 보통 당업자가 이해할 수 있는 일반적인 의미와 같은 의미로서 사용하는 것이 가능하다. 사전 등에 의하여 정의되는 문언은 관련 기술의 배경에 대하여 모순이 없는 의미로 해석되는 것이 바람직하다.
본 발명의 일 형태는, 구동 회로의 구동 전압을 작게 할 수 있고, 저소비 전력화를 도모할 수 있다.
도 1은 실시형태 1에 있어서의 반도체 장치의 회로도의 일례.
도 2는 실시형태 1에 있어서의 반도체 장치의 동작을 설명하기 위한 도면의 일례.
도 3a 및 도 3b는 실시형태 1에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도의 일례.
도 4a 및 도 4b는 실시형태 1에 있어서의 반도체 장치의 동작을 설명하기 위한 모식도의 일례.
도 5a 및 도 5b는 실시형태 1에 있어서의 반도체 장치의 회로도의 일례.
도 6a 및 도 6b는 실시형태 1에 있어서의 반도체 장치의 회로도의 일례.
도 7a 및 도 7b는 실시형태 1에 있어서의 반도체 장치의 회로도의 일례.
도 8a 및 도 8b는 실시형태 1에 있어서의 반도체 장치의 회로도의 일례.
도 9a 및 도 9b는 실시형태 1에 있어서의 반도체 장치의 회로도의 일례.
도 10a 및 도 10b는 실시형태 1에 있어서의 반도체 장치의 회로도의 일례.
도 11은 실시형태 2에 있어서의 반도체 장치의 회로도의 일례.
도 12는 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 일례.
도 13a 내지 도 13c는 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 일례.
도 14는 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 일례.
도 15는 실시형태 2에 있어서의 반도체 장치의 회로도의 일례.
도 16은 실시형태 2에 있어서의 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 일례.
도 17a 내지 도 17e는 실시형태 3에 있어서의 표시 장치의 블록도의 일례와 화소의 회로도의 일례.
도 18a 내지 도 18d는 실시형태 4에 있어서의 반도체 장치의 회로도의 일례와, 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 일례와, 표시 장치의 블록도의 일례.
도 19a 내지 도 19c는 실시형태 5에 있어서의 반도체 장치의 단면도의 일례.
도 20a 내지 도 20c는 실시형태 6에 있어서의 표시 장치의 상면도의 일례와, 단면도의 일례.
도 21a 내지 도 21e는 실시형태 7에 있어서의 반도체 장치의 제작 공정을 도시하는 도면의 일례.
도 22a 내지 도 22h는 실시형태 8에 있어서의 전자 기기를 설명하기 위한 도면의 일례.
도 23a 내지 도 23h는 실시형태 8에 있어서의 전자 기기를 설명하기 위한 도면의 일례.
이하, 실시형태에 대하여, 도면을 참조하여 설명한다. 다만, 실시형태는 많은 다른 형태에서 실시하는 것이 가능하고, 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분은 다른 도면간에서 공통된 부호를 사용하여 나타내고, 동일한 부분 또는 같은 기능을 갖는 부분의 상세한 설명은 생략한다.
또한, 어느 하나의 실시형태 중에서 서술하는 내용(일부의 내용이라도 좋음)은, 그 실시형태에서 서술하는 별도의 내용(일부의 내용이라도 좋음), 및/또는, 하나 또는 복수의 다른 실시형태에서 서술하는 내용(일부의 내용이라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 행할 수 있다.
또한, “제 1”, “제 2”, “제 3” 등의 서수사는 다양한 요소, 부재, 영역, 층, 구역을 다른 것과 구별하여 기술하기 위하여 사용된다. 따라서, “제 1”, “제 2”, “제 3” 등의 서수사는 요소, 부재, 영역, 층, 구역 등의 개수를 한정하는 것이 아니다. 또한, 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 치환할 수 있다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 일례, 및 그 반도체 장치의 구동 방법의 일례에 대하여 설명한다. 특히, 레벨 시프터 회로의 일례, 및 그 레벨 시프터 회로의 구동 방법의 일례에 대하여 설명한다.
우선, 본 실시형태의 반도체 장치의 일례에 대해서 설명한다.
도 1은, 반도체 장치의 일례를 도시한다. 회로(100)는, 회로(110) 및 회로(120)를 갖는다. 회로(110)는, 배선(11), 배선(13), 배선(14), 배선(16), 및 회로(120)와 접속된다. 회로(120)는, 배선(11), 배선(12), 배선(15), 배선(16), 및 회로(110)와 접속된다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 회로(100), 회로(110) 및 회로(120)는 그 구성에 따라, 다양한 배선과 접속되는 것이 가능하다.
회로(110)는 트랜지스터(111) 및 트랜지스터(112)를 갖는다. 회로(120)는, 트랜지스터(121), 트랜지스터(122), 트랜지스터(123), 및 트랜지스터(124)를 갖는다. 트랜지스터(121)의 제 1 단자는 배선(15)과 접속되고, 트랜지스터(121)의 제 2 단자는 배선(12)과 접속된다. 트랜지스터(122)의 제 1 단자는 배선(16)과 접속되고, 트랜지스터(122)의 제 2 단자는 배선(12)과 접속된다. 트랜지스터(123)의 제 1 단자는 배선(15)과 접속되고, 트랜지스터(123)의 제 2 단자는 트랜지스터(121)의 게이트와 접속되고, 트랜지스터(123)의 게이트는 배선(11)과 접속된다. 트랜지스터(124)의 제 1 단자는 배선(16)과 접속되고, 트랜지스터(124)의 제 2 단자는 트랜지스터(121)의 게이트와 접속되고, 트랜지스터(124)의 게이트는 트랜지스터(122)의 게이트와 접속된다. 트랜지스터(111)의 제 1 단자는, 배선(14)과 접속되고, 트랜지스터(111)의 제 2 단자는 트랜지스터(122)의 게이트와 접속되고, 트랜지스터(111)의 게이트는, 배선(13)과 접속된다. 트랜지스터(112)의 제 1 단자는, 배선(16)과 접속되고, 트랜지스터(112)의 제 2 단자는 트랜지스터(122)의 게이트와 접속되고, 트랜지스터(112)의 게이트는 배선(11)과 접속된다.
또한, 트랜지스터(111)의 제 2 단자와, 트랜지스터(112)의 제 2 단자와, 트랜지스터(122)의 게이트와, 트랜지스터(124)의 게이트의 접속 개소를 노드 A로 나타내는 것으로 한다. 트랜지스터(121)의 게이트와 트랜지스터(123)의 제 2 단자와, 트랜지스터(124)의 제 2 단자의 접속 개소를 노드 B로 나타내는 것으로 한다.
또한, 트랜지스터(111), 트랜지스터(112) 및 트랜지스터(121 내지 124)는, 각각 N채널형으로 한다. N채널형 트랜지스터는, 게이트와 소스 사이의 전위차가 임계 값 전압보다 크게 되었을 때에 온(ON)으로 된다. 그래서, 본 실시형태의 반도체 장치는, 비정질 반도체, 미결정 반도체, 산화물 반도체 또는 유기 반도체 등을 사용한 트랜지스터에 의하여 구성될 수 있다. 특히, 산화물 반도체를 사용한 트랜지스터에 의하여, 본 실시형태의 반도체 장치를 구성하는 것이 바람직하다. 왜냐하면, 반도체층으로서, 산화물 반도체를 사용하면, 트랜지스터의 이동도를 높게 할 수 있기 때문이다. 그래서, 본 실시형태의 반도체 장치를 해상도가 높은 표시 장치, 또는 대형의 표시 장치에 사용하는 것이 용이해진다. 다만, 본 실시형태의 일 형태는, 이것에 한정되지 않는다. 예를 들어, 트랜지스터(111), 트랜지스터(112) 및 트랜지스터(121 내지 124) 모두는, P채널형인 것이 가능하다. P채널형 트랜지스터는 게이트와 소스 사이의 전위차가 임계값 전압보다 작게 되었을 때에 온으로 되는 것으로 한다.
또한, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 영역 또는 드레인 전극)과 소스(소스 영역 또는 소스 전극) 사이에 채널 영역을 갖고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있다. 여기에서, 소스와 드레인이란, 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 어렵다. 그래서, 소스로서 기능하는 부분, 및 드레인으로서 기능하는 부분을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서, 소스와 드레인의 한쪽을, 제 1 단자, 제 1 전극, 또는 제 1 영역이라고 표기하고, 소스와 드레인의 다른 쪽을, 제 2 단자, 제 2 전극, 또는 제 2 영역이라고 표기하는 경우가 있다.
또한, X와 Y가 접속되어 있다고 명시적으로 기재하는 경우는 X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기서, X, Y는, 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면이나 문장에 나타낸 접속 관계에 한정되지 않고, 도면이나 문장에 나타낸 접속 관계 이외의 것도 포함하는 것으로 한다.
배선(14)에는, 전압(VDD1)이 입력되는 것으로 한다. 전압(VDD1)은 일정한 전압으로 하고, 그라운드 전압보다 큰 값으로 한다. 그래서, 배선(14)은 전원선 또는 양 전원선으로서의 기능을 갖는다. 배선(15)에는, 전압(VDD2)이 입력되는 것으로 한다. 전압(VDD2)은 일정한 전압으로 하고, 전압(VDD1)보다 큰 값으로 한다. 그래서, 배선(15)은 전원선 또는 양 전원선으로서의 기능을 갖는다. 배선(16)에는, 전압(VSS)이 공급되는 것으로 한다. 전압(VSS)은 일정한 전압으로 하고, 전압(VDD1)보다 작은 값으로 한다. 그래서, 배선(16)은 전원선 또는 음 전원선으로서의 기능을 갖는다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 배선(14), 배선(15) 및/또는 배선(16)에는, 신호가 입력되는 것이 가능하다. 이와 같은 경우, 배선(14), 배선(15) 및/또는 배선(16)은 신호선으로서의 기능을 갖는 것이 가능하다. 다른 예로서, 전압(VSS)은 그라운드 전압과 대략 동일한 것이 가능하다. 그래서, 배선(16)은 그라운드선 또는 어스(earth) 등으로서의 기능을 갖는 것이 가능하다.
배선(11)에는, 신호(IN1)가 입력되는 것으로 한다. 신호(IN1)는, 디지털 신호로 한다. 또한, 신호(IN1)의 H 레벨의 전위는, 대략 VDD1으로 하고, 신호(IN1)의 L 레벨의 전위는, 대략 VSS로 한다. 그래서 배선(11)은, 신호선으로서의 기능을 갖는다. 배선(13)에는, 신호(IN2)가 입력되는 것으로 한다. 신호(IN2)는, 디지털 신호로 한다. 또한, 신호(IN2)의 H 레벨의 전위는, 대략 VDD1으로 하고, 신호(IN2)의 L 레벨의 전위는, 대략 VSS로 한다. 그래서 배선(13)은, 신호선으로서의 기능을 갖는다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 배선(13)에는 전압(예를 들어, 전압(VDD1) 또는 전압(VDD2))이 입력되는 것이 가능하다. 이로써, 신호(IN2)를 생략할 수 있기 때문에, 신호의 개수 및 배선의 개수를 저감할 수 있다. 또한, 소비 전력의 삭감을 도모할 수 있다.
배선(12)으로부터는, 신호(OUT)가 출력되는 것으로 한다. 신호(OUT)는, 디지털 신호로 하고, 회로(100)의 출력 신호로 한다. 그리고, 신호(OUT)의 H 레벨의 전위는, 대략 VDD2로 하고, 신호(OUT)의 L 레벨의 전위는, 대략 VSS로 한다. 즉, 신호(OUT)의 진폭 전압은 신호(IN1)의 진폭 전압보다 큰 것으로 한다. 그래서, 배선(12)은, 신호선으로서의 기능을 갖는다.
다음에, 본 실시형태에 있어서의 반도체 장치의 동작의 일례에 대하여 설명한다.
도 2는, 본 실시형태의 반도체 장치의 동작을 설명하기 위한 도면의 일례이다. 본 실시형태의 반도체 장치는, 신호(IN1) 및 신호(IN2)의 H 레벨과 L 레벨을 조합하여, 제 1 동작 내지 제 4 동작을 실현할 수 있다. 제 1 동작 내지 제 4 동작에 대하여 설명한다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 배선(14), 배선(15) 및/또는 배선(16)의 전위를 변화시킴으로써, 본 실시형태의 반도체 장치는, 더 많은 동작을 행하는 것이 가능하다.
우선, 제 1 동작에 대하여 설명한다(도 3a 참조). 제 1 동작에서는, 신호(IN1)가 H 레벨이 되고, 신호(IN2)가 L 레벨이 된다. 그래서, 트랜지스터(111)가 오프(OFF)로 되고, 트랜지스터(112)가 온으로 되기 때문에, 노드 A는 배선(16)과 도통 상태가 된다. 따라서, 노드 A에는 배선(16)의 전위(전압(VSS))가 공급되므로, 노드 A의 전위(전위(Va)라고 기재함)는, 대략 (VSS)이 된다. 그래서, 트랜지스터(124)가 오프로 된다. 이 때, 트랜지스터(123)는 온으로 되므로, 노드 B는 배선(15)과 도통 상태가 된다. 따라서, 노드 B에는 배선(15)의 전위(예를 들어, 전압(VDD2))가 공급되므로, 노드 B의 전위(전위(Vb)라고 기재함)는 상승되기 시작한다. 그 후, 노드 B의 전위가 (VSS+Vth121(Vth121: 트랜지스터(121)의 임계 값 전압))가 되면, 트랜지스터(121)가 온으로 된다. 이 때, 트랜지스터(122)는 오프로 되므로, 배선(12)은 배선(15)과 도통 상태가 된다. 따라서, 배선(12)에는, 배선(15)의 전위(예를 들어, 전압(VDD2))가 공급되므로, 배선(12)의 전위(신호(OUT))는 상승되기 시작한다. 그 후, 노드 B의 전위와 배선(12)의 전위는 계속하여 상승된다. 곧, 노드 B의 전위가 트랜지스터(123)의 게이트 전위(전압(VDD1))로부터 트랜지스터(123)의 임계 값 전압(Vth123)을 뺀 값이 된다. 그러면, 트랜지스터(123)는 오프로 되므로, 배선(15)과 노드 B는 비도통 상태가 된다. 그래서, 노드 B는 부유 상태가 된다. 이 때, 배선(12)의 전위는 계속하여 상승된다. 그래서, 노드 B의 전위는 트랜지스터(121)의 게이트와 제 2 단자의 사이의 기생 용량에 의하여, (VDD1-Vth123)로부터 더욱 상승된다. 이어서, 노드 B의 전위는 (VDD2+Vth121+V1(V1: 양의 수))가 된다. 소위, 부트스트랩 동작이다. 그래서, 배선(12)의 전위는 VDD2까지 상승될 수 있다. 이로써, 신호(OUT)는 H 레벨이 된다.
다음에, 제 2 동작에 대하여 설명한다(도 3b 참조). 제 2 동작에서는, 신호(IN1)가 L 레벨이 되고, 신호(IN2)가 H 레벨이 된다. 그래서, 트랜지스터(111)가 온으로 되고, 트랜지스터(112)가 오프로 되기 때문에, 노드 A는 배선(14)과 도통 상태가 된다. 따라서, 노드 A에는 배선(14)의 전위(전압(VDD1))가 공급되므로, 노드 A의 전위는 상승된다. 그 후, 노드 A의 전위가 트랜지스터(111)의 게이트의 전위(H 레벨의 신호(IN2))로부터 트랜지스터(111)의 임계 값 전압(Vth111)을 뺀 값(VDD1-Vth111)가 된다. 따라서, 트랜지스터(111)는 오프로 되어, 배선(14)과 노드 A는 비도통 상태가 된다. 그래서, 노드 A는 부유 상태가 되고, 노드 A의 전위는 대략 (VDD1-Vth111)로 유지된다. 이로써, 트랜지스터(124)는 온으로 된다. 이 때, 트랜지스터(123)는 오프로 되므로, 노드 B는 배선(16)과 도통 상태가 된다. 따라서, 노드 B에는, 배선(16)의 전위(전압(VSS))가 공급되므로, 노드 B의 전위는 대략 VSS가 된다. 그래서, 트랜지스터(121)는, 오프로 된다. 이때, 트랜지스터(122)는 온으로 되므로, 배선(12)은 배선(16)과 도통 상태가 된다. 그러면, 배선(12)에는 배선(16)의 전위(전압(VSS))가 공급되므로, 배선(12)의 전위(신호(OUT))는 대략 VSS가 된다. 이로써, 신호(OUT)는 L 레벨이 된다.
다음에, 제 3 동작에 대하여 설명한다(도 4a 참조). 제 3 동작에서는, 신호(IN1)가 H 레벨이 되고, 신호(IN2)가 H 레벨이 된다. 그래서, 트랜지스터(111)가 온으로 되고, 트랜지스터(112)가 온으로 되기 때문에, 노드 A는 배선(14) 및 배선(16)과 도통 상태가 된다. 따라서, 노드 A에는 배선(14)의 전위(전압(VDD1))와 배선(16)의 전위(전압(VSS))가 공급되므로, 노드 A의 전위는 VSS와 VDD1 사이의 값이 된다. 이 노드 A의 전위는 트랜지스터(111)의 전류 공급 능력과 트랜지스터(112)의 전류 공급 능력에 의하여 결정된다. 여기서는, 트랜지스터(111)의 전류 공급 능력보다 트랜지스터(112)의 전류 공급 능력이 크다. 그래서, 바람직하게는, 노드 A의 전위는 VDD1보다 VSS에 가까운 값으로 한다. 보다 바람직하게는, 노드 A의 전위는 (VSS+Vth124(Vth124: 트랜지스터(124)의 임계 값 전압)) 또는 (VSS+Vth122(Vth122: 트랜지스터(122)의 임계 값 전압))보다 낮은 값으로 한다. 그래서, 트랜지스터(124)가 오프로 된다. 이 때, 트랜지스터(123)는 온으로 되므로, 노드 B는 배선(15)과 도통 상태가 된다. 따라서, 노드 B에는, 배선(15)의 전위(예를 들어, 전압(VDD2))가 공급되므로, 노드 B의 전위(전위(Vb)라고 함)는 상승되기 시작한다. 그 후, 노드 B의 전위가 (VSS+Vth121(Vth121: 트랜지스터(121)의 임계 값 전압))가 되면, 트랜지스터(121)가 온으로 된다. 이 때, 트랜지스터(122)는 오프로 되므로, 배선(12)은 배선(15)과 도통 상태가 된다. 그러면, 배선(12)에는 배선(15)의 전위(예를 들어, 전압(VDD2))가 공급되므로, 배선(12)의 전위(신호(OUT))는 상승되기 시작한다. 그 후, 노드 B의 전위와 배선(12)의 전위는 계속하여 상승된다. 이어서, 노드 B의 전위가 트랜지스터(123)의 게이트 전위(전압(VDD1))로부터 트랜지스터(123)의 임계 값 전압(Vth123)을 뺀 값이 된다. 따라서, 트랜지스터(123)는 오프로 되므로, 배선(15)과 노드 B는 비도통 상태가 된다. 따라서, 노드 B는 부유 상태가 된다. 이 때, 배선(12)의 전위는 계속하여 상승된다. 그래서, 노드 B의 전위는 트랜지스터(121) 게이트와 제 2 단자 사이의 기생 용량에 의하여, (VDD1-Vth123)로부터 더욱 상승된다. 이어서, 노드 B의 전위는 (VDD2+Vth121+V1(V1: 양의 수))가 된다. 소위, 부트스트랩 동작이다. 그래서, 배선(12)의 전위는 VDD2까지 상승될 수 있다. 이로써, 신호(OUT)는 H 레벨이 된다.
다음에, 제 4 동작에 대하여 설명한다(도 4b 참조). 제 4 동작에서는, 신호(IN1)가 L 레벨이 되고, 신호(IN2)가 L 레벨이 된다. 그래서, 트랜지스터(111)가 오프로 되고, 트랜지스터(112)가 오프로 되므로, 노드 A는 부유 상태가 된다. 따라서, 노드 A의 전위는, 제 4 동작을 행하기 전의 상태인 채 유지된다. 예를 들어, 제 4 동작 전에 제 1 동작 또는 제 3 동작을 행하기로 한다. 이 경우, 노드 A의 전위는 대략 VSS가 된다. 한편, 제 4 동작 전에 제 2 동작으로 행하기로 한다. 이 경우, 노드 A의 전위는 대략 (VDD1-Vth111)가 된다. 여기서는, 제 4 동작을 행하기 전에 제 3 동작으로 행하기로 한다. 그래서, 노드 A의 전위는 대략 (VDD1-Vth111)로 유지되어 있다. 이로써, 트랜지스터(124)는 온으로 된다. 이 때, 트랜지스터(123)는 오프가 되므로, 노드 B는 배선(16)과 도통 상태가 된다. 따라서, 노드 B에는 배선(16)의 전위(전압(VSS))가 공급되므로, 노드 B의 전위는 대략 VSS가 된다. 그래서, 트랜지스터(121)는 오프로 된다. 이 때, 트랜지스터(122)는 온으로 되므로, 배선(12)은 배선(16)과 도통 상태가 된다. 따라서, 배선(12)에는, 배선(16)의 전위(전압(VSS))이 공급되므로, 배선(12)의 전위(신호(OUT))는 대략 VSS가 된다. 이로써, 신호(OUT)는 L 레벨이 된다.
상술한 바와 같이, 본 실시형태의 반도체 장치는, 신호(IN1)의 진폭 전압을 크게 하여 출력할 수 있다. 구체적으로는, 신호(IN1)의 진폭 전압을 높게 하여 출력할 수 있다. 이로써, 본 실시형태의 반도체 장치에 신호(IN1)를 출력하는 회로(시프트 레지스터 회로, 디코더 회로 등)의 진폭 전압을 작게 할 수 있다. 그래서, 상기 회로의 소비 전력을 작게 할 수 있다. 또는, 상기 회로를 구성하는 트랜지스터에 인가되는 전압을 작게 할 수 있다. 그래서, 상기 트랜지스터의 열화 또는 파괴를 억제할 수 있다.
또한, 신호(OUT)의 반전하는 타이밍을, 신호(IN1)의 반전하는 타이밍과 대략 일치시킬 수 있다. 이로써, 배선(12)에 인버터 회로 등을 형성할 필요가 없게 된다. 그래서, 소비 전력의 삭감, 회로 규모의 축소, 또는 레이아웃 면적의 축소를 도모할 수 있다.
또한, 제 1 동작에 있어서, 신호(IN1)가 H 레벨일 때 신호(IN2)가 L레벨이 됨으로써, 배선(14)과 배선(16) 사이의 관통 전류를 방지할 수 있다. 이로써, 소비 전력을 작게 할 수 있다.
또한, 제 1 동작 내지 제 4 동작에 대하여 설명하였지만, 본 실시형태의 반도체 장치는 이들 모든 동작을 행할 필요는 없다는 것을 부기한다. 본 실시형태의 반도체 장치는, 이들 복수의 동작 중에서 필요한 동작만을 선택하고, 그 선택한 동작을 행하는 것이 가능하다.
다음에, 본 실시형태의 반도체 장치에 있어서, 도 1과 상이한 구성에 대하여 설명한다.
우선, 도 5a 및 도 5b에 도시하는 바와 같이, 도 1에 도시하는 반도체 장치에 있어서, 트랜지스터(111)의 제 1 단자는 배선(14)과는 다른 배선과 접속되는 것이 가능하다. 도 5a는, 트랜지스터(111)의 제 1 단자가 배선(15)과 접속되는 경우의 반도체 장치의 일례를 도시한다. 이로써, 전압(VDD1)을 생략할 수 있다. 또는, 트랜지스터(111)의 소스와 드레인간의 전위차(Vgs)를 크게 할 수 있으므로, 노드 A의 전위의 상승 시간을 짧게 할 수 있다. 도 5b는 트랜지스터(111)의 제 1 단자가 배선(13)과 접속되는 경우의 반도체 장치의 일례를 도시한다. 그래서, 전압(VDD1)을 생략할 수 있다. 또는, 트랜지스터(111)에 역 바이어스를 인가할 수 있으므로, 트랜지스터(111)의 열화를 억제할 수 있다. 다만, 본 실시형태의 일례는 이것에 한정되지 않는다. 예를 들어, 트랜지스터(111)의 제 1 단자는 신호(IN1)의 반전 신호가 입력되는 배선과 접속되는 것이 가능하다.
다음에, 도 6a 및 도 6b에 도시하는 바와 같이, 도 1, 도 5a 및 도 5b에 도시하는 반도체 장치에 있어서, 트랜지스터(111)의 게이트는, 배선(13)과는 다른 배선과 접속되는 것이 가능하다. 도 6a는, 트랜지스터(111)의 게이트가 배선(15)과 접속되는 경우의 반도체 장치의 일례를 도시한다. 이로써, 신호(IN2)를 생략할 수 있다. 그래서, 소비 전력의 삭감을 도모할 수 있다. 도 6b는, 트랜지스터(111)의 게이트가 배선(14)과 접속되는 경우의 반도체 장치의 일례를 도시한다. 이로써, 신호(IN2)를 생략할 수 있다. 그래서, 소비 전력의 삭감을 도모할 수 있다. 다만, 본 실시형태의 일례는 이것에 한정되지 않는다. 예를 들어, 트랜지스터(111)의 게이트는, 신호(IN1)의 반전 신호가 입력되는 배선과 접속되는 것이 가능하다.
다음에, 도 7a에 도시하는 바와 같이, 도 1, 도 5a 내지 도 6b에 도시하는 반도체 장치에 있어서, 트랜지스터(111)의 제 1 단자는, 배선(14)과는 다른 배선과 접속되고, 또 트랜지스터(111)의 게이트는, 배선(13)과는 다른 배선과 접속되는 것이 가능하다. 도 7a는, 트랜지스터(111)의 제 1 단자가 배선(13)과 접속되고, 트랜지스터(111)의 게이트가 배선(14)과 접속되는 경우의 반도체 장치의 일례를 도시한다. 이로써, 제 2 동작에 있어서, 노드 A의 전위를 상승시키고, 제 4 동작에 있어서 노드 A의 전위를 감소시킬 수 있다. 그래서, 제 2 동작에 있어서, 트랜지스터(122) 및 트랜지스터(124)가 온으로 되고, 제 4 동작에 있어서 트랜지스터(122) 및 트랜지스터(124)가 오프로 된다. 이로써, 트랜지스터(122) 및 트랜지스터(124)가 온으로 되는 시간을 짧게 할 수 있다. 그래서, 트랜지스터(122) 및 트랜지스터(124)의 열화를 억제할 수 있다.
다음에, 도 7b 및 도 8a에 도시하는 바와 같이, 도 1, 도 5a 내지 도 7a에 도시하는 반도체 장치에 있어서, 트랜지스터(123)의 제 1 단자는, 배선(15)과는 다른 배선과 접속되는 것이 가능하다. 도 7b는 트랜지스터(123)의 제 1 단자가 배선(13B)과 접속되는 경우의 반도체 장치의 일례를 도시한다. 배선(13B)에는, 신호(IN2B)가 입력되는 것으로 한다. 신호(IN2B)는, 신호(IN2)의 반전 신호이다. 이로써, 트랜지스터(123)에 역 바이어스를 인가할 수 있으므로, 트랜지스터의 열화를 억제할 수 있다. 도 8a는, 트랜지스터(123)의 제 1 단자가 배선(11)과 접속되는 경우의 반도체 장치의 일례를 도시한다. 이로써, 제 2 동작 및 제 4 동작에 있어서, 트랜지스터(123)에 인가되는 소스와 드레인간의 전위차(Vds)를 작게 할 수 있다. 그래서, 트랜지스터(123)의 열화를 억제할 수 있다. 또는, 트랜지스터(123)의 오프 전류를 작게 할 수 있고, 소비 전력의 삭감을 도모할 수 있다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 트랜지스터(123)의 제 1 단자는, 배선(14)과 접속되는 것이 가능하다.
또한, 도 8b에 도시하는 바와 같이, 트랜지스터(123)의 제 1 단자가 배선(11)과 접속되는 경우, 트랜지스터(123)의 게이트는 배선(11)과는 다른 배선과 접속되는 것이 가능하다. 도 8b는, 트랜지스터(123)의 게이트가 배선(14)과 접속되는 경우의 반도체 장치의 일례를 도시한다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 트랜지스터(123)의 게이트는, 배선(15), 신호(IN2)의 반전 신호가 입력되는 배선, 또는 신호(IN2)과는 상이한 위상의 신호가 입력되는 배선 등과 접속되는 것이 가능하다.
다음에, 도 9a에 도시하는 바와 같이, 도 1, 도 5a 내지 도 8b에 도시하는 반도체 장치에 있어서, 트랜지스터(121)의 게이트와 제 2 단자 사이에 용량 소자(125)를 형성하는 것이 가능하다. 이로써, 제 1 동작 및 제 2 동작에 있어서, 노드 B의 전위를 더욱 상승시킬 수 있다. 따라서, 트랜지스터(121)의 게이트와 소스간의 전위차(Vgs)를 크게 할 수 있으므로, 신호(OUT)의 상승 시간을 짧게 할 수 있다.
다음에, 도 9b에 도시하는 바와 같이, 도 1, 도 5a 내지 도 9a에 도시하는 반도체 장치에 있어서, 노드 A와 배선(16) 사이에 용량 소자(126)를 형성하는 것이 가능하다. 이로써, 제 4 동작에 있어서, 노드 A의 전위의 변동, 노드 A의 노이즈 등을 억제할 수 있으므로, 노드 A의 전위를 유지하기 쉬워진다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 용량 소자(126)는 노드 A와 배선(16)은 다른 배선(예를 들어, 배선(13), 배선(14), 또는 배선(15) 등) 사이에 접속되는 것이 가능하다. 특히, 용량 소자(126)가 노드 A와 배선(13) 사이에 접속됨으로써, 노드 A의 전위를 신호(IN2)에 동기시켜 변동시킬 수 있다. 그래서, 트랜지스터(122) 및 트랜지스터(124)가 온으로 되는 시간을 짧게 할 수 있다.
다음에, 도 10a에 도시하는 바와 같이, 도 1, 도 5a 내지 도 9b에 도시하는 반도체 장치에 있어서, 각 트랜지스터 등은, 각각 다른 배선과 접속되는 것이 가능하다. 도 10a는, 트랜지스터(112)의 제 1 단자와, 트랜지스터(124)의 제 2 단자와, 트랜지스터(122)의 제 2 단자가 각각 다른 배선과 접속되는 경우의 반도체 장치의 일례를 도시한다. 배선(16)은, 배선(16A), 배선(16B), 배선(16C)이라는 복수의 배선으로 분할된다. 또한, 트랜지스터(112)의 제 1 단자, 트랜지스터(124)의 제 2 단자 및 트랜지스터(122)의 제 2 단자는 각각, 배선(16A), 배선(16B), 배선(16C)과 접속된다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 트랜지스터(121)의 제 1 단자와, 트랜지스터(123)의 제 1 단자도 각각 다른 배선과 접속되는 것이 가능하다. 이 경우, 배선(15)을 2개의 배선으로 분할하는 것이 가능하다.
다음에, 도 10b에 도시하는 바와 같이, 도 1, 도 5a 내지 도 10a에 도시하는 반도체 장치에 있어서, 트랜지스터는 저항 소자, 다이오드, 용량 소자 등과 치환하는 것이 가능하다. 도 10b는 트랜지스터(111)를 다이오드(111d)로 치환하는 경우의 반도체 장치를 도시한다. 다이오드(111d)의 한쪽의 전극(예를 들어, 양극)은, 배선(13)과 접속되고, 다른 쪽의 전극(예를 들어, 음극)은, 노드 A와 접속된다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 트랜지스터(111)는, 저항 소자와 치환하는 것이 가능하다. 상기 저항 소자는, 배선(13 내지 15) 중 어느 하나와 노드 A 사이에 접속되는 것이 가능하다. 다른 예로서, 트랜지스터(123)는 한쪽의 전극(예를 들어, 양극)이 배선(11)과 접속되고, 다른 쪽의 전극(예를 들어, 음극)이 노드 B와 접속되는 다이오드와 치환하는 것이 가능하다. 다른 예로서, 다이오드는 다이오드 접속의 트랜지스터인 것이 가능하다.
다음에, 각 회로의 기능의 일례, 및 각 트랜지스터의 기능의 일례에 대하여 설명한다.
우선, 회로(100)는 신호(IN1)의 진폭 전압을 크게 하는 기능을 갖는다. 또는, 회로(100)는 신호(IN1)의 H 레벨의 전위를 상승시키는 기능을 갖는다. 또는, 회로(100)는 신호(IN1)가 반전되면, 신호(OUT)를 반전시키는 기능을 갖는다. 또는, 회로(100)는 신호(IN1)가 H 레벨이 되면, 신호(OUT)를 H 레벨로 하는 기능을 갖는다. 또는, 회로(100)는 신호(IN1)가 L 레벨이 되면, 신호(OUT)를 L 레벨로 하는 기능을 갖는다. 이와 같이, 회로(100)는 레벨 시프터 회로로서의 기능을 갖는다.
또한, 전압(VDD2)을 전압(VDD1)보다 작게 함으로써, 신호(OUT)의 H 레벨의 전위를 신호(IN1) 또는 신호(IN2)의 H 레벨의 전위보다 낮게 할 수 있다. 이 경우, 회로(100)는 신호(IN1)의 진폭 전압을 작게 하는 기능을 갖는다.
다음에, 회로(110)는 신호(IN1)를 반전하는 기능을 갖는다. 또는, 회로(110)는 신호(IN1)가 H 레벨이 되면 노드 A의 전위를 감소시키는 기능을 갖는다. 또는, 회로(110)는 신호(IN1)가 L 레벨이 되면 노드 A의 전위를 상승시키는 기능을 갖는다. 또는, 회로(110)는 노드 A를 부유 상태로 하는 기능을 갖는다. 이와 같이, 회로(110)는 인버터 회로로서의 기능을 갖는다.
다음에, 회로(120)는 신호(IN1)의 진폭 전압을 크게 하는 기능을 갖는다. 또는, 회로(120)는 신호(IN1)의 H 레벨의 전위를 상승시키는 기능을 갖는다. 또는, 회로(120)는 신호(IN1)가 반전되면, 신호(OUT)를 반전시키는 기능을 갖는다. 또는, 회로(120)는 신호(IN1)가 H 레벨이 되면, 신호(OUT)를 H 레벨로 하는 기능을 갖는다. 또는, 회로(120)는 신호(IN1)가 L 레벨이 되면, 신호(OUT)를 L 레벨로 하는 기능을 갖는다. 이와 같이, 회로(120)는 레벨 시프터 회로로서의 기능을 갖는다.
다음에, 트랜지스터(111)는, 배선(14)과 노드 A의 도통 상태를 제어하는 기능을 갖는다. 또는, 트랜지스터(111)는, 배선(14)의 전위를 노드 A에 공급하는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(111)는, 노드 A의 전위를 상승시키는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(111)는, 노드 A를 부유 상태로 하는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 트랜지스터(111)는 스위치로서의 기능을 갖는다.
다음에, 트랜지스터(112)는, 배선(16)과 노드 A의 도통 상태를 제어하는 기능을 갖는다. 또는, 트랜지스터(112)는, 배선(16)의 전위를 노드 A에 공급하는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(112)는, 노드 A의 전위를 감소시키는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 트랜지스터(112)는 스위치로서의 기능을 갖는다.
다음에, 트랜지스터(121)는, 배선(15)과 배선(12)의 도통 상태를 제어하는 기능을 갖는다. 또는, 트랜지스터(121)는, 배선(15)의 전위를 배선(12)에 공급하는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(121)는, 배선(12)의 전위를 상승시키는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(121)는, 부트스트랩 동작을 행하는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(121)는, 노드 B의 전위를 상승시키는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 트랜지스터(121)는 스위치로서의 기능을 갖는다.
다음에, 트랜지스터(122)는, 배선(16)과 배선(12)의 도통 상태를 제어하는 기능을 갖는다. 또는, 트랜지스터(122)는 배선(16)의 전위를 배선(12)에 공급하는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(122)는 배선(12)의 전위를 감소시키는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 트랜지스터(122)는 스위치로서의 기능을 갖는다.
다음에, 트랜지스터(123)는, 배선(15)과 노드 B의 도통 상태를 제어하는 기능을 갖는다. 또는, 트랜지스터(123)는 배선(14)의 전위를 노드 B에 공급하는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(123)는 노드 B의 전위를 상승시키는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(123)는 노드 B를 부유 상태로 하는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 트랜지스터(123)는 스위치로서의 기능을 갖는다.
다음에, 트랜지스터(124)는, 배선(16)과 노드 B의 도통 상태를 제어하는 기능을 갖는다. 또는, 트랜지스터(124)는 배선(16) 의 전위를 노드 B에 공급하는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(124)는 노드 B의 전위를 감소시키는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 트랜지스터(124)는 스위치로서의 기능을 갖는다.
다음에, 각 트랜지스터의 채널 폭의 일례에 대하여 설명한다.
우선, 트랜지스터(121)의 채널 폭은, 트랜지스터(111), 트랜지스터(112), 및 트랜지스터(122 내지 124)의 채널 폭보다 큰 것이 바람직하다. 즉, 회로(100)가 갖는 트랜지스터 중에서 가장 큰 것이 바람직하다. 왜냐하면, 트랜지스터(121)는 배선(12)을 구동하는 역할을 가짐으로써, 큰 구동 능력을 필요로 하기 때문이다. 또한, 트랜지스터(121)의 채널 폭은 트랜지스터(123)의 채널 폭의 2배 이상 10배 이하인 것이 바람직하다. 보다 바람직하게는, 3배 이상 8배 이하이다. 보다 바람직하게는, 4배 이상 6배 이하이다.
다음에, 트랜지스터(122)의 채널 폭은 트랜지스터(111), 트랜지스터(112), 트랜지스터(113) 및 트랜지스터(124)의 채널 폭보다 큰 것이 바람직하다. 왜냐하면, 트랜지스터(122)는 배선(12)을 구동하는 역할을 가짐으로써, 큰 구동 능력을 필요로 하기 때문이다. 또한, 트랜지스터(122)의 채널 폭은 트랜지스터(124)의 채널 폭의 2배 이상 30배 이하인 것이 바람직하다. 보다 바람직하게는, 4배 이상 15배 이하이다. 보다 바람직하게는, 6배 이상 10배 이하이다.
또한, 트랜지스터(122)의 채널 폭은 트랜지스터(121)의 채널 폭보다 큰 것이 가능하다.
트랜지스터(123)의 채널 폭은, 트랜지스터(124)의 채널 폭보다도 큰 것이 바람직하다. 왜냐하면, 제 1 동작 및 제 3 동작에 있어서, 타이밍의 불일치에 의하여 트랜지스터(123)와 트랜지스터(124)가 동시에 온으로 되어도, 노드 B의 전위를 상승시킬 수 있게 하기 위해서이다. 또한, 트랜지스터(123)의 채널 폭은, 트랜지스터(124)의 채널 폭의 1.5배 이상 10배 이하인 것이 바람직하다. 보다 바람직하게는, 2배 이상 8배 이하이다. 보다 바람직하게는, 2.5배 이상 5배 이하이다.
또한, 트랜지스터의 채널 폭에 의하여, 트랜지스터의 전류 공급 능력을 제어할 수 있다. 구체적으로는, 트랜지스터의 채널 폭이 클수록 트랜지스터의 전류 공급 능력은 향상된다. 다만, 트랜지스터의 전류 공급 능력을 제어하는 인자(因子)는, 트랜지스터의 채널 폭에 한정되지 않는다. 예를 들어, 트랜지스터의 채널 길이 또는 트랜지스터의 게이트와 소스간의 전위차(Vgs)에 의하여, 전류 공급 능력을 제어할 수 있다. 구체적으로는, 트랜지스터의 채널 길이가 작을수록 트랜지스터의 전류 공급 능력은 향상된다. 그리고, 트랜지스터의 게이트와 소스간의 전위차(Vgs)가 클수록 트랜지스터의 전류 공급 능력은 향상된다. 그 외에도 트랜지스터를 멀티 게이트 구조로 함으로써, 전류 공급 능력을 저하시킬 수 있다.
상술한 바와 같이, 트랜지스터의 전류 공급 능력을 제어하는 방법은 복수 존재한다. 그래서, 이하에 있어서 트랜지스터의 전류 공급 능력을 제어하는 방법으로서 채널 폭을 제어하는 방법이 예시되어 있는 경우, 상기 채널 폭을 채널 길이 또는 트랜지스터의 게이트와 소스간의 전위차(Vgs) 등으로 바꿔 말하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 일례, 및 그 반도체 장치의 구동 방법의 일례에 대하여 설명한다. 본 실시형태의 반도체 장치는 실시형태 1의 반도체 장치를 갖는다.
우선, 본 실시형태의 반도체 장치의 일례에 대하여 설명한다.
도 11은, 본 실시형태의 반도체 장치의 일례를 도시한다. 도 11에 도시하는 반도체 장치는, 회로(300), 회로(400), 및 회로(500)를 갖는다. 회로(400)는, 회로(401_1 내지 401_m(m은 자연수))를 갖는다. 그리고, 회로(401_1 내지 401_m)로서, 각각, 실시형태에서 서술하는 반도체 장치를 사용할 수 있다. 도 11에서는, 회로(401_1 내지 401_m)로서 각각, 도 1에 도시하는 반도체 장치가 사용되는 것으로 한다. 회로(500)는, 회로(501) 및 회로(502)를 갖는다.
회로(300)는, 배선(21_1 내지 21_m), 배선(23), 배선(24_1 내지 24_4), 배선(25) 및 배선(27)과 접속된다. 회로(400)는, 배선(21_1 내지 21_m), 배선(22_1 내지 22_m), 배선(24_1 내지 24_4), 배선(25), 배선(26) 및 배선(27)과 접속된다. 회로(400_i)(i는 1 내지 m의 어느 하나)는, 배선(21_i), 배선(22_i), 배선(24_1 내지 24_4) 중의 어느 하나, 배선(25), 배선(26) 및 배선(27)과 접속된다. 그리고, 회로(401_i)에 있어서, 배선(11), 배선(12), 배선(13), 배선(14), 배선(15) 및 배선(16)은 각각 배선(21_i), 배선(22_i), 배선(24_1 내지 24_4) 중의 어느 하나, 배선(25), 배선(26) 및 배선(27)과 접속된다. 회로(500)는, 배선(23), 배선(24_1 내지 24_4), 배선(25), 배선(26) 및 배선(27)과 접속된다. 회로(501)는, 배선(23) 및 배선(24_1 내지 24_4)과 접속되고, 회로(502)는, 배선(25), 배선(26) 및 배선(27)과 접속된다.
또한, 회로(400_i)가 배선(24_1)과 접속된다고 가정한다. 이 경우, 회로(401_i+1), 회로(401_i+2), 회로(401_i+3)는 각각, 배선(24_2), 배선(24_3), 배선(24_4)과 접속되는 경우가 많다. 또는 회로(401_i-3), 회로(401_i-2), 회로(401_i-1)는 각각 배선(24_2), 배선(24_3), 배선(24_4)과 접속되는 경우가 많다.
또한, 회로(401_i)는 배선(24_1 내지 24_4) 중, 신호(SOUTi)가 H 레벨이 되는 기간에 있어서, 그 전위가 L 레벨이 되는 배선과 접속되는 것이 바람직하다. 이로써, 트랜지스터(111)와 트랜지스터(112)가 동시에 온으로 되는 기간을 생략할 수 있다. 그래서, 소비 전력의 삭감을 도모할 수 있다.
회로(500)는, 회로(300) 및 회로(400)에 신호 또는 전압 등을 공급하는 타이밍을 제어하는 기능을 갖는다. 그리고, 회로(500)는 회로(300) 및 회로(400)가 동작하는 타이밍을 제어하는 기능을 갖는다. 즉, 회로(500)는 컨트롤러로서의 기능을 갖는다.
회로(501)는, 배선(23) 및 배선(24_1 내지 24_4)에 각각 신호(SP), 신호(CK1), 신호(CK2), 신호(CK3), 신호(CK4)를 출력하는 타이밍을 제어하는 기능을 갖는다. 즉, 회로(501)는 신호 생성 회로(또는 타이밍 제너레이터라고도 함)로서의 기능을 갖는다. 그래서, 회로(501)는 스위치, 다이오드, 트랜지스터, 발진 회로, 클록제너레이터, PLL 회로 및/또는 분주 회로 등을 가질 수 있다.
도 12에 도시하는 바와 같이, 신호(SP), 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(CK4)는, 디지털 신호인 경우가 많다. 이들 신호의 H 레벨의 전위는, 대략 VDD1로 하고, L 레벨의 전위는, 대략 VSS로 한다. 그리고, 신호(SP)는 스타트 펄스(또는 수평 동기 신호, 수직 동기 신호라고도 함)로서의 기능을 갖는다. 그래서, 배선(23)은, 신호선(또는 스타트 신호선이라고도 함)으로서의 기능을 갖는다. 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(CK4)는 각각 클록 신호로서의 기능을 갖는다. 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(CK4)는 위상이 1/4주기(90°)씩 어긋나는 것으로 한다. 그래서, 배선(24_1 내지 24_4)은 클록 신호선(또는 신호선이라고도 함)으로서의 기능을 갖는다.
또한, 도 12에 도시하는 바와 같이, 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(CK4)는 평형인 것으로 한다. “평형”이란, 1주기 중, H 레벨이 되는 기간과, L 레벨이 되는 기간이 대략 같은 것을 가리킨다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 도 13a에 도시하는 바와 같이, 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(CK4)는 비평형인 것이 가능하다. 비평형이란, H 레벨이 되는 기간과 L 레벨이 되는 기간이 상이한 것을 가리킨다. 또한, 여기서 “상이하다”는 것은, 대략 같은 경우의 범위 이외의 것으로 한다.
또한, 도 13b 및 도 13c에 도시하는 바와 같이, 본 실시형태의 반도체 장치에는, 단상(單相)의 클록 신호를 사용하는 것이 가능하다. 이 경우에도, 클록 신호는 도 13b에 도시하는 바와 같이, 평형인 것이 가능하고, 도 13c에 도시하는 바와 같이, 비평형인 것이 가능하다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 본 실시형태의 반도체 장치에는, 3상의 클록 신호 또는 5상의 클록 신호를 사용하는 것이 가능하다.
회로(502)는, 배선(25), 배선(26) 및 배선(27)에 각각 전압(VDD1), 전압(VDD2), 전압(VSS)을 출력하는 기능을 갖는다. 즉, 회로(502)는 전원 회로(또는 레귤레이터(regulator)라고도 함)로서의 기능을 갖는다. 그래서, 배선(25)은 전원선 또는 양의 전원선으로서의 기능을 갖는다. 배선(27)은, 전원선, 음의 전원선, 그라운드 선, 또는 어스(earth) 등으로서의 기능을 갖는다. 그래서, 회로(502)는 스위치, 트랜지스터, 용량 소자, 코일, 다이오드, 레귤레이터, DCDC 컨버터 및/또는 승압 회로 등을 가질 수 있다.
또한, 회로(500), 회로(501) 및 회로(502)는, 회로(300) 및 회로(400)의 구성에 따라, 회로(300) 및 회로(400)에 다양한 신호 또는 다양한 전압을 공급하는 것이 가능하다.
회로(300)는, 회로(500)로부터 공급되는 신호 및 전압(예를 들어, 신호(SP), 신호(CK1 내지 CK4), 전압(VDD1) 및 전압(VSS))에 따라, 신호(SOUT1 내지 SOUTm)를 출력하는 타이밍을 제어하는 기능을 갖는다. 신호(SOUT1 내지 SOUTm)는, 디지털 신호인 경우가 많고, 그 H 레벨의 전위는 대략 VDD1로 하고, 그 L 레벨의 전위는 대략 VSS로 한다. 그리고, 회로(300)는, 신호(SOUT1 내지 SOUTm)를 순차적으로 H 레벨로 하는 기능을 갖는다. 즉, 회로(300)는 시프트 레지스터 회로로서의 기능을 갖는다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 회로(300)는 신호(SOUT1 내지 SOUTm)를 임의의 순서로 H 레벨로 하는 기능을 갖는 것이 가능하다. 그래서, 회로(300)는 디코더 회로로서의 기능을 갖는 것이 가능하다.
또한, 신호(SOUT1 내지 SOUTm)는, 각각 배선(21_1 내지 21_m)을 통하여 회로(400)에 입력된다. 예를 들어, 신호(SOUTi)는 배선(21_i)을 통하여 회로(401_i)에 입력된다. 그래서, 배선(21_1 내지 21_m)은 각각 신호선으로서의 기능을 갖는다.
또한, 도 12에 도시하는 타이밍 차트에서는, 신호(SOUTi)가 H 레벨이 되는 기간의 일부와, 신호(SOUTi-1)가 H 레벨이 되는 기간의 일부가 중복된다. 그리고, 신호(SOUTi)가 H 레벨이 되는 기간의 일부와, 신호(SOUTi+1)가 H 레벨이 되는 기간의 일부가 중복된다. 이로써, 신호(SOUTi 내지 SOUTm)가 H 레벨이 되는 기간을 길게 할 수 있다. 그래서, 회로(300)의 구동 주파수를 느리게 할 수 있으므로, 소비 전력의 삭감을 도모할 수 있다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 도 13a 내지 도 13c에 도시하는 바와 같이, 신호(SOUT1 내지 SOUTm)가 각각 H 레벨이 되는 기간은 중복되지 않는 것이 가능하다.
회로(400)는, 회로(300)로부터 공급되는 신호(예를 들어, 신호(SOUTi 내지 SOUTm))와, 회로(500)로부터 공급되는 신호 및 전압(예를 들어, 신호(CK1 내지 CK4), 전압(VDD1), 전압(VDD2) 및 전압(VSS))에 따라, 신호(BOUT1 내지 BOUTm)를 출력하는 타이밍을 제어하는 기능을 갖는다. 신호(BOUT1 내지 BOUTm)는, 디지털 신호인 경우가 많고, 그 H 레벨의 전위는 대략 (VDD2)로 하고, 그 L 레벨의 전위는 대략 (VSS)로 한다. 그리고, 신호(BOUT1 내지 BOUTm)가 반전하는 타이밍은, 신호(SOUT1 내지 SOUTm)가 반전하는 타이밍과 대략 같은 것으로 한다. 즉, 회로(400)는, 신호(SOUT1 내지 SOUTm)의 진폭 전압을 크게 하는 기능을 갖는다.
다음에, 본 실시형태에서의 반도체 장치의 동작의 일례에 대하여 설명한다.
도 14는, 회로(401_i)의 타이밍 차트의 일례이다. 도 14에는, 신호(SOUTi), 신호(CK), 회로(401_i)의 노드 A의 전위, 회로(401_i)의 노드 B의 전위, 및 신호(BOUTi)를 도시한다. 신호(CK)는, 신호(CK1 내지 CK4) 중, 신호(SOUTi)가 H 레벨이 될 때 L 레벨이 되는 신호로 한다. 그리고, 도 14에 도시하는 타이밍 차트는, 기간(Ta), 기간(Tb) 및 기간(Tc)을 갖는다. 도 14에 도시하는 타이밍 차트 중, 기간(Ta) 이외에는 기간(Tb)과 기간(Tc)이 순차적으로 배치된다.
또한, 신호(SOUTi)는, 도 2에 도시하는 신호(IN1)에 대응하는 것으로 한다. 신호(CK)는, 도 2에 도시하는 신호(IN2)에 대응하는 것으로 한다. 신호(BOUTi)는, 도 2에 도시하는 신호(OUT)에 대응하는 것으로 한다.
우선, 기간(Ta)에 있어서, 신호(SOUTi)가 H 레벨이 되고, 신호(CK)가 L 레벨이 된다. 따라서, 회로(400_i)는, 제 1 동작을 행한다. 그래서, 신호(BOUTi)는 H 레벨이 된다. 이로써, 신호(SOUTi)의 H 레벨의 전위를 VDD1으로부터 VDD2까지 상승시킬 수 있다.
다음에, 기간(Tb)에 있어서, 신호(SOUTi)가 L 레벨이 되고, 신호(CK)가 H 레벨이 된다. 따라서, 회로(400_i)는, 제 2 동작을 행한다. 그래서, 신호(BOUTi)는 L 레벨이 된다.
다음에, 기간(Tc)에 있어서, 신호(SOUTi)가 L 레벨이 되고, 신호(CK)가 L 레벨이 된다. 따라서, 회로(400_i)는, 제 4 동작을 행한다. 또한, 기간(Tc) 전은, 기간(Tb)이기 때문에, 전위(Va)는 (VDD-Vth115)를 유지한다. 그래서, 신호(BOUTi)는 L 레벨인 채 유지된다.
상술한 바와 같이, 본 실시형태의 반도체 장치는 회로(300)의 출력 신호의 진폭 전압을 크게 하고 나서, 출력할 수 있다. 이로써, 회로(300)의 진폭 전압을 작게 할 수 있다. 그래서, 회로(300)의 소비 전력을 삭감할 수 있다.
또는, 회로(401_1 내지 401_m)는 각각, 제 1 동작과 제 2 동작과 제 4 동작의 어느 하나를 행하는 것이 많다. 그래서, 트랜지스터(111)와 트랜지스터(112)가 동시에 온으로 되는 기간이 없으므로, 소비 전력의 삭감을 도모할 수 있다.
다음에, 회로(300)의 일례에 대하여 설명한다.
도 15는, 회로(300)의 일례를 도시한다. 회로(300)는, 회로(310_1 내지 310_m)를 갖는다. 회로(310_i)는, 배선(21_i), 배선(21_i-1), 배선(21_i+2), 배선(24_1 내지 24_4) 중 어느 3개, 배선(25) 및 배선(27)과 접속되는 것으로 한다. 다만, 회로(310_1)는, 배선(21_i-1) 대신에 배선(23)과 접속되는 경우가 많다.
회로(310_1 내지 310_m)는, 각각 트랜지스터(311), 트랜지스터(312), 트랜지스터(313), 트랜지스터(314), 트랜지스터(315), 트랜지스터(316), 트랜지스터(317), 트랜지스터(318), 및 트랜지스터(319)를 갖는다. 트랜지스터(311)의 제 1 단지는 배선(33)과 접속되고, 트랜지스터(311)의 제 2 단자는 배선(32)과 접속된다. 트랜지스터(312)의 제 1 단자는 배선(37)과 접속되고, 트랜지스터(312)의 제 2 단자는 배선(32)과 접속되고, 트랜지스터(312)의 게이트는, 배선(35)과 접속된다. 트랜지스터(313)의 제 1 단자는, 배선(37)과 접속되고, 트랜지스터(313)의 제 2 단자는 배선(32)과 접속된다. 트랜지스터(314)의 제 1 단자는, 배선(37)과 접속되고, 트랜지스터(314)의 제 2 단자는 트랜지스터(311)의 게이트와 접속되고, 트랜지스터(314)의 게이트는 트랜지스터(313)의 게이트와 접속된다. 트랜지스터(315)의 제 1 단자는, 배선(36)과 접속되고, 트랜지스터(315)의 제 2 단자는 트랜지스터(311)의 게이트와 접속되고, 트랜지스터(315)의 게이트는 배선(31)과 접속된다. 트랜지스터(316)의 제 1 단자는, 배선(36)과 접속되고, 트랜지스터(316)의 제 2 단자는, 트랜지스터(313)의 게이트와 접속되고, 트랜지스터(316)의 게이트는 배선(38)과 접속된다. 트랜지스터(317)의 제 1 단자는, 배선(36)과 접속되고, 트랜지스터(317)의 게이트는 배선(35)과 접속된다. 트랜지스터(318)의 제 1 단자는, 트랜지스터(317)의 제 2 단자와 접속되고, 트랜지스터(318)의 제 2 단자는 트랜지스터(313)의 게이트와 접속되고, 트랜지스터(318)의 게이트는 배선(34)와 접속된다. 트랜지스터(319)의 제 1 단자는, 배선(37)과 접속되고, 트랜지스터(319)의 제 2 단자는, 트랜지스터(313)의 게이트와 접속되고, 트랜지스터(319)의 게이트는 배선(31)과 접속된다.
또한, 트랜지스터(311)의 게이트와, 트랜지스터(314)의 제 2 단자와, 트랜지스터(315)의 제 2 단자의 접속 개소를 노드 C로 나타낸다. 트랜지스터(313)의 게이트와, 트랜지스터(314)의 게이트와, 트랜지스터(316)의 제 2 단자와, 트랜지스터(318)의 제 2 단자와, 트랜지스터(319)의 제 2 단자의 접속 개소를 노드 D로 나타낸다.
또한, 트랜지스터(311 내지 319)는, N채널형이다. 그래서, 본 실시형태의 반도체 장치를 모두 N채널형 트랜지스터에 의하여 구성할 수 있다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 트랜지스터(311 내지 319) 모두는, P채널형인 것이 가능하다.
또한, 회로(310_i)에 있어서, 배선(31)은 배선(21_i-1)과 접속된다. 배선(32)은 배선(21_i)과 접속된다. 배선(33 내지 35)은 배선(24_1 내지 24_4) 중 선택된 3개의 배선과 접속된다. 예를 들어, 배선(33)이 배선(24_1)과 접속된다고 하면, 배선(34)은 배선(24_2)과 접속되고, 배선(35)은 배선(24_3)과 접속된다. 배선(36)은 배선(25)과 접속된다. 배선(37)은 배선(27)과 접속된다. 배선(38)은 배선(21_i+2)과 접속된다. 다만, 회로(310_1)에 있어서는, 배선(31)은 배선(23)과 접속된다.
다음에, 회로(300)의 동작의 일례에 대하여 설명한다.
도 16은, 회로(310_i)에 사용할 수 있는 타이밍 차트의 일례를 도시한다. 도 16에 도시하는 타이밍 차트는, 신호(IN33), 신호(IN34), 신호(IN35), 신호(SOUTi-1), 신호(SOUTi+1), 노드 C의 전위(전위(Vc)), 노드 D의 전위(전위(Vd)) 및 신호(SOUTi)를 도시한다. 그리고, 도 16에 도시하는 타이밍 차트는, 기간(T1 내지 T9)을 갖는다. 기간(T5 내지 T9)이 순차적으로 배치되고, 그 이외의 기간에 기간(T1 내지 T4)이 순차적으로 반복하여 배치되는 것으로 한다.
우선, 기간(T1)에 있어서, 신호(SOUTi)가 L 레벨이 되고, 신호(SOUTi+2)가 L 레벨이 되고, 신호(IN33)가 L 레벨이 되고, 신호(IN34)가 H 레벨이 되고, 신호(IN35)가 H 레벨이 된다. 그래서, 트랜지스터(316)가 오프로 되고, 트랜지스터(317)가 온으로 되고, 트랜지스터(318)가 온으로 되고, 트랜지스터(319)가 오프로 되므로, 노드 D는 배선(36)과 도통 상태가 된다. 따라서, 노드 D에는 배선(36)의 전위(예를 들어, 전압(VDD))가 공급되므로, 노드 D의 전위는 상승된다. 그래서, 트랜지스터(314)는 온으로 된다. 이 때, 트랜지스터(315)는 오프로 되므로, 노드 C는 배선(37)과 도통 상태가 된다. 따라서, 노드 C에는 배선(37)의 전위(전압(VSS))가 공급되므로, 노드 C의 전위는 대략 VSS가 된다. 그래서, 트랜지스터(311)는 오프로 된다. 이 때, 트랜지스터(312) 및 트랜지스터(313)는 온으로 되므로, 배선(32)은 배선(37)과 도통 상태가 된다. 따라서, 배선(32)에는 배선(37)의 전위(전압(VSS))가 공급되므로, 배선(32)의 전위는 대략 VSS가 된다. 그래서, 신호(SOUTi)는 L 레벨이 된다.
다음에, 기간(T2)에서는, 기간(T1)과 비교하여 신호(IN34)가 L 레벨이 되는 점이 상이하다. 그래서, 트랜지스터(318)가 오프로 되므로, 배선(36)과 노드 D와는 비도통 상태가 된다. 따라서, 노드 D는 부유 상태가 되므로, 노드 D의 전위는 기간(T1)에 있어서의 전위를 유지한다.
다음에, 기간(T3)에서는, 기간(T2)과 비교하여 신호(IN33)가 H 레벨이 되고, 신호(IN35)가 L 레벨이 되는 점이 상이하다. 그래서, 트랜지스터(317) 및 트랜지스터(312)가 오프로 된다.
다음에, 기간(T4)에서는, 기간(T3)과 비교하여 신호(IN34)가 H 레벨이 되는 점이 상이하다. 그래서, 트랜지스터(318)가 온으로 된다.
다음에, 기간(T5)에서는, 신호(SOUTi)가 H 레벨이 되고, 신호(SOUTi+2)가 L 레벨이 되고, 신호(IN33)가 L 레벨이 되고, 신호(IN34)가 L 레벨이 되고, 신호(IN35)가 H 레벨이 된다. 그래서, 트랜지스터(316)는 오프로 되고, 트랜지스터(317)가 온으로 되고, 트랜지스터(318)가 오프로 되고, 트랜지스터(319)는 온으로 되므로, 배선(37)과 노드 D는 도통 상태가 된다. 따라서, 노드 D에는 배선(37)의 전위(전압(VSS))가 공급되므로, 노드 D의 전위는 대략 VSS가 된다. 그래서, 트랜지스터(314)는 오프로 된다. 이 때, 트랜지스터(315)는 온으로 되므로, 노드 C는 배선(36)과 도통 상태가 된다. 따라서, 노드 C에는 배선(36)의 전위가 공급되므로, 노드 C의 전위는 상승되기 시작된다. 이어서, 노드 C의 전위가 배선(32)의 전위(VSS)와 트랜지스터(311)의 임계 값 전압(Vth311)의 합(VSS+Vth311)이 된다. 따라서, 트랜지스터(311)가 온으로 된다. 이 때, 트랜지스터(312)는 온으로 되고, 트랜지스터(313)는 오프로 되므로, 배선(32)은 배선(37) 및 배선(33)과 도통 상태가 된다. 따라서, 배선(32)에는 배선(37)의 전위(전압(VSS))와 배선(33)의 전위(L 레벨의 신호(IN33))가 공급되므로, 배선(37)의 전위는 대략 (VSS)가 된다. 그래서, 신호(SOUTi)는 L 레벨이 된다. 그 후, 노드 C의 전위는 계속하여 상승된다. 이어서, 노드 C의 전위가 (VDD1-Vth315(Vth315는 트랜지스터(315)의 임계 값 전압))가 된다. 따라서, 트랜지스터(315)는 오프로 되고, 노드 C는 부유 상태가 된다. 그래서, 노드 C의 전위는 (VDD1-Vth315)로 유지된다.
다음에, 기간(T6)에서는, 신호(SOUTi-1)는 H 레벨인 채 유지되고, 신호(SOUTi+2)는 L 레벨인 채 유지되고, 신호(IN33)가 H 레벨이 되고, 신호(IN34)가 L 레벨인 채 유지되고, 신호(IN35)가 L 레벨이 된다. 그래서, 트랜지스터(316)가 오프인 채 유지되고, 트랜지스터(317)가 오프로 되고, 트랜지스터(318)는 오프인 채 유지되고, 트랜지스터(319)는 온인 채 유지되므로, 노드 D는 배선(37)과 도통 상태인 채 유지된다. 따라서, 노드 D에는 배선(37)의 전위(전압(VSS))가 공급된 채 유지되므로, 노드 D의 전위는 대략 VSS인 채 유지된다. 그래서, 트랜지스터(314)는 오프인 채 유지된다. 이 때, 트랜지스터(315)는 오프인 채 유지된다. 따라서, 노드 C는 부유 상태가 되므로, 노드 C의 전위는 (VDD1- Vth315)인 채 유지된다. 따라서, 트랜지스터(311)는 온인 채 유지된다. 그리고, 트랜지스터(312) 및 트랜지스터(313)는 오프로 되므로, 배선(32)은 배선(33)과 도통 상태가 된다. 이 때, 신호(IN33)가 H 레벨이 되므로, 배선(32)의 전위는 상승되기 시작한다. 동시에, 노드 C의 전위도 부트스트랩 동작에 의하여 상승된다. 결과적으로, 노드 C의 전위는 (VDD1- Vth311(Vth311은 트랜지스터(311)의 임계 값 전압))+V1까지 상승된다. 배선(32)의 전위는 대략 VDD1까지 상승된다. 따라서, 신호(SOUTi)는 H 레벨이 된다.
다음에, 기간(T7)에서는, 신호(SOUTi-1)가 L 레벨이 되고, 신호(IN34)가 H 레벨이 되는 점이 기간(T6)과 비교하여 상이하다. 그래서, 트랜지스터(318)가 온으로 되고, 트랜지스터(319)가 오프로 된다. 따라서, 노드 D는 부유 상태가 되므로, 노드 D의 전위는 대략 VSS로 유지된다.
다음에, 기간(T8)에서는, 신호(SOUTi-1)가 L 레벨인 채 유지되고, (SOUTi+2)는 H 레벨이 되고, 신호(IN33)가 L 레벨이 되고, 신호(IN34)가 H 레벨인 채 유지되고, 신호(IN35)가 H 레벨이 되므로, 트랜지스터(316)가 온으로 되고, 트랜지스터(317)가 온으로 되고, 트랜지스터(318)가 온으로 되고, 트랜지스터(319)가 오프인 채 유지되므로, 노드 D는 배선(36)과 도통 상태가 된다. 따라서, 노드 D에는 배선(36)의 전위(전압(VDD1))가 공급되므로, 노드 D의 전위는 상승된다. 그래서, 트랜지스터(314)가 온으로 된다. 이 때, 트랜지스터(315)는 오프인 채 유지되므로, 노드 C는 배선(37)과 도통 상태가 된다. 따라서, 노드 C에는 배선(37)의 전위(전압(VSS))가 공급되므로, 노드 C의 전위는 대략 VSS가 된다. 따라서, 트랜지스터(311)는 오프로 된다. 이 때, 트랜지스터(312) 및 트랜지스터(313)는 온으로 되므로, 배선(32)은 배선(33) 및 배선(37)과 도통 상태가 된다. 따라서, 배선(32)에는 배선(37)의 전위(전압(VSS))가 공급되므로 배선(32)의 전위는 대략 VSS가 된다. 따라서, 신호(OUTi)는 L 레벨이 된다.
다음에, 기간(T9)에서는, 기간(T8)과 비교하여 신호(IN34)가 L 레벨이 되는 점이 상이하다. 그래서, 트랜지스터(318)가 오프로 된다.
이상, 회로(300)의 일례에 대하여 설명하였다.
또한, 트랜지스터(317)의 게이트가 배선(34)과 접속되고, 트랜지스터(318)의 게이트가 배선(35)과 접속되는 것이 가능하다.
또한, 트랜지스터(319)가 생략되는 것이 가능하다.
또한, 트랜지스터(312)가 생략되는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 표시 장치의 일례 및 표시 장치가 갖는 화소의 일례에 대하여 설명한다. 특히, 액정 표시 장치 및 액정 표시 장치가 갖는 화소의 일례에 대하여 설명한다. 또한, 본 실시형태의 표시 장치의 구동 회로는, 실시형태 1 및 실시형태 2의 반도체 장치를 갖는 것이 가능하다.
우선, 본 실시형태의 표시 장치의 일례에 대하여 설명한다.
도 17a는, 본 실시형태의 표시 장치의 일례를 도시한다. 도 17a에 도시하는 표시 장치는, 회로(1001), 회로(1002), 회로(1003_1), 화소(1004), 및 단자(1005)를 갖는다. 화소(1004)에는, 회로(1003_1)로부터 복수의 배선이 연장되어 배치되는 것으로 한다. 상기 복수의 배선은, 게이트 신호선(또는 주사선이라고도 함)으로서의 가능을 갖는다. 또는, 화소(1004)에는, 회로(1002)로부터 복수의 배선이 연장되어 배치되는 것으로 한다. 상기 복수의 배선은, 비디오 신호선(또는 데이터선이라고도 함)으로서의 기능을 갖는다. 또한, 회로(1003_1)로부터 연장되어 배치되는 복수의 배선과, 회로(1002)로부터 연장되어 배치되는 복수의 배선에 대응하여, 복수의 화소가 배치된다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 화소부(1004)에는, 이외에도 다양한 배선이 배치되는 것이 가능하다. 상기 배선은, 게이트 신호선, 데이터선, 전원선, 또는 용량선 등으로서의 기능을 갖는 것이 가능하다.
도 17a에 도시하는 표시 장치에서는, 회로(1003_1)가 화소부(1004)와 같은 기판(1006)에 형성되고, 회로(1001) 및 회로(1002)가 화소부(1004)와 다른 기판에 형성되는 것으로 한다. 회로(1003_1)의 구동 주파수는, 회로(1001) 또는 회로(1002)와 비교하여 느린 경우가 많다. 그래서, 트랜지스터의 반도체층으로서, 비결정 반도체, 비정질 반도체, 미결정 반도체, 산화물 반도체, 유기 반도체 등을 사용하는 것이 용이하게 된다. 결과적으로, 표시 장치를 크게 할 수 있다. 또는, 표시 장치를 싸게 제작할 수 있다.
회로(1001)는, 회로(1002) 및 회로(1003_1)에 신호, 전압 또는 전류 등을 공급하는 타이밍을 제어하는 기능을 갖는다. 또는, 회로(1001)는, 회로(1002) 및 회로(1003_1)를 제어하는 기능을 갖는다. 이와 같이, 회로(1001)는 컨트롤러, 제어 회로, 타이밍 발생기, 전원 회로, 또는 레귤레이터 등으로서의 기능을 갖는다.
회로(1002)는, 비디오 신호를 화소부(1004)에 공급하는 타이밍을 제어하는 기능을 갖는다. 또는, 회로(1002)는 화소부(1004)가 갖는 화소의 휘도 또는 투과율 등을 제어하는 기능을 갖는다. 이와 같이, 회로(1002)는 구동 회로, 소스 드라이버 회로 또는 신호선 구동 회로 등으로서의 기능을 갖는다.
회로(1003_1)는, 게이트 신호를 화소부(1004)에 공급하는 타이밍을 제어하는 기능을 갖는다. 또는 회로(1003_1)는 화소를 선택하는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 회로(1003_1)는 게이트 드라이버(또는 주사선 구동 회로라고도 함)로서의 기능을 갖는다.
또는, 도 17b에 도시하는 바와 같이, 본 실시형태의 표시 장치는, 회로(1003_2)를 갖는 것이 가능하다. 회로(1003_2)는, 회로(1003_1)와 마찬가지의 기능을 갖는다. 그리고, 회로(1003_1)와 회로(1003_2)에 의하여, 같은 배선을 구동함으로써, 회로(1003_1) 및 회로(1003_2)의 부하를 작게 할 수 있다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 회로(1003_1)가 홀수번째 단의 게이트 신호선을 구동하고, 회로(1003_2)가 짝수번째 단의 게이트 신호선을 구동하는 것이 가능하다. 이로써, 회로(1003_1) 및 회로(1003_2)의 구동 주파수를 작게 할 수 있다. 다른 예로서, 본 실시형태의 표시 장치는 회로(1003_1)와 마찬가지의 기능을 갖는 회로를, 3개 이상 갖는 것이 가능하다.
또한, 도 17b에 도시하는 표시 장치에서는, 회로(1003_1) 및 회로(1003_2)가 화소부(1004)와 같은 기판(1006)에 형성되고, 회로(1001) 및 회로(1002)가 화소부(1004)와 다른 기판에 형성되는 것으로 한다. 회로(1003_1) 및 회로(1003_2)의 구동 주파수는, 회로(1001) 또는 회로(1002)와 비교하여 느린 경우가 많다. 그래서, 트랜지스터의 반도체층으로서, 비결정 반도체, 비정질 반도체, 미결정 반도체, 산화물 반도체, 유기 반도체 등을 사용하는 것이 용이하게 된다. 결과적으로, 표시 장치를 크게 할 수 있다. 또는, 표시 장치를 싸게 제작할 수 있다.
또한, 도 17c에 도시하는 바와 같이 회로(1002), 회로(1003_1) 및 회로(1003_2)가 화소부(1004)와 같은 기판(1006)에 형성되고, 회로(1001)가 화소부(1004)와 다른 기판에 형성되는 것이 가능하다. 이로써, 외부 회로를 삭감할 수 있으므로, 신뢰성의 향상, 제작 비용의 삭감 또는 수율의 향상을 도모할 수 있다.
또한, 도 17d에 도시하는 바와 같이 회로(1002)의 일부의 회로(1002a), 회로(1003_1) 및 회로(1003_2)가 화소부(1004)와 같은 기판(1006)에 형성되고, 회로(1002)의 다른 부분의 회로(1002b)가 화소부(1004)와 다른 기판에 형성되는 것이 가능하다. 회로(1002a)로서는, 스위치, 시프트 레지스터 및/또는 셀렉터 등의 비교적으로 구동 주파수가 낮은 회로를 사용하는 것이 가능하다. 이로써, 트랜지스터의 반도체층으로서, 비결정 반도체, 비정질 반도체, 미결정 반도체, 산화물 반도체, 유기 반도체 등을 사용하는 것이 용이하게 된다. 결과적으로, 표시 장치를 크게 할 수 있다. 또는 표시 장치를 싸게 제작할 수 있다.
또한, 회로(1003_1), 회로(1003_2), 회로(1002) 및/또는 회로(1002a)의 일부로서, 실시형태 1 및 실시형태 2의 반도체 장치를 사용하는 것이 가능하다. 이로써, 구동 전압을 작게 할 수 있으므로, 소비 전력의 삭감을 도모할 수 있다.
다음에, 화소부(1004)가 갖는 화소의 일례에 대하여 설명한다.
도 17e는, 화소의 일례를 도시한다. 화소(3020)는, 트랜지스터(3021), 액정 소자(3022) 및 용량 소자(3023)를 갖는다. 트랜지스터(3021)의 제 1 단자는, 배선(3031)과 접속되고, 트랜지스터(3021)의 제 2 단자는, 액정 소자(3022)의 한쪽의 전극 및 용량 소자(3023)의 한쪽의 전극과 접속되고, 트랜지스터(3021)의 게이트는, 배선(3032)와 접속된다. 액정 소자(3022)의 다른 쪽의 전극은, 전극(3034)과 접속되고, 용량 소자(3023)의 다른 쪽의 전극은, 배선(3033)과 접속된다.
배선(3031)에는, 도 17a 내지 도 17d에 도시하는 회로(1002)로부터 비디오 신호가 입력되는 것으로 한다. 따라서, 배선(3031)은 비디오 신호선(또는 소스 신호선이라고도 함)으로서의 기능을 갖는다. 배선(3032)에는, 도 17a 내지 도 17d에 도시하는 회로(1003_1) 및/또는 회로(1003_2)로부터 게이트 신호가 입력되는 것으로 한다. 따라서, 배선(3032)은 게이트 신호선으로서의 기능을 갖는다. 배선(3033) 및 배선(3034)에는, 도 17a 내지 도 17d에 도시하는 회로(1001)로부터 일정한 전압이 공급되는 것으로 한다. 따라서, 배선(3033)은, 전원선 또는 용량선으로서의 기능을 갖는다. 또한, 배선(3034)은 공통 전극 또는 대향 전극으로서의 기능을 갖는다. 다만, 본 실시형태의 일례는 이것에 한정되지 않는다. 예를 들어, 배선(3031)에는, 프리차지 전압이 공급되는 것이 가능하다. 프리차지 전압은, 전극(3034)에 공급되는 전압과 대략 같은 값인 경우가 많다. 다른 예로서, 배선(3033)에는, 신호가 입력되는 것이 가능하다. 이로써, 액정 소자(3022)에 인가되는 전압을 제어하는 것이 가능하게 되므로, 비디오 신호의 진폭을 작게 할 수 있거나, 반전 구동을 실현할 수 있다. 다른 예로서, 전극(3034)에 신호가 입력되는 것이 가능하다. 이로써, 프레임 반전 구동을 실현할 수 있다.
트랜지스터(3021)는 배선(3031)과, 액정 소자(3022)의 한쪽의 전극과의 도통 상태를 제어하는 기능을 갖는다. 또는, 화소에 비디오 신호를 기입하는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 트랜지스터(3021)는 스위치로서의 기능을 갖는다. 용량 소자(3023)는, 액정 소자(3022)의 한쪽의 전극의 전위와, 배선(3033)의 전위와의 전위차를 유지하는 기능을 갖는다. 또는, 액정 소자(3022)에 인가되는 전압이 일정하게 되도록 유지하는 기능을 갖는다. 이와 같이, 용량 소자(3023)는 유지 용량으로서의 기능을 갖는다.
(실시형태 4)
본 실시형태에서는, 반도체 장치의 일례 및 그 반도체 장치의 동작의 일례에 대하여 설명한다. 특히, 신호선 구동 회로의 일례 및 그 신호선 구동 회로의 동작의 일례에 대하여 설명한다.
우선, 본 실시형태에서는, 신호선 구동 회로의 일례에 대해서 설명한다.
도 18a는, 본 실시형태의 신호선 구동 회로의 일례를 도시한다. 도 18a에 도시하는 신호선 구동 회로는, 회로(2001) 및 회로(2002)를 갖는다. 회로(2002)는, 회로(2002_1 내지 2002_N(N은 자연수))라는 복수의 회로를 갖는다. 회로(2002_1 내지 2002_N)는, 각각, 트랜지스터(2003_1 내지 2003_k(k는 자연수))라는 복수의 트랜지스터를 갖는다. 본 실시형태의 신호선 구동 회로의 접속 관계에 대하여 회로(2002_1)를 예로 들어 설명한다. 트랜지스터(2003_1 내지 2003_k)의 제 1 단자는, 각각, 배선(2004_1 내지 2004_k)과 접속된다. 트랜지스터(2003_1 내지 2003_k)의 제 2 단자는, 각각, 배선(Sl 내지 Sk)과 접속된다. 트랜지스터(2003_1 내지 2003_k)의 게이트는, 배선(2005_1)과 접속된다.
또한, 트랜지스터(2003_1 내지 2003_k)는, N채널형으로 한다. 다만, 본 실시 형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 트랜지스터(2003_1 내지 2003_k) 모두는, P채널형으로 하는 것이 가능하다.
회로(2001)는, 배선(2005_1 내지 2005_N)에 순차적으로 H 레벨의 신호를 출력하는 타이밍을 제어하는 기능을 갖는다. 또는, 회로(2002_1 내지 2002_N)을 순차적으로 선택하는 기능을 갖는다. 이와 같이, 회로(2001)는, 시프트 레지스터로서의 기능을 갖는다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 회로(2001)는, 배선(2005_1 내지 2005_N)에 다양한 순서로 H 레벨의 신호를 출력하는 것이 가능하다. 또는, 회로(2002_1 내지 2002_N)을 다양한 순서로 선택하는 것이 가능하다. 이와 같이, 회로(2001)는, 디코더로서의 기능을 갖는 것이 가능하다.
회로(2002_1)는, 배선(2004_1 내지 2004_k)과 배선(Sl 내지 Sk)이 도통되는 타이밍을 제어하는 기능을 갖는다. 또는, 회로(2002_1)은, 배선(2004_1 내지 2004_k)의 전위를 배선(Sl 내지 Sk)에 공급하는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 회로(2002_1)는, 셀렉터로서의 기능을 갖는 것이 가능하다.
또한, 회로(2002_2 내지 2002_N)는, 회로(2002_1)와 마찬가지의 기능을 갖는다.
다음에, 트랜지스터(2003_1 내지 2003_N)는, 각각, 배선(2004_1 내지 2004_k)과 배선(Sl 내지 Sk)이 도통되는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(2003_1 내지 2003_N)는, 각각, 배선(2004_1 내지 2004_k)의 전위를 배선(Sl 내지 Sk)에 공급하는 타이밍을 제어하는 기능을 갖는다. 예를 들어, 트랜지스터(2003_1)는, 배선(2004_1)과 배선(Sl)이 도통되는 타이밍을 제어하는 기능을 갖는다. 또는, 트랜지스터(2003_1)는, 배선(2004_1)의 전위를 배선(Sl)에 공급하는 타이밍을 제어하는 기능을 갖는다. 이와 같이, 트랜지스터(2003_1 내지 2003_N)는, 각각, 스위치로서의 기능을 갖는 것이 가능하다.
또한, 배선(2004_1 내지 2004_k)에는, 각각, 신호가 입력될 경우가 많다. 특히, 상기 신호는, 화상 정보(또는 화상 신호이라고도 함)에 따른 아날로그 신호일 경우가 많다. 이와 같이, 상기 신호는 비디오 신호로서의 기능을 갖는 것이 가능하다. 따라서, 배선(2004_1 내지 2004_k)은, 신호선으로서의 기능을 갖는 것이 가능하다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 화소 구성에 따라서는, 디지털 신호인 것이 가능하고, 아날로그 전압인 것이 가능하고, 아날로그 전류인 것이 가능하다.
다음에, 도 18a에 도시하는 신호선 구동 회로의 동작의 일례에 대하여 설명한다.
도 18b는, 본 실시형태의 신호선 구동 회로에 사용할 수 있는 타이밍 차트의 일례를 도시한다. 도 18b에 도시하는 타이밍 차트에는, 신호(2015_1 내지 2015_N), 및 신호(2014_1 내지 2014_k)의 일례를 도시한다. 신호(2015_1 내지 2015_N)는, 각각, 회로(2001)의 출력 신호의 일례이며, 신호(2014_1 내지 2014_k)는, 각각, 배선(2004_1 내지 2004_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1동작 기간은 표시 장치에 있어서의 1게이트 선택 기간에 대응한다. 1게이트 선택 기간은, 기간 T0 및 기간 T1 내지 기간 TN으로 분할된다. 기간 T0은, 선택된 행에 속하는 화소에 프리차지용의 전압을 동시에 인가하기 위한 기간으로 하고, 프리차지 기간으로서의 기능을 갖는다. 기간 T1 내지 기간 TN은, 각각 선택된 행에 속하는 화소에 비디오 신호를 기입하기 위한 기간으로 하고, 기입 기간으로서의 기능을 갖는다.
우선, 기간 T0에 있어서, 회로(2001)는, 배선(2005_1 내지 2005_N)에, H 레벨의 신호를 공급한다. 따라서, 예를 들어, 회로(2002_1)에 있어서, 트랜지스터(2003_1 내지 2003_k)가 온으로 되므로, 배선(2004_1 내지 2004_k)과, 배선(S1 내지 Sk)이 도통 상태가 된다. 이 때, 배선(2004_1 내지 2004_k)에는, 프리차지 전압(Vp)이 공급된다. 따라서, 프리차지 전압(Vp)은 트랜지스터(2003_1 내지 2003_k)를 통해서, 배선(S1 내지 Sk)에 각각 출력된다. 따라서, 프리차지 전압(Vp)은 선택된 행에 속하는 화소에 기입되므로, 선택된 행에 속하는 화소가 프리차지된다.
기간 T1 내지 기간 TN에 있어서, 회로(2001)는 H 레벨의 신호를 배선(2005_1 내지 2005_N)에 순차적으로 출력한다. 예를 들어, 기간 T1에 있어서 회로(2001)는 H 레벨의 신호를 배선(2005_1)에 출력한다. 따라서, 트랜지스터(2003_1 내지 2003_k)는 온으로 되므로, 배선(2004_1 내지 2004_k)과, 배선(S1 내지 Sk)이 도통 상태가 된다. 이 때, 배선(2004_1 내지 2004_k)에는, Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는 각각 트랜지스터(2003_1 내지 2003_k)를 통해서, 선택된 행에 속하는 화소 중, 1열째 내지 k열째의 화소에 기입된다. 이로써, 기간 T1 내지 기간 TN에 있어서 선택된 행에 속하는 화소에 k열씩 순차적으로 비디오 신호가 기입된다.
이상과 같이, 비디오 신호가 복수의 열씩 화소에 기입됨으로써, 비디오 신호의 개수, 또는 배선의 개수를 절감할 수 있다. 따라서, 외부 회로와의 접속 수를 절감할 수 있으므로, 수율의 향상, 신뢰성의 향상, 부품 개수의 삭감, 및/또는, 비용의 삭감을 도모할 수 있다. 또는, 비디오 신호가 복수의 열씩 화소에 기입됨으로써, 기록 시간을 길게 할 수 있다. 따라서, 비디오 신호의 기록 부족을 방지할 수 있으므로, 표시 품위의 향상을 도모할 수 있다.
또한, k를 크게 함으로써, 외부 회로와의 접속 수를 절감할 수 있다. 다만, k가 지나치게 크면, 화소로의 기입 시간이 짧아진다. 따라서, k≤6인 것이 바람직하다. 더 바람직하게는, k≤3인 것이 바람직하다. 더 바람직하게는, k=2인 것이 바람직하다. 다만, 본 실시형태의 일례는 이것에 한정되지 않는다.
특히, 화소의 색 요소가 n(n은 자연수)개일 경우, k=n, 또는 k=n×d(d는 자연수)인 것이 바람직하다. 예를 들어, 화소의 색 요소가 빨강(R)과 초록(G)과 파랑(B)의 3개로 분할되는 경우, k=3, 또는 k=3×d인 것이 바람직하다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다. 예를 들어, 화소가 m(m은 자연수)개의 서브 화소(서브 화소를 서브 픽셀 또는 부화소라고도 함)로 분할되는 경우, k=m 또는 k=m×d인 것이 바람직하다. 예를 들어, 화소가 2개의 서브 화소로 분할되는 경우, k=2인 것이 바람직하다. 또는, 화소의 색 요소가 n개인 경우, k=m×n 또는 k=m×n×d인 것이 바람직하다. 다만, 본 실시형태의 일례는, 이것에 한정되지 않는다.
또한, 본 실시형태의 신호선 구동 회로의 모두가 같은 기판에 형성되는 것이 가능하고, 본 실시형태의 신호선 구동 회로의 모두가 화소부와는 다른 기판(예를 들어, 실리콘 기판 또는 SOI 기판 등)에 형성되는 것이 가능하다. 또는, 본 실시형태의 신호선 구동 회로의 일부(예를 들어, 회로(2002))가 화소부와 같은 기판에 형성되고, 본 실시형태의 신호선 구동 회로의 다른 부분(예를 들어, 회로(2001))가 화소부와 다른 기판에 형성되는 것이 가능하다.
도 18c는, 화소부(2007)와 같은 기판에, 회로(2001)와 회로(2002)가 형성되는 경우의 일례를 도시한다. 이로써, 화소부가 형성되는 기판과, 외부 회로와의 접속 수를 절감할 수 있으므로, 수율의 향상, 신뢰성의 향상, 부품 개수의 삭감, 또는 비용의 삭감 등을 도모할 수 있다. 특히, 주사선 구동 회로(2006A) 및 주사선 구동 회로(2006B)도 화소부(2007)와 같은 기판에 형성됨으로써, 외부 회로와의 접속 수를 더욱 절감할 수 있다.
도 18d는, 화소부(2007)와 같은 기판에 회로(2002)가 형성되고, 화소부(2007)는 다른 기판에 회로(2001)가 형성되는 경우의 구성의 일례를 도시한다. 이 경우에도, 화소부가 형성되는 기판과, 외부 회로와의 접속 수를 절감할 수 있으므로, 수율의 향상, 신뢰성의 향상, 부품수의 삭감, 또는 비용의 삭감 등을 도모할 수 있다. 또는, 화소부(2007)와 같은 기판에 형성하는 회로가 적어지므로, 프레임을 작게 할 수 있다.
또한, 회로(2001)로서, 실시형태 1 및 실시형태 2의 반도체 장치를 사용할 수 있다. 이로써, 구동 전압을 작게 할 수 있으므로, 소비 전력의 삭감을 도모할 수 있다. 또는, 모든 트랜지스터의 극성을 N채널형으로 할 수 있으므로 제작 공정의 삭감을 도모할 수 있다. 그래서, 수율의 향상, 제작 비용의 삭감 또는 신뢰성의 향상을 도모할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 구조의 일례에 대하여 설명한다. 특히, 트랜지스터의 구조의 일례에 대하여 설명한다.
우선, 본 실시형태에 있어서의 트랜지스터의 구조에 대하여 설명한다.
도 19a는, 톱 게이트형의 트랜지스터의 일례와, 그 위에 형성되는 표시 소자의 일례를 도시한다. 도 19a에 도시하는 트랜지스터는, 기판(5260)과, 절연층(5261)과, 영역(5262a 내지 5262e)을 갖는 반도체층(5262)과, 절연층(5263)과, 도전층(5264)과, 개구부를 갖는 절연층(5265)과, 도전층(5266)을 갖는다. 절연층(5261)은, 기판(5260) 위에 형성된다. 반도체층(5262)은, 절연층(5261) 위에 형성된다. 절연층(5263)은 반도체층(5262)을 덮도록 형성된다. 도전층(5264)은 반도체층(5262) 및 절연층(5263) 위에 형성된다. 절연층(5265)은 절연층(5263) 및 도전층(5264) 위에 형성된다. 도전층(5266)은 절연층(5265) 위 및 절연층(5265)의 개구부에 형성된다. 이로써, 톱 게이트형의 트랜지스터가 형성된다.
도 19b는, 보텀 게이트형의 트랜지스터의 일례와, 그 위에 형성되는 표시 소자의 일례를 도시한다. 도 19b에 도시하는 트랜지스터는, 기판(5300)과, 도전층(5301)과, 절연층(5302)과, 반도체층(5303a)과, 반도체층(5303b)과, 도전층(5304)과 개구부를 갖는 절연층(5305)과, 도전층(5306)을 갖는다. 절연층(5301)은, 기판(5300) 위에 형성된다. 절연층(5302)은, 도전층(5301)을 덮도록 형성된다. 반도체층(5303a)은 도전층(5301) 및 절연층(5302) 위에 형성된다. 반도체층(5303b)은 반도체층(5303a) 위에 형성된다. 도전층(5304)은 반도체층(5303b) 위 및 절연층(5302) 위에 형성된다. 절연층(5305)은 절연층(5302) 위 및 도전층(5304) 위에 형성된다. 도전층(5306)은 절연층(5305) 위 및 절연층(5305)의 개구부에 형성된다. 이로써, 보텀 게이트형의 트랜지스터가 형성된다.
도 19c는, 반도체 기판에 형성되는 트랜지스터의 일례를 도시한다. 도 19c에 도시하는 트랜지스터는, 영역(5353) 및 영역(5355)을 갖는 반도체 기판(5352)과, 절연층(5356)과, 절연층(5354)과, 도전층(5357)과 개구부를 갖는 절연층(5358)과, 도전층(5359)을 갖는다. 절연층(5356)은 반도체 기판(5352)에 형성된다. 절연층(5354)은, 반도체 기판(5352) 위에 형성된다. 도전층(5357)은 절연층(5356) 위에 형성된다. 절연층(5358)은 절연층(5354), 절연층(5356) 및 도전층(5357) 위에 형성된다. 도전층(5359)은 절연층(5358) 위 및 절연층(5358)의 개구부에 형성된다. 이로써, 영역(5350)과 영역(5351)에 각각 트랜지스터가 형성된다.
또한, 도 19a 내지 도 19c에 도시하는 트랜지스터에 있어서, 도 19a에 도시하는 바와 같이, 트랜지스터 위에 개구부를 갖는 절연층(5267)과, 도전층(5268)과, 개구부를 갖는 절연층(5269)과, 발광층(5270)과, 도전층(5271)을 형성하는 것이 가능하다. 절연층(5267)은, 도전층(5266) 위 및 절연층(5265) 위에 형성된다. 도전층(5268)은 절연층(5267) 위 및 절연층(5267)의 개구부에 형성된다. 절연층(5269)은 절연층(5267) 위 및 도전층(5268) 위에 형성된다. 발광층(5270)은 절연층(5269) 위 및 절연층(5269)의 개구부에 형성된다. 도전층(5271)은 절연층(5269) 위 및 발광층(5270) 위에 형성된다.
또한, 도 19a 내지 도 19c에 도시하는 트랜지스터에 있어서, 도 19b에 도시하는 바와 같이, 트랜지스터 위에 액정층(5307)과, 도전층(5308)을 형성하는 것이 가능하다. 액정층(5307)은 절연층(5305) 위 및 도전층(5306) 위에 배치된다. 도전층(5308)은 액정층(5307) 위에 형성된다.
또한, 도 19a 내지 도 19c에 도시하는 층 외에도 다양한 것을 형성하는 것이 가능하다. 예를 들어, 절연층(5305) 위 및 도전층(5306) 위에는 배향막으로서의 기능을 갖는 절연층 및/또는 돌기부로서의 기능을 갖는 절연층 등을 형성하는 것이 가능하다. 다른 예로서, 도전층(5308) 위에는 돌기부로서 기능하는 절연층, 컬러 필터 및/또는 블랙 매트릭스 등을 형성하는 것이 가능하다. 다른 예로서, 도전층(5308) 아래에는 배향막으로서의 기능을 갖는 절연층을 형성하는 것이 가능하다.
또한, 영역(5262c) 및 영역(5262e)은 불순물이 첨가되는 영역이고, 소스 영역 또는 드레인 영역으로서의 기능을 갖는다. 영역(5262b) 및 영역(5262d)은, 영역(5262c) 또는 영역(5262e)보다도 농도가 낮은 불순물이 첨가되는 영역이며, LDD(Lightly Doped Drain) 영역으로서 기능한다. 영역(5262a)은 불순물이 첨가되지 않는 영역이며, 채널 영역으로서의 기능을 갖는다. 다만, 본 실시형태의 일례는 이것에 한정되지 않는다. 예를 들어, 영역(5262a)에 불순물을 첨가하는 것이 가능하다. 이로써, 트랜지스터의 특성을 향상시키거나, 임계 값 전압의 제어 등을 행할 수 있다. 다만, 영역(5262a)에 첨가되는 불순물의 농도는, 영역(5262b), 영역(5262c), 영역(5262d) 또는 영역(5262e)에 첨가되는 불순물의 농도보다도 낮은 것이 바람직하다. 다른 예로서, 영역(5262c) 또는 영역(5262e)을 생략하는 것이 가능하다. 또는 N채널형 트랜지스터에만 영역(5262c) 또는 영역(5262e)을 형성하는 것이 가능하다.
또한, 반도체층(5303b)은, 불순물 원소로서 인 등이 첨가된 반도체층이며, N형의 도전형을 갖는다. 다만, 반도체층(5303a)으로서, 산화물 반도체, 또는 화합물 반도체가 사용되는 경우, 반도체층(5303b)을 생략하는 것이 가능하다.
또한, 반도체 기판(예를 들어, 5352)의 일례로서는, n형의 도전형 또는 p형의 도전형을 갖는 단결정 Si 기판을 사용하는 것이 가능하다. 또한, 영역(5353)은, 반도체 기판(5352)에 불순물이 첨가된 영역이며, 웰(well)로서의 기능을 갖는다. 예를 들어, 반도체 기판(5352)이 p형의 도전형을 갖는 경우, 영역(5353)은 n형의 도전형을 갖는다. 한편으로, 예를 들어, 반도체 기판(5352)이 n형의 도전형을 갖는 경우, 영역(5353)은, p형의 도전형을 갖는다. 영역(5355)은, 불순물이 반도체 기판(5352)에 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서의 기능을 갖는다. 또한, 반도체 기판(5352)에 LDD 영역을 형성하는 것이 가능하다.
다음에, 각 층이 갖는 기능의 일례에 대하여 설명한다.
절연층(5261)은, 하지막으로서의 기능을 갖는다. 절연층(5354)은, 소자간 분리층(예를 들어, 필드 산화막)으로서의 기능을 갖는다. 절연층(5263), 절연층(5302), 및 절연층(5356)은, 게이트 절연막으로서의 기능을 갖는다. 도전층(5264), 도전층(5301), 및 도전층(5357)은, 게이트 전극으로서의 기능을 갖는다. 절연층(5265), 절연층(5267), 절연층(5305), 및 절연층(5358)은, 층간막, 또는 평탄화막으로서의 기능을 갖는다. 도전층(5266), 도전층(5304) 및 도전층(5359)은, 배선, 트랜지스터의 전극, 또는 용량 소자의 전극 등으로서의 기능을 갖는다. 도전층(5268) 및 도전층(5306)은, 화소 전극, 또는 반사 전극 등으로서의 기능을 갖는다. 절연층(5269)은 격벽으로서의 기능을 갖는다. 도전층(5271) 및 도전층(5308)은, 대향 전극 또는 공통 전극 등으로서의 기능을 갖는다. 다만, 본 실시형태의 일례는 이것에 한정되지 않는다.
다음에, 각 층의 재료, 구조, 또는 특징 등에 대하여 설명한다.
우선, 기판(예를 들어, 기판(5260) 또는 기판(5300))의 일례로서는, 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료를 포함하는 종이, 또는 기본 재료 필름 등이 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 소다라임 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱 또는 아크릴 등의 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스텔, 비닐, 폴리불화 비닐, 또는 염화비닐 등이 있다. 기본 재료 필름의 일례로서는, 폴리에스텔, 폴리아미드, 폴리이미드, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제작함으로써, 특성, 사이즈, 또는 형상 등의 변동이 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제작할 수 있다. 이와 같은 트랜지스터에 의하여. 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 어떤 기판에 트랜지스터를 형성하고, 그 후, 상기 트랜지스터를 다른 기판으로 전치하는 것이 가능하다. 상기 다른 기판의 일례로서는, 상기 기판에 더하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(비단(絹), 솜(綿), 삼(麻)), 합성 섬유(나일론, 폴리우레탄, 폴리에스텔) 또는 재생 섬유(아세테이트, 큐프라(인견사), 레이온, 재생 폴리에스텔)등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이와 같은 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 파괴되기 어려운 장치의 제작, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
또한, 소정의 기능을 실현시키기 위하여 필요한 회로의 모두를, 동일한 기판(예를 들어, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI 기판 등)에 형성하는 것이 가능하다. 이로써, 부품 개수의 삭감에 의한 비용의 저감, 또는 회로 부품과의 접속 점수의 저감에 의한 신뢰성의 향상을 도모할 수 있다.
또한, 소정의 기능을 실현시키기 위해서 필요한 회로의 모두를 같은 기판에 형성하지 않는 것이 가능하다. 즉, 소정의 기능을 실현시키기 위하여 필요한 회로의 일부는, 어떤 기판에 형성되고, 소정의 기능을 실현시키기 위하여 필요한 회로의 다른 일부는, 다른 기판에 형성되어 있는 것이 가능하다. 예를 들어, 소정의 기능을 실현시키기 위하여 필요한 회로의 일부는, 유리 기판에 형성되고, 소정의 기능을 실현시키기 위하여 필요한 회로의 다른 일부는, 단결정 기판(또는 SOI 기판)에 형성되는 것이 가능하다. 그리고, 소정의 기능을 실현시키기 위하여 필요한 회로의 다른 일부가 형성되는 단결정 기판(IC칩이라고도 함)을, COG(Chip on Glass)에 의하여, 유리 기판에 접속하고, 유리 기판에 그 IC칩을 배치하는 것이 가능하다. 또는, IC칩을, TAB(Tape Automated Bonding), COF(Chip on Film), SMT(Surface Mount Technology), 또는 프린트 기판 등을 사용하여 유리 기판과 접속하는 것이 가능하다.
다음에, 절연층(예를 들어, 절연층(5261), 절연층(5263), 절연층(5265), 절연층(5267), 절연층(5269), 절연층(5305), 절연층(5356), 및 절연층(5358))의 일례로서는, 산소 또는 질소를 포함하는 막(예를 들어, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화질화 실리콘(SiOxNy)(x>y>0), 질화산화 실리콘(SiNxOy)(x>y>0) 등), 탄소를 포함하는 막(예를 들어, DLC(다이아몬드라이크카본) 등), 유기 재료(예를 들어, 실록산 수지, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조사이클로부텐, 또는 아크릴 등) 등의 단층 구조 또는 이들의 적층 구조 등이 있다. 다만, 본 실시형태의 일례는 이것에 한정되지 않는다.
또한, 절연층이 2층 구조인 경우, 1번째 층의 절연층으로서 질화 실리콘막을 형성하고, 2번째 층의 절연층으로서 산화 실리콘막을 형성하면 좋다. 절연층이 3층 구조인 경우는, 1번째 층의 절연층으로서 산화 실리콘막을 형성하고, 2번째 층의 절연층으로서 질화 실리콘막을 형성하고, 3번째 층의 절연층으로서 산화 실리콘막을 형성하면 좋다.
다음에, 반도체층(예를 들어, 반도체층(5262), 반도체층(5303a) 및 반도체층(5303b) 등)의 일례로서는, 비단결정 반도체(예를 들어, 비정질(아모퍼스) 실리콘, 다결정 실리콘, 미결정 실리콘 등), 단결정 반도체, 화합물 반도체 또는 산화물 반도체(ZnO, InGaZnO, SiGe, GaAs, IZO(인듐 아연 산화물), ITO(인듐 주석 산화물), SnO, TiO, AlZnSnO(AZTO) 등), 유기 반도체, 또는 카본 나노 튜브 등이 있다.
또한, 다결정 실리콘 또는 미결정 실리콘을 제작할 때, 촉매(니켈 등)를 사용함으로써, 결정성을 더욱 향상시켜, 전기 특성이 좋은 트랜지스터를 제작할 수 있다. 그래서, 게이트 드라이버 회로(주사선 구동 회로), 소스 드라이버 회로(신호선 구동 회로), 상기 소스 드라이버 회로의 일부(예를 들어, 비디오 신호 분할용의 스위치 등), 및 신호 처리 회로(신호 생성 회로, 감마 보정 회로, DA변환 회로 등)을 기판 위에 일체로 형성할 수 있다. 특히, 촉매(니켈 등)를 사용하여 미결정 실리콘을 제작하는 경우, 레이저 조사를 행하지 않고, 열 처리를 가하는 것만으로, 결정성을 향상시키는 것이 가능하다. 따라서, 실리콘의 결정성의 편차를 억제할 수 있으므로, 화질이 향상된 화상을 표시할 수 있다. 다만, 촉매(니켈 등)를 사용하지 않고, 다결정 실리콘 또는 미결정 실리콘을 제작하는 것은 가능하다.
또한, 실리콘의 결정성을 다결정 또는 미결정 등으로 향상시키는 것은 패널 전체적으로 행하는 것이 바람직하지만, 그것에 한정되지 않는다. 패널의 일부의 영역에서만, 실리콘의 결정성을 향상시켜도 좋다. 선택적으로 결정성을 향상시키는 것은, 레이저 광을 선택적으로 조사하는 것 등에 의하여 가능하다. 예를 들어, 화소 이외의 영역인 주변 회로 영역, 게이트 드라이버 회로 및 소스 드라이버 회로 등의 영역, 또는 소스 드라이버 회로의 일부(예를 들어, 아날로그 스위치)의 영역 등의, 회로를 고속으로 동작시킬 필요가 있는 영역에만, 레이저 광을 조사하는 것이 가능하다. 한편으로, 화소 영역은 고속으로 동작시킬 필요성이 낮기 때문에, 결정성이 향상되지 않아도, 문제없이 화소 회로를 동작시킬 수 있다. 이로써, 결정성을 향상시키는 영역이 적어도 되기 때문에, 제작 공정도 짧게 할 수 있다. 그래서, 스루풋이 향상되고, 제작 비용을 저감시킬 수 있다. 또는, 필요로 되는 제작 장치의 개수도 적은 수로 제작할 수 있기 때문에, 제조 비용을 저감시킬 수 있다.
다음에, 도전층(도전층(5264), 도전층(5266), 도전층(5268), 도전층(5271), 도전층(5301), 도전층(5304), 도전층(5306), 도전층(5308), 도전층(5357), 및 도전층(5359) 등)의 일례로서는, 단일막, 또는 이들의 적층 구조 등이 있다. 상기 단일막의 일례로서는, 알루미늄(Al), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 구리(Cu), 망간(Mn), 코발트(Co), 니오븀(Nb), 실리콘(Si), 철(Fe), 팔라듐(Pd), 탄소(C), 스칸듐(Sc), 아연(Zn), 갈륨(Ga), 인듐(In), 주석(Sn), 지르코늄(Zr), 세륨(Ce)으로 구성되는 군, 이 군으로부터 선택된 하나의 원소, 이 군으로부터 선택된 하나 또는 복수의 원소를 포함하는 화합물 등이 있다. 이 이외에도 상기 단일막의 일례로서는, 나노 튜브 재료(예를 들어, 카본 나노 튜브, 유기 나노 튜브, 무기 나노 튜브, 또는 금속 나노 튜브 등), 고분자막을 포함하는 막, 또는 도전성 플라스틱(예를 들어, 폴리에틸렌디옥시티오펜(PEDOT) 등) 등이 있다. 또한, 상기 단일막은, 인(P), 붕소(B), 비소(As), 및/또는, 산소(O) 등을 포함하는 것이 가능하다.
또한, 상기 화합물의 일례로서는, 상술한 군으로부터 선택된 하나의 원소 또는 복수의 원소를 포함하는 화합물(예를 들어, 합금), 상술한 군으로부터 선택된 하나의 원소 또는 복수의 원소와 질소의 화합물(예를 들어, 질화막), 또는 상술한 군으로부터 선택된 하나의 원소 또는 복수의 원소와 실리콘의 화합물(예를 들어, 실리사이드막) 등이 있다. 합금의 일례로서는, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 산화 아연(ZnO), 산화 주석(SnO), 산화 주석 카드뮴(CTO), 알루미늄 네오디뮴(Al-Nd), 알루미늄 텅스텐(Al-W), 알루미늄 지르코늄(Al-Zr), 알루미늄 티타늄(Al-Ti), 알루미늄 세륨(Al-Ce), 마그네슘 은(Mg-Ag), 몰리브덴 니오븀(Mo-Nb), 몰리브덴 텅스텐(Mo-W), 몰리브덴 탄탈(Mg-Ta) 등이 있다. 질화막의 일례로서는, 질화 티타늄, 질화 탄탈, 질화 몰리브덴 등이 있다. 실리사이드막의 일례로서는, 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 알루미늄 실리콘, 몰리브덴 실리콘 등이 있다.
다음에, 발광층(예를 들어, 5270)의 일례로서는, 유기 EL 소자, 또는 무기 EL 소자 등이 있다. 유기 EL 소자의 일례로서는, 정공 주입 재료로 이루어지는 정공 주입층, 정공 수송 재료로 이루어지는 정공 수송층, 발광 재료로 이루어지는 발광층, 전자 수송 재료로 이루어지는 전자 수송층, 전자 주입 재료로 이루어지는 전자 주입층 등, 또는 이들의 재료 중 복수의 재료를 혼합한 층의 단층 구조, 또는 이들의 적층 구조 등이 있다.
다음에, 액정층(5307)의 일례로서는, 액정의 광학적 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자가 있다. 그 소자는 한 쌍의 전극과 액정층으로 구조되는 것이 가능하다. 또한, 액정의 광학적 변조 작용은, 액정에 걸리는 전계(가로 방향의 전계, 세로 방향의 전계 또는 비스듬한 방향의 전계를 포함함)에 의하여 제어된다. 또한, 구체적으로는, 액정 소자의 일례로서는, 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 플라즈마 어드레스 액정(PALC), 바나나형 액정 등을 들 수 있다. 또한, 액정의 구동 방식으로서는, TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment), ASV(Advanced Super View) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트호스트 모드, 블루상(Blue Phase) 모드 등이 있다.
또한, 상술한 트랜지스터를 구성하는 각 층은, 잉크젯법 또는 인쇄법을 사용하여 형성하는 것이 가능하다. 이로써, 실온에서 제작, 저진공도에서 제작, 또는 대형 기판 위에 제작할 수 있다. 그래서, 마스크(레티클)를 사용하지 않아도 제작하는 것이 가능하게 되기 때문에, 트랜지스터의 레이아웃을 용이하게 변경할 수 있다. 또는, 레지스트를 사용하지 않고 제작하는 것이 가능하므로, 재료비가 절감되고, 공정수를 삭감할 수 있다. 또는, 필요한 부분에만 막을 붙이는 것이 가능하게 되므로, 전체 면에 성막한 후에 에칭하는 제작 방법보다도, 재료가 낭비되지 않고, 저비용으로 할 수 있다.
상술한 바와 같이, 트랜지스터 구조의 일례에 대하여 설명하였다. 다만, 트랜지스터의 구조는 상술한 구조에 한정되지 않고, 그 이외에도 다양한 구조로 하는 것이 가능하다.
예를 들어, 트랜지스터로서는, MOS형 트랜지스터, 접합형 트랜지스터, 바이폴러 트랜지스터 등을 사용할 수 있다. 특히, 트랜지스터로서 MOS형 트랜지스터를 사용함으로써, 트랜지스터의 사이즈를 작게 할 수 있다. 특히, 트랜지스터로서 바이폴러 트랜지스터를 사용함으로써 큰 전류를 흘릴 수 있다. 따라서, 회로를 고속으로 동작시킬 수 있다.
다른 예로서, 트랜지스터는, 채널의 상하에 게이트 전극이 배치되어 있는 구조로 하는 것이 가능하다. 채널의 상하에 게이트 전극이 배치되는 구조로 함으로써, 복수의 트랜지스터가 병렬로 접속되는 회로 구성이 된다. 그래서, 채널 영역이 증가되므로, 전류 값의 증가를 도모할 수 있다. 또는, 채널의 상하에 게이트 전극이 배치되는 구조로 함으로써, 공핍층이 생기기 쉬워지므로 S값의 개선을 도모할 수 있다.
다른 예로서, 트랜지스터는, 채널 영역 위에 게이트 전극이 배치되어 있는 구조, 채널 영역 아래에 게이트 전극이 배치되어 있는 구조, 정(正) 스태거 구조, 역 스태거 구조, 채널 영역을 복수 영역으로 나눈 구조, 채널 영역을 병렬로 접속한 구조, 또는 채널 영역이 직렬로 접속하는 구조로 하는 것이 가능하다.
다른 예로서, 트랜지스터는, 채널 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 겹치는 구조로 하는 것이 가능하다. 채널 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 겹치는 구조로 함으로써, 채널 영역의 일부에 전하가 축적됨으로써 동작이 불안정해지는 것을 방지할 수 있다.
본 실시형태의 트랜지스터는, 실시형태 1 내지 실시형태 4의 반도체 장치 또는 표시 장치에 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 표시 장치의 단면 구조의 일례에 대하여 설명한다.
도 20a는 표시 장치의 상면도의 일례이다. 기판(5391)에 구동 회로(5392)와 화소부(5393)가 형성된다. 구동 회로(5392)의 일례로서는, 주사선 구동 회로, 또는 신호선 구동 회로 등이 있다.
도 20b는 도 20a에 도시하는 표시 장치의 A-B 단면의 일례를 도시한다. 표시 장치는, 기판(5400), 도전층(5401), 절연층(5402), 반도체층(5403a), 반도체층(5403b), 도전층(5404), 절연층(5405), 도전층(5406), 절연층(5408), 액정층(5407), 도전층(5409), 기판(5410)을 갖는다. 도전층(5401)은, 기판(5400) 위에 형성된다. 절연층(5402)은 도전층(5401)을 덮도록 형성된다. 반도체층(5403a)은 도전층(5401) 및 절연층(5402) 위에 형성된다. 반도체층(5403b)은 반도체층(5403a) 위에 형성된다. 도전층(5404)은 반도체층(5403b) 위 및 절연층(5402) 위에 형성된다. 절연층(5405)은 절연층(5402) 위 및 도전층(5404) 위에 형성되고, 개구부를 갖는다. 도전층(5406)은 절연층(5405) 위 및 절연층(5405)의 개구부에 형성된다. 액정층(5407)은 절연층(5405) 위에 형성된다. 절연층(5408)은 절연층(5405) 위 및 도전층(5406) 위에 형성된다. 도전층(5409)은 액정층(5407) 위 및 절연층(5405) 위에 형성된다.
도전층(5401)은 게이트 전극으로서의 기능을 갖는다. 절연층(5402)은 게이트 절연막으로서의 기능을 갖는다. 도전층(5404)은, 배선, 트랜지스터의 전극, 또는 용량 소자의 전극 등으로서의 기능을 갖는다. 절연층(5405)은, 층간막, 또는 평탄화막으로서의 기능을 갖는다. 도전층(5406)은, 배선, 화소 전극, 또는 반사 전극으로서의 기능을 갖는다. 절연층(5408)은 씰재로서의 기능을 갖는다. 도전층(5409)은, 대향 전극, 또는 공통 전극으로서의 기능을 갖는다.
여기서, 구동 회로(5392)와 도전층(5409) 사이에는 기생 용량이 생기는 경우가 있다. 따라서, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위에 일그러짐 또는 지연 등이 생기는 경우가 있다. 그래서, 소비 전력이 커지는 경우가 있다. 그러나, 도 20b에 도시하는 바와 같이, 구동 회로(5392) 위에 씰재로서의 기능을 갖는 절연층(5408)을 형성함으로써, 구동 회로(5392)와 도전층(5409) 사이에 생기는 기생 용량을 저감시킬 수 있다. 왜냐하면, 씰재의 유전율은 액정층의 유전율보다 낮은 경우가 많기 때문이다. 따라서, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위의 일그러짐 또는 지연을 저감할 수 있다. 따라서, 소비 전력을 저감할 수 있다.
또한, 도 20c에 도시하는 바와 같이, 구동 회로(5392)의 일부 위에, 씰재로서 기능하는 것이 가능한 절연층(5408)이 형성되는 것이 가능하다. 이와 같은 경우에도, 구동 회로(5392)와 도전층(5409) 사이에 생기는 기생 용량을 저감할 수 있기 때문에, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위의 일그러짐 또는 지연을 저감할 수 있다.
또한, 표시 소자는 액정 소자에 한정되지 않고, EL 소자 또는 전기 영동 소자 등의 다양한 표시 소자를 사용하는 것이 가능하다.
또한, 본 실시형태의 표시 장치의 구조는, 실시형태 1 내지 실시형태 5의 반도체 장치 또는 표시 장치에 적용할 수 있다. 예를 들어, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하는 경우, 트랜지스터의 채널 폭이 커지는 경우가 많다. 그러나, 본 실시형태에서 나타내는 바와 같이, 구동 회로의 기생 용량을 작게 할 수 있으면, 트랜지스터의 채널 폭을 작게 할 수 있다. 따라서, 레이아웃 면적의 축소를 도모할 수 있기 때문에, 표시 장치를 좁은 픽처 프레임으로 할 수 있다. 또는, 표시 장치를 고정세로 할 수 있다.
(실시형태 7)
본 실시형태에서는, 반도체 장치의 일례 및 반도체 장치의 제작 공정의 일례에 대하여 설명한다. 특히, 트랜지스터의 제작 공정의 일례와 용량 소자의 제작 공정의 일례에 대하여 설명한다. 특히, 반도체층으로서, 산화물 반도체를 사용하는 경우의 제작 공정에 대하여 설명한다.
도 21a 내지 도 21c는, 트랜지스터 및 용량 소자의 제작 공정의 일례를 도시한다. 트랜지스터(5441)는, 역 스태거형 박막 트랜지스터로 하여, 산화물 반도체층 위에 소스 전극 또는 드레인 전극을 사이에 두고 배선이 형성되어 있는 것으로 한다.
우선, 기판(5420) 위에, 스퍼터링법에 의하여 제 1 도전층을 전체 면에 형성한다. 다음에, 제 1 포토 마스크를 사용한 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하고, 선택적으로 제 1 도전층의 에칭을 행하고, 도전층(5421) 및 도전층(5422)을 형성한다. 도전층(5421)은, 게이트 전극으로서 기능하는 것이 가능하고, 도전층(5422)은, 용량 소자의 한쪽의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 도전층(5421) 및 도전층(5422)은, 배선, 게이트 전극, 또는 용량 소자의 전극으로서 기능하는 부분을 갖는 것이 가능하다. 이 후, 레지스트 마스크를 제거한다.
다음에, 절연층(5423)을 플라즈마 CVD법 또는 스퍼터링법을 사용하여 전체 면에 형성한다. 절연층(5423)은, 게이트 절연층으로서 기능하는 것이 가능하고, 도전층(5421) 및 도전층(5422)을 덮도록 형성된다. 또한, 절연층(5423)의 막 두께는, 50nm 내지 250nm일 경우가 많다.
다음에, 제 2 포토 마스크를 사용한 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여, 절연층(5423)을 선택적으로 에칭하여 도전층(5421)에 도달하는 콘택트 홀(5424)을 형성한다. 이 후, 레지스트 마스크를 제거한다. 다만, 이것에 한정되지 않고, 콘택트 홀(5424)을 생략하는 것이 가능하다. 또는, 산화물반도체층의 형성 후에, 콘택트 홀(5424)을 형성하는 것이 가능하다. 여기까지의 단계에서의 단면도가 도 21a에 상당한다.
다음에, 산화물 반도체층을 스퍼터링법에 의하여 전체 면에 형성한다. 다만, 이것에 한정되지 않고, 산화물 반도체층을 스퍼터링법에 의하여 형성하고, 또한, 그 위에 버퍼층(예를 들어, n+층)을 형성하는 것이 가능하다. 또한, 산화물 반도체층의 막 두께는, 5nm 내지 200nm인 경우가 많다.
다음에, 제 3 포토 마스크를 사용하여 선택적으로, 산화물 반도체층의 에칭을 행한다. 이 후, 레지스트 마스크를 제거한다.
다음에, 스퍼터링법에 의하여 제 2 도전층을 전체 면에 형성한다. 다음에, 제 4 포토 마스크를 사용한 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 선택적으로 제 2 도전층의 에칭을 행하고, 도전층(5429), 도전층(5430) 및 도전층(5431)을 형성한다. 도전층(5429)은, 콘택트 홀(5424)을 통하여 도전층(5421)과 접속된다. 도전층(5429) 및 도전층(5430)은, 소스 전극 또는 드레인 전극으로서 기능하는 것이 가능하고, 도전층(5431)은, 용량 소자의 다른 쪽의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 도전층(5429), 도전층(5430) 및 도전층(5431)은, 배선, 소스 전극 또는 드레인 전극, 또는 용량 소자의 전극으로서 기능하는 부분을 포함하는 것이 가능하다. 여기까지의 단계에서의 단면도가 도 21b에 상당한다.
다음에, 대기 분위기하 또는 질소 분위기하에서 200℃ 내지 600℃의 열 처리를 행한다. 이 열 처리에 의하여 In-Ga-Zn-O계 비단결정층의 원자 레벨의 재배열이 행해진다. 이와 같이, 열 처리(광 어닐링도 포함함)에 의하여 캐리어의 이동을 저해하는 왜곡이 해방된다. 또한, 이 열 처리를 행하는 타이밍은 한정되지 않고, 산화물 반도체를 형성한 후라면, 여러 가지 타이밍으로 행하는 것이 가능하다.
다음에, 절연층(5432)을 전체 면에 형성한다. 절연층(5432)으로서는, 단층 구조인 것이 가능하고, 적층 구조인 것이 가능하다. 예를 들어, 절연층(5432)으로서 유기 절연층을 사용하는 경우, 유기 절연층의 재료인 조성물을 도포하고, 대기 분위기하 또는 질소 분위기하에서 200℃ 내지 600℃의 열 처리를 행하여, 유기 절연층을 형성한다. 이와 같이, 산화물 반도체층에 접하는 유기 절연층을 형성함으로써, 전기 특성의 신뢰성이 높은 박막 트랜지스터를 제작할 수 있다. 또한, 절연층(5432)으로서 유기 절연층을 사용하는 경우, 유기 절연층 아래에, 질화 실리콘막, 또는 산화 실리콘막을 형성하는 것이 가능하다.
다음에, 제 3 도전층을 전체 면에 형성한다. 다음에, 제 5 포토 마스크를 사용한 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 제 3 도전층을 선택적으로 에칭하고, 도전층(5433) 및 도전층(5434)을 형성한다. 여기까지의 단계에서의 단면도가 도 21c에 상당한다. 도전층(5433) 및 도전층(5434)은, 배선, 화소 전극, 반사 전극, 투광성 전극, 또는 용량 소자의 전극으로서 기능하는 것이 가능하다. 특히, 도전층(5434)은, 도전층(5422)과 접속되므로, 용량 소자(5442)의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 제 1 도전층과 제 2 도전층을 접속하는 기능을 갖는 것이 가능하다. 예를 들어, 도전층(5433)과 도전층(5434)을 접속함으로써, 도전층(5422)과 도전층(5430)을 제 3 도전층(도전층(5433) 및 도전층(5434))을 사이에 두고 접속되는 것이 가능하게 된다.
이상의 공정에 의하여, 트랜지스터(5441)와 용량 소자(5442)를 제작할 수 있다. 본 실시형태의 트랜지스터는, 실시형태 1 내지 실시형태 8의 반도체 장치 또는 표시 장치에 사용하는 것이 가능하다.
또한, 도 21d에 도시하는 바와 같이, 산화물 반도체층(5425) 위에 절연층(5435)을 형성하는 것이 가능하다.
또한, 도 21e에 도시하는 바와 같이, 제 2 도전층을 패터닝한 후에, 산화물 반도체층(5425)을 형성하는 것이 가능하다.
또한, 본 실시형태의 기판, 절연층, 도전층 및 반도체층으로서는, 다른 실시형태, 또는 본 명세서에서 서술하는 재료를 사용할 수 있다.
(실시형태 8)
본 실시형태에서는, 전자 기기의 예에 대하여 설명한다.
도 22a 내지 도 22h, 도 23a 내지 도 23d는, 전자 기기를 도시하는 도면이다. 이들의 전자 기기는, 케이스(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로 폰(5008) 등을 가질 수 있다.
도 22a는 모바일 컴퓨터이며, 상술한 것 외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 22b는 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 22c는 고글형 디스플레이이며, 상술한 것 외에, 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 22d는 휴대형 게임기이며, 상술한 것 외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 22e는 텔레비전 수상 기능을 구비한 디지털 카메라이며, 상술한 것 외에, 안테나(5014), 릴리스 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 22f는 휴대형 게임기이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 22g는 텔레비전 수상기이며, 상술한 것 외에, 튜너, 화상처리부 등을 가질 수 있다. 도 22h는 휴대형 텔레비전 수상기이며, 상술한 것 외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 23a는 디스플레이이며, 상술한 것 외에, 지지대(5018) 등을 가질 수 있다. 도 23b는 카메라이며, 상술한 것 외에, 외부 접속 포트(5019), 릴리스 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 23c는 컴퓨터이며, 상술한 것 외에, 포인팅 디바이스(5020), 외부 접속 포트(5019), 리더(reader)/라이터(writer)(5021) 등을 가질 수 있다. 도 23d는 휴대 전화기이며, 상술한 것 외에, 송신부, 수신부, 휴대전화·이동 단말용의 원 세그먼트(one segment) 부분 수신 서비스용 튜너 등을 가질 수 있다.
도 22a 내지 도 22h, 도 23a 내지 도 23d에 도시하는 전자 기기는, 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선통신 기능, 무선통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기에 있어서는, 하나의 표시부를 주로 하여 화상 정보를 표시하고, 다른 하나의 표시부를 주로 하여 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기에 있어서는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 22a 내지 도 22h, 도 23a 내지 도 23d에 도시하는 전자 기기가 가질 수 있는 기능은, 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에 있어서 서술한 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 이 표시부로서, 실시형태 1 내지 실시형태 9에서 서술하는 반도체 장치 또는 표시 장치를 사용함으로써, 제작 비용의 삭감, 신뢰성의 향상 또는 수율의 향상 등을 도모할 수 있다.
다음에, 반도체 장치의 응용 예를 설명한다.
도 23e에, 반도체 장치를, 건조물과 일체로 하여 설치한 예에 대하여 도시한다. 도 23e는, 케이스(5022), 표시부(5023), 조작부인 리모트 컨트롤 장치(5024), 스피커(5025) 등을 포함한다. 반도체 장치는, 벽걸이형으로서 건물과 일체로 되어 있어, 설치하는 스페이스를 넓게 필요로 하지 않고 설치하는 것이 가능하다.
도 23f에, 건조물 내에 반도체 장치를, 건조물과 일체로 하여 설치한 다른 예에 대하여 도시한다. 표시 패널(5026)은, 유닛 배스(unit bath)(5027)와 일체로 장착되어 있어, 입욕자는 표시 패널(5026)의 시청이 가능하게 된다.
또한, 본 실시형태에 있어서, 건조물로서 벽, 유닛 배스를 예로 했지만, 본 실시형태는 이것에 한정되지 않고, 다양한 건조물에 반도체 장치를 설치할 수 있다.
다음에, 반도체 장치를, 이동체와 일체로 하여 설치한 예에 대하여 나타낸다.
도 23g는, 반도체 장치를, 자동차에 설치한 예에 대하여 도시한 도면이다. 표시 패널(5028)은, 자동차 차체(5029)에 장착되어, 차체의 동작 또는 차체 내외에서 입력되는 정보를 온 디맨드로 표시할 수 있다. 또한, 내비게이션 기능을 가져도 좋다.
도 23h는, 반도체 장치를, 여객용 비행기와 일체로 하여 설치한 예에 대하여 도시한 도면이다. 도 23h는, 여객용 비행기의 좌석 상부의 천정(5030)에 표시 패널(5031)을 설치하였을 때의, 사용시의 형상에 대하여 도시한 도면이다. 표시 패널(5031)은, 천정(5030)과 힌지부(5032)를 사이에 두고 일체로 장착되어, 힌지부(5032)의 신축에 의하여 승객은 표시 패널(5031)의 시청이 가능하게 된다. 표시 패널(5031)은 승객이 조작함으로써 정보를 표시하는 기능을 갖는다.
또한, 본 실시형태에 있어서, 이동체로서는 자동차 차체, 비행기 기체에 대하여 예시하였지만, 이것에 한정되지 않고, 자동 이륜차, 자동 사륜차(자동차, 버스 등을 포함함), 전차(모노레일, 철도 등을 포함함), 선박 등, 다양한 것에 설치할 수 있다.
11: 배선 12: 배선
13: 배선 14: 배선
15: 배선 16: 배선
100: 회로 110: 회로
111: 트랜지스터 112: 트랜지스터
120: 회로 121: 트랜지스터
122: 트랜지스터 123: 트랜지스터
124: 트랜지스터

Claims (3)

  1. 액정 표시 장치로서,
    기판 위에,
    홀수번째 단의 게이트 신호선을 구동하는 제 1 주사선 구동 회로;
    짝수번째 단의 게이트 신호선을 구동하는 제 2 주사선 구동 회로; 및
    상기 제 1 주사선 구동 회로와 상기 제 2 주사선 구동 회로 사이에 위치하며, 화소를 포함하는 화소부를 가지고,
    상기 제 1 주사선 구동 회로의 일부는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터, 및 제 8 트랜지스터를 포함하는 회로를 가지고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 상기 제 6 트랜지스터, 상기 제 7 트랜지스터, 및 상기 제 8 트랜지스터는 같은 극성이고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나, 상기 제 7 트랜지스터의 소스 및 드레인 중 하나, 및 제 1 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 하나는 상기 제 6 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 나머지 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 3 트랜지스터의 소스 및 드레인 중 하나와 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 나머지 하나는 상기 제 4 트랜지스터의 소스 및 드레인 중 나머지 하나, 상기 제 6 트랜지스터의 소스 및 드레인 중 나머지 하나, 상기 제 7 트랜지스터의 소스 및 드레인 중 나머지 하나, 및 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 4 트랜지스터의 게이트, 상기 제 5 트랜지스터의 소스 및 드레인 중 하나, 상기 제 6 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제 8 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 제 4 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 나머지 하나는 제 5 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 제 6 배선에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 제 7 배선에 전기적으로 접속되고,
    상기 제 2 배선은 제 1 클록 신호가 입력되고,
    상기 제 3 배선은 제 1 전원 전위가 입력되고,
    상기 제 5 배선은 상기 제 1 전원 전위보다 낮은 제 2 전원 전위가 입력되고,
    상기 제 6 배선은 제 2 클록 신호가 입력되고,
    상기 화소는,
    상기 기판 위에, 다결정 실리콘을 포함하는 반도체층;
    상기 반도체층 위에, 게이트 절연막으로서 기능하는 제 1 절연층;
    상기 제 1 절연층 위에, 게이트 전극으로서 기능하는 제 1 도전층;
    상기 제 1 도전층 위의 제 2 절연층;
    상기 제 2 절연층의 개구부를 통하여 상기 반도체층에 접하는 제 2 도전층;
    상기 제 2 도전층 위의 제 3 절연층; 및
    상기 제 3 절연층 위에, 화소 전극으로서 기능하는 제 3 도전층, 액정층, 및 공통 전극으로서 기능하는 제 4 도전층을 가지고,
    상기 제 1 절연층과 상기 제 2 절연층은 각각, 산화 실리콘막과 질화 실리콘막의 적층 구조를 가지고,
    상기 제 3 절연층은 유기 재료를 가지는, 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전층은 몰리브덴을 가지고,
    상기 제 2 도전층은 알루미늄을 가지는, 액정 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 화소부의 구동 방식은 FFS(Fringe Field Switching) 모드인, 액정 표시 장치.
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