JP3681066B1 - シフトレジスタおよびｍｏｓ型固体撮像装置 - Google Patents

Abstract

【課題】 本発明の目的は、第１のトランジスタと第２のトランジスタとの間がハイインピーダンス状態になることにより生じる誤動作を防止することができるシフトレジスタを提供することである。
【解決手段】 本発明に係るシフトレジスタでは、容量手段５は、前段に接続された単位回路１から出力されるデータを記憶する。第１のトランジスタ３は、容量手段５がデータを蓄積している場合にのみ導通状態に制御される。第２のトランジスタ７は、第１のトランジスタ３の出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、第１のトランジスタ３から出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御される。電位制御手段２は、少なくとも、第２のトランジスタ７が遮断状態に制御されている間において、当該第２のトランジスタ７が遮断状態に制御する。
【選択図】 図１

Description

本発明は、シフトレジスタに関し、より特定的には、複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、データを一方向に転送するシフトレジスタに関する発明である。

以下に、従来のシフトレジスタについて説明を行う。図１６は、従来のシフトレジスタの構成を示した図である。

図１６に示すシフトレジスタは、４段の単位回路１−１〜４を備え、一定の周期を持つ２つのクロック信号Ｃｌｋ１およびＣｌｋ２に基づいてデータを図１６の左から右へと転送する。なお、クロック信号Ｃｌｋ１とクロック信号Ｃｌｋ２とは、等しい周期でパルス波が生じる信号である。ただし、クロック信号Ｃｌｋ１とクロック信号Ｃｌｋ２とは、交互にパルス波が発生する関係を有する。また、単位回路１は、データの転送方向に対して下流側の隣に位置する段（以下、後段と称す）の単位回路１に対してデータである出力信号Ｎｅｘｔを出力する際に、出力信号Ｏｕｔを出力する。当該出力信号Ｏｕｔは、データを出力した単位回路１の、データの転送方向に対して上流側の隣に位置する段（以下、前段と称す）に接続された単位回路１に記憶されたデータを消去するためのリセット信号ＲＳの役割を果たす。また、出力信号Ｎｅｘｔは、後段の単位回路１における入力信号Ｉｎとなる。以下に、当該単位回路１の詳細について図面を参照しながら説明する。図１７は、単位回路１の詳細な構成を示した回路図である。

まず、当該単位回路１の回路構成について説明する。図１７に示す単位回路１は、トランジスタ３、コンデンサ５、トランジスタ７およびトランジスタ９を備える。トランジスタ３のドレインは、クロック信号Ｃｌｋ１の信号線に接続され、当該クロック信号Ｃｌｋ１が入力する。また、トランジスタ３のゲートには、入力信号Ｉｎが印加されている。また、当該トランジスタ３のソースは、トランジスタ７のドレインに接続される。さらに、当該トランジスタ３のソースは、前段の単位回路１に接続されており、出力信号Ｏｕｔを出力する。

トランジスタ７のゲートは、当該トランジスタ７のドレインに接続されている。また、当該トランジスタ７のソースは、後段の単位回路１に接続されており、出力信号Ｎｅｘｔを出力する。コンデンサ５は、トランジスタ３のゲートとソースとの間に接続される。

トランジスタ９のドレインには、入力信号Ｉｎが印加されている。また、当該トランジスタ９のゲートには、リセット信号ＲＳが印加されている。また、当該トランジスタ９のソースは、接地されている。

ここで、図１７に示す単位回路１の各構成部の役割について説明を行う。トランジスタ３は、ゲートに印加される入力信号Ｉｎの電圧値に応じて、クロック信号の出力と非出力とを切り替える。具体的には、トランジスタ３は、入力信号Ｉｎが“１”のデータを示すＨｉｇｈレベルの電圧を有する場合には、クロック信号Ｃｌｋをソースから出力する。一方、トランジスタ３は、入力信号ＩｎがＬｏｗレベルの電圧を有する場合には、クロック信号Ｃｌｋをソースから出力しない。この場合、トランジスタ３のソースの電位は、クロック信号ＣｌｋのＬｏｗレベルとなる。

コンデンサ５は、前段の単位回路１から転送されてくるデータを記憶する役割を果たす。なお、当該コンデンサ５は、トランジスタ３のゲートとドレインとの間に発生する容量あるいはトランジスタ３のゲートとソースとの間に発生する容量が用いられてもよいし、新たに形成されたコンデンサが用いられてもよい。

トランジスタ７は、トランジスタ３のソースから出力されてきたクロック信号Ｃｌｋを出力信号Ｎｅｘｔとして出力するか否かを決定するスイッチである。具体的には、トランジスタ７のドレインおよびソースにＨｉｇｈレベルの電圧が印加された場合には、ソースから“１”のデータを示すＨｉｇｈレベル電圧が出力信号Ｎｅｘｔとして出力される。一方、トランジスタ７のドレインおよびソースにＬｏｗレベルの電圧が印加された場合には、ソースからＬｏｗレベルの電圧が出力信号Ｎｅｘｔとして出力される。

トランジスタ９は、後段の単位回路１の出力信号Ｏｕｔをリセット信号ＲＳとして用いることにより、コンデンサ５に記憶されたデータを消去する。すなわち、トランジスタ９は、自機が属する単位回路１が転送電荷を出力した後に、当該自機が属する単位回路１に蓄積されたデータをクリアする役割を果たしている。

以上のように構成された従来のシフトレジスタにおいて、以下に図面を参照しながらその動作について説明を行う。ここで、図１８は、従来のシフトレジスタがデータを転送する際における各信号の電圧状態を示した図である。

まず、ｔ＝０において、単位回路１−１にデータが入力する。すなわち、Ｈｉｇｈレベルの電圧をもった入力信号Ｉｎ１が当該単位回路１−１に入力する。これにより、単位回路１−１のコンデンサ５にデータが記憶され、単位回路１−１のトランジスタ３のゲート電位がＨｉｇｈレベルに上昇する。その結果、単位回路１−１のトランジスタ３は、導通状態となる。

次に、ｔ＝２において、クロック信号Ｃｌｋ１の電圧がＨｉｇｈレベルになる。ここで、単位回路１−１のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ１をソースを介して出力する。そのため、出力信号Ｏｕｔ１の電圧は、Ｈｉｇｈレベルに上昇する。さらに、単位回路１−１のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１の電圧）が上昇する。

さらに、ｔ＝２において、単位回路１−１のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの電圧が印加される。そのため、当該単位回路１−１のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ１の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−１から単位回路１−２へとデータが転送される。

次に、ｔ＝３において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下する。これに伴って、出力信号Ｏｕｔ１の電圧も、Ｌｏｗレベルに降下する。同様に、単位回路１−１のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１の電圧）も降下する。

また、ｔ＝３において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下すると、単位回路１−１のトランジスタ７のドレイン電位およびゲート電位も降下する。その結果、当該単位回路１−１のトランジスタ７は、遮断状態となる。

次に、ｔ＝４において、クロック信号Ｃｌｋ２の電圧がＨｉｇｈレベルになる。ここで、単位回路１−２のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ２をソースを介して出力する。そのため、出力信号Ｏｕｔ２の電圧は、Ｈｉｇｈレベルに上昇する。さらに、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）が上昇する。

また、出力信号Ｏｕｔ２は、単位回路１−１のリセット信号ＲＳ１として用いられる。したがって、出力信号Ｏｕｔ２の電圧が上昇すると、リセット信号ＲＳ１の電圧が上昇し、単位回路１−１のコンデンサ５に記憶されたデータがクリアされる。その結果、単位回路１−１のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１の電圧）はＬｏｗレベルに降下する。

さらに、ｔ＝４において、単位回路１−２のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ２が印加される。そのため、当該単位回路１−２のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ２の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−２から単位回路１−３へとデータが転送される。

次に、ｔ＝５において、クロック信号Ｃｌｋ２の電圧が、Ｌｏｗレベルに降下する。これに伴って、出力信号Ｏｕｔ２の電圧も、Ｌｏｗレベルに降下する。同様に、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）も降下する。

また、ｔ＝５において、クロック信号Ｃｌｋ２の電圧が、Ｌｏｗレベルに降下すると、単位回路１−２のトランジスタ７のドレイン電位およびゲート電位も降下する。その結果、当該単位回路１−２のトランジスタ７は、遮断状態となる。

次に、ｔ＝６において、クロック信号Ｃｌｋ１の電圧がＨｉｇｈレベルになる。ここで、単位回路１−３のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ１をソースを介して出力する。そのため、出力信号Ｏｕｔ３の電圧は、Ｈｉｇｈレベルに上昇する。さらに、単位回路１−３のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ３の電圧）が上昇する。

また、出力信号Ｏｕｔ３は、単位回路１−２のリセット信号ＲＳ２として用いられる。したがって、出力信号Ｏｕｔ３の電圧が上昇すると、リセット信号ＲＳ２の電圧が上昇し、単位回路１−２のコンデンサ５に記憶されたデータがクリアされる。その結果、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）はＬｏｗレベルに降下する。

さらに、ｔ＝６において、単位回路１−３のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ１が印加される。そのため、当該単位回路１−３のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ３の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−３から単位回路１−４へとデータが転送される。

次に、ｔ＝７において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下する。これに伴って、出力信号Ｏｕｔ３の電圧も、Ｌｏｗレベルに降下する。同様に、単位回路１−３のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ３の電圧）も降下する。

また、ｔ＝７において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下すると、単位回路１−３のトランジスタ７のドレイン電位およびゲート電位も降下する。その結果、当該単位回路１−３のトランジスタ７は、遮断状態となる。

次に、ｔ＝８において、クロック信号Ｃｌｋ２の電圧がＨｉｇｈレベルになる。ここで、単位回路１−４のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ２をソースを介して出力する。そのため、出力信号Ｏｕｔ４の電圧は、Ｈｉｇｈレベルに上昇する。さらに、単位回路１−４のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ４の電圧）が上昇する。

さらに、ｔ＝８において、単位回路１−４のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ２が印加される。そのため、当該単位回路１−４のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ３の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−４からデータが出力される。

以上のような動作を行うことにより、図１６に示すシフトレジスタは、左から右へとデータを転送している。
特開２００１−２７３７８５号公報

ところで、上記従来のシフトレジスタでは、図１８の（α）の期間において、単位回路１−１に含まれるトランジスタ３のソースとトランジスタ７のゲートとの間の部分（すなわち、出力信号Ｏｕｔ１が出力される部分）がハイインピーダンス状態になるという問題が存在していた。以下に、詳しく説明を行う。

図１８の（α）の期間では、トランジスタ３のゲートに印加されている入力信号Ｉｎ１の電圧がＬｏｗの状態になっている。そのため、当該トランジスタ３は、遮断状態にある。さらに、当該トランジスタ３が遮断状態にあるので、トランジスタ７のゲート電位と等しい出力信号Ｏｕｔ１の電圧もＬｏｗの状態となっている。そのため、当該トランジスタ７も遮断状態にある。その結果、トランジスタ３のソースとトランジスタ７のゲートとの間の部分は、ハイインピーダンス状態となる。

上述したように、トランジスタ３のソースとトランジスタ７のゲートとの間の部分がハイインピーダンス状態となると、かかる部分の電位および出力信号Ｏｕｔ１の電圧が（α）の期間においてＬｏｗの状態で安定しないという問題が生じる。その結果、例えば、遮断状態に制御されるべきトランジスタ７が導通状態に制御されてしまい、当該シフトレジスタにおいて誤動作が発生するおそれがある。

そこで、本発明の目的は、第１のトランジスタと第２のトランジスタとの間がハイインピーダンス状態になることにより生じる誤動作を防止することができるシフトレジスタを提供することである。

本発明に係るシフトレジスタは、複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、データを一方向に転送するものであって、以下のような構成を有する。各単位回路は、容量手段と、第１のトランジスタと第２のトランジスタと電位制御手段とを含んでいる。各容量手段は、データの転送方向に対して上流側に位置する単位回路から出力されるデータを記憶する。各第１のトランジスタは、入力側の拡散層にクロック信号が印加され、容量手段がデータを蓄積している場合にのみ導通状態に制御されて、当該クロック信号のパルス波を出力側の拡散層から出力する。各第２のトランジスタは、第１のトランジスタの出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、第１のトランジスタから出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御されて、データの転送方向に対して下流側に位置する単位回路に対して出力側の拡散層からデータを出力する。各電位制御手段は、少なくとも、第２のトランジスタが遮断状態に制御されている間において、当該第２のトランジスタの制御電極の電位を、当該第２のトランジスタが遮断状態に制御される電位に制御する。より詳細には、各電位制御手段は、第１のトランジスタの出力側の拡散層と第２のトランジスタの制御電極との間の部分に入力側の拡散層が接続され、出力側の拡散層に所定の電圧が印加され、制御電極に導通状態と遮断状態とを切り替えるための制御信号が印加された第５のトランジスタを含む。各第５のトランジスタは、データの転送方向に対して下流側に位置する単位回路にデータを出力した後であって、かつ、第１のトランジスタおよび第２のトランジスタが遮断状態になる期間において、導通状態となるように制御信号により制御される。また、各電位制御手段は、自機が属する単位回路のデータの転送方向に対して下流側に位置する単位回路に含まれる第１のトランジスタの出力側の拡散層から出力されるクロック信号のパルス波を用いて制御信号を生成し、かつ制御信号を保持する制御信号生成手段をさらに含む。なお、請求項中での入力側の拡散層は、実施形態中のドレインを示す。また、請求項中での出力側の拡散層は、実施形態中のソースを示す。さらに、請求項中での制御電極は、実施形態中でのゲートを示す。これは、実施形態では、トランジスタがＮｃｈトランジスタであるとして説明されているからである。そのため、トランジスタがＰｃｈトランジスタである場合には、入力側の拡散層と出力側の拡散層との関係が入れ替わる。

また、各単位回路は、データ転送後に容量手段に記憶されたデータを消去する消去手段をさらに備えていてもよい。

また、各消去手段は、出力側の拡散層に所定の電圧が印加され、入力側の拡散層が第１のトランジスタの制御電極に接続され、制御電極がデータの転送方向に対して下流側に位置する単位回路における第１のトランジスタの出力側の拡散層と第２のトランジスタの制御電極との間の部分に接続された第３のトランジスタであり、各第３のトランジスタは、自機が属する単位回路よりもデータの転送方向に対して下流側に位置する単位回路に含まれる第１のトランジスタの出力側の拡散層からクロック信号のパルス波が出力された場合に導通状態に制御されて、容量手段が記憶しているデータを消去するようにしてもよい。なお、第３のトランジスタの出力側の拡散層に印加される所定の電圧は、第３のトランジスタがＮｃｈＭＯＳトランジスタである場合には、接地電位であり、第３のトランジスタがＰｃｈＭＯＳトランジスタである場合には、正の電位である。

また、各制御信号生成手段は、自機が属する単位回路のデータの転送方向に対して下流側に位置する単位回路に含まれる第１のトランジスタの出力側の拡散層に入力側の拡散層および制御電極が接続され、出力側の拡散層が第５のトランジスタの制御電極に接続された第６のトランジスタであり、各第６のトランジスタは、自機が属する単位回路のデータの転送方向に対して下流側に位置する単位回路に含まれる第１のトランジスタから出力されてくるクロック信号のパルス波が自機の制御電極および自機の入力側の拡散層に印加されたときに導通状態に制御され、各第５のトランジスタは、第６のトランジスタが導通状態に制御された場合に、導通状態に制御されてもよい。

また、各制御信号生成手段は、自機が属する単位回路のデータの転送方向に対して下流側に位置する単位回路に含まれる第１のトランジスタの出力側の拡散層に制御電極が接続され、出力側の拡散層が第５のトランジスタの制御電極に接続され、入力側の拡散層には所定の直流電圧が印加された第６のトランジスタであり、各第６のトランジスタは、自機が属する単位回路のデータの転送方向に対して下流側に位置する単位回路に含まれる第１のトランジスタから出力されてくるクロック信号のパルス波が自機の制御電極に印加されたときに導通状態に制御され、各第５のトランジスタは、第６のトランジスタが導通状態に制御された場合に、導通状態に制御されてもよい。

また、各制御信号生成手段は、データの転送方向に対して上流側に位置する単位回路からデータが出力されたときに、第５のトランジスタの制御電極の電位を変動させて当該第５のトランジスタを遮断状態に制御する遮断手段をさらに含んでいてもよい。

また、各遮断手段は、第６のトランジスタの出力側の拡散層に入力側の拡散層が接続され、自機が属する単位回路よりもデータの転送方向に対して上流側に位置する単位回路に含まれる第１のトランジスタの出力側の拡散層に制御電極が接続され、出力側の拡散層に所定の電圧が印加された第７のトランジスタであり、各第７のトランジスタは、自機が属する単位回路よりもデータの転送方向に対して上流側に位置する単位回路の第１のトランジスタから出力されてくるクロック信号のパルス波が自機の制御電極に印加されたときにのみ導通状態に制御され、各第５のトランジスタは、第７のトランジスタが導通状態に制御されることにより、遮断状態に制御されるようにしてもよい。

また、複数段の単位回路の内、１段目に位置する単位回路の電位制御手段は、自機が属する単位回路にデータが入力してきたときに、第５のトランジスタの制御電極の電位を変動させて当該第５のトランジスタを遮断状態に制御する遮断手段をさらに含んでいてもよい。

また、遮断手段は、第６のトランジスタの出力側の拡散層に入力側の拡散層が接続され、第１のトランジスタの制御電極に制御電極が接続され、出力側の拡散層に所定の電圧が印加された第７のトランジスタであり、第７のトランジスタは、自機が属する単位回路にデータが入力してきたときにのみ導通状態に制御され、第５のトランジスタは、第７のトランジスタが導通状態に制御されることにより、遮断状態に制御されてもよい。

また、複数段の単位回路の内、最終段に位置する単位回路の電位制御手段は、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路に入力してくるデータを用いて、制御信号を生成し、かつ制御信号を保持する制御信号生成手段をさらに含んでいてもよい。

また、制御信号生成手段は、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路に含まれる第１のトランジスタの制御電極に入力側の拡散層および制御電極が接続され、出力側の拡散層が第５のトランジスタの制御電極に接続された第６のトランジスタをさらに含み、第６のトランジスタは、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路の第１のトランジスタの制御電極にデータが入力してきたときに導通状態に制御され、第５のトランジスタは、第６のトランジスタが導通状態に制御された場合に、導通状態に制御されてもよい。

また、制御信号生成手段は、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路に含まれる第１のトランジスタの制御電極に制御電極が接続され、出力側の拡散層が第５のトランジスタの制御電極に接続され、入力側の拡散層には所定の直流電圧が印加された第６のトランジスタであり、第６のトランジスタは、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路に含まれる第１のトランジスタの制御電極にデータが入力してきたときに導通状態に制御され、第５のトランジスタは、第６のトランジスタが導通状態に制御された場合に、導通状態に制御されてもよい。

また、各電位制御手段は、データが第１段目の単位回路に入力する直前において、第６のトランジスタの出力側の拡散層と第７のトランジスタの入力側の拡散層との間の部分に、第５のトランジスタが導通状態となる電位を与える電位付与手段をさらに含んでいてもよい。

また、各電位付与手段は、第５のトランジスタが導通状態となる電位が入力側の拡散層に印加され、第６のトランジスタの出力側の拡散層と第７のトランジスタの入力側の拡散層との間の部分に出力側の拡散層が接続され、制御電極には所定のパルス信号が印加される第８のトランジスタであり、各第８のトランジスタは、最終段の単位回路からデータが出力されてから第１段目の単位回路に新たなデータが入力するまでの間において、制御電極に所定のパルス信号が印加されることにより導通状態に制御されて、第５のトランジスタが導通状態となる電位を、出力側の拡散層から出力するようにしてもよい。

また、各電位制御手段は、第６のトランジスタの出力側の拡散層と第７のトランジスタの入力側の拡散層との間の部分に、第５のトランジスタが導通状態となる電位を与える電位付与手段をさらに含んでいてもよい。

また、各電位制御手段は、自機が属する単位回路のデータの転送方向に対して上流側に位置する単位回路に含まれる第１のトランジスタの制御電極の電位を用いて、制御信号を生成する制御信号生成手段をさらに含んでいてもよい。

また、各制御信号生成手段は、自機が属する単位回路のデータの転送方向に対して上流側に位置する単位回路に含まれる第１のトランジスタの制御電極の電位を反転させて出力するインバータであり、各第５のトランジスタは、インバータから相対的に高い電圧レベルの信号が出力された場合に、導通状態に制御されてもよい。

また、クロック信号は、同じ周期であって交互にパルス波が出現する関係を持つ第１のクロック信号と第２のクロック信号とを含んでおり、奇数段目に存在する単位回路に含まれる第１のトランジスタの入力側の拡散層には、第１のクロック信号が印加され、奇数段目に存在する単位回路は、制御電極に第２のクロック信号が印加され、出力側の拡散層が第１のトランジスタの制御電極に接続され、入力側の拡散層がデータの転送方向に対して上流側に位置する単位回路の第２のトランジスタの出力側の拡散層に接続された第９のトランジスタをさらに含み、偶数段目に存在する単位回路に含まれる第１のトランジスタの入力側の拡散層には、第２のクロック信号が印加され、偶数段目に存在する単位回路は、制御電極に第１のクロック信号が印加され、出力側の拡散層が第１のトランジスタの制御電極に接続され、入力側の拡散層がデータの転送方向に対して上流側に位置する単位回路の第２のトランジスタの出力側の拡散層に接続された第１０のトランジスタをさらに含み、第９のトランジスタおよび第１０のトランジスタは、自機が属する単位回路に含まれる第１のトランジスタが導通状態に制御されているときに遮断状態に制御されてもよい。

なお、本発明は、シフトレジスタのみならず、当該シフトレジスタを含んだＭＯＳ型固体撮像装置およびカメラに対しても向けられている。

本発明では、第２のトランジスタが遮断状態に制御されている間において、当該トランジスタの制御電極の電位を、当該第２のトランジスタが遮断状態に制御される電位に制御している。そのため、当該第２のトランジスタが遮断状態に制御されている間において、当該第２のトランジスタの制御電極がハイインピーダンス状態になることがない。その結果、当該制御電極の電位が変動することによって、第２のトランジスタが導通状態になる誤動作が防止される。

また、本発明では、第５のトランジスタが電位制御手段として用いられている。当該第５のトランジスタは、制御信号により導通状態と遮断状態とが切り替えられている。そのため、第１のトランジスタおよび第２のトランジスタが遮断状態となったときのみ、第５のトランジスタを導通状態に制御することが可能となる。その結果、第１のトランジスタおよび第２のトランジスタが遮断状態となったとき以外において、第５のトランジスタが導通状態になることにより、データの信号電荷がリークする問題がなくなる。

また、本発明では、第１のトランジスタの出力側の拡散層からの信号を用いて制御信号を生成している。そのため、当該制御信号の生成に新たな電源等を必要としない。

また、本発明では、制御信号を生成する制御信号生成手段として、第６のトランジスタが用いられている。そして、当該第６のトランジスタの入力側の拡散層には、直流電圧が印加されている。すなわち、当該第６のトランジスタの入力側の拡散層の電位は、常に出力側の拡散層の電位よりも高くなる。そのため、当該第６のトランジスタの出力側の拡散層がハイインピーダンス状態となったとしても、出力側の拡散層から入力側の拡散層へのリーク電流の発生が起こらない。

また、本発明では、データの転送方向に対して上流側に位置する単位回路からデータが出力されたときに、第５のトランジスタを遮断状態にしている。すなわち、単位回路にデータが入力する直前に、第５のトランジスタを遮断状態にして、初期状態に戻している。

なお、第５のトランジスタを遮断状態に戻す際には、データの転送方向に対して上流側に位置する単位回路に含まれる第１のトランジスタから出力されるクロック信号のパルス波が用いられているので、当該第５のトランジスタを遮断するために新たな電源電圧を設置する必要がない。

また、１段目に存在する単位回路では、当該１段目に存在する単位回路にデータが入力する際に、第５のトランジスタを遮断状態にして、初期状態に戻している。

また、最終段に存在する単位回路では、当該最終段の単位回路よりデータの転送方向に対して上流側に位置する単位回路にデータが入力してきた際に、第５のトランジスタを遮断状態にして、初期状態に戻せばよい。

また、データが第１段目の単位回路に入力する時または直前において、第６のトランジスタと第７のトランジスタとの間の部分の電位を、第５のトランジスタが導通状態となる電位にしている。これにより、データがシフトレジスタに入力する直前に、第６のトランジスタと第７のトランジスタとの間の部分における電位をリセットすることが可能となる。

また、第６のトランジスタの出力側の拡散層と第７のトランジスタの入力側の拡散層と野間の部分に、第５のトランジスタが導通状態となる電位が与えられる。これにより、当該第５のトランジスタの制御電極がハイインピーダンス状態となり、制御電極の電位が降下することが防止される。

また、制御信号は、自機が属する単位回路に含まれる第１のトランジスタの制御電極の電位を用いて生成される。そのため、第１段目の単位回路や最終段の単位回路であることに関係なく、全ての単位回路の回路構成を同じにすることができる。さらに、インバータを用いて制御信号が生成される構成をとることにより、シフトレジスタの回路構成を簡単にできる。

また、第９のトランジスタが、第１のトランジスタとデータの転送方向に対して上流側に位置する単位回路に含まれる第２のトランジスタとの間に設けられている。これにより、第１のトランジスタが導通状態において、当該第１のトランジスタと、それよりも前段側の回路とを分離することができる。そのため、第１のトランジスタよりも前段側の回路による寄生容量を無視することが可能となる。その結果、第１のトランジスタの制御電極の電位をより高くすることができる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係るシフトレジスタについて図面を参照しながら説明を行う。図１は、本実施形態に係るシフトレジスタの構成を示した図である。

図１に示すシフトレジスタは、４段の単位回路１−１〜４および抵抗素子２−１〜４を備える。当該シフトレジスタは、一定の周期を持つ２つのクロック信号Ｃｌｋ１およびＣｌｋ２に基づいてデータを一方向（図１の左から右へ）に転送する。なお、クロック信号Ｃｌｋ１とクロック信号Ｃｌｋ２とは、等しい周期でパルス波が生じる信号である。ただし、クロック信号Ｃｌｋ１とクロック信号Ｃｌｋ２とは、交互にパルス波が発生する関係を有する。また、単位回路１は、データの転送方向に対して下流側の隣に位置する段（以下、後段と称す）の単位回路１に対してデータである出力信号Ｎｅｘｔを出力する際に、出力信号Ｏｕｔを出力する。当該出力信号Ｏｕｔは、データを出力した単位回路１の、データの転送方向に対して上流側の隣に位置する段（以下、前段と称す）に接続された単位回路１に記憶されたデータを消去するためのリセット信号ＲＳの役割を果たす。また、出力信号Ｎｅｘｔは、後段の単位回路１における入力信号Ｉｎとなる。ここで、単位回路１の詳細について図１７を参照しながら説明する。

まず、当該単位回路１の回路構成について説明する。図１７に示す単位回路１は、トランジスタ３、コンデンサ５、トランジスタ７およびトランジスタ９を備える。トランジスタ３のドレインは、クロック信号Ｃｌｋ１の信号線に接続され、当該クロック信号Ｃｌｋ１が入力する。また、トランジスタ３のゲートには、入力信号Ｉｎが印加されている。また、当該トランジスタ３のソースは、トランジスタ７のドレインに接続される。さらに、当該トランジスタ３のソースは、前段の単位回路１に接続されており、出力信号Ｏｕｔを出力する。

トランジスタ７のゲートは、当該トランジスタ７のドレインに接続されている。また、当該トランジスタ７のソースは、後段の単位回路１に接続されており、出力信号Ｎｅｘｔを出力する。コンデンサ５は、トランジスタ３のゲートとソースとの間に接続される。

トランジスタ９のドレインには、入力信号Ｉｎが印加されている。また、当該トランジスタ９のゲートには、リセット信号ＲＳが印加されている。また、当該トランジスタ９のソースは、接地されている。

ここで、図１７に示す単位回路１の各構成部の役割について説明を行う。トランジスタ３は、ゲートに印加される入力信号Ｉｎの電圧値に応じて、クロック信号の出力と非出力とを切り替える。具体的には、トランジスタ３は、入力信号Ｉｎが“１”のデータを示すＨｉｇｈレベルの電圧を有する場合には、クロック信号Ｃｌｋをソースから出力する。一方、トランジスタ３は、入力信号ＩｎがＬｏｗレベルの電圧を有する場合には、クロック信号Ｃｌｋをソースから出力しない。この場合、トランジスタ３のソースの電位は、クロック信号ＣｌｋのＬｏｗレベルとなる。すなわち、トランジスタ３は、ゲート電位がＨｉｇｈレベルである場合にのみ導通状態に制御されて、当該クロック信号Ｃｌｋのパルス波をソースから出力する。

コンデンサ５は、前段に接続された単位回路から出力されるデータを記憶するための容量手段である。具体的には、当該コンデンサ５は、前段の単位回路１から転送されてくるデータを記憶する。当該コンデンサ５がデータを記憶している場合には、トランジスタ３のゲート電位がＨｉｇｈレベルとなり、当該トランジスタ３は、導通状態に制御される。なお、当該コンデンサ５は、トランジスタ３のゲートとドレインとの間に発生する容量あるいはトランジスタ３のゲートとソースとの間に発生する容量が用いられてもよいし、新たに形成されたコンデンサが用いられてもよい。

トランジスタ７は、トランジスタ３のソースから出力されてきたクロック信号Ｃｌｋを出力信号Ｎｅｘｔとして出力するか否かを決定するスイッチである。具体的には、トランジスタ７のドレインおよびゲートにＨｉｇｈレベルの電圧が印加された場合には、ソースから“１”のデータを示すＨｉｇｈレベル電圧が出力信号Ｎｅｘｔとして出力される。一方、トランジスタ７のドレインおよびゲートにＬｏｗレベルの電圧が印加された場合には、トランジスタ７は遮断状態になり、ソースにはドレインのＬｏｗレベルの電圧が出力されない。すなわち、トランジスタ７は、トランジスタ３から出力されてくるクロック信号Ｃｌｋのパルス波（具体的には、Ｈｉｇｈレベルの電圧をもつ信号）がゲートおよびドレインに入力したときにのみ導通状態に制御されて、後段に接続された単位回路１に対してソースからデータを出力する。

トランジスタ９は、後段の単位回路１の出力信号Ｏｕｔをリセット信号ＲＳとして用いることにより、コンデンサ５に蓄積されたデータを消去する。すなわち、トランジスタ９は、自機が属する単位回路１が転送電荷を出力した後に、当該自機が属する単位回路１に蓄積されたデータをクリアする役割を果たしている。

次に、本実施形態に係るシフトレジスタの特徴部分である抵抗素子２−１〜４について説明を行う。当該抵抗素子２は、図１に示すように、トランジスタ３のソースとトランジスタ７のゲートとの間に一端が接続され、他端が接地される。当該抵抗素子２は、トランジスタ３のソースとトランジスタ７のゲートとの間の部分がハイインピーダンス状態となるのを防止する役割を果たす。具体的には、当該抵抗素子２は、トランジスタ７が遮断状態に制御されている間において、当該トランジスタ７のゲート電位を、当該トランジスタ７を遮断状態に維持することができる電位に制御する役割を果たす。そして、当該抵抗素子２は、かかる役割を果たすために、トランジスタ３が導通状態となったときに有する抵抗値よりも十分に大きな抵抗値を有する。具体的には、当該トランジスタ３が導通状態となったときに有する抵抗値が１ｋΩである場合に、抵抗素子２が有する抵抗値が１０〜１００ｋΩとなる。

以上のように構成された本実施形態に係るシフトレジスタについて、以下に図１８を参照しながらその動作について説明を行う。ここで、図１８は、従来のシフトレジスタがデータを転送する際における各信号の電圧状態を示した図である。

まず、ｔ＝０において、単位回路１−１にデータが入力する。すなわち、Ｈｉｇｈレベルの電圧をもった入力信号Ｉｎ１が当該単位回路１−１に入力する。これにより、単位回路１−１のコンデンサ５にデータが記憶され、単位回路１−１のトランジスタ３のゲート電位がＨｉｇｈレベルに上昇する。その結果、単位回路１−１のトランジスタ３は、導通状態となる。

次に、ｔ＝２において、クロック信号Ｃｌｋ１の電圧がＨｉｇｈレベルになる。ここで、単位回路１−１のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ１のパルス波を、ソースを介して出力する。そのため、出力信号Ｏｕｔ１の電圧は、Ｈｉｇｈレベルに上昇する。ここで、図１７において、単位回路１−１のトランジスタ３のゲートは、ハイインピーダンス状態となっている。したがって、単位回路１−１のコンデンサ５の下側の電極の電位が変化すれば、当該単位回路１−１のコンデンサ５の上側の電極の電位（すなわち、単位回路１−１のトランジスタ３のゲート電位）も変動する。そのため、単位回路１−１のトランジスタ３のソース電位（すなわち、出力信号Ｏｕｔ１の電圧）がＨｉｇｈレベルになると、単位回路１−１のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１の電圧）も上昇する。

さらに、ｔ＝２において、単位回路１−１のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの電圧が印加される。そのため、当該単位回路１−１のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ１の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−１から単位回路１−２へとデータが転送される。

次に、ｔ＝３において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下する。これに伴って、出力信号Ｏｕｔ１の電圧も、Ｌｏｗレベルに降下する。同様に、単位回路１−１のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１の電圧）も降下する。

また、ｔ＝３において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下すると、単位回路１−１のトランジスタ７のドレイン電位およびゲート電位も降下する。その結果、当該単位回路１−１のトランジスタ７は、遮断状態となる。

次に、ｔ＝４において、クロック信号Ｃｌｋ２の電圧がＨｉｇｈレベルになる。ここで、単位回路１−２のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ２のパルス波を、ソースを介して出力する。そのため、出力信号Ｏｕｔ２の電圧は、Ｈｉｇｈレベルに上昇する。ここで、図１７において、単位回路１−２のトランジスタ３のゲートは、ハイインピーダンス状態となっている。したがって、単位回路１−２のコンデンサ５の下側の電極の電位が変化すれば、当該単位回路１−２のコンデンサ５の上側の電極の電位（すなわち、単位回路１−２のトランジスタ３のゲート電位）も変動する。そのため、単位回路１−２のトランジスタ３のソース電位（すなわち、出力信号Ｏｕｔ２の電圧）がＨｉｇｈレベルになると、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）も上昇する。

また、出力信号Ｏｕｔ２は、単位回路１−１のリセット信号ＲＳ１として用いられる。したがって、出力信号Ｏｕｔ２の電圧が上昇すると、リセット信号ＲＳ１の電圧が上昇し、単位回路１−１のコンデンサ５に記憶されたデータがクリアされる。その結果、単位回路１−１のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１の電圧）はＬｏｗレベルに降下する。

さらに、ｔ＝４において、単位回路１−２のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ２が印加される。そのため、当該単位回路１−２のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ２の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−２から単位回路１−３へとデータが転送される。

ここで、従来では、ｔ＝４において、トランジスタ３のソースとトランジスタ７のゲートとの間は、ハイインピーダンス状態となっていた。しかしながら、本実施形態に係るシフトレジスタでは、トランジスタ３のソースとトランジスタ７のゲートとの間に、一端が接地された抵抗素子２−１が接続されている。そのため、トランジスタ３のソースとトランジスタ７のゲートとの間は、ローインピーダンス状態に維持される。その結果、トランジスタ３のソースとトランジスタ７のゲートとの間の電位はＬｏｗレベルで安定する。

次に、ｔ＝５において、クロック信号Ｃｌｋ２の電圧が、Ｌｏｗレベルに降下する。これに伴って、出力信号Ｏｕｔ２の電圧も、Ｌｏｗレベルに降下する。同様に、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）も降下する。

また、ｔ＝５において、クロック信号Ｃｌｋ２の電圧が、Ｌｏｗレベルに降下すると、単位回路１−２のトランジスタ７のドレイン電位およびゲート電位も降下する。その結果、当該単位回路１−２のトランジスタ７は、遮断状態となる。

次に、ｔ＝６において、クロック信号Ｃｌｋ１の電圧がＨｉｇｈレベルになる。ここで、単位回路１−３のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ１をソースを介して出力する。そのため、出力信号Ｏｕｔ３の電圧は、Ｈｉｇｈレベルに上昇する。ここで、図１７において、単位回路１−３のトランジスタ３のゲートは、ハイインピーダンス状態となっている。したがって、単位回路１−３のコンデンサ５の下側の電極の電位が変化すれば、当該単位回路１−３のコンデンサ５の上側の電極の電位（すなわち、単位回路１−３のトランジスタ３のゲート電位）も変動する。そのため、単位回路１−３のトランジスタ３のソース電位（すなわち、出力信号Ｏｕｔ３の電圧）がＨｉｇｈレベルになると、単位回路１−３のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ３の電圧）も上昇する。

また、出力信号Ｏｕｔ３は、単位回路１−２のリセット信号ＲＳ２として用いられる。したがって、出力信号Ｏｕｔ３の電圧が上昇すると、リセット信号ＲＳ２の電圧が上昇し、単位回路１−２のコンデンサ５に記憶されたデータがクリアされる。その結果、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）はＬｏｗレベルに降下する。

さらに、ｔ＝６において、単位回路１−３のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ１が印加される。そのため、当該単位回路１−３のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ３の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−３から単位回路１−４へとデータが転送される。

次に、ｔ＝７において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下する。これに伴って、出力信号Ｏｕｔ３の電圧も、Ｌｏｗレベルに降下する。同様に、単位回路１−３のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ３の電圧）も降下する。

また、ｔ＝７において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下すると、単位回路１−３のトランジスタ７のドレイン電位およびゲート電位も降下する。その結果、当該単位回路１−３のトランジスタ７は、遮断状態となる。

次に、ｔ＝８において、クロック信号Ｃｌｋ２の電圧がＨｉｇｈレベルになる。ここで、単位回路１−４のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ２をソースを介して出力する。そのため、出力信号Ｏｕｔ４の電圧は、Ｈｉｇｈレベルに上昇する。ここで、図１７において、単位回路１−４のトランジスタ３のゲートは、ハイインピーダンス状態となっている。したがって、単位回路１−４のコンデンサ５の下側の電極の電位が変化すれば、当該単位回路１−４のコンデンサ５の上側の電極の電位（すなわち、単位回路１−４のトランジスタ３のゲート電位）も変動する。そのため、単位回路１−４のトランジスタ３のソース電位（すなわち、出力信号Ｏｕｔ４の電圧）がＨｉｇｈレベルになると、単位回路１−４のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ４の電圧）も上昇する。

さらに、ｔ＝８において、単位回路１−４のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ２が印加される。そのため、当該単位回路１−４のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ３の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−４からデータが出力される。以上のような動作を行うことにより、図１６に示すシフトレジスタは、左から右へとデータを転送している。

以上のように、本実施形態に係るシフトレジスタによれば、各単位回路１のトランジスタ３とトランジスタ７との間に、一端が接地された抵抗素子が接続される。そのため、トランジスタ３とトランジスタ７との間の部分がハイインピーダンス状態になることがない。その結果、トランジスタ３とトランジスタ７との間の部分の電位が安定し、シフトレジスタの誤動作が防止される。

なお、本実施形態に係るシフトレジスタは、４段の単位回路１で構成されるとしていたが、当該単位回路１の数はこれに限らず、複数であればよい。

なお、本実施形態に係るシフトレジスタでは、トランジスタ３とトランジスタ７との間に抵抗素子２が接続されているが、トランジスタ３とトランジスタ７との間に接続される素子は、抵抗素子２に限らない。トランジスタ３とトランジスタ７との間には、例えば、図２に示すようにトランジスタ１２が接続されてもよい。具体的には、当該トランジスタ１２は、トランジスタ３のソースとトランジスタ７のゲートとの間にドレインが接続され、ソースが接地され、ゲートに直流電圧ＢＩＡＳＡが印加されたトランジスタである。なお、当該トランジスタ１２のゲートに印加される直流電圧ＢＩＡＳＡは、抵抗素子２と同様の抵抗値がトランジスタ１２のドレイン−ソース間に発生するような電圧である。

ここで、本実施形態に係るシフトレジスタの適用例について図面を参照しながら説明する。本実施形態に係るシフトレジスタは、ＭＯＳ型固体撮像装置に適用されるのが望ましい。以下に、図面を参照しながら、本実施形態に係るシフトレジスタが適用されたＭＯＳ型固体撮像装置について説明を行う。なお、図３は、本実施形態に係るシフトレジスタが適用されたＭＯＳ型固体撮像装置の構成を示した図である。

当該ＭＯＳ型固体撮像装置は、受光領域１００、垂直シフトレジスタ回路１０３、選択回路１０５、水平シフトレジスタ１０７、ノイズキャンセラ回路１０９およびスイッチ１１１を備える。受光領域１００には、入射してくる光を信号電荷に変換する複数の受光素子がマトリクス状に配置される。また、マトリクス状に配置された各行の間には、受光素子を行単位で選択するための複数の行選択線が配置される。また、マトリクス状に配置された各列の間には、信号を読み出すための複数の信号線が配置される。

垂直シフトレジスタ回路１０３は、データを垂直方向に転送するシフトレジスタである。当該垂直シフトレジスタ回路１０３は、複数の単位回路により構成される。データを有する単位回路は、後段の単位回路へデータを出力する際に、選択回路１０５へと行を選択させるための選択信号を出力する。選択回路１０５は、垂直シフトレジスタ回路１０３から出力される選択信号により指定された行の受光素子を選択する。

水平シフトレジスタ１０７は、図１に示すシフトレジスタにより構成され、一方向、具体的には図３の左から右へとデータを転送する。当該水平シフトレジスタ１０７の単位回路１は、データを後段に接続された単位回路１へと出力する際に、Ｈｉｇｈレベルの電圧を持った出力信号Ｏｕｔをスイッチ１１１に対して出力する。なお、各単位回路１の構成については、図１７を用いてすでに説明を行ったので、これ以上の詳細な説明を省略する。

スイッチ１１１は、水平シフトレジスタ１０７の各単位回路１に対応させて設けられており、例えば、トランジスタにより実現される。具体的には、ドレインが受光領域１００の信号線にノイズキャンセラ回路１０９を介して接続されており、ソースが出力側へ接続されており、ゲートに出力信号Ｏｕｔが印加される。そして、各スイッチ１１１は、水平シフトレジスタ１０７からＨｉｇｈレベルの電圧を持った出力信号Ｏｕｔが出力されると導通状態に制御される。つまり、水平シフトレジスタ１０７内をデータが左から右へと転送されると、それに伴って、スイッチ１１１が左から右へと導通状態に切り替えられる。ノイズキャンセラ回路１０９は、受光領域１００から読み出される信号電荷のノイズを除去する回路である。

ここで、図１に示すシフトレジスタをＭＯＳ型固体撮像装置に適用する場合における特別の構成について説明を行う。図１に示すシフトレジスタをＭＯＳ型固体撮像装置に適用する場合には、抵抗素子２は、トランジスタ７が遮断状態に制御されている間において、トランジスタ３のソースとトランジスタ７のゲートとの間の電位（すなわち、出力信号Ｏｕｔの電圧）を、スイッチ１１１が遮断状態に制御される電位に制御できる抵抗値を有する必要がある。これは、トランジスタ３のソースとトランジスタ７のゲートとの間が、図１８の（α）の期間においてハイインピーダンス状態になり、出力信号Ｏｕｔの電圧が不安定になり、スイッチ１１１が導通状態に制御されることを防止するためである。

以上のように構成されたＭＯＳ型固体撮像装置について、以下に図面を参照しながらその動作について説明を行う。

まず、垂直シフトレジスタ回路１０３の１段目の単位回路に、“１”のデータが入力する。そして、当該１段目の単位回路は、２段目の単位回路に当該“１”のデータを出力する。この際、１段目の単位回路は、選択回路１０５に１行目の受光素子を選択するための選択信号を出力する。応じて、選択回路１０５は、当該選択信号に基づいて、１行目の行選択線を活性化して、１行目の受光素子から各列の信号線へと信号電荷を読み出させる。

次に、水平シフトレジスタ１０７は、１段目の単位回路１から最終段の単位回路１へと“１”のデータを転送する。データの転送に伴って、各単位回路１は、Ｈｉｇｈレベルの電圧を持つ出力信号Ｏｕｔを各スイッチ１１１に対して順次出力する。これにより、左から右へと、スイッチ１１１が順次導通状態に制御される。そして、導通状態に制御されたスイッチ１１１を介して、各信号線に読み出されていた信号電荷が固体撮像装置外へと順次出力されていく。以上の動作により、１行目の信号電荷が外部へと出力される。

この後、垂直シフトレジスタ回路１０３の２段目の単位回路は、３段目の単位回路へとデータを出力する。この際、２行目の受光素子が選択される。なお、この後、２行目の受光素子が発生した信号電荷を読み出す動作については、１行目において説明したものと同様であるので、説明を省略する。同様に、３行目以降についても、１行目と同様であるので、説明を省略する。

以上のように、図３に示す固体撮像装置では、トランジスタ３とトランジスタ７との間の部分がハイインピーダンス状態になることが防止される。その結果、スイッチ１１１が誤って導通状態に制御されることがなくなる。

なお、図３に示す固体撮像装置の水平シフトレジスタ１０７に用いられるシフトレジスタは、図１に示すシフトレジスタであるとした。しかしながら、水平シフトレジスタ１０７に用いられるシフトレジスタは、図２に示すシフトレジスタであってもよい。

また、図３に示す固体撮像装置において、本実施形態に係るシフトレジスタを適用するのは、水平シフトレジスタ１０７であるとしたが、本実施形態に係るシフトレジスタは、垂直シフトレジスタ回路１０３に用いられてもよい。

また、図３に示す固体撮像装置は、デジタルスチルカメラに用いられるのが望ましい。この場合、デジタルスチルカメラは、固体撮像装置から出力されたデータに画像処理等の所定の処理を施すための外部回路を備える必要がある。

ここで、上記第１の実施形態では、トランジスタ３とトランジスタ７との間の部分がハイインピーダンス状態となるのを防止するために、抵抗素子２やトランジスタ１２が用いられている。しかしながら、トランジスタ３とトランジスタ７との間に接続する素子はこれらに限らない。そこで、以下に示す第２の実施形態では、第１の実施形態と異なる素子が、トランジスタ３とトランジスタ７との間に接続されたシフトレジスタについて説明を行う。

（第２の実施形態）
以下に、本発明の第２の実施形態に係るシフトレジスタについて図面を参照しながら説明を行う。図４は、本実施形態に係るシフトレジスタの構成を示した図である。第１の実施形態に係るシフトレジスタは、トランジスタ３とトランジスタ７との間の部分が、抵抗素子２を介して常に接地されていた。これに対して、本実施形態に係るシフトレジスタでは、トランジスタ３とトランジスタ７との間の部分が、トランジスタを介して接地されている。そして、当該トランジスタは、トランジスタ３とトランジスタ７との間の部分がハイインピーダンスになり得る場合に、導通状態に制御され、それ以外の場合には遮断状態に制御される。

ここで、図４に示すシフトレジスタは、単位回路１、トランジスタ２１、トランジスタ２３およびトランジスタ２５を備える。単位回路１は、図１７に示すように、トランジスタ３、コンデンサ５、トランジスタ７およびトランジスタ９を備える。なお、当該単位回路１の詳細については、第１の実施形態と同様であるので、これ以上の詳細な説明を省略する。

以下に、本発明の特徴部分であるトランジスタ２１、トランジスタ２３およびトランジスタ２５の回路構成について、図４を用いて説明する。まず、トランジスタ２１−１、トランジスタ２３−１およびトランジスタ２５−１は、第１グループを形成する。同様に、トランジスタ２１−２、トランジスタ２３−２およびトランジスタ２５−２は、第２グループを形成する。同様に、トランジスタ２１−３、トランジスタ２３−３およびトランジスタ２５−３は、第３グループを形成する。同様に、トランジスタ２１−４、トランジスタ２３−４およびトランジスタ２５−４は、第４グループを形成する。

まず、第１グループの回路構成について説明する。当該第１グループは、第１段目の単位回路１−１の一部である。トランジスタ２１−１のゲートおよびドレインには、後段の単位回路１−２の出力信号Ｏｕｔ２が印加される。すなわち、トランジスタ２１−１のゲートおよびドレインは、後段の単位回路１−２のトランジスタ３のソースとトランジスタ７のゲートとの間の部分に接続される。また、トランジスタ２１−１のソースは、トランジスタ２５−１のドレインと接続されている。また、トランジスタ２５−１のソースは接地されている。また、トランジスタ２５−１のゲートは、単位回路１−１のトランジスタ３のゲートに接続されている。

トランジスタ２３−１のドレインには、単位回路１−１の出力信号Ｏｕｔ１が印加される。すなわち、トランジスタ２３−１のドレインは、単位回路１−１のトランジスタ３のソースとトランジスタ７のゲートとの間の部分に接続される。トランジスタ２３−１のゲートは、トランジスタ２１−１のソースに接続される。さらに、トランジスタ２３−１のソースは接地される。

次に、第２グループおよび第３グループの回路構成について説明する。当該第２グループは、中間に存在する単位回路１−２の一部であり、第３グループは、中間に存在する単位回路１−３の一部である。なお、第２グループの回路構成と第３グループの回路構成とは、同じであるので、ここでは、第２グループの回路構成のみについて説明を行う。また、第１グループの回路構成と第２グループの回路構成とは、トランジスタ２５のゲートの接続位置以外において共通するので、トランジスタ２５のゲートの接続位置以外についての説明を省略する。

トランジスタ２５−２のゲートには、前段の単位回路１−１の出力信号Ｏｕｔ１が印加される。すなわち、トランジスタ２５−２のゲートは、前段の単位回路１−１のトランジスタ３のソースとトランジスタ７のゲートとの間の部分に接続される。

次に、第４グループの回路構成について説明する。当該第４グループは、最終段に存在する単位回路１−４の一部である。なお、第４グループの回路構成と第２グループの回路構成とは、トランジスタ２１のゲートおよびドレインの接続位置以外において共通するので、トランジスタ２１のゲートおよびドレインの接続位置以外についての説明を省略する。

トランジスタ２１−４のゲートおよびドレインは、第１段目の単位回路１−１のトランジスタ３のゲートに接続される。なお、当該トランジスタ２１−４のゲートおよびドレインが接続される場所は、第１段目の単位回路１−１のトランジスタ３のゲートに限らない。そのため、トランジスタ２１−４のゲートおよびドレインは、自機が属する単位回路１−４よりも前段に存在する単位回路１のトランジスタ３のゲートに接続されればよい。

ここで、図４に示すシフトレジスタの各構成部の役割について説明を行う。単位回路１−１〜４については、第１の実施形態と同様であるので、説明を省略する。そこで、以下に、第１〜第４グループに含まれるトランジスタの役割について説明を行う。

トランジスタ２３は、対応する単位回路１のトランジスタ３のソースおよびトランジスタ７のゲートとの間の部分と、接地との間を導通状態および遮断状態に切り替えるスイッチである。具体的には、トランジスタ２３は、対応する単位回路１がデータを後段の単位回路１に出力した後であって、かつ、対応する単位回路１のトランジスタ３およびトランジスタ７が共に遮断状態にあるときに、遮断状態から導通状態に切り替わるスイッチである。これにより、トランジスタ２３は、対応する単位回路１のトランジスタ３のソースおよびトランジスタ７のゲートとの間の部分がハイインピーダンス状態となることを防止している。

トランジスタ２１は、対応するトランジスタ２３の導通状態と遮断状態とを切り替えるための制御信号を生成する役割を果たす。具体的には、最終段以外の単位回路１−１〜３に対応するトランジスタ２１−１〜３は、対応する単位回路１−１〜３の後段の単位回路１−２〜４の出力信号Ｏｕｔ２〜４を用いて、対応するトランジスタ２３−１〜３を制御するための制御信号を生成する。すなわち、トランジスタ２１−１〜３は、対応する単位回路１−１〜３の後段の単位回路１−２〜４の出力信号Ｏｕｔ２〜４の電圧がＨｉｇｈレベルとなったときに、ソースを介してＨｉｇｈレベルの電圧の信号を、対応するトランジスタ２３−１〜３のゲートに出力する。これにより、トランジスタ２３−１〜３は、対応する単位回路１−１〜３がデータを後段の単位回路１−２〜４に出力した後であって、かつ、対応する単位回路１−１〜３のトランジスタ３およびトランジスタ７が共に遮断状態にあるときに、導通状態に制御される。

また、最終段の単位回路１−４に対応するトランジスタ２１−４は、第１段目の単位回路１−４に入力するデータを用いて、対応するトランジスタ２３−４を制御するための制御信号を生成する。すなわち、トランジスタ２１−４は、単位回路１−１にデータが入力してきたときに、ソースを介してＨｉｇｈレベルの電圧信号を、対応するトランジスタ２３−４のゲートに出力する。これにより、トランジスタ２３−４は、対応する単位回路１−４がデータを外部に出力した後であって、かつ、対応する単位回路１−４のトランジスタ３およびトランジスタ７が共に遮断状態にあるときに、導通状態に制御される。

トランジスタ２５は、遮断状態から導通状態に切り替えられることにより、トランジスタ２３を遮断状態に切り替える役割を果たすスイッチである。これは、新たなデータがシフトレジスタに入力してきた場合には、トランジスタ２３を遮断状態に戻す必要があるからである。

第１段目の単位回路１−１に対応するトランジスタ２５−１は、単位回路１−１にデータが入力してくるときに導通状態に制御される。これにより、トランジスタ２５−１は、トランジスタ２１−１のソースとトランジスタ２５−１のドレインとの間の部分の電位をＬｏｗレベルに下げる。その結果、トランジスタ２３−１は、導通状態から遮断状態に切り替えられる。

第２段目〜最終段までの間の単位回路１−２〜４に対応するトランジスタ２５−２〜４は、自機が属する単位回路１−２〜４の前段の単位回路１−１〜３がＨｉｇｈレベルの電圧を持つ出力信号Ｏｕｔ１〜３を出力したときに、導通状態に制御される。これにより、トランジスタ２５−２〜４は、トランジスタ２１−２〜４のソースとトランジスタ２５−２〜４のドレインとの間の部分の電位をＬｏｗレベルに下げる。その結果、トランジスタ２３−２〜４は、導通状態から遮断状態に切り替えられる。

以上のように構成された本実施形態に係るシフトレジスタについて、以下に図面を参照しながらその動作について説明する。図５は、当該シフトレジスタがデータを転送する際における各信号のレベルの様子および各トランジスタの状態を示した図である。

まず、ｔ＝０〜３の間において、当該シフトレジスタが行う動作については、第１の実施形態と同様であるので、説明を省略する。なお、初期状態においては、トランジスタ２１、トランジスタ２３およびトランジスタ２５は、遮断状態に制御されている。

ｔ＝４において、クロック信号Ｃｌｋ２の電圧がＨｉｇｈレベルになる。ここで、単位回路１−２のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ２を、ソースを介して出力する。そのため、出力信号Ｏｕｔ２の電圧は、Ｈｉｇｈレベルに上昇する。ここで、図１７において、単位回路１−２のトランジスタ３のゲートは、ハイインピーダンス状態となっている。したがって、単位回路１−２のコンデンサ５の下側の電極の電位が変化すれば、当該単位回路１−２のコンデンサ５の上側の電極の電位（すなわち、単位回路１−２のトランジスタ３のゲート電位）も変動する。そのため、単位回路１−２のトランジスタ３のソース電位（すなわち、出力信号Ｏｕｔ２の電圧）がＨｉｇｈレベルになると、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）も上昇する。

また、出力信号Ｏｕｔ２は、単位回路１−１のリセット信号ＲＳ１として用いられる。したがって、出力信号Ｏｕｔ２の電圧が上昇すると、リセット信号ＲＳ１の電圧が上昇し、単位回路１−１のコンデンサ５に記憶されたデータがクリアされる。その結果、単位回路１−１のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１の電圧）はＬｏｗレベルに降下する。

さらに、ｔ＝４において、単位回路１−２のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ２が印加される。そのため、当該単位回路１−２のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ２の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−２から単位回路１−３へとデータが転送される。

さらに、ｔ＝４において、出力信号Ｏｕｔ２の電圧が上昇しているので、トランジスタ２１−１が導通状態に制御される。これにより、トランジスタ２３−１のゲートに対してＨｉｇｈレベルの電圧が印加され、当該トランジスタ２３−１が導通状態に制御される。その結果、単位回路１−１のトランジスタ３のソースとトランジスタ７のゲートとの間の部分が接地電位付近に安定するようになる。すなわち、従来、ハイインピーダンス状態が発生することにより生じていた誤動作の問題が解決される。なお、ｔ＝４において、トランジスタ２５−１は遮断状態となっているので、トランジスタ２１−１のソースとトランジスタ２５−１のドレインの間の部分は、トランジスタ２５−１が導通状態となるｔ＝１２までの間、Ｈｉｇｈレベルの電位を有するようになる。すなわち、トランジスタ２３−１は、ｔ＝４〜１２の間、導通状態を維持する。

ｔ＝５において、本実施形態に係るシフトレジスタが行う動作は、第１の実施形態と同様である。具体的には、クロック信号Ｃｌｋ２の電圧が、Ｌｏｗレベルに降下する。これに伴って、出力信号Ｏｕｔ２の電圧も、Ｌｏｗレベルに降下する。同様に、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）も降下する。さらに、ｔ＝５において、クロック信号Ｃｌｋ２の電圧が、Ｌｏｗレベルに降下すると、単位回路１−２のトランジスタ７のドレイン電位およびゲート電位も降下する。その結果、当該単位回路１−２のトランジスタ７は、遮断状態となる。

ｔ＝６において、クロック信号Ｃｌｋ１の電圧がＨｉｇｈレベルになる。ここで、単位回路１−３のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ１を、ソースを介して出力する。そのため、出力信号Ｏｕｔ３の電圧は、Ｈｉｇｈレベルに上昇する。さらに、単位回路１−３のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ３の電圧）も上昇する。

また、出力信号Ｏｕｔ３は、単位回路１−２のリセット信号ＲＳ２として用いられる。したがって、出力信号Ｏｕｔ３の電圧が上昇すると、リセット信号ＲＳ２の電圧が上昇し、単位回路１−２のコンデンサ５に記憶されたデータがクリアされる。その結果、単位回路１−２のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ２の電圧）はＬｏｗレベルに降下する。

さらに、ｔ＝６において、単位回路１−３のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ１が印加される。そのため、当該単位回路１−３のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ３の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−３から単位回路１−４へとデータが転送される。

さらに、ｔ＝６において、出力信号Ｏｕｔ３の電圧が上昇しているので、トランジスタ２１−２が導通状態に制御される。これにより、トランジスタ２３−２のゲートに対してＨｉｇｈレベルの電圧が印加され、当該トランジスタ２３−２が導通状態に制御される。その結果、単位回路１−２のトランジスタ３のソースとトランジスタ７のゲートとの間の部分が接地電位付近に安定するようになる。すなわち、従来、ハイインピーダンス状態が発生することにより生じていた誤動作の問題が解決される。なお、ｔ＝６において、トランジスタ２５−２は遮断状態となっているので、トランジスタ２１−２のソースとトランジスタ２５−２のドレインの間の部分は、トランジスタ２５−２が導通状態となるｔ＝１４までの間、Ｈｉｇｈレベルの電位を有するようになる。すなわち、トランジスタ２３−２は、ｔ＝６〜１４の間、導通状態を維持する。

ｔ＝７において、本実施形態に係るシフトレジスタが行う動作は、第１の実施形態と同様である。具体的には、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下する。これに伴って、出力信号Ｏｕｔ３の電圧も、Ｌｏｗレベルに降下する。同様に、単位回路１−３のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ３の電圧）も降下する。さらに、ｔ＝７において、クロック信号Ｃｌｋ１の電圧が、Ｌｏｗレベルに降下すると、単位回路１−３のトランジスタ７のドレイン電位およびゲート電位も降下する。その結果、当該単位回路１−３のトランジスタ７は、遮断状態となる。

ｔ＝８において、クロック信号Ｃｌｋ２の電圧がＨｉｇｈレベルになる。ここで、単位回路１−４のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ１を、ソースを介して出力する。そのため、出力信号Ｏｕｔ４の電圧は、Ｈｉｇｈレベルに上昇する。さらに、単位回路１−４のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ４の電圧）も上昇する。

また、出力信号Ｏｕｔ４は、単位回路１−３のリセット信号ＲＳ３として用いられる。したがって、出力信号Ｏｕｔ４の電圧が上昇すると、リセット信号ＲＳ３の電圧が上昇し、単位回路１−３のコンデンサ５に記憶されたデータがクリアされる。その結果、単位回路１−３のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ３の電圧）はＬｏｗレベルに降下する。

さらに、ｔ＝８において、単位回路１−４のトランジスタ７のゲートおよびドレインには、Ｈｉｇｈレベルの状態のクロック信号Ｃｌｋ１が印加される。そのため、当該単位回路１−４のトランジスタ７は導通状態となる。その結果、出力信号Ｎｅｘｔ４の電圧は、Ｈｉｇｈレベルに上昇する。これにより、単位回路１−４外部へとデータが転送される。

さらに、ｔ＝８において、出力信号Ｏｕｔ４の電圧が上昇しているので、トランジスタ２１−３が導通状態に制御される。これにより、トランジスタ２３−３のゲートに対してＨｉｇｈレベルの電圧が印加され、当該トランジスタ２３−３が導通状態に制御される。その結果、単位回路１−３のトランジスタ３のソースとトランジスタ７のゲートとの間の部分が接地電位付近に安定するようになる。すなわち、従来、ハイインピーダンス状態が発生することにより生じていた誤動作の問題が解決される。なお、ｔ＝８において、トランジスタ２５−３は遮断状態となっているので、トランジスタ２１−３のソースとトランジスタ２５−３のドレインの間の部分は、トランジスタ２５−３が導通状態となるｔ＝１６までの間、Ｈｉｇｈレベルの電位を有するようになる。すなわち、トランジスタ２３−３は、ｔ＝８〜１６の間、導通状態を維持する。

ｔ＝１２において、新たなデータが単位回路１−１に入力してくる。なお、ｔ＝１２以降において単位回路１−１〜４のトランジスタ３およびトランジスタ７が行う動作は、ｔ＝１〜１０までの間に単位回路１−１〜４が行う動作と同じである。そこで、以下には、トランジスタ２１、トランジスタ２３およびトランジスタ２５についての動作を中心に説明を行う。

ｔ＝１２において、単位回路１−１のゲート電位がＨｉｇｈレベルに上昇する。その結果、トランジスタ２５−１のゲートにＨｉｇｈレベルの電圧が印加されて、当該トランジスタ２５−１が導通状態に制御される。トランジスタ２５−１が導通状態に制御されると、トランジスタ２１−１とトランジスタ２５−１との間の部分の電位がＬｏｗレベルに降下し、トランジスタ２３−１が遮断状態に制御される。すなわち、第１グループが初期状態に設定される。

さらに、ｔ＝１２において、単位回路１−１のゲート電位がＨｉｇｈレベルに上昇すると、トランジスタ２１−４が導通状態に制御される。これにより、当該トランジスタ２１−４のソースからＨｉｇｈレベルの信号が出力され、トランジスタ２３−４が導通状態に制御される。その結果、単位回路１−４のトランジスタ３とトランジスタ７との間の部分の電位が接地電位付近に安定する。すなわち、従来、ハイインピーダンス状態が発生することにより生じていた誤動作の問題が解決される。なお、ｔ＝１２において、トランジスタ２５−４は、遮断状態となっているので、トランジスタ２１−４のソースとトランジスタ２５−４のドレインの間の部分は、トランジスタ２５−４が導通状態となるｔ＝１８までの間、Ｈｉｇｈレベルの電位を有するようになる。すなわち、トランジスタ２３−４は、ｔ＝１２〜１８の間、導通状態を維持する。

ｔ＝１４において、出力信号Ｏｕｔ１の電圧がＨｉｇｈレベルに上昇する。その結果、トランジスタ２５−２のゲートにＨｉｇｈレベルの電圧が印加されて、当該トランジスタ２５−２が導通状態に制御される。トランジスタ２５−２が導通状態に制御されると、トランジスタ２１−２とトランジスタ２５−２との間の部分の電位がＬｏｗレベルに降下し、トランジスタ２３−２が遮断状態に制御される。すなわち、第２グループが初期状態に設定される。

ｔ＝１６において、出力信号Ｏｕｔ２の電圧がＨｉｇｈレベルに上昇する。その結果、トランジスタ２５−３のゲートにＨｉｇｈレベルの電圧が印加されて、当該トランジスタ２５−３が導通状態に制御される。トランジスタ２５−３が導通状態に制御されると、トランジスタ２１−３とトランジスタ２５−３との間の部分の電位がＬｏｗレベルに降下し、トランジスタ２３−３が遮断状態に制御される。すなわち、第３グループが初期状態に設定される。

ｔ＝１８において、出力信号Ｏｕｔ３の電圧がＨｉｇｈレベルに上昇する。その結果、トランジスタ２５−４のゲートにＨｉｇｈレベルの電圧が印加されて、当該トランジスタ２５−４が導通状態に制御される。トランジスタ２５−４が導通状態に制御されると、トランジスタ２１−４とトランジスタ２５−４との間の部分の電位がＬｏｗレベルに降下し、トランジスタ２３−４が遮断状態に制御される。すなわち、第４グループが初期状態に設定される。以上のようにして、各グループ内のトランジスタ２１、トランジスタ２３およびトランジスタ２５は、初期状態に設定される。なお、図５のｔ＝１６以降に示すように、各グループ内のトランジスタ２１、トランジスタ２３およびトランジスタ２５は、初期状態に設定された後に、新たなデータの転送時においてｔ＝６〜１６の間に行った動作を繰り返す。

以上のように、本実施形態に係るシフトレジスタによれば、図１８の（α）の期間において、トランジスタ３とトランジスタ７との間の部分が、トランジスタ２３を介して接地される。その結果、トランジスタ３とトランジスタ７との間がハイインピーダンス状態となることにより生じるシフトレジスタの誤動作の問題が解決される。

さらに、本実施形態に係るシフトレジスタによれば、トランジスタ３およびトランジスタ７が導通状態にある場合には、トランジスタ３とトランジスタ７との間の部分が接地されない。その結果、データの転送における当該データの劣化が生じにくくなる。以下に、詳しく説明する。

第１の実施形態では、トランジスタ３とトランジスタ７との間の部分は、抵抗素子２を介して常に接地されていた。そのため、後段の単位回路１にデータが出力される際には、当該データの信号電荷の一部が、抵抗素子２を介して接地側へと流出していた。これに対して、本実施形態に係るシフトレジスタでは、後段の単位回路１にデータが出力される際には、トランジスタ２３は遮断状態に制御されるので、データの信号電荷が、トランジスタ２３を介して接地側へと流出しない。その結果、データの転送における当該データの劣化が生じにくくなる。

なお、本実施形態に係るシフトレジスタでは、トランジスタ２１のドレインは、後段の単位回路１のトランジスタ３とトランジスタ７との間の部分または第１段目のトランジスタ３のゲートに接続されていたが、当該トランジスタ２１のドレインの接続場所はこれに限らない。例えば、図６に示すように、トランジスタ２１−１〜４のドレインには、電源電圧ＶＤＤが印加されてもよい。なお、この場合、電源電圧ＶＤＤの電圧は、トランジスタ２１を導通状態に制御できる大きさを有する必要がある。これにより、トランジスタ２１のドレインは、常にＨｉｇｈレベルの電位を持つようになる。その結果、トランジスタ２１が遮断状態にあるときにおいて、当該トランジスタ２１のソースからドレインに向かってリーク電流が発生することを防止できる。

また、本実施形態に係るシフトレジスタにおいて、図７に示すように、トランジスタ２７−１〜４により構成される回路が付加されてもよい。図７は、本実施形態に係るシフトレジスタの改良例を示した図である。図７に示すシフトレジスタは、データが入力する直前において、トランジスタ２１とトランジスタ２５の間の部分の電位をＨｉｇｈレベルにして、トランジスタ２３を導通状態にする。これにより、単位回路１のトランジスタ３とトランジスタ７との間の部分が、接地電位にリセットされる。以下に、図７に示すシフトレジスタについて詳しく説明する。

トランジスタ２７−１〜４は、Ｃｌｅａｒ信号に基づいて、単位回路１−１〜４のトランジスタ３とトランジスタ７との間の部分の電位を、接地電位にリセットする役割を果たす。具体的には、トランジスタ２７−１〜４は、トランジスタ２５−１〜４の間の部分にＨｉｇｈレベルの電圧を印加して、トランジスタ２３−１〜４を導通状態に制御する。これにより、トランジスタ３とトランジスタ７との間の部分は、トランジスタ２３−１〜４を介して接地されるようになる。かかる動作を実現すべく、トランジスタ２７−１〜４のゲートには、Ｃｌｅａｒ信号が印加される。なお、Ｃｌｅａｒ信号は、１段目の単位回路１−１にデータが入力する直前に、Ｈｉｇｈレベルのパルス波が発生する信号である。また、トランジスタ２７−１〜４のドレインには、電源電圧ＶＤＤが印加される。また、トランジスタ２７−１〜４のソースは、トランジスタ２１とトランジスタ２５との間の部分に接続される。

以上のように構成された図７に示すシフトレジスタについて、以下にその動作いついて簡単に説明を行う。まず、当該シフトレジスタにデータが入力する直前において、Ｃｌｅａｒ信号は、Ｈｉｇｈレベルに上昇する。これにより、トランジスタ２７−１〜４は、導通状態に制御される。トランジスタ２７−１〜４が導通状態になると、単位回路１−１〜４のトランジスタ３とトランジスタ７との間の部分は、トランジスタ２３−１〜４を介して接地される。これにより、単位回路１−１〜４のトランジスタ３とトランジスタ７との間の部分の電位は、接地電位にリセットされる。この後、シフトレジスタは、図５に示すような動作を行う。

以上のように、図７に示すシフトレジスタによれば、初期状態において、トランジスタ３とトランジスタ７との間の部分の電位を安定させることができる。以下に、詳しく説明する。初期状態において、トランジスタ２１とトランジスタ２５との間の部分の電位は、不安定な状態となっており、トランジスタ２３の状態も不安定なものとなっている。そのため、トランジスタ３とトランジスタ７との間の部分の電位も不安定なものとなっている。

これに対して、図７に示すシフトレジスタは、データが入力する直前に、トランジスタ２１とトランジスタ２５との間の部分にＨｉｇｈレベルの電圧を印加している。これにより、初期状態におけるトランジスタ２１とトランジスタ２５との間の部分の電位の不安定性を解消している。

なお、Ｃｌｅａｒ信号は、単位回路１−１にデータが入力する直前にＨｉｇｈレベルになるものとしているが、当該Ｃｌｅａｒ信号がＨｉｇｈレベルになるタイミングはこれに限らない。具体的には、当該Ｃｌｅａｒ信号は、単位回路１−１にデータが入力すると同時にＨｉｇｈレベルになってもよい。また、当該Ｃｌｅａｒ信号は、電源投入後においてＨｉｇｈレベルになってもよい。また、シフトレジスタが固体撮像装置に適用される場合には、当該Ｃｌｅａｒ信号は、当該固体撮像装置の１フレーム分のデータが出力されるたびにＨｉｇｈレベルになってもよい。

ところで、図８に示すシフトレジスタのように、トランジスタ２７の代わりに抵抗素子３０が設けられてもよい。ここで、図８は、本実施形態に係るシフトレジスタの改良例を示した図である。図８に示すシフトレジスタは、抵抗素子３０を介して、トランジスタ３とトランジスタ７との間の部分に対して電源電圧ＶＤＤを印加している。これにより、トランジスタ２１とトランジスタ２５との間の部分がハイインピーダンス状態となったときに、トランジスタ２１とトランジスタ２５との間の部分からリーク電流が発生して、トランジスタ２３のゲート電圧が低下することを防止している。なお、当該抵抗素子３０−１〜４は、トランジスタ２５−１〜４が導通状態となったときに有する抵抗値よりも十分に大きな抵抗値を有することが望ましい。これは、トランジスタ２５−１〜４が導通状態となったときに、抵抗素子３０−１〜４側に電流が流れてしまうのを防止するためである。

なお、図４に示す本実施形態に係るシフトレジスタでは、２段目〜最終段のトランジスタ２５−２〜４のゲートには、前段の単位回路１−１〜３の出力信号Ｏｕｔ１〜３が印加されていたが、２段目〜最終段のトランジスタ２５−２〜４のゲートに印加する信号は、これに限らない。例えば、図９に示すように、トランジスタ２５−２〜４のゲートに、前段の出力信号Ｎｅｘｔ１〜３が印加されてもよい。図５に示すように、出力信号Ｎｅｘｔは、出力信号ＯｕｔよりもＨｉｇｈレベルになっている期間が長い。そのため、トランジスタ２１とトランジスタ２５との間をより確実にリセットすることができるようになる。

また、図７に示すシフトレジスタと、図９に示すシフトレジスタを組み合わせてもよいし、図８に示すシフトレジスタと、図９に示すシフトレジスタとを組み合わせてもよい。

（第３の実施形態）
以下に、本発明の第３の実施形態に係るシフトレジスタについて図面を参照しながら説明する。図１０は、本実施形態に係るシフトレジスタの構成を示した図である。図１０に示すシフトレジスタは、図４に示すシフトレジスタのトランジスタ２１およびトランジスタ２５が、インバータ３５に置き換えられたものである。以下に、図１０を用いて詳しく説明する。

図１０に示すシフトレジスタは、単位回路１−１〜４、トランジスタ２３−１〜４およびインバータ３５−１〜４を備える。単位回路１−１〜４およびトランジスタ２３−１〜４については、第２の実施形態で説明したものと同様であるので、説明を省略する。

インバータ３５は、対応する単位回路１のトランジスタ３のゲートに一端が接続され、対応するトランジスタ２３のゲートに他端が接続される。当該インバータ３５は、対応する単位回路１に入力してくるデータを用いて、トランジスタ２３の導通状態および遮断状態を切り替えるための制御信号を生成する素子であり、トランジスタ３のゲートの電位を反転して出力する。ここで、当該インバータ３５の構成例について、図面を参照しながら説明する。図１１は、当該インバータ３５の構成例を示した図である。

図１１に示すインバータ３５は、トランジスタ３７とトランジスタ３９とを備える。トランジスタ３７のドレインおよびゲートには、電源電圧ＶＤＤが印加される。トランジスタ３９のソースは接地される。トランジスタ３７のソースとトランジスタ３９のドレインとは接続されており、接続された部分から、トランジスタ２３を制御するための制御信号が出力される。また、トランジスタ３９のゲートは、単位回路１のトランジスタ３のゲートに接続される。

以上のように構成された本実施形態に係るシフトレジスタについて、以下に図面を参照しながら、その動作について説明する。図１２は、図１０に示すシフトレジスタがデータを転送する際における各信号の電圧状態およびトランジスタ２３の状態を示した図である。なお、本実施形態に係るシフトレジスタがデータを転送する際に単位回路１のトランジスタ３およびトランジスタ７が行う動作は、第１および第２の実施形態と同様である。そこで、以下には、第１および第２の実施形態と異なる部分である、トランジスタ２３の動作を中心に説明を行う。

まず、トランジスタ２３−１は、ｔ＝４〜１２およびｔ＝１６〜２１の間において導通状態に制御され、ｔ＝０〜４およびｔ＝１２〜１６の間において遮断状態に制御される。これは、単位回路４１−１に属するトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１）が、ｔ＝４〜１２およびｔ＝１６〜２１の間においてＬｏｗレベルになっているからである。ここで、ｔ＝４〜１２およびｔ＝１６〜２１の間では、単位回路１−１のトランジスタ３およびトランジスタ７の両方が遮断状態となる。そのため、かかる期間においてトランジスタ２３−１が導通状態となることにより、単位回路１−１のトランジスタ３とトランジスタ７との間の電位を接地電位に安定させることができる。なお、トランジスタ２３−２〜４についても、トランジスタ２３−１と同様の動作を行うので、これらの動作の詳細については、説明を省略する。

以上のように、本実施形態に係るシフトレジスタによれば、図１８の（α）の期間において、トランジスタ３とトランジスタ７との間の部分が、トランジスタ２３を介して接地される。その結果、トランジスタ３とトランジスタ７との間がハイインピーダンス状態となることにより生じるシフトレジスタの誤動作の問題が解決される。

さらに、本実施形態に係るシフトレジスタによれば、第２の実施形態と同様に、トランジスタ３およびトランジスタ７が導通状態にある場合には、トランジスタ３とトランジスタ７との間の部分が接地されない。その結果、データの転送における当該データの劣化が生じにくくなる。

なお、本実施形態に係るシフトレジスタにおいて、図１３に示すように、単位回路４１−１〜４にクロック信号Ｃｌｋ１とクロック信号Ｃｌｋ２との両方を入力させるようにしてもよい。ここで、図１３は、単位回路４１−１〜４にクロック信号Ｃｌｋ１とＣｌｋ２との両方を入力させたシフトレジスタである。以下に、当該図１３に示すシフトレジスタについて説明を行う。

図１３に示すシフトレジスタの単位回路４１−１〜４には、クロック信号Ｃｌｋ１とクロック信号Ｃｌｋ２の両方が入力している。このように２つのクロック信号を入力させることにより、図１３に示すシフトレジスタは、図５のｔ＝２〜３における入力信号Ｉｎの電圧の上昇幅を大きくしている。以下に、詳しく説明を行う。

図１３に示すシフトレジスタは、単位回路４１−１〜４、トランジスタ２３−１〜４およびインバータ３５−１〜４を備える。ここで、トランジスタ２３−１〜４およびインバータ３５−１〜４は、図１０に示すこれらのものと同様であるので、説明を省略する。そこで、以下に、図１０のシフトレジスタと異なる部分である単位回路４１の詳細について、図面を参照しながら以下に説明を行う。ここで、図１４は、当該単位回路４１の詳細を示した図である。

図１４に示す単位回路４１は、図１７に示す単位回路１にトランジスタ５０が新たに設けられた点において、図１７に示す単位回路１と相違点を有する。当該トランジスタ５０は、トランジスタ３とトランジスタ９とを遮断するためのスイッチである。トランジスタ５０のゲートには、クロック信号Ｃｌｋ２が印加される。トランジスタ５０のドレインには、前段の単位回路４１からの出力信号が入力する。トランジスタ５０のソースは、トランジスタ３のゲートに接続される。なお、図１４に示す単位回路４１は、奇数段目のものの構成を示したものである。偶数段目の単位回路４１では、トランジスタ３のドレインにクロック信号Ｃｌｋ２が印加され、トランジスタ５０のゲートにクロック信号Ｃｌｋ１が印加される。なお、その他の構成については、第１〜第３の実施形態と同様であるので、詳細な説明を省略する。

以上のように構成された図１４に示すシフトレジスタについて、以下にその動作について図１２を参照しながら説明する。なお、図１４に示すシフトレジスタの動作は、基本的には本実施形態で説明した図１２に示すものと同じである。そこで、説明の簡略化のために、図１２に示すものと異なる部分についてのみ説明を行う。なお、以下の説明では、図１４に示す単位回路４１は、単位回路４１−１であるとして説明を行う。

ｔ＝０において、データが単位回路４１−１に入力する。この際、クロック信号Ｃｌｋ２の電圧は、Ｈｉｇｈレベルに上昇し、トランジスタ５０は導通状態に制御される。これにより、データは、トランジスタ５０を通過して、コンデンサ５により記憶される。その結果、トランジスタ３のゲートの電位（すなわち、入力信号Ｉｎ１）はＨｉｇｈレベルに上昇する。

ｔ＝１において、クロック信号Ｃｌｋ２の電圧は、Ｌｏｗレベルに下降し、トランジスタ５０は遮断状態に制御される。

次に、ｔ＝２において、クロック信号Ｃｌｋ１の電圧がＨｉｇｈレベルになる。ここで、単位回路４１−１のトランジスタ３は、導通状態となっているので、Ｈｉｇｈレベルの電圧を有するクロック信号Ｃｌｋ１を、ソースを介して出力する。そのため、出力信号Ｏｕｔ１の電圧は、Ｈｉｇｈレベルに上昇する。ここで、図１４において、単位回路４１−１のトランジスタ３のゲートは、ハイインピーダンス状態となっている。したがって、単位回路４１−１のコンデンサ５の下側の電極の電位が変化すれば、当該単位回路４１−１のコンデンサ５の上側の電極の電位（すなわち、単位回路４１−１のトランジスタ３のゲート電位）も変動する。そのため、単位回路４１−１のトランジスタ３のソース電位（すなわち、出力信号Ｏｕｔ１の電圧）がＨｉｇｈレベルになると、単位回路４１−１のトランジスタ３のゲート電位（すなわち、入力信号Ｉｎ１の電圧）も上昇する。

ここで、図１４に示す単位回路４１−１では、ｔ＝２においてトランジスタ３のゲート電位（すなわち、入力信号の電圧）の上昇幅が、図１７に示すものよりも大きくなる。以下に詳しく説明する。

図１７において、トランジスタ３のゲートに接続された配線およびトランジスタ９は、寄生容量とみなすことができる。したがって、図１５（ａ）に示すように、トランジスタ３のソースから見た場合には、コンデンサ５と寄生容量６０とが直列に接続されたような状態となる。ここで、コンデンサ５の容量をＣ１とし、寄生容量６０の容量をＣ２とする。さらに、ｔ＝２において、クロック信号Ｃｌｋ１が上昇する電圧幅をΔＶとする。

上記のように仮定した場合において、トランジスタ３のゲート電位の上昇幅は、図１５のコンデンサ５の左側の電位の上昇幅と等しくなる。したがって、トランジスタ３のゲートの電位の上昇幅は、Ｃ１＊ΔＶ／（Ｃ１＋Ｃ２）となる。

これに対して、図１４に示す単位回路４１−１では、図１５（ｂ）に示すように、コンデンサ５と寄生容量６０との間に、トランジスタ５０が設けられている。当該トランジスタ５０は、ｔ＝２において遮断状態に制御されている。そのため、トランジスタ５０以下に付随する寄生容量６０の存在を無視することができるようになる。すなわち、Ｃ２＝０とみなすことが可能となる。その結果、トランジスタ３のゲートの電位の上昇幅は、ΔＶとなる。このように、トランジスタ３のゲート電位の上昇幅が大きくなると、トランジスタ３の導通状態における抵抗値を低くすることができる。

なお、ｔ＝３以降に単位回路４１−１で行われる動作については、単位回路１−１と同様であるので、説明を省略する。また、単位回路４１−２〜４のトランジスタ３のゲート電位の上昇幅についても、上述した単位回路４１−１に関するものと同じであるので、説明を省略する。

なお、図１４に示すような単位回路４１−１については、第１〜第３の実施形態のいずれのシフトレジスタに対しても適用することができる。

なお、第２および第３の実施形態において示したシフトレジスタについても、第１の実施形態と同様に、ＭＯＳ型固体撮像装置の垂直シフトレジスタあるいは水平シフトレジスタに適用するのが望ましい。さらに、第２および第３の実施形態におけるシフトレジスタを含むＭＯＳ型固体撮像装置は、第１の実施形態と同様に、デジタルスチルカメラに用いられるのが望ましい。

なお、第１〜第３の実施形態で、トランジスタは、ＮｃｈＭＯＳトランジスタであるとして説明を行ったが、これらのトランジスタは、ＰｃｈＭＯＳトランジスタであってもよい。この場合には、電圧および電位のＨｉｇｈレベルおよびＬｏｗレベルの関係が逆転する。また、各図面において接地されている場所は、電源電圧ＶＤＤが印加されることになる。

なお、第１〜第３の実施形態で、データは、一段ずつ転送されるものとしているが、データの転送の仕方はこれに限らない。換言すると、データは、シフトレジスタ中を転送方向に対して上流側から下流側へと転送されれば、例えば、一段飛ばしで転送されてもよい。

本発明に係るシフトレジスタは、第１のトランジスタと第２のトランジスタとの間がハイインピーダンス状態になることにより生じる誤動作を防止できる効果を有し、複数段の単位回路からなり、一定の周期でパルス波が出現するクロック信号に基づいて、データを一方向に転送するシフトレジスタ等として有用である。

本発明の第１の実施形態に係るシフトレジスタの構成を示した図 本発明の第１の実施形態に係るシフトレジスタのその他の構成を示した図 本発明の第１の実施形態に係るシフトレジスタが適用されたＭＯＳ型固体撮像装置の構成を示した図 本発明の第２の実施形態に係るシフトレジスタの構成を示した図である。 第２の実施形態に係るシフトレジスタがデータを転送する際における各信号のレベルの様子および各トランジスタの状態を示した図 本発明の第２の実施形態に係るシフトレジスタのその他の構成を示した図 本発明の第２の実施形態に係るシフトレジスタのその他の構成を示した図 本発明の第２の実施形態に係るシフトレジスタのその他の構成を示した図 本発明の第２の実施形態に係るシフトレジスタのその他の構成を示した図 本発明の第３の実施形態に係るシフトレジスタの構成を示した図 インバータの構成を示した図 本発明の第３の実施形態に係るシフトレジスタがデータを転送する際における各信号レベルおよび各トランジスタの状態を示した図 本発明の第３の実施形態に係るシフトレジスタのその他の構成を示した図 図１３に示すシフトレジスタの単位回路の構成を示した図 トランジスタ３が導通している際の等価回路を示した図 従来のシフトレジスタの構成を示した図 従来のシフトレジスタの単位回路の構成を示した図 従来のシフトレジスタがデータを転送する際における各信号レベルを示した図

符号の説明

１ 単位回路
２ 抵抗素子
３ トランジスタ
５ コンデンサ
７ トランジスタ
９ トランジスタ
１２ トランジスタ
２１ トランジスタ
２３ トランジスタ
２５ トランジスタ
３０ 抵抗素子
３５ インバータ
３７ トランジスタ
３９ トランジスタ
４１ 単位回路
５０ トランジスタ
６０ 寄生容量
１００ 画素領域
１０３ 垂直シフトレジスタ回路
１０５ 選択回路
１０７ 水平シフトレジスタ
１０９ ノイズキャンセラ回路
１１１ スイッチ

Claims (22)

1. 複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、データを一方向に転送するシフトレジスタであって、
   各前記単位回路は、
   データの転送方向に対して上流側に位置する単位回路から出力されるデータを記憶するための容量手段と、
   入力側の拡散層に前記クロック信号が印加され、前記容量手段がデータを蓄積している場合にのみ導通状態に制御されて、当該クロック信号のパルス波を出力側の拡散層から出力する第１のトランジスタと、
   前記第１のトランジスタの出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、前記第１のトランジスタから出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御されて、データの転送方向に対して下流側に位置する単位回路に対して出力側の拡散層からデータを出力する第２のトランジスタと、
   少なくとも、前記第２のトランジスタが遮断状態に制御されている間において、当該第２のトランジスタの制御電極の電位を、当該第２のトランジスタが遮断状態に制御される電位に制御する電位制御手段とを含み、
   各前記電位制御手段は、前記第１のトランジスタの出力側の拡散層と前記第２のトランジスタの制御電極との間の部分に入力側の拡散層が接続され、出力側の拡散層に所定の電圧が印加され、制御電極に導通状態と遮断状態とを切り替えるための制御信号が印加された第５のトランジスタを含み、
   各前記第５のトランジスタは、データの転送方向に対して下流側に位置する単位回路にデータを出力した後であって、かつ、前記第１のトランジスタおよび前記第２のトランジスタが遮断状態になる期間において、導通状態となるように前記制御信号により制御され、
   各前記電位制御手段は、自機が属する単位回路のデータの転送方向に対して下流側に位置する前記単位回路に含まれる第１のトランジスタの出力側の拡散層から出力されるクロック信号のパルス波を用いて前記制御信号を生成し、かつ前記制御信号を保持する制御信号生成手段をさらに含む、シフトレジスタ。
2. 各前記制御信号生成手段は、自機が属する単位回路のデータの転送方向に対して下流側に位置する前記単位回路に含まれる前記第１のトランジスタの出力側の拡散層に入力側の拡散層および制御電極が接続され、出力側の拡散層が前記第５のトランジスタの制御電極に接続された第６のトランジスタであり、
   各前記第６のトランジスタは、自機が属する単位回路のデータの転送方向に対して下流側に位置する単位回路に含まれる前記第１のトランジスタから出力されてくるクロック信号のパルス波が自機の制御電極および自機の入力側の拡散層に印加されたときに導通状態に制御され、
   各前記第５のトランジスタは、前記第６のトランジスタが導通状態に制御された場合に、導通状態に制御されることを特徴とする、請求項１に記載のシフトレジスタ。
3. 各前記制御信号生成手段は、自機が属する単位回路のデータの転送方向に対して下流側に位置する前記単位回路に含まれる前記第１のトランジスタの出力側の拡散層に制御電極が接続され、出力側の拡散層が前記第５のトランジスタの制御電極に接続され、入力側の拡散層には所定の直流電圧が印加された第６のトランジスタであり、
   各前記第６のトランジスタは、自機が属する単位回路のデータの転送方向に対して下流側に位置する単位回路に含まれる前記第１のトランジスタから出力されてくるクロック信号のパルス波が自機の制御電極に印加されたときに導通状態に制御され、
   各前記第５のトランジスタは、前記第６のトランジスタが導通状態に制御された場合に、導通状態に制御されることを特徴とする、請求項１に記載のシフトレジスタ。
4. 各前記制御信号生成手段は、データの転送方向に対して上流側に位置する単位回路からデータが出力されたときに、前記第５のトランジスタの制御電極の電位を変動させて当該第５のトランジスタを遮断状態に制御する遮断手段をさらに含むことを特徴とする、請求項２に記載のシフトレジスタ。
5. 各前記遮断手段は、前記第６のトランジスタの出力側の拡散層に入力側の拡散層が接続され、自機が属する単位回路よりもデータの転送方向に対して上流側に位置する前記単位回路に含まれる前記第１のトランジスタの出力側の拡散層に制御電極が接続され、出力側の拡散層に所定の電圧が印加された第７のトランジスタであり、
   各前記第７のトランジスタは、自機が属する単位回路よりもデータの転送方向に対して上流側に位置する前記単位回路の第１のトランジスタから出力されてくるクロック信号のパルス波が自機の制御電極に印加されたときにのみ導通状態に制御され、
   各前記第５のトランジスタは、前記第７のトランジスタが導通状態に制御されることにより、遮断状態に制御されることを特徴とする、請求項４に記載のシフトレジスタ。
6. 複数段の前記単位回路の内、１段目に位置する前記単位回路の電位制御手段は、自機が属する単位回路にデータが入力してきたときに、前記第５のトランジスタの制御電極の電位を変動させて当該第５のトランジスタを遮断状態に制御する遮断手段をさらに含むことを特徴とする、請求項３に記載のシフトレジスタ。
7. 前記遮断手段は、前記第６のトランジスタの出力側の拡散層に入力側の拡散層が接続され、前記第１のトランジスタの制御電極に制御電極が接続され、出力側の拡散層に所定の電圧が印加された第７のトランジスタであり、
   前記第７のトランジスタは、自機が属する単位回路にデータが入力してきたときにのみ導通状態に制御され、
   前記第５のトランジスタは、前記第７のトランジスタが導通状態に制御されることにより、遮断状態に制御されることを特徴とする、請求項６に記載のシフトレジスタ。
8. 複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、データを一方向に転送するシフトレジスタであって、
   各前記単位回路は、
   データの転送方向に対して上流側に位置する単位回路から出力されるデータを記憶するための容量手段と、
   入力側の拡散層に前記クロック信号が印加され、前記容量手段がデータを蓄積している場合にのみ導通状態に制御されて、当該クロック信号のパルス波を出力側の拡散層から出力する第１のトランジスタと、
   前記第１のトランジスタの出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、前記第１のトランジスタから出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御されて、データの転送方向に対して下流側に位置する単位回路に対して出力側の拡散層からデータを出力する第２のトランジスタと、
   少なくとも、前記第２のトランジスタが遮断状態に制御されている間において、当該第２のトランジスタの制御電極の電位を、当該第２のトランジスタが遮断状態に制御される電位に制御する電位制御手段とを含み、
   各前記電位制御手段は、前記第１のトランジスタの出力側の拡散層と前記第２のトランジスタの制御電極との間の部分に入力側の拡散層が接続され、出力側の拡散層に所定の電圧が印加され、制御電極に導通状態と遮断状態とを切り替えるための制御信号が印加された第５のトランジスタを含み、
   各前記第５のトランジスタは、データの転送方向に対して下流側に位置する単位回路にデータを出力した後であって、かつ、前記第１のトランジスタおよび前記第２のトランジスタが遮断状態になる期間において、導通状態となるように前記制御信号により制御され、
   複数段の前記単位回路の内、最終段に位置する前記単位回路の前記電位制御手段は、自機が属する単位回路よりもデータの転送方向に対して上流側に位置する単位回路に入力してくるデータを用いて、前記制御信号を生成し、かつ前記制御信号を保持する制御信号生成手段をさらに含む、シフトレジスタ。
9. 前記制御信号生成手段は、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路に含まれる前記第１のトランジスタの制御電極に入力側の拡散層および制御電極が接続され、出力側の拡散層が前記第５のトランジスタの制御電極に接続された第６のトランジスタをさらに含み、
   前記第６のトランジスタは、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路の前記第１のトランジスタの制御電極にデータが入力してきたときに導通状態に制御され、
   前記第５のトランジスタは、前記第６のトランジスタが導通状態に制御された場合に、導通状態に制御されることを特徴とする、請求項８に記載のシフトレジスタ。
10. 前記制御信号生成手段は、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路に含まれる前記第１のトランジスタの制御電極に制御電極が接続され、出力側の拡散層が前記第５のトランジスタの制御電極に接続され、入力側の拡散層には所定の直流電圧が印加された第６のトランジスタであり、
    前記第６のトランジスタは、自機が属する単位回路よりデータの転送方向に対して上流側に位置する単位回路に含まれる前記第１のトランジスタの制御電極にデータが入力してきたときに導通状態に制御され、
    前記第５のトランジスタは、前記第６のトランジスタが導通状態に制御された場合に、導通状態に制御されることを特徴とする、請求項８に記載のシフトレジスタ。
11. 各前記電位制御手段は、データが第１段目の単位回路に入力する時または直前において、前記第６のトランジスタの出力側の拡散層と前記第７のトランジスタの入力側の拡散層との間の部分に、前記第５のトランジスタが導通状態となる電位を与える電位付与手段をさらに含むことを特徴とする、請求項７に記載のシフトレジスタ。
12. 各前記電位付与手段は、前記第５のトランジスタが導通状態となる電位が入力側の拡散層に印加され、前記第６のトランジスタの出力側の拡散層と前記第７のトランジスタの入力側の拡散層との間の部分に出力側の拡散層が接続され、制御電極には所定のパルス信号が印加される第８のトランジスタであり、
    各前記第８のトランジスタは、最終段の単位回路からデータが出力されてから第１段目の単位回路に新たなデータが入力するまでの間において、制御電極に前記所定のパルス信号が印加されることにより導通状態に制御されて、前記第５のトランジスタが導通状態となる電位を、出力側の拡散層から出力することを特徴とする、請求項１１に記載のシフトレジスタ。
13. 各前記電位制御手段は、前記第６のトランジスタの出力側の拡散層と前記第７のトランジスタの入力側の拡散層との間の部分に、前記第５のトランジスタが導通状態となる電位を与える電位付与手段をさらに含む、請求項７に記載のシフトレジスタ。
14. 複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、データを一方向に転送するシフトレジスタであって、
    各前記単位回路は、
    データの転送方向に対して上流側に位置する単位回路から出力されるデータを記憶するための容量手段と、
    入力側の拡散層に前記クロック信号が印加され、前記容量手段がデータを蓄積している場合にのみ導通状態に制御されて、当該クロック信号のパルス波を出力側の拡散層から出力する第１のトランジスタと、
    前記第１のトランジスタの出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、前記第１のトランジスタから出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御されて、データの転送方向に対して下流側に位置する単位回路に対して出力側の拡散層からデータを出力する第２のトランジスタと、
    少なくとも、前記第２のトランジスタが遮断状態に制御されている間において、当該第２のトランジスタの制御電極の電位を、当該第２のトランジスタが遮断状態に制御される電位に制御する電位制御手段とを含み、
    各前記電位制御手段は、前記第１のトランジスタの出力側の拡散層と前記第２のトランジスタの制御電極との間の部分に入力側の拡散層が接続され、出力側の拡散層に所定の電圧が印加され、制御電極に導通状態と遮断状態とを切り替えるための制御信号が印加された第５のトランジスタを含み、
    各前記第５のトランジスタは、データの転送方向に対して下流側に位置する単位回路にデータを出力した後であって、かつ、前記第１のトランジスタおよび前記第２のトランジスタが遮断状態になる期間において、導通状態となるように前記制御信号により制御され、
    各前記電位制御手段は、自機が属する単位回路に含まれる前記第１のトランジスタの制御電極の電位を用いて、前記制御信号を生成する制御信号生成手段をさらに含む、シフトレジスタ。
15. 各前記制御信号生成手段は、自機が属する単位回路に含まれる前記第１のトランジスタの制御電極の電位を反転させて出力するインバータであり、
    各前記第５のトランジスタは、前記インバータから相対的に高い電圧レベルの信号が出力された場合に、導通状態に制御されることを特徴とする、請求項１４に記載のシフトレジスタ。
16. 複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、データを一方向に転送するシフトレジスタであって、
    各前記単位回路は、
    データの転送方向に対して上流側に位置する単位回路から出力されるデータを記憶するための容量手段と、
    入力側の拡散層に前記クロック信号が印加され、前記容量手段がデータを蓄積している場合にのみ導通状態に制御されて、当該クロック信号のパルス波を出力側の拡散層から出力する第１のトランジスタと、
    前記第１のトランジスタの出力側の拡散層に対して制御電極と入力側の拡散層とが接続され、前記第１のトランジスタから出力されてくるクロック信号のパルス波が当該制御電極および当該入力側の拡散層に入力したときにのみ導通状態に制御されて、データの転送方向に対して下流側に位置する単位回路に対して出力側の拡散層からデータを出力する第２のトランジスタと、
    少なくとも、前記第２のトランジスタが遮断状態に制御されている間において、当該第２のトランジスタの制御電極の電位を、当該第２のトランジスタが遮断状態に制御される電位に制御する電位制御手段とを含み、
    前記クロック信号は、同じ周期であって交互にパルス波が出現する関係を持つ第１のクロック信号と第２のクロック信号とを含んでおり、
    奇数段目に存在する前記単位回路に含まれる前記第１のトランジスタの入力側の拡散層には、前記第１のクロック信号が印加され、
    奇数段目に存在する前記単位回路は、制御電極に前記第２のクロック信号が印加され、出力側の拡散層が前記第１のトランジスタの制御電極に接続され、入力側の拡散層がデータの転送方向に対して上流側に位置する前記単位回路の前記第２のトランジスタの出力側の拡散層に接続された第９のトランジスタをさらに含み、
    偶数段目に存在する前記単位回路に含まれる前記第１のトランジスタの入力側の拡散層には、前記第２のクロック信号が印加され、
    偶数段目に存在する前記単位回路は、制御電極に前記第１のクロック信号が印加され、出力側の拡散層が前記第１のトランジスタの制御電極に接続され、入力側の拡散層がデータの転送方向に対して上流側に位置する前記単位回路の前記第２のトランジスタの出力側の拡散層に接続された第１０のトランジスタをさらに含み、
    前記第９のトランジスタおよび前記第１０のトランジスタは、自機が属する単位回路に含まれる第１のトランジスタが導通状態に制御されているときに遮断状態に制御されることを特徴とする、シフトレジスタ。
17. 各前記単位回路は、データ転送後に前記容量手段に記憶されたデータを消去する消去手段をさらに備えることを特徴とする、請求項１ないし１６のいずれかに記載のシフトレジスタ。
18. 各前記消去手段は、出力側の拡散層に所定の電圧が印加され、入力側の拡散層が前記第１のトランジスタの制御電極に接続され、制御電極がデータの転送方向に対して下流側に位置する単位回路における前記第１のトランジスタの出力側の拡散層と前記第２のトランジスタの制御電極との間の部分に接続された第３のトランジスタであり、
    各前記第３のトランジスタは、自機が属する前記単位回路よりもデータの転送方向に対して下流側に位置する前記単位回路に含まれる第１のトランジスタの出力側の拡散層から前記クロック信号のパルス波が出力された場合に導通状態に制御されて、前記容量手段が記憶しているデータを消去することを特徴とする、請求項１７に記載のシフトレジスタ。
19. 行列状に配置され、入射してくる光をデータである信号電荷に変換する複数の受光素子と、
    前記行列状に配置された受光素子の各列の間に配置され、データを読み出すための複数の信号線と、
    複数の前記信号線のそれぞれに対応して設けられ、それぞれの入力側の拡散層が対応する信号線に接続された複数の列選択トランジスタと、
    複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、前記データとして一方向に転送する請求項１ないし１８のいずれかに記載のシフトレジスタとを備え、
    各前記列選択トランジスタは、前記第１のトランジスタの出力側の拡散層に制御電極が接続され、当該第１のトランジスタの出力側の拡散層からパルス波が出力されたときに導通状態に制御され、
    前記シフトレジスタは、データを一方向に転送しつつ、各前記列選択トランジスタの制御電極に各前記第１のトランジスタから出力されるパルス波を印加することで、各当該列選択トランジスタを導通状態に順次制御し、前記複数の信号線を介してデータを外部へと出力させることを特徴とする、ＭＯＳ型固体撮像装置。
20. 行列状に配置され、入射してくる光をデータである信号電荷に変換する複数の受光素子と、
    前記行列状に配置された受光素子の各行の間に配置され、行を選択するための複数の信号線と、
    複数の前記信号線のそれぞれに対応して設けられ、それぞれの入力側の拡散層が対応する信号線に接続された複数の行選択トランジスタと、
    複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、データを一方向に転送する請求項１ないし１８のいずれかに記載のシフトレジスタとを備え、
    各前記行選択トランジスタは、前記第１のトランジスタの出力側の拡散層に制御電極が接続され、当該第１のトランジスタの出力側の拡散層からパルス波が出力されたときに導通状態に制御され、
    前記シフトレジスタは、データを一方向に転送しつつ、各前記行選択トランジスタの制御電極に各前記第１のトランジスタから出力されるパルス波を印加することで、各当該行選択トランジスタを導通状態に順次制御し、前記複数の信号線を順次選択することを特徴とする、ＭＯＳ型固体撮像装置。
21. 行列状に配置され、入射してくる光をデータである信号電荷に変換する複数の受光素子と、
    前記行列状に配置された受光素子の各列の間に配置され、データを読み出すための複数の信号線と、
    複数の前記信号線のそれぞれに対応して設けられ、それぞれの入力側の拡散層が対応する信号線に接続された複数の列選択トランジスタと、
    複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、前記データとして一方向に転送する請求項１ないし１８のいずれかに記載のシフトレジスタと、
    前記シフトレジスタが転送した前記データに対して所定の処理を施す外部回路とを備え、
    各前記列選択トランジスタは、前記第１のトランジスタの出力側の拡散層に制御電極が接続され、当該第１のトランジスタの出力側の拡散層からパルス波が出力されたときに導通状態に制御され、
    前記シフトレジスタは、データを一方向に転送しつつ、各前記列選択トランジスタの制御電極に各前記第１のトランジスタから出力されるパルス波を印加することで、各当該列選択トランジスタを導通状態に順次制御し、前記複数の信号線を介してデータを前記外部回路へと出力させることを特徴とする、カメラ。
22. 行列状に配置され、入射してくる光をデータである信号電荷に変換する複数の受光素子と、
    前記行列状に配置された受光素子の各行の間に配置され、行を選択するための複数の信号線と、
    複数の前記信号線のそれぞれに対応して設けられ、それぞれの入力側の拡散層が対応する信号線に接続された複数の行選択トランジスタと、
    複数段の単位回路からなり、パルス波が出現するクロック信号に基づいて、データを一方向に転送する請求項１ないし１８のいずれかに記載のシフトレジスタと、
    前記シフトレジスタが転送した前記データに対して所定の処理を施す外部回路とを備え、
    各前記行選択トランジスタは、前記第１のトランジスタの出力側の拡散層に制御電極が接続され、当該第１のトランジスタの出力側の拡散層からパルス波が出力されたときに導通状態に制御され、
    前記シフトレジスタは、データを一方向に転送しつつ、各前記行選択トランジスタの制御電極に各前記第１のトランジスタから出力されるパルス波を印加することで、各当該行選択トランジスタを導通状態に順次制御し、前記複数の信号線を順次選択することを特徴とする、カメラ。

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