KR102122516B1 - 쉬프트 레지스터 - Google Patents

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KR102122516B1
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Abstract

본 발명은 스캔펄스의 듀티비가 낮을 때 발생되는 세트 노드의 전하 누출을 방지하여 정상적으로 스캔펄스를 출력할 수 있으며 멀티 출력이 가능한 쉬프트 레지스터에 관한 것으로, 순차적으로 출력펄스를 발생시키는 다수의 스테이지를 포함하며; 적어도 하나의 스테이지가, 세트제어신호 및 리세트제어신호에 따라 세트 노드 및 리세트 노드의 전압을 제어하는 노드 제어부; 상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 A-클럭펄스를 전송하는 A-클럭전송라인과 A-출력단자 사이에 접속된 A-출력 스위칭소자; 외부로부터의 제어신호 및 상기 A-출력단자의 전압 중 적어도 하나에 따라 제 1 선택출력단자의 전압을 제어하는 제 1 선택출력 스위칭소자; 및, 상기 제 1 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B1-클럭펄스를 전송하는 B1-클럭전송라인과 B1-출력단자 사이에 접속된 B1-출력 스위칭소자를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스캔펄스의 듀티비가 낮을 때 발생되는 세트 노드의 전하 누출을 방지하여 정상적으로 스캔펄스를 출력할 수 있으며 하나의 스테이지가 다수의 출력펄스들을 발생하는 멀티 출력이 가능한 쉬프트 레지스터에 대한 것이다.
쉬프트 레지스터는 다수의 스캔펄스들을 차례로 출력하여 액정표시장치와 같은 표시장치의 게이트 라인들을 순차적으로 구동한다.
스캔펄스는 구동 조건에 따라 그 듀티비를 적절하게 설정할 수 있는 바, 특히 이 스캔펄스의 듀티비가 작을 경우 로우 상태로 유지되는 구간(이하, 로우구간)이 길어져, 이 로우구간에 스테이지의 세트 노드의 전하가 누설될 가능성이 높다. 이에 따라 스테이지의 출력 기간에 스캔펄스가 정상적으로 출력되지 않는 문제점이 발생할 수 있다.
본 발명은 상술된 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 스캔용 클럭펄스보다 더 오랫동안 하이 상태를 유지하는 캐리용 클럭펄스를 이용하여 캐리펄스를 생성하고, 그 캐리펄스를 이용하여 특정 스위칭소자를 그 로우구간을 포함하도록 충분한 시간 동안 턴-온시킴으로써 세트 노드의 전하 누출을 방지할 수 있으며 멀티 출력이 가능한 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력펄스를 발생시키는 다수의 스테이지를 포함하며; 적어도 하나의 스테이지가, 세트제어신호 및 리세트제어신호에 따라 세트 노드 및 리세트 노드의 전압을 제어하는 노드 제어부; 상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 A-클럭펄스를 전송하는 A-클럭전송라인과 A-출력단자 사이에 접속된 A-출력 스위칭소자; 외부로부터의 제어신호 및 상기 A-출력단자의 전압 중 적어도 하나에 따라 제 1 선택출력단자의 전압을 제어하는 제 1 선택출력 스위칭소자; 및, 상기 제 1 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B1-클럭펄스를 전송하는 B1-클럭전송라인과 B1-출력단자 사이에 접속된 B1-출력 스위칭소자를 포함함을 특징으로 한다.
상기 외부로부터의 제어신호는 A-출력단자의 전압이며; 그리고, 상기 제 1 선택출력 스위칭소자는 상기 A-출력단자의 전압에 따라 제어되며, 상기 A-출력단자와 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 한다.
상기 외부로부터의 제어신호는 A-클럭펄스이며; 그리고, 상기 제 1 선택출력 스위칭소자는 상기 A-클럭펄스에 따라 제어되며, 상기 A-출력단자와 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 한다.
상기 외부로부터의 제어신호는, 상기 세트 노드를 충전시키는데 사용되는 충전용전압, 외부로부터의 직류전압, 외부로부터의 교류전압 및 외부로부터의 클럭펄스 중 어느 하나이며; 그리고, 제 1 선택출력 스위칭소자는, 외부로부터의 제어신호에 따라 제어되며, 상기 A-출력단자와 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 한다.
상기 클럭펄스는, 상기 적어도 하나의 스테이지에 구비된 A-출력 스위칭소자로 공급되는 A-클럭펄스와 다른 상(phase)을 갖는 A-클럭펄스인 것을 특징으로 한다.
상기 외부로부터의 제어신호는 상기 A-출력단자의 전압이며; 그리고, 상기 제 1 선택출력 스위칭소자는 상기 A-출력단자의 전압에 따라 제어되며, 상기 A-클럭전송라인과 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 세트 노드의 전압에 따라 제어되며, 상기 A-클럭전송라인과 C-출력단자 사이에 접속된 C-출력 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 외부로부터의 제어신호 및 상기 A-출력단자의 전압 중 적어도 하나에 따라 제 2 선택출력단자의 전압을 제어하는 제 2 선택출력 스위칭소자; 및, 상기 제 2 선택출력단자의 전압에 따라 제어되며, B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 A-출력방전 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 제 1 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S1-출력방전 스위칭소자; 및, 상기 리세트 노드의 전압에 따라 제어되며, 상기 제 2 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S2-출력방전 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 외부로부터의 제어신호 및 상기 A-출력단자의 전압 중 적어도 하나에 따라 제 2 내지 제 g 선택출력단자들의 각 전압을 개별적으로 제어하는 제 2 내지 제 g 선택출력 스위칭소자들(g는 2보다 큰 자연수); 및, 상기 제 2 내지 제 g 선택출력단자들의 각 전압에 따라 개별적으로 제어되며, B2-클럭펄스 내지 Bg-클럭펄스를 각각 전송하는 B2-클럭전송라인 내지 Bg-클럭전송라인들과 B2-출력단자 내지 Bg-출력단자들 사이에 개별적으로 접속된 B2-출력스위칭소자 내지 Bg-출력 스위칭소자들을 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 A-출력방전 스위칭소자; 및, 상기 리세트 노드의 전압에 따라 공통으로 제어되며, 상기 제 1 내지 제 g 선택출력단자들과 방전용전압을 전송하는 방전용전원라인들 사이에 개별적으로 접속된 S1-출력방전 스위칭소자 내지 Sg-출력방전 스위칭소자들을 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 제 1 선택출력단자의 전압에 따라 제어되며, B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 제 1 선택출력단자의 전압에 따라 공통으로 제어되며, B2-클럭펄스 내지 Bg-클럭펄스(g는 2보다 큰 자연수)를 각각 전송하는 B2-클럭전송라인 내지 Bg-클럭전송라인들과 B2-출력단자 내지 Bg-출력단자들 사이에 개별적으로 접속된 B2-출력스위칭소자 내지 Bg-출력 스위칭소자들을 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 제 1 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S1-출력방전 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 상기 방전용전압을 전송하는 방전용전원라인 사이에 접속된 A-출력방전 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 B1-출력단자와 상기 방전용전압을 전송하는 방전용전원라인 사이에 접속된 B1-출력방전 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 세트 노드와 상기 A-출력단자 사이, 또는 상기 세트 노드와 상기 제 1 선택출력단자 사이에 접속된 제 1 커패시터를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 제어신호를 전송하는 제어전송라인과 상기 세트 노드 사이에 접속된 제 2 커패시터를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지에 구비된 노드 제어부는, 상기 세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이에 접속된 제 1 스위칭소자; 상기 리세트제어신호에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 및, 상기 세트 노드의 전압의 논리와 상기 리세트 노드의 전압의 논리가 상반되도록, 상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 제어하는 반전부를 포함함을 특징으로 한다.
상기 반전부는, 고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 한다.
상기 반전부는, 외부로부터의 제어신호에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 한다.
상기 반전부는, 외부로부터의 스위치제어신호에 따라 제어되며, 고전압을 전송하는 고전원라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자; 상기 공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 상기 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 저전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 한다.
상기 반전부는, 고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자; 상기 공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 상기 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 저전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 한다.
상기 반전부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 1 반전 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 A-출력단자 사이, 또는 상기 세트 노드와 상기 B1-출력단자 사이에 접속된 제 2 반전 스위칭소자; 및, 어느 하나의 B1-클럭펄스를 전송하는 B1-클럭전송라인과 상기 리세트 노드 사이에 접속된 반전 커패시터를 포함함을 특징으로 한다.
상기 반전부는, 상기 세트제어신호에 따라 제어되며, 상기 리세트 노드와 상기 저전원라인 사이에 접속된 제 5 반전 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 저전원라인 사이에 접속된 제 6 반전 스위칭소자; 및, 어느 하나의 A-클럭전송라인으로부터의 A-클럭펄스에 따라 제어되며, 상기 세트제어신호가 출력되는 출력단자와 상기 세트 노드 사이에 접속된 제 7 반전 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 리세트 노드는, 제 1 리세트 노드 및 제 2 리세트 노드로 구분되며; 상기 적어도 하나의 스테이지에 구비된 노드 제어부는, 상기 세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이에 접속된 제 1 스위칭소자; 상기 리세트제어신호에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 및, 상기 세트 노드의 전압의 논리와 제 1 리세트 노드의 전압의 논리가 상반되도록, 상기 세트 노드의 전압에 따라 상기 제 1 리세트 노드의 전압을 제어하는 제 1 반전부; 및, 상기 세트 노드의 전압의 논리와 제 2 리세트 노드의 전압의 논리가 상반되도록, 상기 세트 노드의 전압에 따라 상기 제 2 리세트 노드의 전압을 제어하는 제 2 반전부를 포함함을 특징으로 한다.
상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 A-출력방전 스위칭소자; 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 제 1 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 S1-출력방전 스위칭소자; 및, 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 B1-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 B1-출력방전 스위칭소자를 더 포함함을 특징으로 한다.
상기 A-클럭펄스가 상기 B1-클럭펄스보다 더 넓은 폭을 갖는 것을 특징으로 한다.
i개의 A-클럭펄스들 각각은 주기적으로 출력되는 다수의 A-임펄스들로 구성되며; j개의 B1-클럭펄스들 각각은 주기적으로 출력되는 다수의 B1-임펄스들로 구성되며; 상기 i개의 A-클럭펄스들 각각에 포함된 A-임펄스들은 적어도 1개의 B1-클럭펄스에 포함된 B1-임펄스에 동기된 것을 특징으로 한다.
상기 j개의 B1-클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 B1-클럭펄스에 포함된 B1-임펄스들은, 상기 i개의 A-클럭펄스에 포함된 A-임펄스들 중 jm+k번째(m은 0을 포함한 자연수) 순서로 출력되는 A-임펄스에 동기된 것을 특징으로 한다.
서로 동기된 A-임펄스와 B1-임펄스에 대하여, 상기 A-임펄스의 라이징에지 시점이 상기 B1-임펄스의 라이징에지 시점보다 빠르거나 같은 것을 특징으로 한다.
상기 A-클럭펄스와 상기 B1-클럭펄스가 동일한 펄스폭을 가지며; 그리고, 상기 A-클럭펄스와 상기 B1-클럭펄스가 순차적으로 출력됨을 특징으로 한다.
상기 B1-클럭펄스보다 더 작거나 같은 펄스폭을 갖는 B2-클럭펄스를 더 포함하며; j개의 B2-클럭펄스들 각각은 주기적으로 출력되는 다수의 B2-임펄스들로 구성되며; 상기 i개의 A-클럭펄스들 각각에 포함된 A-임펄스들은 적어도 1개의 B2-클럭펄스에 포함된 B2-임펄스에 동기된 것을 특징으로 한다.
상기 j개의 B2-클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 B2-클럭펄스에 포함된 B2-임펄스들은, 상기 i개의 A-클럭펄스에 포함된 A-임펄스들 중 jm+k번째(m은 0을 포함한 자연수) 순서로 출력되는 A-임펄스에 동기된 것을 특징으로 한다.
서로 동기된 A-임펄스와 B2-임펄스에 대하여, 상기 A-임펄스의 라이징에지 시점이 상기 B2-임펄스의 라이징에지 시점보다 빠르거나 같은 것을 특징으로 한다.
서로 동기된 B1-임펄스와 B2-임펄스에 대하여, 상기 B1-임펄스와 B2-임펄스의 펄스폭이 서로 중첩하거나 또는 중첩하지 않음을 특징으로 한다.
서로 동기된 B1-임펄스와 B2-임펄스에 대하여, 상기 B1-임펄스와 B2-임펄스의 펄스폭이 서로 중첩할 경우, 상기 B2-임펄스가 상기 B1-임펄스내에 포함되는 것을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 세트 노드와 상기 A-출력단자 사이, 또는 상기 세트 노드와 상기 제 1 선택출력단자 사이에 접속된 제 1 커패시터; 및, 상기 제어신호를 전송하는 제어전송라인과 상기 세트 노드 사이에 접속된 제 2 커패시터를 더 포함하며; 상기 제어신호는, 상기 적어도 하나의 스테이지에 구비된 A-출력 스위칭소자로 공급되는 A-클럭펄스와 다른 상(phase)을 갖는 A-클럭펄스이며; 상기 제 1 커패시터의 커패시턴스를 상기 제 2 커패시터의 커패시턴스를 나눈 값이 0.2보다 작은 것을 특징으로 한다.
상기 세트제어신호는 스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 출력펄스이며; 그리고, 상기 리세트제어신호는 리세트 펄스 또는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 출력펄스인 것을 특징으로 한다.
또한, 상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력펄스를 발생시키는 다수의 스테이지를 포함하며; 적어도 하나의 스테이지가, 세트제어신호 및 리세트제어신호에 따라 세트 노드 및 리세트 노드의 전압을 제어하는 노드 제어부; 상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 A-클럭펄스를 전송하는 A-클럭전송라인과 A-출력단자 사이에 접속된 A-출력 스위칭소자; 외부로부터의 제어신호, 상기 A-클럭펄스 및 상기 세트 노드의 전압 중 적어도 하나에 따라 제 1 선택출력단자의 전압을 제어하는 제 1 선택출력 스위칭소자; 및, 상기 제 1 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B1-클럭펄스를 전송하는 B1-클럭전송라인과 B1-출력단자 사이에 접속된 B1-출력 스위칭소자를 포함함을 특징으로 한다.
상기 제 1 선택출력 스위칭소자는 상기 세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 선택출력단자 사이에 접속된 제 2 선택출력 스위칭소자; 및, 상기 제 2 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 A-출력단자의 전압에 따라 제어되며, 상기 A-출력단자와 제 2 선택출력단자 사이에 접속된 제 2 선택출력 스위칭소자; 및, 상기 제 2 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 한다.
상기 제 1 선택출력 스위칭소자는 상기 A-클럭펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 A-클럭펄스에 따라 제어되며, 상기 세트 노드와 제 2 선택출력단자 사이에 접속된 제 2 선택출력 스위칭소자; 및, 상기 제 2 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 한다.
상기 제 1 선택출력 스위칭소자는 상기 세트 노드의 전압에 따라 제어되며, 상기 A-클럭전송라인과 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 세트 노드의 전압에 따라 제어되며, 상기 A-클럭전송라인과 제 2 선택출력단자 사이에 접속된 제 2 선택출력 스위칭소자; 및, 상기 제 2 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 A-출력방전 스위칭소자를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 제 1 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S1-출력방전 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 제 2 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S2-출력방전 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 B1-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 B1-출력방전 스위칭소자; 및, 상기 리세트 노드의 전압에 따라 제어되며, 상기 B2-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 B2-출력방전 스위칭소자들 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 세트 노드의 전압에 따라 공통으로 제어되며, 상기 세트 노드를 공통으로 하여 이 세트 노드와 제 2 내지 제 g 선택출력단자(g는 2보다 큰 자연수) 사이에 개별적으로 접속된 제 2 내지 제 g 선택출력 스위칭소자들; 상기 제 2 내지 제 g 선택출력단자들의 각 전압에 따라 개별적으로 제어되며, B2-클럭펄스 내지 Bg-클럭펄스를 각각 전송하는 B2-클럭전송라인 내지 Bg-클럭전송라인들과 B2-출력단자 내지 Bg-출력단자들 사이에 개별적으로 접속된 B2-출력스위칭소자 내지 Bg-출력 스위칭소자들을 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 A-출력단자의 전압에 따라 공통으로 제어되며, 상기 A-출력단자를 공통으로 하여 이 A-출력단자와 제 Bg+1 내지 제 h 선택출력단자(h는 Bg+1보다 큰 자연수) 사이에 개별적으로 접속된 제 Bg+1 내지 제 h 선택출력 스위칭소자들; 상기 제 Bg+1 내지 제 h 선택출력단자들의 각 전압에 따라 개별적으로 제어되며, Bg+1-클럭펄스 내지 h-클럭펄스를 각각 전송하는 Bg+1-클럭전송라인 내지 Bh-클럭전송라인들과 Bg+1-출력단자 내지 Bh-출력단자들 사이에 개별적으로 접속된 Bg+1-출력스위칭소자 내지 Bh-출력 스위칭소자들을 더 포함함을 특징으로 한다.
상기 적어도 하나의 스테이지는, 상기 리세트 노드의 전압에 따라 공통으로 제어되며, 상기 제 1 내지 제 h 선택출력단자와 방전용전압을 전송하는 방전용전원라인들 사이에 개별적으로 접속된 S1-출력방전 스위칭소자 내지 Sh-출력방전 스위칭소자들; 및, 상기 리세트 노드의 전압에 따라 공통으로 제어되며, 상기 B1-출력단자 내지 Bh-출력단자와 방전용전압을 전송하는 방전용전원라인들 사이에 개별적으로 접속된 B1-출력방전 스위칭소자 내지 Bh-출력방전 스위칭소자들 중 적어도 하나를 더 포함함을 특징으로 한다.
첫째, 스캔펄스의 듀티비가 낮아 서로 인접한 기간에 출력되는 스캔펄스 사이에 로우구간이 발생하더라도, 세트 기간(Ts)에 해당 스테이지의 세트 노드의 전압이 떨어지는 것을 방지할 수 있다. 이에 따라, 스테이지의 출력 기간에 안정적으로 스캔펄스를 발생할 수 있다.
둘째, 제 1 선택출력 스위칭소자에 의해 S1-출력단자의 전류 누설이 방지될 수 있으며, 아울러 이 S1-출력단자의 부트스트랩이 용이하다.
셋째, 캐리펄스를 출력하는 출력 스위칭소자와 스캔펄스를 출력하는 출력 스위칭소자를 나누어 사용함으로써, 상대적으로 작은 부하가 걸리는 출력 스위칭소자의 사이즈(채널폭)를 줄일 수 있다.
넷째, 제 1 커패시터 및 제 2 커패시터 중 어느 하나를 사용할 경우, 세트 노드에서의 전압 감쇄 현상을 더욱 효과적으로 줄일 수 있다.
다섯째, 하나의 스테이지가 다수의 출력펄스들을 발생하는 멀티 출력이 가능하므로, 다수의 스캔신호들을 필요로하는 유기발광다이오드 표시장치에 유용하게 사용될 수 있다.
도 1은 본 발명의 실시예에 따른 게이트 구동회로를 나타낸 도면
도 2는 도 1의 A-클럭발생기 및 B1-클럭발생기로부터 출력되는 각종 신호의 출력 타이밍도를 나타낸 도면
도 3은 도 1에 도시된 쉬프트 레지스터(SR)에 대한 상세 구성도
도 4는 도 3의 어느 하나의 스테이지에 구비된 제 1 실시예의 구성을 나타낸 도면
도 5는 도 3의 어느 하나의 스테이지에 구비된 제 2 실시예의 구성을 나타낸 도면
도 6은 하나의 스테이지에 추가될 수 있는 구성요소들을 나타낸 도면
도 7은 도 3의 어느 하나의 스테이지에 구비된 제 3 실시예의 구성을 나타낸 도면
도 8은 도 3의 어느 하나의 스테이지에 구비된 제 4 실시예의 구성을 나타낸 도면
도 9는 도 3의 어느 하나의 스테이지에 구비된 제 5 실시예의 구성을 나타낸 도면
도 10은 도 3의 어느 하나의 스테이지에 구비된 제 6 실시예의 구성을 나타낸 도면
도 11은 도 3의 어느 하나의 스테이지에 구비된 제 7 실시예의 구성을 나타낸 도면
도 12는 도 3의 어느 하나의 스테이지에 구비된 제 8 실시예의 구성을 나타낸 도면
도 13은 도 3의 어느 하나의 스테이지에 구비된 제 9 실시예의 구성을 나타낸 도면
도 14는 도 3의 어느 하나의 스테이지에 구비된 제 10 실시예의 구성을 나타낸 도면
도 15는 도 3의 어느 하나의 스테이지에 구비된 제 11 실시예의 구성을 나타낸 도면
도 16은 도 3의 어느 하나의 스테이지에 구비된 제 12 실시예의 구성을 나타낸 도면
도 17은 도 3의 어느 하나의 스테이지에 구비된 제 13 실시예의 구성을 나타낸 도면
도 18은 도 3의 어느 하나의 스테이지에 구비된 제 14 실시예의 구성을 나타낸 도면
도 19는 도 3의 어느 하나의 스테이지에 구비된 제 15 실시예의 구성을 나타낸 도면
도 20은 도 3의 어느 하나의 스테이지에 구비된 제 16 실시예의 구성을 나타낸 도면
도 21은 도 5에 도시된 노드 제어부의 구성을 나타낸 도면
도 22는 본 발명의 스테이지에 인가될 수 있는 클럭펄스의 또 다른 형태를 설명하기 위한 도면
도 23은 도 19에 도시된 노드 제어부의 구성을 나타낸 도면
도 24는 본 발명의 스테이지에 인가될 수 있는 클럭펄스의 또 다른 형태를 설명하기 위한 도면
도 25는 제 1 실시예에 따른 반전부의 상세 구성도
도 26은 제 2 실시예에 따른 반전부의 상세 구성도
도 27은 제 3 실시예에 따른 반전부의 상세 구성도
도 28은 제 4 실시예에 따른 반전부의 상세 구성도
도 29는 제 5 실시예에 따른 반전부의 상세 구성도
도 30은 반전부에 추가될 수 있는 반전 스위칭소자들을 나타낸 도면
도 31은 도 3의 어느 하나의 스테이지에 구비된 또 다른 구성을 나타낸 도면
도 32는 도 3의 어느 하나의 스테이지에 구비된 제 17 실시예의 구성을 나타낸 도면
도 33은 도 3의 어느 하나의 스테이지에 구비된 제 18 실시예의 구성을 나타낸 도면
도 34는 하나의 스테이지에 추가될 수 있는 구성요소들을 나타낸 도면
도 35는 도 3의 어느 하나의 스테이지에 구비된 제 19 실시예의 구성을 나타낸 도면
도 36은 도 3의 어느 하나의 스테이지에 구비된 제 20 실시예의 구성을 나타낸 도면
도 37은 도 3의 어느 하나의 스테이지에 구비된 제 21 실시예의 구성을 나타낸 도면
도 38은 도 3의 어느 하나의 스테이지에 구비된 제 22 실시예의 구성을 나타낸 도면
도 39는 도 3의 어느 하나의 스테이지에 구비된 제 23 실시예의 구성을 나타낸 도면
도 40은 도 33에 도시된 노드 제어부의 구성을 나타낸 도면
도 41은 본 발명의 스테이지에 인가될 수 있는 클럭펄스의 또 다른 형태를 설명하기 위한 도면
도 42는 본 발명의 스테이지에 인가될 수 있는 클럭펄스의 또 다른 형태를 설명하기 위한 도면
도 43은 도 3의 어느 하나의 스테이지에 구비된 또 다른 구성을 나타낸 도면
도 44는 도 1의 A-클럭발생기 및 B1-클럭발생기로부터 출력되는 또 다른 예의 A-클럭펄스들 및 B1-클럭펄스들을 나타낸 도면
도 45는 도 1의 A-클럭발생기 및 B1-클럭발생기로부터 출력되는 또 다른 예의 A-클럭펄스들 및 B1-클럭펄스들을 나타낸 도면
도 1은 본 발명의 실시예에 따른 게이트 구동회로를 나타낸 도면이고, 도 2는 도 1의 A-클럭발생기 및 B1-클럭발생기로부터 출력되는 각종 신호의 출력 타이밍도를 나타낸 도면이다.
본 발명의 실시예에 따른 게이트 구동회로는, 도 1에 도시된 바와 같이, A-클럭발생기(A-CG), B1-클럭발생기(B1-CG) 및 쉬프트 레지스터(SR)를 포함한다.
A-클럭발생기(A-CG)는 i개(i는 2이상의 자연수)의 A-클럭펄스(A-CLK_#)들을 순차적으로 출력한다. 즉, 이 A-클럭발생기(A-CG)는 i상(phase)의 A-클럭펄스들을 출력한다. i개의 A-클럭펄스(A-CLK_#)들 각각은 주기적으로 출력되는 다수의 A-임펄스들로 구성된다. 예를 들어, 도 2에는 2상의 A-클럭펄스들(A-CLK_1, A-CLK_2)이 도시되어 있는 바, 제 1 A-클럭펄스(A-CLK_1)가 제 2 A-클럭펄스(A-CLK_2)보다 앞선 위상을 갖는다. 그리고, 제 1 A-클럭펄스(A-CLK_1)는 주기적으로 출력되는 다수의 A-임펄스들(1, 3, 5, ...)을 포함하며, 마찬가지로 제 2 A-클럭펄스(A-CLK_2)도 주기적으로 출력되는 다수의 A-임펄스들(2, 4, 6, ...)을 포함한다. 이 A-클럭발생기(A-CG)는 3상 이상의 A-클럭펄스를 출력할 수도 있다.
B1-클럭발생기(B1-CG)는 j개(j는 2이상의 자연수)의 B1-클럭펄스(B1-CLK_#)들을 순차적으로 출력한다. 즉, 이 B1-클럭발생기(B1-CG)는 j상(phase)의 B1-클럭펄스(B1-CLK_#)들을 출력한다. j개의 B1-클럭펄스(B1-CLK_#)들 각각은 주기적으로 출력되는 다수의 B1-임펄스들로 구성된다. 예를 들어, 도 2에는 2상의 B1-클럭펄스들(B1-CLK_1, B1-CLK_2)이 도시되어 있는 바, 제 1 B1-클럭펄스(B1-CLK_1)가 제 2 B1-클럭펄스(S-CLK_2)보다 앞선 위상을 갖는다. 그리고, 제 1 B1-클럭펄스(B1-CLK_1)는 주기적으로 출력되는 다수의 B1-임펄스들(①, ③, ⑤, ...)을 포함하며, 마찬가지로 제 2 B1-클럭펄스(B1-CLK_2)도 주기적으로 출력되는 다수의 B1-임펄스들(②, ④, ⑥, ...)을 포함한다. 이 B1-클럭발생기(B1-CG)는 3상 이상의 B1-클럭펄스를 출력할 수도 있다.
특히, 도 2에 도시된 바와 같이, A-임펄스(예를 들어, 1)의 지속시간은 B1-임펄스(예를 들어, ①)의 지속시간보다 더 길게 설정된다. 다른 한편, 이 A-임펄스의 지속시간과 B1-임펄스의 지속시간이 서로 같게 설정될 수도 있다.
쉬프트 레지스터(SR)는, A-클럭발생기(A-CG)로부터의 i개의 A-클럭펄스들 및 B1-클럭발생기(B1-CG)로부터의 j개의 B1-클럭펄스들을 공급받아 다수의 출력펄스들을 순차적으로 발생시키는 다수의 스테이지들을 포함한다.
각 스테이지로부터 발생된 출력펄스는, 서로 대응되는 한 쌍의 캐리펄스와 스캔펄스로 구성된다. 한 쌍의 캐리펄스와 스캔펄스에서, 그 캐리펄스는 후단 스테이지 및 전단 스테이지로 공급되는 반면 그 스캔펄스는 어느 하나의 게이트 라인으로 공급된다. 이후 설명할 도 3에는, A-출력펄스(A-OUT_n-3 내지 A-OUT_n+3)가 캐리펄스로 기능하고, 그리고 B1-출력펄스(B1-OUT_n-2 내지 B1-OUT_n+2)가 스캔펄스로서 기능하는 하나의 예가 나타나 있다. 그러나, A-출력펄스가 캐리펄스의 역할과 스캔펄스의 역할을 모두 수행하는 것도 가능하며, 또한 B1-출력펄스가 캐리펄스의 역할과 스캔펄스의 역할을 모두 수행하는 것도 가능하며, 또한 B1-출력펄스가 캐리펄스의 역할을 수행하고 A-출력펄스가 스캔펄스의 역할을 수행하는 것도 가능하다. 여기서, A-출력펄스는 A-클럭펄스를 근거로 생성되는 반면, B1-출력펄스는 B1-클럭펄스를 근거로 출력된다.
하나의 스테이로부터 출력되는 A-출력펄스와 B1-출력펄스에 있어서, 이들 A-출력펄스와 B1-출력펄스의 펄스폭이 서로 다르거나 또는 같을 수 있다.
한편, 하나의 스테이지는 전술된 A-출력펄스 및 B1-출력펄스 이외에 또 다른 다수의 출력펄스들을 더 출력할 수도 있다. 이 또 다른 출력펄스들 역시 전술된 바와 같이 캐리펄스로서 사용될 수도 있으며, 또는 스캔펄스로도 사용될 수 있으며, 또한 필요에 따다 캐리펄스 및 스캔펄스의 역할을 모두 수행할 수도 있다. 이를 위해, 쉬프트 레지스터는 전술된 A-클럭발생기 및 B1-클럭발생기 이외에 다수의 클럭발생기를 더 포함할 수 있다.
각 스테이지는, 서로 다른 위상을 갖는 i개의 A-클럭펄스들 중 적어도 하나와, 그리고 서로 다른 위상을 갖는 j개의 B1-클럭펄스들 중 적어도 하나를 공급받는다.
상술된 j개의 B1-클럭펄스들 각각에 포함된 B1-임펄스들은 적어도 1개의 A-클럭펄스에 포함된 A-임펄스들에 동기된다. 좀 더 구체적으로, j개의 B1-클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 B1-클럭펄스에 포함된 B1-임펄스들은, i개의 A-클럭펄스에 포함된 A-임펄스들 중 jm+k번째(m은 0을 포함한 자연수) 순서로 출력되는 A-임펄스에 동기된다. 이를 예를 들어 설명하면 다음과 같다.
즉, 도 2에 도시된 바와 같이, i 및 j가 모두 2로 설정되면 상술된 수식 'jm+k'는 '2m+k'로 정의 되며, 여기서 k는 1부터 2까지의 자연수이다. 이때, 2개(2상)의 B1-클럭펄스들 중 첫 번째, 즉 1번째(k=1) 순서로 출력되는 B1-클럭펄스(B1-CLK_1)는 '2m+1'번째로 출력되는 A-임펄스에 동기된다. 다시 말하여, 1번째 순서의 B1-클럭펄스(B1-CLK_1)는 홀수 번째 마다 출력되는 A-임펄스(1, 3, 5 ...)에 동기된 B1-임펄스들(①, ③, ⑤, ...)을 포함한다.
마찬가지 방식으로, 2개의 B1-클럭펄스들 중 두 번째, 즉 2번째(k=2) 순서로 출력되는 B1-클럭펄스(B1-CLK_2)는 '2m+2'번째로 출력되는 A-임펄스에 동기된다. 다시 말하여, 2번째 순서의 B1-클럭펄스(B1-CLK_2)는 짝수 번째 마다 출력되는 A-임펄스(2, 4, 6 ...)에 동기된 B1-임펄스들(②, ④, ⑥, ...)을 포함한다.
따라서, i 및 j가 모두 2일 때(즉, A-클럭펄스 및 B1-클럭펄스가 모두 2상일 때), 제 1 B1-클럭펄스(B1-CLK_1)에 포함된 B1-임펄스들은 제 1 A-클럭펄스(A-CLK_1)에 포함된 A-임펄스들에 동기되어 출력되며, 그리고 제 2 B1-클럭펄스(B1-CLK_2)에 포함된 B1-임펄스들은 제 2 A-클럭펄스(A-CLK_2)에 포함된 A-임펄스들에 동기되어 출력된다.
이때, 서로 대응되는 B1-임펄스와 A-임펄스에 있어서, B1-임펄스의 폴링에지 시점이, A-임펄스의 라이징에지 시점과 A-임펄스의 폴링에지 시점 사이에 위치한다. 예를 들어, 도 2에서의 제 1 B1-클럭펄스(B1-CLK_1)에 포함된 B1-임펄스(①)의 폴링에지 시점(sft)은, 제 1 A-클럭펄스(A-CLK_1)에 포함된 A-임펄스(1)의 라이징에지 시점(crt)과 폴링에지 시점(cft) 사이에 위치한다.
한편, 서로 대응되는 B1-임펄스와 A-임펄스에 있어서, B1-임펄스의 라이징에지 시점(srt)은, A-임펄스의 라이징에지 시점(crt)과 A-임펄스의 폴링에지 시점(cft) 사이에 위치하지 않아도 무방하다.
이때, 상술된 라이징시점 및 폴링시점의 변화에 관계없이, 서로 대응되는 B1-임펄스와 A-임펄스는 서로 다른 지속시간을 갖는다. 즉, A-임펄스의 지속시간이 B1-임펄스의 지속시간보다 더 오래 유지된다. 예를 들어, A-임펄스(예를 들어, 도 2의 1)의 펄스폭은 B1-임펄스(예를 들어, 도 2의 ①)의 펄스폭보다 크게 설정된다.
한편, A-임펄스의 하이전압과 B1-임펄스의 하이전압이 동일하거나 다를 수도 있다. 또한 A-임펄스의 로우전압과 B1-임펄스의 로우전압이 동일하거나 서로 다를 수도 있다.
도 3은 도 1에 도시된 쉬프트 레지스터(SR)에 대한 상세 구성도이다.
본 발명에 따른 쉬프트 레지스터(SR)는, 도 3에 도시된 바와 같이, 다수의 스테이지들(ST_n-2 내지 ST_n+2)을 포함한다. 여기서, 각 스테이지들은 각각의 2번 단자(II; 이하, A-출력단자(A))를 통해 A-출력펄스(A-OUT_n-2 내지 A-OUT_n+2)를 출력한다. 또한, 각 스테이지들은 각각의 3번 단자(III, 이하, B1-출력단자(B1)를 통해 B1-출력펄스(B1-OUT_n-2 내지 B1-OUT_n+2)를 출력한다.
또한, 각 스테이지들은 각각의 1번 단자(I)를 통해 세트제어신호를 공급받고, 그리고 각각의 2번 단자(II)를 통해 리세트제어신호를 공급받는다. 여기서, 어느 하나의 특정 스테이지에 공급되는 세트제어신호는 이 특정 스테이지보다 먼저 동작되는 스테이지들(즉, 전단 스테이지들) 중 어느 하나로부터 출력된 캐리펄스가 될 수 있으며, 그리고 이 특정 스테이지에 공급되는 리세트제어신호는 이 특정 스테이지보다 늦게 동작하는 스테이지들(즉, 후단 스테이지들) 중 어느 하나로부터 출력된 캐리펄스가 될 수 있다. 한편, 전술된 특정 스테이지가 가장 먼저 동작하는 첫 번째 스테이지일 경우, 이에 공급되는 세트제어신호는 타이밍 컨트롤러로부터의 스타트 펄스가 될 수 있다.
만약, 이 특정 스테이지가 가장 늦게 동작하는 마지막 번째 스테이지이고 이 마지막 번째 스테이지의 리세트 동작을 제어하기 위한 별도의 더미 스테이지가 존재하지 않을 경우, 이 마지막 번째 스테이지에 공급되는 리세트제어신호는 타이밍 컨트롤러로부터의 리세트 펄스가 될 수 있다.
또한, 이 특정 스테이지가 전술된 더미 스테이지인 경우, 이 더미 스테이지에 공급되는 리세트제어신호는 타이밍 컨트롤러로부터의 리세트 펄스가 될 수 있다.
다시 말하여, 각 스테이지는, 도 3에 도시된 바와 같이, 총 6개의 단자들(I, II, III, IV, V, VI)을 포함하는 바, 1번 단자(I)로는 전단 스테이지로부터의 캐리펄스(A-출력펄스 또는 스타트 펄스)가 인가되며, 4번 단자(IV)로는 어느 하나의 A-클럭펄스가 인가되며, 5번 단자(V)로는 어느 하나의 B1-클럭펄스가 인가되며, 그리고 6번 단자로는 다음단 스테이지로부터의 캐리펄스(A-출력펄스 또는 스타트 펄스)가 인가된다. 한편, 2번 및 3번 단자로는 각각, 상술된 바와 같은 캐리펄스(A-출력펄스) 및 스캔펄스(B1-출력펄스)가 독립적으로 출력된다.
예를 들어, 도 3의 n을 짝수의 자연수로 설정할 때, 홀수 번째 스테이지(예를 들어, 도 3의 ST_n-1, ST_n+1)의 4번 단자(IV) 및 5번 단자(V)로는 각각 제 1 A-클럭펄스(A-CLK_1) 및 제 1 B1-클럭펄스(B1-CLK_1)가 한 쌍으로 입력된다. 반면, 짝수 번째 스테이지(예를 들어, 도 3의 ST_n-2, ST_n, ST_n+2)의 4번 단자(IV) 및 5번 단자(V)로는 각각 제 2 A-클럭펄스(A-CLK_2) 및 제 2 B1-클럭펄스(B1-CLK_2)가 한 쌍으로 입력된다. 한편, 그 반대의 경우도 가능하다.
각 스테이지는 캐리펄스를 이용하여 자신의 후단에 위치한 스테이지 및 전단에 위치한 스테이지의 동작을 제어한다. 아울러, 각 스테이지는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 한편, 도시되지 않았지만, 마지막에 위치한 최종 스테이지의 후단에는 이 최종 스테이지로 캐리펄스를 공급하는 더미 스테이지가 더 구비될 수 있다. 쉬프트 레지스터(SR)의 구성에 따라, 이 더미 스테이지는 한 개가 아닌 다수가 될 수 있다. 이 더미 스테이지는 게이트 라인에 연결되지 않으므로, 스캔펄스를 출력하지 않는다.
한편, 쉬프트 레지스터(SR)의 구성에 따라, 각 스테이지는, 캐리펄스를 이용하여, 자신으로부터 전단에 위치한 스테이지만의 동작을 제어할 수도 있다.
스테이지들은 첫 번째 스테이지부터 최종 스테이지 까지 차례로 출력펄스들을 발생시킨다. 각 출력펄스는, 상술된 바와 같이, 캐리펄스와 스캔펄스로 구성되는 바, A-출력펄스가 그 캐리펄스 또는 스캔펄스가 될 수도 있고, B1-출력펄스가 그 캐리펄스 또는 스캔펄스가 될 수도 있다.
더미 스테이지를 제외한 나머지 스테이지들로부터 출력된 스캔펄스는 표시패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 이 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 스테이지들로부터 출력된 캐리펄스는 자신으로부터 전단 및 후단에 위치한 스테이지에 공급된다.
이러한 쉬프트 레지스터(SR)는 표시패널에 내장될 수 있다. 즉, 표시패널은 화상을 표시하기 위한 표시부와 이 표시부를 둘러싸는 비표시부를 갖는데, 쉬프트 레지스터(SR)는 비표시부에 내장된다. 여기서, 표시패널은 액정표시장치, 유기발광다이오드표시장치 및 플라즈마표시장치에 사용되는 패널 중 어느 하나가 될 수 있다.
도 4는 도 3의 어느 하나의 스테이지에 구비된 제 1 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 4에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)를 포함한다.
n번째 스테이지에(ST_n)에 구비된 노드 제어부(NC)는 세트제어신호 및 리세트제어신호에 따라 세트 노드(Q) 및 리세트 노드(QB)의 전압을 제어한다. 여기서, 세트제어신호 및 리세트제어신호는, 전술된 바와 같이, 어느 하나의 전단 스테이지로부터의 캐리펄스 및 어느 하나의 후단 스테이지로부터의 캐리펄스가 될 수 있다. 하나의 예로서, 세트제어신호는 전단 스테이지(ST_n-1)로부터 출력된 A-출력펄스(A-OUT_n-1)가, 그리고 리세트제어신호는 후단 스테이지(ST_n+1)로부터 출력된 A-출력펄스(A-OUT_n+1)가 될 수 있다.
n번째 스테이지(ST_n)에 구비된 A-출력 스위칭소자(A-OTr)는 세트 노드(Q)의 전압에 따라 제어되며, 어느 하나의 A-클럭펄스(A-CLK_2)를 전송하는 A-클럭전송라인과 이 n번째 스테이지의 A-출력단자(A) 사이에 접속된다. 즉, 이 A-출력 스위칭소자(A-OTr)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 A-클럭전송라인과 A-출력단자(A)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 1 선택출력 스위칭소자(STr1)는 A-출력단자(A)의 전압에 따라 제어되며, 이 A-출력단자와 제 1 선택출력단자(S1) 사이에 접속된다. 즉, 이 제 1 선택출력 스위칭소자(STr1)는 A-출력단자(A)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-출력단자(A)와 제 1 선택출력단자(S1)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 B1-출력 스위칭소자(B1-OTr)는 제 1 선택출력단자(S1)의 전압에 따라 제어되며, 어느 하나의 B1-클럭펄스(B1-CLK_2)를 전송하는 B1-클럭전송라인과 이 n번째 스테이지(ST_n)의 B1-출력단자(B1) 사이에 접속된다. 즉, 이 B1-출력 스위칭소자(B1-OTr)는 제 1 선택출력단자(S1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 B1-클럭전송라인과 B1-출력단자(B1)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 S1-출력방전 스위칭소자(S1-DTr)는 리세트 노드(QB)의 전압에 따라 제어되며, 제 1 선택출력단자(S1)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 S1-출력방전 스위칭소자(S1_DTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 선택출력단자(S1)와 방전용전원라인을 서로 연결시킨다.
이와 같이 구성된 n번째 스테이지(ST_n)로부터는 3개의 출력펄스들이 발생될 수 있다. 즉, A출력단자(A)를 통해 A-출력펄스(A-OUT_n)가 발생되고, B1-출력단자(B1)를 통해 B1-출력펄스(B1-OUT_n)가 발생되고, 그리고 제 1 선택출력단자(S1)를 통해 S1-출력펄스(S1-OUT_n)가 발생된다. 여기서, A-출력펄스(A-OUT_n)는 캐리펄스로, B1-출력펄스(B1-OUT_n)가 스캔펄스로서 사용될 수 있다. 그리고 S1-출력펄스(S1)는 캐리펄스 또는 스캔펄스로서 사용될 수도 있다. 한편, S1-출력펄스(S1)는, 이 쉬프트 레지스터가 적용되는 표시장치의 구성에 따라 사용될 수도 있고, 그렇지 않을 수도 있다. 또한, 표시장치의 구성에 따라 전술된 A-출력펄스(A-OUT_n)는 스캔펄스서로 사용될 수도 있고, 마찬가지로 B1-출력펄스(B1-OUT_n)는 캐리펄스로서 사용될 수도 있다. 또한, A-출력펄스(A-OUT_n) 및 B1-출력펄스(B1-OUT_n)는 모두 캐리펄스 및 스캔펄스의 역할을 동시에 수행할 수도 있다. 예를 들어, A-출력펄스(A-OUT_n)는 전단 스테이지, 후단 스테이지 및 게이트 라인으로 모두 공급될 수 있으며, 마찬가지로, B1-출력펄스 역시 전단 스테이지, 후단 스테이지 및 게이트 라인으로 모두 공급될 수 있다.
도 5는 도 3의 어느 하나의 스테이지에 구비된 제 2 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 5에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), S1-출력방전 스위칭소자(S1-DTr) 및 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 2 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 A-출력방전 스위칭소자(A-DTr)는 리세트 노드(QB)의 전압에 따라 제어되며, A-출력단자(A)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 A-출력방전 스위칭소자(A-DTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-출력단자(A)와 방전용전원라인을 서로 연결시킨다.
도 6은 하나의 스테이지에 추가될 수 있는 구성요소들을 나타낸 도면으로서, 전술된 도 4 및 도 5의 스테이지는 도 6에 도시된 3개의 구성요소들 중 적어도 어느 하나를 더 포함할 수 있다. 이 3개의 구성요소들 각각을 구체적으로 설명하면 다음과 같다.
도 6의 (a)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 1 커패시터(Cb)는, 세트 노드(Q)와 n번째 스테이지(ST_n)의 A-출력단자(A) 사이에 접속된다.
도 6의 (b)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 2 커패시터(Cx)는, 제어신호(Vc)를 전송하는 제어전송라인과 세트 노드(Q) 사이에 접속된다. 여기서, 제어신호(Vc)는, 세트 노드(Q)를 충전시키는데 사용되는 충전용전압(도 21의 VDD), 외부로부터의 직류전압, 외부로부터의 교류전압 및 외부로부터의 클럭펄스 중 어느 하나가 될 수 있다. 이때, 이 클럭펄스는, n번째 스테이지(ST_n)에 구비된 A-출력 스위칭소자(A-OTr)로 공급되는 A-클럭펄스와 다른 상(phase)을 갖는 A-클럭펄스가 될 수 있다. 구체적으로, 이 n번째 스테이지(ST_n)의 클럭펄스로 사용되는 A-클럭펄스는, A-출력 스위칭소자(A-OTr)로 공급되는 제 2 A-클럭펄스(A-CLK_2)보다 앞선 상을 갖는 것으로서, 예를 들어, n-1번째 스테이지(ST_n-1)에 구비된 A-출력 스위칭소자(A-OTr)에 공급되는 제 1 A-클럭펄스(A-CLK_1)가 될 수 있다.
도 6의 (c)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 B1-출력방전 스위칭소자(B1-DTr)는 리세트 노드(QB)의 전압에 따라 제어되며, B1-출력단자(B1)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 B1-출력방전 스위칭소자(B1-DTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-출력단자(B1)와 방전용전원라인을 서로 연결시킨다.
제 1 커패시터(C1) 및 제 2 커패시터(C2) 중 어느 하나가 사용될 경우, 세트 노드(q)에서의 전압 감쇄 현상을 더욱 효과적으로 줄일 수 있다. 즉, 제 1 커패시터(C1) 또는 제 2 커패시터(C2)에 의해 세트 노드로부터의 전류누설 시간이 지연될 수 있다.
도 7은 도 3의 어느 하나의 스테이지에 구비된 제 3 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 7에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)를 포함한다.
여기서, 제 3 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 선택출력 스위칭소자(STr1)는 A-클럭펄스(A-CLK_2)에 따라 제어되며, A-출력단자(A)와 제 1 선택출력단자(S1) 사이에 접속된다. 즉, 이 제 1 선택출력 스위칭소자(STr1)는 A-클럭펄스(A-CLK_2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-출력단자(A)와 제 1 선택출력단자(S1)를 서로 연결시킨다.
도 8은 도 3의 어느 하나의 스테이지에 구비된 제 4 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 8에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), S1-출력방전 스위칭소자(S1-DTr) 및 A-출력방전 스위칭소자(S1-DTr)를 포함한다.
여기서, 제 4 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 3 실시예의 설명을 참조한다.
또한, 제 4 실시예에서의 A-출력 스위칭소자(A-OTr)는 전술된 제 3 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 3 실시예의 설명을 참조한다.
또한, 제 4 실시예에서의 A-출력방전 스위칭소자(S1-DTr)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
도 9는 도 3의 어느 하나의 스테이지에 구비된 제 5 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 9에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)를 포함한다.
여기서, 제 5 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 선택출력 스위칭소자(STr1)는 외부로부터의 제어신호(Vc)에 따라 제어되며, A-출력단자(A)와 제 1 선택출력단자(S1) 사이에 접속된다. 즉, 이 제 1 선택출력 스위칭소자(STr1)는 제어신호(Vc)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-출력단자(A)와 제 1 선택출력단자(S1)를 서로 연결시킨다.
여기서, 제어신호(Vc)는, 세트 노드(Q)를 충전시키는데 사용되는 충전용전압(도 21의 VDD), 외부로부터의 직류전압, 외부로부터의 교류전압 및 외부로부터의 클럭펄스 중 어느 하나가 될 수 있다. 이때, 이 클럭펄스는, n번째 스테이지(ST_n)에 구비된 A-출력 스위칭소자(A-OTr)로 공급되는 A-클럭펄스와 다른 상(phase)을 갖는 A-클럭펄스가 될 수 있다. 구체적으로, 이 n번째 스테이지(ST_n)의 클럭펄스로 사용되는 A-클럭펄스는, A-출력 스위칭소자(A-OTr)로 공급되는 제 2 A-클럭펄스(A-CLK_2)보다 앞선 상을 갖는 것으로서, 예를 들어, n-1번째 스테이지(ST_n-1)에 구비된 A-출력 스위칭소자(A-OTr)에 공급되는 제 1 A-클럭펄스(A-CLK_1)가 될 수 있다.
도 10은 도 3의 어느 하나의 스테이지에 구비된 제 6 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 10에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr) 및 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 6 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 A-출력방전 스위칭소자(A-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 6 실시예에서의 제 1 선택출력 스위칭소자(STr1)는 전술된 제 5 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 5 실시예의 설명을 참조한다.
도 11은 도 3의 어느 하나의 스테이지에 구비된 제 7 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 11에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), S1-출력방전 스위칭소자(S1-DTr) 및 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 7 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 7 실시예에서의 A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
또한, 제 7 실시예에서의 제 1 선택출력 스위칭소자(STr1)는 전술된 제 6 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 6 실시예의 설명을 참조한다.
도 12는 도 3의 어느 하나의 스테이지에 구비된 제 8 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 12에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)를 포함한다.
여기서, 제 8 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 선택출력 스위칭소자(STr1)는 A-출력단자(A)의 전압에 따라 제어되며, A-클럭펄스(A-CLK_2)를 전송하는 A-클럭전송라인과 제 1 선택출력단자(S1) 사이에 접속된다. 즉, 이 제 1 선택출력 스위칭소자(STr1)는 A-출력단자(A)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-클럭전송라인과 제 1 선택출력단자(S1)를 서로 연결시킨다.
도 13은 도 3의 어느 하나의 스테이지에 구비된 제 9 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 13에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), S1-출력방전 스위칭소자(S1-DTr) 및 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 9 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 9 실시예에서의 A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
또한, 제 9 실시예에서의 제 1 선택출력 스위칭소자(STr1)는 전술된 제 8 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 8 실시예의 설명을 참조한다.
도 14는 도 3의 어느 하나의 스테이지에 구비된 제 10 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 14에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), S1-출력방전 스위칭소자(S1-DTr) 및 C-출력 스위칭소자(C-OTr)를 포함한다.
여기서, 제 10 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr), 제 1 선택출력 스위칭소자(STr1) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 C-출력 스위칭소자(C-OTr)는 세트 노드(Q)의 전압에 따라 제어되며, A-클럭펄스(A-CLK_2)를 전송하는 A-클럭전송라인과 n번째 스테이지(ST_n)의 C-출력단자(C) 사이에 접속된다. 즉, 이 C-출력 스위칭소자(C-OTr)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-클럭전송라인과 C-출력단자(C)를 서로 연결시킨다.
이와 같이 구성된 n번째 스테이지(ST_n)로부터는 4개의 출력펄스들이 발생될 수 있다. 즉, A출력단자(A)를 통해 A-출력펄스(A-OUT_n)가 발생되고, B1-출력단자(B1)를 통해 B1-출력펄스(B1-OUT_n)가 발생되고, 제 1 선택출력단자(S1)를 통해 S1-출력펄스(S1-OUT_n)가 발생되고, 그리고 C-출력단자(C)를 통해 C-출력펄스(C-OUT_n)가 발생된다. 이 열거된 A-출력펄스(A-OUT_n), B1-출력펄스(B1-OUT_n), S1-출력펄스(S1-OUT_n) 및 C-출력펄스(C-OUT_n)는 각각, 전술된 바와 같이, 캐리펄스 또는 스캔펄스로 사용될 수 있다. 또한, 이들 각각은 필요에 따라 캐리펄스 및 스캔펄스의 역할을 동시에 수행할 수도 있다.
도 15는 도 3의 어느 하나의 스테이지에 구비된 제 11 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 15에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), S1-출력방전 스위칭소자(S1-DTr), A-출력방전 스위칭소자(A-DTr) 및 C-출력 스위칭소자(C-OTr)를 포함한다.
여기서, 제 11 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr), 제 1 선택출력 스위칭소자(STr1) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 11 실시예에서의 A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
또한, 제 11 실시예에서의 C-출력 스위칭소자(C-OTr)는 전술된 제 10 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 10 실시예의 설명을 참조한다.
도 16은 도 3의 어느 하나의 스테이지에 구비된 제 12 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 16에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), B2-출력단자(B2), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), B1-출력 스위칭소자(B1-OTr), B2-출력 스위칭소자(B2-OTr), S1-출력방전 스위칭소자(S1-DTr), S2-출력방전 스위칭소자(S2-DTr) 및 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 12 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr), 제 1 선택출력 스위칭소자(STr1) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 12 실시예에서의 A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 제 2 선택출력 스위칭소자(STr2)는 A-출력단자(A)의 전압에 따라 제어되며, 이 A-출력단자와 제 2 선택출력단자(S2) 사이에 접속된다. 즉, 이 제 2 선택출력 스위칭소자(STr2)는 A-출력단자(A)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-출력단자(A)와 제 2 선택출력단자(S2)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 B2-출력 스위칭소자(B2-OTr)는 제 2 선택출력단자(S2)의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스(B2-CLK_2)를 전송하는 B2-클럭전송라인과 이 n번째 스테이지(ST_n)의 B2-출력단자(B2) 사이에 접속된다. 즉, 이 B2-출력 스위칭소자(B2-OTr)는 제 2 선택출력단자(S2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 B2-클럭전송라인과 B2-출력단자(B2)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 S2-출력방전 스위칭소자(S2-DTr)는 리세트 노드(QB)의 전압에 따라 제어되며, 제 2 선택출력단자(S2)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 S2-출력방전 스위칭소자(S2_DTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 선택출력단자(S2)와 방전용전원라인을 서로 연결시킨다.
여기서, B2-클럭펄스는 B1-클럭펄스와 다른 위상 또는 펄스폭을 갖는 또 다른 종류의 클럭펄스이다.
이와 같이 구성된 n번째 스테이지(ST_n)로부터는 5개의 출력펄스들이 발생될 수 있다. 즉, A출력단자(A)를 통해 A-출력펄스(A-OUT_n)가 발생되고, B1-출력단자(B1)를 통해 B1-출력펄스(B1-OUT_n)가 발생되고, B2-출력단자(B2)를 통해 B2-출력펄스(B2-OUT_n)가 발생되고, 제 1 선택출력단자(S1)를 통해 S1-출력펄스(S1-OUT_n)가 발생되고, 그리고 제 2 선택출력단자(S2)를 통해 S2-출력펄스(S2-OUT_n)가 발생된다. 이 열거된 A-출력펄스(A-OUT_n), B1-출력펄스(B1-OUT_n), B2-출력펄스(B2-OUT_n), S1-출력펄스(S1-OUT_n) 및 S2-출력펄스(S2-OUT_n)는 각각, 전술된 바와 같이, 캐리펄스 또는 스캔펄스로 사용될 수 있다. 또한, 이들 각각은 필요에 따라 캐리펄스 및 스캔펄스의 역할을 동시에 수행할 수도 있다.
한편, 도 16에서의 제 1 및 제 2 선택출력 스위칭소자(STr1, STr2)는, 전술된 도 4, 도 7, 도 9 및 도 12 중 어느 하나에 도시된 제 1 선택출력 스위칭소자(STr1)와 같은 접속 형태를 가질 수도 있다.
도 17은 도 3의 어느 하나의 스테이지에 구비된 제 13 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 16에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자 내지 Bg-출력단자들(B1 내지 Bg; g는 2보다 큰 자연수), 제 1 내지 제 g 선택출력단자들(S1 내지 Sg), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), 제 1 내지 제 g 선택출력 스위칭소자들(STr1 내지 STrg), B1-출력 스위칭소자 내지 Bg-출력 스위칭소자들(B1-OTr 내지 Bg-OTr), S1-출력방전 스위칭소자 내지 Sg-출력방전 스위칭소자들(S1-DTr 내지 Sg-DTr), 그리고 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 13 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), 노드 제어부(도시되지 않음) 및 A-출력 스위칭소자(A-OTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 13 실시예에서의 A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 내지 제 g 선택출력 스위칭소자들(STr1 내지 STrg) 각각은, A-출력단자(A)의 전압에 따라 공통으로 제어되며, 각 일측 전극(예를 들어, 소스전극)이 A-출력단자(A)에 공통으로 접속되고, 각 타측 전극(예를 들어, 드레인전극)이 제 1 내지 제 g 선택출력단자들(S1 내지 Sg) 각각에 개별적으로 접속된다.
n번째 스테이지(ST_n)에 구비된 B1-출력 스위칭소자 내지 Bg-출력 스위칭소자들(B1-OTr 내지 Bg-OTr) 각각은, 제 1 내지 제 g 선택출력단자들(S1 내지 Sg)의 각 전압에 따라 개별적으로 제어되며, 각 일측 전극(예를 들어, 소스전극)이 B1-클럭펄스 내지 Bg-클럭펄스(B1-CLK_2 내지 Bg-CLK_2)를 각각 전송하는 B1-클럭전송라인 내지 Bg-클럭전송라인들 각각에 개별적으로 접속되고, 각 타측 전극(예를 들어, 드레인전극)이 B1-출력단자 내지 Bg-출력단자들(B1 내지 Bg) 각각에 개별적으로 접속된다.
n번째 스테이지(ST_n)에 구비된 S1-출력방전 스위칭소자 내지 Sg-출력방전 스위칭소자들(S1-DTr 내지 Sg-DTr)은 리세트 노드(QB)의 전압에 따라 공통으로 제어되며, 각 일측 전극(예를 들어, 소스전극)이 제 1 내지 제 g 선택출력단자들(S1 내지 Sg) 각각에 개별적으로 접속되고, 각 타측 전극(예를 들어, 드레인전극)이 g개의 방전용전원라인들 각각에 개별적으로 접속된다.
이와 같이 구성된 n번째 스테이지(ST_n)로부터는 2g+1개의 출력펄스들(A-OUT_n, B1-OUT_n 내지 Bg-OUT_n, S1-OUT_n 내지 Sg-OUT_n)이 발생될 수 있다. 이 열거된 출력펄스들은 각각, 전술된 바와 같이, 캐리펄스 또는 스캔펄스로 사용될 수 있다. 또한, 이들 각각은 필요에 따라 캐리펄스 및 스캔펄스의 역할을 동시에 수행할 수도 있다.
이와 같이 제 13 실시예에 따르면, 제 # 선택스위칭소자 및 B#-출력 스위칭소자를 한 쌍으로 포함하는 단위회로(UC)가 g개 구비되어 있는 바, 이 g개의 단위회로들은 A-출력단자(A)에 공통으로 접속된다. 또한, 제 # 단위회로는 제 # 선택출력단자를 통해 S#-출력펄스를 출력함과 아울러, B#-출력단자를 통해 B#-출력펄스를 출력한다.
한편, 도 17에서의 제 1 내지 제 g 선택출력 스위칭소자(STr1 내지 STrg)는, 전술된 도 4, 도 7, 도 9 및 도 12 중 어느 하나에 도시된 제 1 선택출력 스위칭소자(STr1)와 같은 접속 형태를 가질 수도 있다.
도 18은 도 3의 어느 하나의 스테이지에 구비된 제 14 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 18에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), B2-출력단자(B2), 제 1 선택출력단자(S1), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), B2-출력 스위칭소자(B2-OTr) 및 S1-출력방전 스위칭소자(S1-DTr)를 포함한다.
여기서, 제 14 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr), 제 1 선택출력 스위칭소자(STr1) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 B2-출력 스위칭소자(B2-OTr)는 제 1 선택출력단자(S1)의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스(B2-CLK_2)를 전송하는 B2-클럭전송라인과 이 n번째 스테이지(ST_n)의 B2-출력단자(B2) 사이에 접속된다. 즉, 이 B2-출력 스위칭소자(B2-OTr)는 제 1 선택출력단자(S1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 B2-클럭전송라인과 B2-출력단자(B2)를 서로 연결시킨다.
여기서, B2-클럭펄스는 B1-클럭펄스와 다른 위상 또는 펄스폭을 갖는 또 다른 종류의 클럭펄스이다.
이와 같이 구성된 n번째 스테이지(ST_n)로부터는 4개의 출력펄스들이 발생될 수 있다. 즉, A출력단자(A)를 통해 A-출력펄스(A-OUT_n)가 발생되고, B1-출력단자(B1)를 통해 B1-출력펄스(B1-OUT_n)가 발생되고, B2-출력단자(B2)를 통해 B2-출력펄스(B2-OUT_n)가 발생되고, 그리고 제 1 선택출력단자(S1)를 통해 S1-출력펄스(S1-OUT_n)가 발생된다. 이 열거된 A-출력펄스(A-OUT_n), B1-출력펄스(B1-OUT_n), B2-출력펄스(B2-OUT_n) 및 S1-출력펄스(S1-OUT_n)는 각각, 전술된 바와 같이, 캐리펄스 또는 스캔펄스로 사용될 수 있다. 또한, 이들 각각은 필요에 따라 캐리펄스 및 스캔펄스의 역할을 동시에 수행할 수도 있다.
한편, 도 17에서의 제 1 선택출력 스위칭소자(STr1)는, 전술된 도 4, 도 7, 도 9 및 도 12 중 어느 하나에 도시된 제 1 선택출력 스위칭소자(STr1)와 같은 접속 형태를 가질 수도 있다.
도 19는 도 3의 어느 하나의 스테이지에 구비된 제 15 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 19에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), B2-출력단자(B2), 제 1 선택출력단자(S1), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자(B1-OTr), B2-출력 스위칭소자(B2-OTr), S1-출력방전 스위칭소자(S1-DTr) 및 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 15 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr), 제 1 선택출력 스위칭소자(STr1) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 15 실시예에서 A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 2 실시예의 설명을 참조한다.
도 20은 도 3의 어느 하나의 스테이지에 구비된 제 16 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 20에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자 내지 Bg-출력단자들(B1 내지 Bg; g는 2보다 큰 자연수), 제 1 선택출력단자(S1), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), B1-출력 스위칭소자 내지 Bg-출력 스위칭소자들(B1-OTr 내지 Bg-OTr), S1-출력방전 스위칭소자(S1-DTr), 그리고 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 16 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1) 및 S1-출력방전 스위칭소자(S1-DTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 16 실시예에서의 A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 B1-출력 스위칭소자 내지 Bg-출력 스위칭소자들(B1-OTr 내지 Bg-OTr) 각각은, 제 1 선택출력단자(S1)의 전압에 따라 공통으로 제어되며, 각 일측 전극(예를 들어, 소스전극)이 B1-클럭펄스 내지 Bg-클럭펄스(B1-CLK_2 내지 Bg-CLK_2)를 각각 전송하는 B2-클럭전송라인 내지 Bg-클럭전송라인들 각각에 개별적으로 접속되고, 각 타측 전극(예를 들어, 드레인전극)이 B1-출력단자 내지 Bg-출력단자들(B1 내지 Bg) 각각에 개별적으로 접속된다.
이와 같이 구성된 n번째 스테이지(ST_n)로부터는 g+2개의 출력펄스들(A-OUT_n, S1-OUT_n, B1-OUT_n 내지 Bg-OUT_n)이 발생될 수 있다. 이 열거된 출력펄스들은 각각, 전술된 바와 같이, 캐리펄스 또는 스캔펄스로 사용될 수 있다. 또한, 이들 각각은 필요에 따라 캐리펄스 및 스캔펄스의 역할을 동시에 수행할 수도 있다.
이와 같이 제 16 실시예에 따르면, B#-출력 스위칭소자가 g개 구비되어 있는 바, 이 g개의 B#-출력 스위칭소자들은 S1-출력단자(S1)에 공통으로 접속된다.
한편, 도 20에서의 제 1 선택출력 스위칭소자(STr1)는, 전술된 도 4, 도 7, 도 9 및 도 12 중 어느 하나에 도시된 제 1 선택출력 스위칭소자(STr1)와 같은 접속 형태를 가질 수도 있다.
도 21은 도 5에 도시된 노드 제어부의 구성을 나타낸 도면이다.
도 21에 도시된 바와 같이, 어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)의 노드 제어부(NC)는, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 반전부(INV)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 스위칭소자(Tr1)는 세트제어신호에 따라 제어되며, 충전용전원라인과 세트 노드(Q) 사이에 접속된다. 즉, n번째 스테이지(ST_n)의 제 1 스위칭소자(Tr1)는 n-1번째 스테이지(ST_n-1)로부터의 A-출력펄스(A-OUT_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 세트 노드(Q)를 서로 연결시킨다. 여기서, 충전용전원라인으로는 충전용전압(VDD)이 인가된다.
n번째 스테이지(ST_n)에 구비된 제 2 스위칭소자(Tr2)는 리세트제어신호에 따라 제어되며, 세트 노드(Q)와 제 3 방전용전원라인 사이에 접속된다. 즉, n번째 스테이지(ST_n)의 제 2 스위칭소자(Tr2)는 n+1번째 스테이지(ST_n+1)로부터의 A-출력펄스(A-OUT_n+1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 3 방전용전원라인을 서로 연결시킨다. 여기서, 제 3 방전용전원라인으로는 제 3 방전용전압(VSS3)이 인가된다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는 세트 노드(Q)의 전압의 논리와 리세트 노드(QB)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 리세트 노드(QB)의 전압을 제어한다. 예를 들어, 세트 노드(Q)의 전압이 하이 상태이면, 이 반전부(INV)는 리세트 노드(QB)의 전압을 로우 상태로 만들고, 반대로 세트 노드(Q)의 전압이 로우 상태이면, 이 반전부(INV)는 리세트 노드(QB)의 전압을 하이 상태로 만든다. 이때, 이 반전부(INV)는 고전압(VH)을 이용하여 리세트 노드(QB)의 전압을 하이 상태로 만들고, 저전압(VL)을 이용하여 리세트 노드(QB)의 전압을 로우 상태로 만든다.
한편, 도 21에 도시된 n번째 스테이지(ST_n)는 도 5에 도시된 스위칭소자들 외에 B1-출력방전 스위칭소자(B1-DTr)를 더 포함하고 있다.
전술된 도 2 및 도 21을 참조로, 도 21에 도시된 n번째 스테이지의 동작을 상세히 설명하면 다음과 같다.
1) 세트 기간( Ts )
n번째 스테이지(ST_n)의 세트 기간(Ts)에는 n-1번째 스테이지(ST_n-1)로부터 A-출력펄스(고전압 상태의 A-출력펄스; 이하, n-1번째 A-출력펄스(A-OUT_n-1)) 및 B1-출력펄스(고전압 상태의 B-출력펄스; 이하, n-1번째 B1-출력펄스(B1-OUT_n-1))가 발생되는 바, 이 n-1번째 A-출력펄스(A-OUT_n-1)는 n번째 스테이지(ST_n)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로 인가된다.
그러면, 이 제 1 스위칭소자(Tr1)가 턴-온되며, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 A-출력 스위칭소자(A-OTr)가 턴-온된다.
이 세트 노드(Q)가 충전될 때, 이에 응답하여, 반전부(INV)는 리세트 노드(QB)를 방전시킨다. 이 리세트 노드(QB)가 방전됨에 따라, 이 리세트 노드(QB)에 게이트전극을 통해 접속된 A-출력방전 스위칭소자(A-DTr)가 턴-오프된다.
한편, 이 n번째 스테이지(ST_n)의 세트 기간(Ts) 동안, n+1번째 스테이지(ST_n+1)로부터의 A-출력펄스(A-OUT_n+1)는 로우 상태(저전압 상태)이므로, 이를 공급받는 제 2 스위칭소자(Tr2)는 턴-오프된다.
2) 출력 기간( To )
n번째 스테이지(ST_n)의 출력 기간(To)에는 이 n번째 스테이지(ST_n)에 공급되는 제 2 A-클럭펄스(A-CLK_2; 예를 들어, 2) 및 제 2 B1-클럭펄스(B1-CLK2; 예를 들어, ②)가 발생된다. 이에 따라 턴-온된 상태의 A-출력 스위칭소자(A-OTr)를 통해 제 2 A-클럭펄스(A-CLK_2)가 n번째 A-출력펄스(A-OUT_n)로서 출력된다. 이때, 이 n번째 A-출력펄스(A-OUT_n)는 A-출력단자(A)를 통해 제 1 선택출력 스위칭소자(STr1)의 게이트전극, n-1번째 스테이지(ST_n-1)에 구비된 제 2 스위칭소자(Tr2) 및 n+1번째 스테이지(ST_n+1)에 구비된 제 1 스위칭소자(Tr1)로 공급된다.
전술된 n번째 A-출력펄스(A-OUT_n)에 의해서 제 1 선택출력 스위칭소자(STr1)는 턴-온된다. 그러면, 이 턴-온된 제 1 선택출력 스위칭소자(STr1)에 의해 S1-출력단자(S1)로 전술된 n번째 A-출력펄스(A-OUT_n)가 인가된다. 이에 따라, 이 S1-출력단자(S1)에 게이트전극을 통해 접속된 B1-출력 스위칭소자(B1-OTr)가 턴-온된다. 그러면 이 턴-온된 B1-출력 스위칭소자(B1-OTr)를 통해 제 2 B1-클럭펄스(B1-CLK_2)가 n번째 B1-출력펄스(B1-OUT_n)로서 출력된다. 이 n번째 B1-출력펄스(B1-OUT_n)는 B1-출력단자(B1)를 통해 n번째 게이트 라인으로 공급된다. 한편, S1-출력단자로부터의 S1-출력펄스(S1-OUT_n)는 또 다른 게이트 라인으로 공급되거나, 또는 전단 스테이지로 공급되거나, 또는 후단 스테이지로 공급될 수 있다.
3) 리세트 기간( Trs )
n번째 스테이지(ST_n)의 리세트 기간(Trs)에는 제 1 A-클럭펄스(A-CLK_1; 예를 들어, 3) 및 제 1 B1-클럭펄스(B1-CLK_1; 예를 들어, ③)가 발생되면서, n+1번째 스테이지(ST_n+1)로부터 n+1번째 A-출력펄스(A-OUT_n+1) 및 n+1번째 B1-출력펄스(B1-OUT_n+1)가 출력된다. 여기서, n+1번째 A-출력펄스(A-OUT_n+1)는 n번째 스테이지(ST_n)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극으로 공급된다. 그러면, 이 제 2 스위칭소자(Tr2)가 턴-온되어 n번째 스테이지(ST_n)의 세트 노드(Q)로 방전용전압(VSS)이 공급되고, 이에 따라 이 세트 노드(Q)가 방전된다. 따라서, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 A-출력 스위칭소자(A-OTr)가 턴-오프된다.
또한, 이 세트 노드(Q)가 방전될 때, 이에 응답하여, 반전부(INV)는 리세트 노드(QB)를 충전시킨다. 이 리세트 노드(QB)가 충전됨에 따라, 이 리세트 노드(QB)에 게이트전극을 통해 접속된 A-출력방전 스위칭소자(A-DTr), S1-출력방전 스위칭소자(S1-DTr) 및 B1-출력방전 스위칭소자(B1-DTr)가 모두 턴-온된다.
A-출력방전 스위칭소자(A-DTr)가 턴-온되면, 이 턴-온된 A-출력방전 스위칭소자(A-DTr)를 통해 방전용전압(VSS)이 n번째 스테이지(ST_n)의 A-출력단자(A)로 공급된다. 이에 따라 제 1 선택출력 스위칭소자(STr1)가 턴-오프된다.
S1-출력방전 스위칭소자(S1-DTr)가 턴-온되면, 이 턴-온된 S1-출력방전 스위칭소자(S1-DTr)를 통해 방전용전압(VSS)이 n번째 스테이지(ST_n)의 S1-출력단자(S1)로 공급된다. 이에 따라 B1-출력 스위칭소자(B1-OTr)가 턴-오프된다.
B1-출력방전 스위칭소자(B1-DTr)가 턴-온되면, 이 턴-온된 B1-출력방전 스위칭소자(B1-DTr)를 통해 방전용전압(VSS)이 n번째 스테이지(ST_n)의 B1-출력단자(B1)로 공급된다.
이와 같이 본 발명에 따르면, 스캔펄스의 듀티비가 낮아 서로 인접한 기간에 출력되는 스캔펄스 사이에 로우구간(TL)이 발생하더라도, 세트 기간(Ts)에 해당 스테이지의 세트 노드(Q)의 전압(VQ_n)이 떨어지는 것을 방지할 수 있다. 이는, 스캔용 클럭펄스보다 더 오랫동안 하이 상태를 유지하는 캐리용 클럭펄스를 이용하여 캐리펄스를 생성하고, 그 캐리펄스를 이용하여 제 1 스위칭소자(Tr1)를 그 로우구간(TL)을 포함하도록 충분한 시간 동안 턴-온시키기 때문이다. 이에 따라, 도 2에 도시된 바와 같이, 그 로우구간(TL) 동안 n번째 스테이지(ST_n)의 세트 노드 전압(VQ_n)이 떨어지지 않고 그대로 유지되어 있음을 알 수 있다. 한편, 도 2의 VQB_n은 n번째 스테이지(ST_n)의 리세트 노드(QB)에 걸린 전압을 의미한다.
또한, 본 발명에 따르면, 제 1 선택출력 스위칭소자(STr1)에 의해 S1-출력단자(S1)의 전류 누설이 방지될 수 있으며, 아울러 이 S1-출력단자(S1)의 부트스트랩이 용이하다.
도 22는 본 발명의 스테이지에 인가될 수 있는 클럭펄스의 또 다른 형태를 설명하기 위한 도면이다.
도 22에 도시된 바와 같이, A-클럭펄스와 B1-클럭펄스는 서로 교번적으로 순환하면서 출력될 수 있다. 예를 들어, 제 1 A-클럭펄스(A-CLK_1)가 먼저 출력되고, 그 다음 제 1 B1-클럭펄스(B1-CLK_1)가 출력되고, 이어서 제 2 A-클럭펄스(A-CLK_2)가 출력되며, 마지막으로 제 2 B1-클럭펄스(B1-CLK_2)가 출력된다.
도 23은 도 19에 도시된 노드 제어부의 구성을 나타낸 도면이다.
도 23에 도시된 바와 같이, 어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)의 노드 제어부(NC)는, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 반전부(INV)를 포함한다.
여기서, 도 23에서의 노드 제어부(NC)는, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 반전부(INV)는, 전술된 도 21에서의 그것들과 각각 동일하므로 이들에 대한 설명은 도 21을 참조한다.
한편, 도 23에 도시된 n번째 스테이지(ST_n)는 도 19에 도시된 스위칭소자들 외에 B1-출력방전 스위칭소자(B1-DTr) 및 B2-출력방전 스위칭소자(B2-DTr)를 더 포함하고 있다.
도 24는 본 발명의 스테이지에 인가될 수 있는 클럭펄스의 또 다른 형태를 설명하기 위한 도면이다.
도 24에 도시된 바와 같이, 앞서 설명된 클럭펄스들 외에 B2-클럭펄스(B2-CLK_1, B2-CLK_2)가 추가될 수 있다. 이 B2-클럭펄스(B2-CLK_1, B2-CLK_2)는 B1-클럭펄스(B1-CLK_1, B1-CLK_2)보다 더 작은 펄스폭을 갖는다. 이 B2-클럭펄스(B2-CLK_1, B2-CLK_2)는 주기적으로 출력되는 다수의 B2-임펄스(예를 들어, ①)들로 구성되는 바, A-클럭펄스들 각각에 포함된 A-임펄스들은 B2-클럭펄스에 포함된 B2-임펄스에 동기된다.
이 B2-클럭펄스는 전술된 도 2에서의 B1-클럭펄스와 동일한 특성을 가지므로, 이 B2-클럭펄스에 대한 특징은 도 2를 참조한다.
한편, 서로 대응되는 B1-임펄스와 B2-임펄스에 있어서, 이 B1-임펄스와 B2-임펄스의 펄스폭이 서로 중첩되거나, 또는 중첩되지 않을 수도 있다. 이 B1-임펄스와 B2-임펄스가 서로 중첩될 때, 도 24에 도시된 바와 같이, B2-임펄스가 B1-임펄스내에 포함될 수 있다. 즉, B2-임펄스의 라이징에지 시점 및 폴링에지 시점이 모두 B1-임펄스의 라이징에지 시점과 폴링에지 시점 사이에 위치할 수 있다.
도 24에서의 A-클럭펄스, B1-클럭펄스 및 B2-클럭펄스는, 예를 들어, 전술된 도 23의 A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)에 각각 인가될 수 있다.
도 25는 제 1 실시예에 따른 반전부의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 25에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 고전원라인으로부터의 고전압(VH)에 따라 제어되며, 고전원라인과 리세트 노드(QB) 사이에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 고전압(VH)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 리세트 노드(QB)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전원라인 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 저전압(VL)이 공급된다.
여기서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
도 26은 제 2 실시예에 따른 반전부의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 26에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 외부로부터의 스위치제어신호(CS)에 따라 제어되며, 고전원라인과 리세트 노드(QB) 사이에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 스위치제어신호(CS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 리세트 노드(QB)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전원라인 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 저전압(VL)이 공급된다.
여기서, 스위치제어신호(CS)는 세트 노드(Q)가 충전 상태(즉, 하이 상태)일 때 저전압으로 유지되고, 세트 노드(Q)가 방전 상태(즉, 로우 상태)일 때 고전압으로 유지된다. 스위치제어신호(CS)가 고전압일 때 이를 공급받는 제 1 반전 스위칭소자(iTr1)는 턴-온되고, 이 스위치제어신호(CS)가 저전압일 때 이를 공급받는 제 1 반전 스위칭소자(iTr1)는 턴-오프된다.
또한, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
도 27은 제 3 실시예에 따른 반전부의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 27에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 4 반전 스위칭소자(iTr4)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 외부로부터의 스위치제어신호(CS)에 따라 제어되며, 고전원라인과 공통 노드(CN) 사이에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 스위치제어신호(CS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 공통 노드(CN)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 공통 노드(CN)와 저전원라인 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 저전압(VL)이 공급된다.
n번째 스테이지(ST_n)에 구비된 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 제어되며, 고전원라인과 리세트 노드(QB) 사이에 접속된다. 즉, 이 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 리세트 노드(QB)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 4 반전 스위칭소자(iTr4)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전원라인 사이에 접속된다. 즉, 이 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 저전압(VL)이 공급된다.
여기서, 스위치제어신호(CS)는 세트 노드(Q)가 충전 상태(즉, 하이 상태)일 때 저전압으로 유지되고, 세트 노드(Q)가 방전 상태(즉, 로우 상태)일 때 고전압으로 유지된다. 스위치제어신호(CS)가 고전압일 때 이를 공급받는 제 1 반전 스위칭소자(iTr1)는 턴-온되고, 이 스위치제어신호(CS)가 저전압일 때 이를 공급받는 제 1 반전 스위칭소자(iTr1)는 턴-오프된다.
또한, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
도 28은 제 4 실시예에 따른 반전부의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 28에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 4 반전 스위칭소자(iTr4)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 고전원라인으로부터의 고전압(VH)에 따라 제어되며, 고전원라인과 리세트 노드(QB) 사이에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 고전압(VH)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 리세트 노드(QB)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 공통 노드(CN)와 저전원라인 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 저전압(VL)이 공급된다.
n번째 스테이지(ST_n)에 구비된 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 제어되며, 고전원라인과 리세트 노드(QB) 사이에 접속된다. 즉, 이 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 리세트 노드(QB)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 4 반전 스위칭소자(iTr4)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전원라인 사이에 접속된다. 즉, 이 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 저전압(VL)이 공급된다.
여기서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
도 29는 제 5 실시예에 따른 반전부의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 29에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2), 및 반전 커패시터(iC)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전원라인 사이에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 저전원라인을 서로 연결시킨다. 여기서, 저전원라인으로는 저전압(VL)이 공급된다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 A-출력단자(A) 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 A-출력단자(A)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 반전 커패시터(iC)는 어느 하나의 B1-클럭전송라인과 리세트 노드(QB) 사이에 접속된다. 여기서, 어느 하나의 B1-클럭전송라인으로는 B1-클럭펄스(B1-CLK_#)가 공급된다.
도 30은 반전부(INV)에 추가될 수 있는 반전 스위칭소자들을 나타낸 도면으로서, 도 25 내지 도 29에 도시된 제 1 내지 제 5 실시예에 따른 반전부(INV)는 이 도 30에 도시된 3개의 반전 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
이 3개의 반전 스위칭소자들(iTr5 내지 iTr7) 각각을 구체적으로 설명하면 다음과 같다.
도 30의 (a)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 5 반전 스위칭소자(iTr5)는 세트제어신호(즉, n-1번째 스테이지로부터의 A-출력펄스(A-OUT_n-1))에 따라 제어되며, 리세트 노드(QB)와 저전원라인 사이에 접속된다. 즉, 이 제 5 반전 스위칭소자(iTr5)는 전단 스테이지로부터의 A-출력펄스(A-OUT_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 저전원라인을 서로 연결시킨다.
도 30의 (b)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 6 반전 스위칭소자(iTr6)는 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 저전원라인 사이에 접속된다. 즉, 이 제 6 반전 스위칭소자(iTr6)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 저전원라인을 서로 연결시킨다.
도 30의 (c)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 7 반전 스위칭소자(iTr7)는 어느 하나의 A-클럭전송라인으로부터의 A-클럭펄스(A-CLK_n-1)에 따라 제어되며, 세트제어신호(즉, n-1번째 스테이지로부터의 A-출력펄스(A-OUT_n-1))가 출력되는 출력단자(즉, n-1번째 스테이지의 A-출력단자(A))와 n번째 스테이지의 세트 노드(Q) 사이에 접속된다. 즉, 이 제 7 반전 스위칭소자(iTr7)는 어느 하나의 A-클럭펄스(A-CLK_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-출력단자(A)와 세트 노드(Q)를 서로 연결시킨다.
도 31은 도 3의 어느 하나의 스테이지에 구비된 또 다른 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 31에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드, A-출력단자(A), B1-출력단자(B1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr), 제 1 선택출력 스위칭소자(STr1), 제 1 A-출력방전 스위칭소자(A-DTr1), 제 2 A-출력방전 스위칭소자(A-DTr2), 제 1 S1-출력방전 스위칭소자(S1-DTr1), 제 2 S1-출력방전 스위칭소자(S1-DTr2), 제 1 B1-출력방전 스위칭소자(B1-DTr1) 및 제 2 B1-출력방전 스위칭소자(B1-DTr2)를 포함한다.
도 31에서의 세트 노드(Q), A-출력단자(A), B1-출력단자(B1), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 제 1 선택출력 스위칭소자(STr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
노드 제어부(NC)는 세트제어신호 및 리세트제어신호에 따라 세트 노드(Q), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)의 전압을 제어한다. 여기서, 세트제어신호 및 리세트제어신호는, 전술된 바와 같이, 어느 하나의 전단 스테이지로부터의 캐리펄스 및 어느 하나의 후단 스테이지로부터의 캐리펄스가 될 수 있다.
n번째 스테이지(ST_n)에 구비된 제 1 A-출력방전 스위칭소자(A-DTr1)는 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 A-출력단자(A)와 방전용전원라인 사이에 접속된다.
n번째 스테이지(ST_n)에 구비된 제 2 A-출력방전 스위칭소자(A-DTr2)는 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 A-출력단자(A)와 방전용전원라인 사이에 접속된다.
n번째 스테이지(ST_n)에 구비된 제 1 S1-출력방전 스위칭소자(S1-DTr1)는 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 S1-출력단자(S1)와 방전용전원라인 사이에 접속된다.
n번째 스테이지(ST_n)에 구비된 제 2 S1-출력방전 스위칭소자(S1-DTr2)는 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 S1-출력단자(S1)와 방전용전원라인 사이에 접속된다.
n번째 스테이지(ST_n)에 구비된 제 1 B1-출력방전 스위칭소자(B1-DTr1)는 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 B1-출력단자(B1)와 방전용전원라인 사이에 접속된다.
n번째 스테이지(ST_n)에 구비된 제 2 B1-출력방전 스위칭소자(B1-DTr2)는 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 B1-출력단자(B1)와 방전용전원라인 사이에 접속된다.
전술된 노드 제어부(NC)는, 도 31에 도시된 바와 같이, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 1 반전부(INV1) 및 제 2 반전부(INV2)를 구비한다. 여기서, 제 1 및 제 2 스위칭소자(Tr1, Tr2)는 전술된 그것들과 동일하므로 이들에 대한 설명은 앞선 구성요소를 참조하기로 한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전부(INV1)는 세트 노드(Q)의 전압의 논리와 제 1 리세트 노드(QB1)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 제 1 리세트 노드(QB1)의 전압을 제어한다. 구체적으로, 제 1 반전부(INV1)는, 세트 노드(Q)의 전압이 논리적으로 하이 상태일 때, 제 1 리세트 노드(QB1)로 저전압(VL)을 인가하여 이 제 1 리세트 노드(QB1)를 방전시킨다. 반면, 이 제 1 반전부(INV1)는, 세트 노드(Q)의 전압이 논리적으로 로우 상태일 때, 제 1 리세트 노드(QB1)로 제 1 교류형전압(AC1)을 인가한다.
n번째 스테이지(ST_n)에 구비된 제 2 반전부(INV2)는 세트 노드(Q)의 전압의 논리와 제 2 리세트 노드(QB2)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 제 2 리세트 노드(QB2)의 전압을 제어한다. 구체적으로, 제 2 반전부(INV2)는, 세트 노드(Q)의 전압이 논리적으로 하이 상태일 때, 제 2 리세트 노드(QB2)로 저전압(VL)을 인가하여 이 제 2 리세트 노드(QB2)를 방전시킨다. 반면, 제 2 반전부(INV2)는, 세트 노드(Q)의 전압이 논리적으로 로우 상태일 때, 제 2 리세트 노드(QB2)로 제 2 교류형전압(AC2)을 인가한다.
여기서, 제 1 교류형전압(AC1) 및 제 2 교류형전압(AC2)은 f프레임 단위(f는 자연수)로 고전압(VH) 및 저전압(VL)을 번갈아 갖는 교류신호이다. 그리고, 제 1 교류형전압(AC1)은 제 2 교류형전압(AC2)에 대하여 180도 반전된 형태의 신호이다. 따라서, 어느 특정 프레임 기간 동안 제 1 교류형전압(AC1)이 고전압(VH)으로 유지되면, 그 때 제 2 교류형전압(AC2)은 저전압(VL)으로 유지된다.
도 32는 도 3의 어느 하나의 스테이지에 구비된 제 17 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 32에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)를 포함한다.
n번째 스테이지에(ST_n)에 구비된 노드 제어부(NC)는 세트제어신호 및 리세트제어신호에 따라 세트 노드(Q) 및 리세트 노드(QB)의 전압을 제어한다. 여기서, 세트제어신호 및 리세트제어신호는, 전술된 바와 같이, 어느 하나의 전단 스테이지로부터의 캐리펄스 및 어느 하나의 후단 스테이지로부터의 캐리펄스가 될 수 있다. 하나의 예로서, 세트제어신호는 전단 스테이지(ST_n-1)로부터 출력된 A-출력펄스(A-OUT_n-1)가, 그리고 리세트제어신호는 후단 스테이지(ST_n+1)로부터 출력된 A-출력펄스(A-OUT_n+1)가 될 수 있다.
n번째 스테이지(ST_n)에 구비된 A-출력 스위칭소자(A-OTr)는 전술된 제 1 실시예의 그것과 동일하므로 이에 대한 설명은 제 1 실시예를 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 선택출력 스위칭소자(STr1)는 세트 노드(Q)의 전압에 따라 제어되며, 이 세트 노드(Q)와 제 1 선택출력단자(S1) 사이에 접속된다. 즉, 이 제 1 선택출력 스위칭소자(STr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 1 선택출력단자(S1)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 B1-출력 스위칭소자(B1-OTr)는 제 1 선택출력단자(S1)의 전압에 따라 제어되며, 어느 하나의 B1-클럭펄스(B1-CLK_2)를 전송하는 B1-클럭전송라인과 이 n번째 스테이지(ST_n)의 B1-출력단자(B1) 사이에 접속된다. 즉, 이 B1-출력 스위칭소자(B1-OTr)는 제 1 선택출력단자(S1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 B1-클럭전송라인과 B1-출력단자(B1)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 2 선택출력 스위칭소자(STr2)는 세트 노드(Q)의 전압에 따라 제어되며, 이 세트 노드(Q)와 제 2 선택출력단자(S2) 사이에 접속된다. 즉, 이 제 2 선택출력 스위칭소자(STr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 2 선택출력단자(S2)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 B2-출력 스위칭소자(B2-OTr)는 제 2 선택출력단자(S2)의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스(B2-CLK_2)를 전송하는 B2-클럭전송라인과 이 n번째 스테이지(ST_n)의 B2-출력단자(B2) 사이에 접속된다. 즉, 이 B2-출력 스위칭소자(B2-OTr)는 제 2 선택출력단자(S2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 B2-클럭전송라인과 B2-출력단자(B2)를 서로 연결시킨다.
이와 같이 구성된 n번째 스테이지(ST_n)로부터는 5개의 출력펄스들이 발생될 수 있다. 즉, A출력단자(A)를 통해 A-출력펄스(A-OUT_n)가 발생되고, B1-출력단자(B1)를 통해 B1-출력펄스(B1-OUT_n)가 발생되고, B2-출력단자(B2)를 통해 B2-출력펄스(B2-OUT_n)가 발생되고, 제 1 선택출력단자(S1)를 통해 S1-출력펄스(S1-OUT_n)가 발생되고, 제 2 선택출력단자(S2)를 통해 S2-출력펄스(S2-OUT_n)가 발생된다. 이들 출력펄스들은 전술된 바와 같은 캐리펄스 또는 스캔펄스로 사용될 수 있다.
도 33은 도 3의 어느 하나의 스테이지에 구비된 제 18 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 33에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)를 포함한다.
여기서, 제 18 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)는, 전술된 제 17 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 17 실시예를 참조한다.
n번째 스테이지(ST_n)에 구비된 A-출력방전 스위칭소자(A-DTr)는 리세트 노드(QB)의 전압에 따라 제어되며, A-출력단자(A)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 A-출력방전 스위칭소자(A-DTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-출력단자(A)와 방전용전원라인을 서로 연결시킨다.
도 34는 하나의 스테이지에 추가될 수 있는 구성요소들을 나타낸 도면으로서, 전술된 도 32 및 도 33의 스테이지는 도 34에 도시된 4개의 구성요소들 중 적어도 어느 하나를 더 포함할 수 있다. 이 4개의 구성요소들 각각을 구체적으로 설명하면 다음과 같다.
도 34의 (a)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 1 S1-출력방전 스위칭소자(S1-DTr1)는 리세트 노드(QB)의 전압에 따라 제어되며, S1-출력단자(S1)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 제 1 S1-출력방전 스위칭소자(S1-DTr1)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 S1-출력단자(S1)와 방전용전원라인을 서로 연결시킨다.
도 34의 (b)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 2 S1-출력방전 스위칭소자(S1-DTr2)는 리세트 노드(QB)의 전압에 따라 제어되며, S2-출력단자(S2)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 제 2 S1-출력방전 스위칭소자(S1-DTr2)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 S2-출력단자(S2)와 방전용전원라인을 서로 연결시킨다.
도 34의 (c)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 B1-출력방전 스위칭소자(B1-DTr)는 리세트 노드(QB)의 전압에 따라 제어되며, B1-출력단자(B1)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 B1-출력방전 스위칭소자(B1-DTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-출력단자(B1)와 방전용전원라인을 서로 연결시킨다.
도 34의 (d)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 B2-출력방전 스위칭소자(B2-DTr)는 리세트 노드(QB)의 전압에 따라 제어되며, B2-출력단자(B2)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 B2-출력방전 스위칭소자(B2-DTr)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B2-출력단자(B2)와 방전용전원라인을 서로 연결시킨다.
도 35는 도 3의 어느 하나의 스테이지에 구비된 제 19 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 35에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)를 포함한다.
여기서, 제 19 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)는, 전술된 제 17 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 17 실시예를 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 선택출력 스위칭소자(STr1)는 A-클럭펄스(A-CLK_2)에 따라 제어되며, 세트 노드(Q)와 제 1 선택출력단자(S1) 사이에 접속된다. 즉, 이 제 1 선택출력 스위칭소자(STr1)는 A-클럭펄스(A-CLK_2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 1 선택출력단자(S1)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 2 선택출력 스위칭소자(STr2)는 A-클럭펄스(A-CLK_2)에 따라 제어되며, 세트 노드(Q)와 제 2 선택출력단자(S2) 사이에 접속된다. 즉, 이 제 2 선택출력 스위칭소자(STr2)는 A-클럭펄스(A-CLK_2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 2 선택출력단자(S2)를 서로 연결시킨다.
도 36은 도 3의 어느 하나의 스테이지에 구비된 제 20 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 36에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)를 포함한다.
여기서, 제 20 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)는, 전술된 제 17 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 17 실시예를 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 선택출력 스위칭소자(STr1)는 세트 노드(Q)의 전압에 따라 제어되며, A-클럭펄스(A-CLK_2)를 전송하는 A-클럭전송라인과 제 1 선택출력단자(S1) 사이에 접속된다. 즉, 이 제 1 선택출력 스위칭소자(STr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-클럭전송라인과 제 1 선택출력단자(S1)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 제 2 선택출력 스위칭소자(STr2)는 세트 노드(Q)의 전압에 따라 제어되며, A-클럭펄스(A-CLK_2)를 전송하는 A-클럭전송라인과 제 2 선택출력단자(S2) 사이에 접속된다. 즉, 이 제 2 선택출력 스위칭소자(STr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-클럭전송라인과 제 2 선택출력단자(S2)를 서로 연결시킨다.
도 37은 도 3의 어느 하나의 스테이지에 구비된 제 21 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 37에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)를 포함한다.
여기서, 제 21 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1) 및 B1-출력 스위칭소자(B1-OTr)는, 전술된 제 17 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 17 실시예를 참조한다.
또한, A-출력 스위칭소자(A-OTr)는 전술된 제 1 실시예의 그것과 동일하므로 이에 대한 설명은 제 1 실시예를 참조한다.
n번째 스테이지(ST_n)에 구비된 제 2 선택출력 스위칭소자(STr2)는 A-출력단자(A)의 전압에 따라 제어되며, 이 A-출력단자(A)와 제 2 선택출력단자(S2) 사이에 접속된다. 즉, 이 제 2 선택출력 스위칭소자(STr2)는 A-출력단자(A)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A-출력단자(A)와 제 2 선택출력단자(S2)를 서로 연결시킨다.
n번째 스테이지(ST_n)에 구비된 B2-출력 스위칭소자(B2-OTr)는 제 2 선택출력단자(S2)의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스(B2-CLK_2)를 전송하는 B2-클럭전송라인과 이 n번째 스테이지(ST_n)의 B2-출력단자(B2) 사이에 접속된다. 즉, 이 B2-출력 스위칭소자(B2-OTr)는 제 2 선택출력단자(S2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 B2-클럭전송라인과 B2-출력단자(B2)를 서로 연결시킨다.
도 38은 도 3의 어느 하나의 스테이지에 구비된 제 22 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 38에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)를 포함한다.
여기서, 제 22 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자(B1), 제 1 선택출력단자(S1), 제 2 선택출력단자(S2), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), 제 1 선택출력 스위칭소자(STr1) 및 B1-출력 스위칭소자(B1-OTr)는, 전술된 제 17 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 17 실시예를 참조한다.
또한, 제 2 선택출력 스위칭소자(STr2) 및 B2-출력 스위칭소자(B2-OTr)는 전술된 제 21 실시예의 그것과 동일하므로 이에 대한 설명은 제 21 실시예를 참조한다.
또한, A-출력 스위칭소자(A-OTr)는 전술된 제 1 실시예의 그것과 동일하므로 이에 대한 설명은 제 1 실시예를 참조한다.
또한, A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예의 그것과 동일하므로 이에 대한 설명은 제 2 실시예를 참조한다.
도 39는 도 3의 어느 하나의 스테이지에 구비된 제 23 실시예의 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 39에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), B1-출력단자 내지 Bg-출력단자들(B1 내지 Bh; h는 2보다 큰 자연수), 제 1 내지 제 h 선택출력단자들(S1 내지 Sh), 노드 제어부(도시되지 않음), A-출력 스위칭소자(A-OTr), 제 1 내지 제 h 선택출력 스위칭소자들(STr1 내지 STrg), B1-출력 스위칭소자 내지 Bh-출력 스위칭소자들(B1-OTr 내지 Bh-OTr), 그리고 A-출력방전 스위칭소자(A-DTr)를 포함한다.
여기서, 제 23 실시예에서의 세트 노드(Q), 리세트 노드(QB), A-출력단자(A), 노드 제어부(도시되지 않음) 및 A-출력 스위칭소자(A-OTr)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 23 실시예에서의 A-출력방전 스위칭소자(A-DTr)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 내지 제 g 선택출력 스위칭소자들(STr1 내지 STrg) 각각은, 세트 노드(Q)의 전압에 따라 공통으로 제어되며, 각 일측 전극(예를 들어, 소스전극)이 세트 노드(Q)에 공통으로 접속되고, 각 타측 전극(예를 들어, 드레인전극)이 제 1 내지 제 g 선택출력단자들(S1 내지 Sg) 각각에 개별적으로 접속된다.
n번째 스테이지(ST_n)에 구비된 제 g+1 내지 제 h 선택출력 스위칭소자들(STrg+1 내지 STrh) 각각은, A-출력단자(A)의 전압에 따라 공통으로 제어되며, 각 일측 전극(예를 들어, 소스전극)이 A-출력단자(A)에 공통으로 접속되고, 각 타측 전극(예를 들어, 드레인전극)이 제 g+1 내지 제 h 선택출력단자들(Sg+1 내지 Sh) 각각에 개별적으로 접속된다.
n번째 스테이지(ST_n)에 구비된 B1-출력 스위칭소자 내지 Bh-출력 스위칭소자들(B1-OTr 내지 Bh-OTr) 각각은, 제 1 내지 제 h 선택출력단자들(S1 내지 Sh)의 각 전압에 따라 개별적으로 제어되며, 각 일측 전극(예를 들어, 소스전극)이 B1-클럭펄스 내지 Bh-클럭펄스(B1-CLK_2 내지 Bh-CLK_2)를 각각 전송하는 B1-클럭전송라인 내지 Bh-클럭전송라인들 각각에 개별적으로 접속되고, 각 타측 전극(예를 들어, 드레인전극)이 B1-출력단자 내지 Bh-출력단자들(B1 내지 Bg) 각각에 개별적으로 접속된다.
이와 같이 구성된 n번째 스테이지(ST_n)로부터는 2h+1개의 출력펄스들(A-OUT_n, B1-OUT_n 내지 Bg-OUT_h, S1-OUT_n 내지 Sh-OUT_n)이 발생될 수 있다. 이 열거된 출력펄스들은 각각, 전술된 바와 같이, 캐리펄스 또는 스캔펄스로 사용될 수 있다. 또한, 이들 각각은 필요에 따라 캐리펄스 및 스캔펄스의 역할을 동시에 수행할 수도 있다.
이와 같이 제 23 실시예에 따르면, 제 # 선택스위칭소자 및 B#-출력 스위칭소자를 한 쌍으로 포함하는 제 1 단위회로(UC1)가 g개 구비되어 있는 바, 이 g개의 단위회로들은 세트 노드(Q)에 공통으로 접속된다. 그리고, 제 # 선택스위칭소자 및 B#-출력 스위칭소자를 한 쌍으로 포함하는 제 2 단위회로(UC2)가 h-(g+1)+1개 구비되어 있는 바, 이 h-(g+1)+1개의 단위회로들은 A-출력단자(A)에 공통으로 접속된다.
한편, 제 23 실시예에서의 제 1 내지 제 h 선택출력 스위칭소자들(STr1 내지 STrh)은, 전술된 도 32, 도 35 및 도 36에 도시된 제 1 선택출력 스위칭소자(STr1)와 같은 접속 형태를 가질 수도 있다.
한편, 도 32, 도 33, 그리고 도 35 내지 도 39에서의 각 선택출력 스위칭소자는 전술된 도 9에서의 제 1 선택출력 스위칭소자(STr1)와 같은 형태를 가질 수도 있다. 즉, 상기 열거된 도의 선택출력 스위칭소자들 각각의 게이트전극으로 제어신호(Vc)가 공급될 수 있다. 이 제어신호(Vc)는 전술된 설명을 참조한다.
도 40은 도 33에 도시된 노드 제어부의 구성을 나타낸 도면이다.
도 40에 도시된 바와 같이, 어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)의 노드 제어부(NC)는, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 반전부(INV)를 포함한다.
여기서, 도 40에서의 노드 제어부(NC)는, 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 반전부(INV)는, 전술된 도 21에서의 그것들과 각각 동일하므로 이들에 대한 설명은 도 21을 참조한다.
한편, 도 40에 도시된 n번째 스테이지(ST_n)는 도 33에 제시된 스위칭소자들 외에 S1-출력방전 스위칭소자(S1-DTr), B1-출력방전 스위칭소자(B1-DTr), S2-출력방전 스위칭소자(S2-DTr) 및 B2-출력방전 스위칭소자(B2-DTr)를 더 포함하고 있다.
한편, 도 40에서의 반전부(INV)는, 전술된 도 25 내지 도 30에 제시된 구성들 중 어느 하나를 가질 수 있다.
도 41은 본 발명의 스테이지에 인가될 수 있는 클럭펄스의 또 다른 형태를 설명하기 위한 도면이다.
도 41에 도시된 바와 같이, 앞서 설명된 클럭펄스들 외에 B2-클럭펄스(B2-CLK_1, B2-CLK_2)가 추가될 수 있다. 이 B2-클럭펄스(B2-CLK_1, B2-CLK_2)는 B1-클럭펄스(B1-CLK_1, B1-CLK_2)과 같은 펄스폭을 갖는다. 이 B2-클럭펄스(B2-CLK_1, B2-CLK_2)는 주기적으로 출력되는 다수의 B2-임펄스(예를 들어, ①)들로 구성되는 바, A-클럭펄스들 각각에 포함된 A-임펄스들은 B2-클럭펄스에 포함된 B2-임펄스에 동기된다.
이 B2-클럭펄스는 전술된 도 2에서의 B1-클럭펄스와 동일한 특성을 가지므로, 이 B2-클럭펄스에 대한 특징은 도 2를 참조한다.
도 24에서의 A-클럭펄스, B1-클럭펄스 및 B2-클럭펄스는, 예를 들어, 전술된 도 23의 A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 B2-출력 스위칭소자(B2-OTr)에 각각 인가될 수 있다.
도 42는 본 발명의 스테이지에 인가될 수 있는 클럭펄스의 또 다른 형태를 설명하기 위한 도면이다.
도 42에 도시된 바와 같이, 앞서 설명된 A-클럭펄스가 B1-클럭펄스로 대체될 수 있다. 예를 들어, 제 1 A-클럭펄스(A-CLK_1) 대신 제 1 B1-클럭펄스(B1-CLK_1)가 사용될 수 있고, 그리고 제 2 A-클럭펄스(A-CLK_2) 대신 제 2 B1-클럭펄스(B1-CLK_2)가 사용될 수 있다.
도 43은 도 3의 어느 하나의 스테이지에 구비된 또 다른 구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 43에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드, A-출력단자(A), B1-출력단자(B1), 노드 제어부(NC), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr), B2-출력 스위칭소자(B2-OTr), 제 1 선택출력 스위칭소자(STr1), 제 2 선택출력 스위칭소자(STr2), 제 1 A-출력방전 스위칭소자(A-DTr1), 제 2 A-출력방전 스위칭소자(A-DTr2), 제 1 S1-출력방전 스위칭소자(S1-DTr1), 제 2 S1-출력방전 스위칭소자(S1-DTr2), 제 1 B1-출력방전 스위칭소자(B1-DTr1), 제 2 B1-출력방전 스위칭소자(B1-DTr2), 제 1 S2-출력방전 스위칭소자(S2-DTr1), 제 2 S2-출력방전 스위칭소자(S2-DTr2) 및 제 1 B2-출력방전 스위칭소자(B2-DTr1) 및 제 2 B2-출력방전 스위칭소자(B2-DTr2)를 포함한다.
도 43에서의 세트 노드(Q), A-출력단자(A), B1-출력단자(B1), A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr) 및 제 1 선택출력 스위칭소자(STr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이들에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 도 43에서의 제 1 A-출력방전 스위칭소자(A-DTr1), 제 2 A-출력방전 스위칭소자(A-DTr2), 제 1 S1-출력방전 스위칭소자(S1-DTr1), 제 2 S1-출력방전 스위칭소자(S1-DTr2), 제 1 B1-출력방전 스위칭소자(B1-DTr1) 및 제 2 B1-출력방전 스위칭소자(B1-DTr2)는 전술된 도 31에서의 그것들과 각각 동일하므로 이들에 대한 설명은 도 31과 관련된 설명을 참조한다.
또한, 도 43에서의 A-출력 스위칭소자(A-OTr), B1-출력 스위칭소자(B1-OTr), B2-출력 스위칭소자(B2-OTr), 제 1 선택출력 스위칭소자(STr1) 및 제 2 선택출력 스위칭소자(STr2)는 전술된 도 32에서의 그것들과 각각 동일하므로 이들에 대한 설명은 도 32와 관련된 설명을 참조한다.
또한, 노드 제어부(NC)의 구성은 전술된 도 31과 동일하므로 이에 대한 설명은 도 31과 관련된 설명을 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 S2-출력방전 스위칭소자(S2-DTr1)는 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 S2-출력단자(S2)와 방전용전원라인 사이에 접속된다.
n번째 스테이지(ST_n)에 구비된 제 2 S2-출력방전 스위칭소자(S2-DTr2)는 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 S2-출력단자(S2)와 방전용전원라인 사이에 접속된다.
n번째 스테이지(ST_n)에 구비된 제 1 B2-출력방전 스위칭소자(B2-DTr1)는 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 B2-출력단자(B2)와 방전용전원라인 사이에 접속된다.
n번째 스테이지(ST_n)에 구비된 제 2 B2-출력방전 스위칭소자(B2-DTr2)는 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 B2-출력단자(B2)와 방전용전원라인 사이에 접속된다.
도 44는 도 1의 A-클럭발생기 및 B1-클럭발생기로부터 출력되는 또 다른 예의 A-클럭펄스들 및 B1-클럭펄스들을 나타낸 도면이다.
도 44에 도시된 바와 같이, 2상의 A-클럭펄스들(A-CLK_1, A-CLK_2)이 A-클럭발생기(A-CG)로부터 생성되고, 그리고 3상의 B1-클럭펄스들(B1-CLK_1, B1-CLK_2, B1-CLK_3)이 B1-클럭발생기(B1-CG)로부터 생성될 수 있다. 이때, 제 1 A-클럭펄스(A-CLK_1)가 제 2 A-클럭펄스(A-CLK_2)보다 앞선 위상을 갖는다. 그리고, 제 1 A-클럭펄스(A-CLK_1)는 주기적으로 출력되는 다수의 A-임펄스들(1, 3, 5, ...)을 포함하며, 마찬가지로 제 2 A-클럭펄스(A-CLK_2)도 주기적으로 출력되는 다수의 A-임펄스들(2, 4, 6, ...)을 포함한다.
도 44에는 3상의 B1-클럭펄스들(B1-CLK1, B1-CLK2, B1-CLK3)이 도시되어 있는 바, 제 1 B1-클럭펄스(B1-CLK_1)가 제 2 B1-클럭펄스(B1-CLK_2)보다 앞선 위상을 가지며, 제 2 B1-클럭펄스(B1-CLK_2)가 제 3 B1-클럭펄스(B1-CLK_3)보다 앞선 위상을 갖는다. 그리고, 제 1 B1-클럭펄스(B1-CLK_1)는 주기적으로 출력되는 다수의 B1-임펄스들(①, ④, ...)을 포함하며, 마찬가지로 제 2 B1-클럭펄스(B1-CLK_2)도 주기적으로 출력되는 다수의 B1-임펄스들(②, ⑤, ...)을 포함하며, 마찬가지로 제 3 B1-클럭펄스(B1-CLK_3)도 주기적으로 출력되는 다수의 B1-임펄스들(③, ⑥, ...)을 포함한다.
여기서, 상술된 3개의 B1-클럭펄스들(B1-CLK_1 내지 B1-CLK_3) 각각에 포함된 B1-임펄스들은 적어도 1개의 A-클럭펄스에 포함된 A-임펄스들에 동기된다. 좀 더 구체적으로, j개의 B1-클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 B1-클럭펄스에 포함된 B1-임펄스들은, i개의 A-클럭펄스에 포함된 A-임펄스들 중 jm+k번째(m은 0을 포함한 자연수) 순서로 출력되는 A-임펄스에 동기된다. 이를 예를 들어 설명하면 다음과 같다.
즉, 도 44에 도시된 바와 같이, i 및 j가 각각 2 및 3으로 설정되면 상술된 수식 'jm+k'는 '3m+k'로 정의 되며, 여기서 k는 1부터 3까지의 자연수이다. 이때, 3개의 B1-클럭펄스들(B1-CLK_1 내지 B1-CLK_3) 중 첫 번째, 즉 1번째(k=1) 순서로 출력되는 B1-클럭펄스(B1-CLK_1)는 '3m+1'번째로 출력되는 A-임펄스에 동기된다. 다시 말하여, 1번째 순서의 B1-클럭펄스(B1-CLK_1)는 3m+1번째 마다 출력되는 A-임펄스(1, 4, ...)에 동기된 B1-임펄스들(①, ④, ...)을 포함한다.
마찬가지 방식으로, 3개의 B1-클럭펄스들(B1-CLK_1 내지 B1-CLK_3) 중 두 번째, 즉 2번째(k=2) 순서로 출력되는 B1-클럭펄스(B1-CLK_2)는 '3m+2'번째로 출력되는 A-임펄스에 동기된다. 다시 말하여, 2번째 순서의 B1-클럭펄스(B1-CLK_2)는 3m+2번째 마다 출력되는 A-임펄스(2, 5, ...)에 동기된 B1-임펄스들(②, ⑤, ...)을 포함한다.
마찬가지 방식으로, 3개의 B1-클럭펄스들(B1-CLK_1 내지 B1-CLK_3) 중 세 번째, 즉 3번째(k=3) 순서로 출력되는 B1-클럭펄스(B1-CLK_3)는 '3m+3'번째로 출력되는 A-임펄스에 동기된다. 다시 말하여, 3번째 순서의 B1-클럭펄스(B1-CLK_3)는 3m+3번째 마다 출력되는 A-임펄스(3, 6, ...)에 동기된 B1-임펄스들(③, ⑥, ...)을 포함한다.
도 45는 도 1의 A-클럭발생기 및 B1-클럭발생기로부터 출력되는 또 다른 예의 A-클럭펄스들 및 B1-클럭펄스들을 나타낸 도면이다.
도 45에 도시된 바와 같이, 4상의 A-클럭펄스들(A-CLK_1, A-CLK_2, A-CLK_3, A-CLK_4)이 A-클럭발생기(A-CG)로부터 생성되고, 그리고 2상의 B1-클럭펄스들(B1-CLK_1, B1-CLK_2)이 B1-클럭발생기(B1-CG)로부터 생성될 수 있다. 이때, 제 1 A-클럭펄스(A-CLK_1)가 제 2 A-클럭펄스(A-CLK_2)보다 앞선 위상을 가지며, 제 3 A-클럭펄스(A-CLK_3)가 제 2 A-클럭펄스(A-CLK_2)보다 앞선 위상을 가지며, 제 4 A-클럭펄스(A-CLK_4)가 제 3 A-클럭펄스(A-CLK_3)보다 앞선 위상을 갖는다. 그리고, 제 1 A-클럭펄스(A-CLK_1)는 주기적으로 출력되는 다수의 A-임펄스들(1, 5, 9, ...)을 포함하며, 마찬가지로 제 2 A-클럭펄스(A-CLK_2)도 주기적으로 출력되는 다수의 A-임펄스들(2, 6, ...)을 포함하며, 마찬가지로 제 3 A-클럭펄스(A-CLK_3)도 주기적으로 출력되는 다수의 A-임펄스들(3, 7, ...)을 포함하며, 마찬가지로 제 4 A-클럭펄스(A-CLK_4)도 주기적으로 출력되는 다수의 A-임펄스들(4, 8, ...)을 포함한다.
도 45에는 2상의 B1-클럭펄스들(B1-CLK1, B1-CLK2)이 도시되어 있는 바, 제 1 B1-클럭펄스(B1-CLK_1)가 제 2 B1-클럭펄스(B1-CLK_2)보다 앞선 위상을 갖는다. 그리고, 제 1 B1-클럭펄스(B1-CLK_1)는 주기적으로 출력되는 다수의 B1-임펄스들(①, ③, ⑤, ...)을 포함하며, 마찬가지로 제 2 B1-클럭펄스(B1-CLK_2)도 주기적으로 출력되는 다수의 B1-임펄스들(②, ④, ⑥, ...)을 포함한다.
여기서, 상술된 2개의 B1-클럭펄스들(B1-CLK_1, B1-CLK_2) 각각에 포함된 B1-임펄스들은 적어도 1개의 A-클럭펄스에 포함된 A-임펄스들에 동기된다. 좀 더 구체적으로, j개의 B1-클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 B1-클럭펄스에 포함된 B1-임펄스들은, i개의 A-클럭펄스에 포함된 A-임펄스들 중 jm+k번째(m은 0을 포함한 자연수) 순서로 출력되는 A-임펄스에 동기된다. 이를 예를 들어 설명하면 다음과 같다.
즉, 도 45에 도시된 바와 같이, i 및 j가 각각 4 및 2로 설정되면 상술된 식 'jm+k'는 '2m+k'로 정의 되며, 여기서 k는 1부터 2까지의 자연수이다. 이때, 2개의 B1-클럭펄스들(B1-CLK_1, B1-CLK_2) 중 첫 번째, 즉 1번째(k=1) 순서로 출력되는 B1-클럭펄스(B1-CLK_1)는 '2m+1'번째로 출력되는 A-임펄스에 동기된다. 다시 말하여, 1번째 순서의 B1-클럭펄스(B1-CLK_1)는 2m+1번째 마다 출력되는 A-임펄스(1, 3, 5, ...)에 동기된 B1-임펄스들(①, ③, ⑤, ...)을 포함한다.
마찬가지 방식으로, 2개의 B1-클럭펄스들(B1-CLK_1, B1-CLK_2) 중 두 번째, 즉 2번째(k=2) 순서로 출력되는 B1-클럭펄스(B1-CLK_2)는 '2m+2'번째로 출력되는 A-임펄스에 동기된다. 다시 말하여, 2번째 순서의 B1-클럭펄스(B1-CLK_2)는 2m+2번째 마다 출력되는 A-임펄스(2, 5, 6...)에 동기된 A-임펄스들(②, ④, ⑥, ...)을 포함한다.
한편, 전술된 서로 다른 상의 A-클럭펄스들은 인접한 것끼리 서로 그 펄스폭이 중첩할 수도 있다.
한편, 모든 실시예에서, 스캔펄스를 출력하는 출력 스위칭소자(예를 들어, B1-출력 스위칭소자)의 채널폭은 캐리펄스를 출력하는 출력 스위칭소자(예를 들어, 제 1 선택출력 스위칭소자)의 채널폭보다 더 크게 설정될 수 있다. 이는 B1-출력 스위칭소자가 제 1 선택출력 스위칭소자보다 더 큰 부하에 연결되기 때문이다. 즉, 제 1 선택출력 스위칭소자는 인접한 스테이지에만 연결되는 반면, B1-출력 스위칭소자는 게이트 라인을 통해 표시패널이라는 큰 부하에 연결되기 때문이다.
한편, 모든 실시예에서, 전단 스테이지는 해당 스테이지보다 앞서 위치한 스테이지들 중 어느 하나가 될 수 있다. 예를 들어, n번째 스테이지(ST_n)가 해당 스테이지라면, 이의 전단 스테이지는 n-x번째 스테이지가 될 수 있는 바, 여기서 x는 n보다 작은 자연수이다. 또한, 후단 스테이지는 해당 스테이지보다 뒤에 위치한 스테이지들 중 어느 하나가 될 수 있다. 예를 들어, n번째 스테이지(ST_n)가 해당 스테이지라면, 이의 후단 스테이지는 n+y번째 스테이지가 될 수 있는 바, 여기서 y는 자연수이다. 이때, x와 y는 동일할 수도 있으며 다를 수도 있다.
또 한편, 모든 실시예에서 방전용전압들은 모두 같은 전압값을 가질 수도 있으며, 또는 모두 다른 값으로 설정될 수도 있다.
또한, 도 6의 제 1 및 제 2 커패시터(Cb, Cx)는, 전술된 모든 실시예에 적용될 수 있다.
여기서, 제 1 커패시터(Cb)가 세트 노드(Q)와 A-출력단자(A) 사이(또는 세트 노드(Q)와 제 1 선택출력단자(S1) 사이)에 접속되고, 그리고 제 2 커패시터(Cx)가 제어신호(Vc)를 전송하는 제어전송라인과 세트 노드(Q) 사이에 접속되고, 그리고 이 제어신호(Vc)가 A-출력 스위칭소자(A-OTr)로 공급되는 A-클럭펄스와 다른 상(phase)을 갖는 A-클럭펄스일 때, 제 1 커패시터(Cb)의 커패시턴스를 제 2 커패시터(Cx)의 커패시턴스를 나눈 값이 0.2보다 작은 값을 가질 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
NC: 노드 제어부 A-OTr: A-출력 스위칭소자
B1-OTr: B1-출력 스위칭소자 S1-DTr: S1-출력방전 스위칭소자
ST_n: n번째 스테이지 A-OUT_#: #번째 A-출력펄스
VSS: 방전용전압 B1-OUT_#: #번째 B1-출력펄스
S1-OUT_#: #번째 S1-출력펄스 Q: 세트 노드
QB: 리세트 노드 S#: S#-출력단자
A: A-출력단자 B#: B#-출력단자
A-CLK_#: 제 # A-클럭펄스 B1-CLK_#: 제 # B1-클럭펄스

Claims (52)

  1. 순차적으로 출력펄스를 발생시키는 다수의 스테이지를 포함하며;
    적어도 하나의 스테이지가,
    세트제어신호 및 리세트제어신호에 따라 세트 노드 및 리세트 노드의 전압을 제어하는 노드 제어부;
    상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 A-클럭펄스를 전송하는 A-클럭전송라인과 A-출력단자 사이에 접속된 A-출력 스위칭소자;
    외부로부터의 제어신호, 상기 A-클럭펄스 및 상기 세트 노드의 전압 중 하나에 따라 제 1 선택출력단자의 전압을 제어하는 제 1 선택출력 스위칭소자;
    상기 제 1 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B1-클럭펄스를 전송하는 B1-클럭전송라인과 B1-출력단자 사이에 접속된 B1-출력 스위칭소자;
    상기 세트 노드와 상기 A-출력단자 사이, 또는 상기 세트 노드와 상기 제 1 선택출력단자 사이에 접속된 제 1 커패시터; 및,
    상기 외부로부터의 제어신호를 전송하는 제어전송라인과 상기 세트 노드 사이에 접속된 제 2 커패시터를 포함하고,
    상기 외부로부터의 제어신호는, 상기 적어도 하나의 스테이지에 구비된 A-출력 스위칭소자로 공급되는 A-클럭펄스와 다른 상(phase)을 갖는 A-클럭펄스이며;
    상기 제 1 커패시터의 커패시턴스를 상기 제 2 커패시터의 커패시턴스로 나눈 값이 0.2보다 작은 것을 특징으로 하는 쉬프트 레지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 선택출력 스위칭소자는 상기 외부로부터의 제어신호, 상기 A-출력단자의 전압, 상기 A-클럭펄스 또는 상기 세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 외부로부터의 제어신호는, 상기 세트 노드를 충전시키는데 사용되는 충전용전압, 외부로부터의 직류전압, 외부로부터의 교류전압 및 외부로부터의 클럭펄스 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 A-클럭전송라인과 C-출력단자 사이에 접속된 C-출력 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    외부로부터의 제어신호 및 상기 A-출력단자의 전압 중 적어도 하나에 따라 제 2 선택출력단자의 전압을 제어하는 제 2 선택출력 스위칭소자; 및,
    상기 제 2 선택출력단자의 전압에 따라 제어되며, B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 A-출력방전 스위칭소자;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 제 1 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S1-출력방전 스위칭소자; 및,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 제 2 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S2-출력방전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    외부로부터의 제어신호 및 상기 A-출력단자의 전압 중 적어도 하나에 따라 제 2 내지 제 g 선택출력단자들의 각 전압을 개별적으로 제어하는 제 2 내지 제 g 선택출력 스위칭소자들(g는 2보다 큰 자연수); 및,
    상기 제 2 내지 제 g 선택출력단자들의 각 전압에 따라 개별적으로 제어되며, B2-클럭펄스 내지 Bg-클럭펄스를 각각 전송하는 B2-클럭전송라인 내지 Bg-클럭전송라인들과 B2-출력단자 내지 Bg-출력단자들 사이에 개별적으로 접속된 B2-출력스위칭소자 내지 Bg-출력 스위칭소자들을 더 포함함을 특징으로 하는 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 A-출력방전 스위칭소자; 및,
    상기 리세트 노드의 전압에 따라 공통으로 제어되며, 상기 제 1 내지 제 g 선택출력단자들과 방전용전압을 전송하는 방전용전원라인들 사이에 개별적으로 접속된 S1-출력방전 스위칭소자 내지 Sg-출력방전 스위칭소자들을 더 포함함을 특징으로 하는 쉬프트 레지스터.
  12. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 제 1 선택출력단자의 전압에 따라 제어되며, B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  13. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 제 1 선택출력단자의 전압에 따라 공통으로 제어되며, B2-클럭펄스 내지 Bg-클럭펄스(g는 2보다 큰 자연수)를 각각 전송하는 B2-클럭전송라인 내지 Bg-클럭전송라인들과 B2-출력단자 내지 Bg-출력단자들 사이에 개별적으로 접속된 B2-출력스위칭소자 내지 Bg-출력 스위칭소자들을 더 포함함을 특징으로 하는 쉬프트 레지스터.
  14. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 제 1 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S1-출력방전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  15. 제 14 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 상기 방전용전압을 전송하는 방전용전원라인 사이에 접속된 A-출력방전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  16. 제 15 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 B1-출력단자와 상기 방전용전압을 전송하는 방전용전원라인 사이에 접속된 B1-출력방전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  17. 삭제
  18. 삭제
  19. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지에 구비된 노드 제어부는,
    상기 세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이에 접속된 제 1 스위칭소자;
    상기 리세트제어신호에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 및,
    상기 세트 노드의 전압의 논리와 상기 리세트 노드의 전압의 논리가 상반되도록, 상기 세트 노드의 전압에 따라 상기 리세트 노드의 전압을 제어하는 반전부를 포함함을 특징으로 하는 쉬프트 레지스터.
  20. 제 19 항에 있어서,
    상기 반전부는,
    고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  21. 제 19 항에 있어서,
    상기 반전부는,
    외부로부터의 제어신호에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  22. 제 19 항에 있어서,
    상기 반전부는,
    외부로부터의 스위치제어신호에 따라 제어되며, 고전압을 전송하는 고전원라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 상기 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 저전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  23. 제 19 항에 있어서,
    상기 반전부는,
    고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 상기 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 저전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  24. 제 19 항에 있어서,
    상기 반전부는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 1 반전 스위칭소자;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 A-출력단자 사이, 또는 상기 세트 노드와 상기 B1-출력단자 사이에 접속된 제 2 반전 스위칭소자; 및,
    어느 하나의 B1-클럭펄스를 전송하는 B1-클럭전송라인과 상기 리세트 노드 사이에 접속된 반전 커패시터를 포함함을 특징으로 하는 쉬프트 레지스터.
  25. 제 20 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 반전부는,
    상기 세트제어신호에 따라 제어되며, 상기 리세트 노드와 상기 저전원라인 사이에 접속된 제 5 반전 스위칭소자;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 저전원라인 사이에 접속된 제 6 반전 스위칭소자; 및,
    어느 하나의 A-클럭전송라인으로부터의 A-클럭펄스에 따라 제어되며, 상기 A 출력단자와 상기 세트 노드 사이에 접속된 제 7 반전 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  26. 제 1 항에 있어서,
    상기 리세트 노드는, 제 1 리세트 노드 및 제 2 리세트 노드로 구분되며;
    상기 적어도 하나의 스테이지에 구비된 노드 제어부는,
    상기 세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이에 접속된 제 1 스위칭소자;
    상기 리세트제어신호에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 및,
    상기 세트 노드의 전압의 논리와 제 1 리세트 노드의 전압의 논리가 상반되도록, 상기 세트 노드의 전압에 따라 상기 제 1 리세트 노드의 전압을 제어하는 제 1 반전부; 및,
    상기 세트 노드의 전압의 논리와 제 2 리세트 노드의 전압의 논리가 상반되도록, 상기 세트 노드의 전압에 따라 상기 제 2 리세트 노드의 전압을 제어하는 제 2 반전부를 포함함을 특징으로 하는 쉬프트 레지스터.
  27. 제 26 항에 있어서,
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 A-출력방전 스위칭소자;
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 제 1 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 S1-출력방전 스위칭소자; 및,
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 B1-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 B1-출력방전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  28. 제 1 항에 있어서,
    상기 A-클럭펄스가 상기 B1-클럭펄스보다 더 넓은 폭을 갖는 것을 특징으로 하는 쉬프트 레지스터.
  29. 제 28 항에 있어서,
    i개의 A-클럭펄스들 각각은 주기적으로 출력되는 다수의 A-임펄스들로 구성되며;
    j개의 B1-클럭펄스들 각각은 주기적으로 출력되는 다수의 B1-임펄스들로 구성되며;
    상기 i개의 A-클럭펄스들 각각에 포함된 A-임펄스들은 적어도 1개의 B1-클럭펄스에 포함된 B1-임펄스에 동기된 것을 특징으로 하는 쉬프트 레지스터.
  30. 제 29 항에 있어서,
    상기 j개의 B1-클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 B1-클럭펄스에 포함된 B1-임펄스들은, 상기 i개의 A-클럭펄스에 포함된 A-임펄스들 중 jm+k번째(m은 0을 포함한 자연수) 순서로 출력되는 A-임펄스에 동기된 것을 특징으로 하는 쉬프트 레지스터.
  31. 제 29 항에 있어서,
    서로 동기된 A-임펄스와 B1-임펄스에 대하여,
    상기 A-임펄스의 라이징에지 시점이 상기 B1-임펄스의 라이징에지 시점보다 빠르거나 같은 것을 특징으로 하는 쉬프트 레지스터.
  32. 제 1 항에 있어서,
    상기 A-클럭펄스와 상기 B1-클럭펄스가 동일한 펄스폭을 가지며; 그리고,
    상기 A-클럭펄스와 상기 B1-클럭펄스가 순차적으로 출력됨을 특징으로 하는 쉬프트 레지스터.
  33. 제 29 항에 있어서,
    상기 B1-클럭펄스보다 더 작거나 같은 펄스폭을 갖는 B2-클럭펄스를 더 포함하며;
    j개의 B2-클럭펄스들 각각은 주기적으로 출력되는 다수의 B2-임펄스들로 구성되며;
    상기 i개의 A-클럭펄스들 각각에 포함된 A-임펄스들은 적어도 1개의 B2-클럭펄스에 포함된 B2-임펄스에 동기된 것을 특징으로 하는 쉬프트 레지스터.
  34. 제 33 항에 있어서,
    상기 j개의 B2-클럭펄스들 중 k번째(k는 1부터 j까지의 자연수 중 어느 하나) 순서로 출력되는 B2-클럭펄스에 포함된 B2-임펄스들은, 상기 i개의 A-클럭펄스에 포함된 A-임펄스들 중 jm+k번째(m은 0을 포함한 자연수) 순서로 출력되는 A-임펄스에 동기된 것을 특징으로 하는 쉬프트 레지스터.
  35. 제 33 항에 있어서,
    서로 동기된 A-임펄스와 B2-임펄스에 대하여,
    상기 A-임펄스의 라이징에지 시점이 상기 B2-임펄스의 라이징에지 시점보다 빠르거나 같은 것을 특징으로 하는 쉬프트 레지스터.
  36. 제 33 항에 있어서,
    서로 동기된 B1-임펄스와 B2-임펄스에 대하여,
    상기 B1-임펄스와 B2-임펄스의 펄스폭이 서로 중첩하거나 또는 중첩하지 않음을 특징으로 하는 쉬프트 레지스터.
  37. 제 36 항에 있어서,
    서로 동기된 B1-임펄스와 B2-임펄스에 대하여,
    상기 B1-임펄스와 B2-임펄스의 펄스폭이 서로 중첩할 경우, 상기 B2-임펄스가 상기 B1-임펄스내에 포함되는 것을 특징으로 하는 쉬프트 레지스터.
  38. 삭제
  39. 제 1 항에 있어서,
    상기 세트제어신호는 스타트 펄스 또는, 상기 적어도 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 출력펄스이며; 그리고,
    상기 리세트제어신호는 리세트 펄스 또는 상기 적어도 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 출력펄스인 것을 특징으로 하는 쉬프트 레지스터.
  40. 삭제
  41. 삭제
  42. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 선택출력단자 사이에 접속된 제 2 선택출력 스위칭소자; 및,
    상기 제 2 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  43. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 A-출력단자의 전압에 따라 제어되며, 상기 A-출력단자와 제 2 선택출력단자 사이에 접속된 제 2 선택출력 스위칭소자; 및,
    상기 제 2 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  44. 삭제
  45. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 A-클럭펄스에 따라 제어되며, 상기 세트 노드와 제 2 선택출력단자 사이에 접속된 제 2 선택출력 스위칭소자; 및,
    상기 제 2 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  46. 제 1 항에 있어서,
    상기 제 1 선택출력 스위칭소자는 상기 세트 노드의 전압에 따라 제어되며, 상기 A-클럭전송라인과 상기 제 1 선택출력단자 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  47. 제 46 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 A-클럭전송라인과 제 2 선택출력단자 사이에 접속된 제 2 선택출력 스위칭소자; 및,
    상기 제 2 선택출력단자의 전압에 따라 제어되며, 어느 하나의 B2-클럭펄스를 전송하는 B2-클럭전송라인과 B2-출력단자 사이에 접속된 B2-출력 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  48. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 A-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 A-출력방전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  49. 제 42 항 및 제 43 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 제 1 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S1-출력방전 스위칭소자;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 제 2 선택출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 S2-출력방전 스위칭소자;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 B1-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 B1-출력방전 스위칭소자; 및,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 B2-출력단자와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 B2-출력방전 스위칭소자들 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  50. 제 1 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 세트 노드의 전압에 따라 공통으로 제어되며, 상기 세트 노드를 공통으로 하여 이 세트 노드와 제 2 내지 제 g 선택출력단자(g는 2보다 큰 자연수) 사이에 개별적으로 접속된 제 2 내지 제 g 선택출력 스위칭소자들;
    상기 제 2 내지 제 g 선택출력단자들의 각 전압에 따라 개별적으로 제어되며, B2-클럭펄스 내지 Bg-클럭펄스를 각각 전송하는 B2-클럭전송라인 내지 Bg-클럭전송라인들과 B2-출력단자 내지 Bg-출력단자들 사이에 개별적으로 접속된 B2-출력스위칭소자 내지 Bg-출력 스위칭소자들을 더 포함함을 특징으로 하는 쉬프트 레지스터.
  51. 제 50 항에 있어서,
    상기 적어도 하나의 스테이지는,
    상기 A-출력단자의 전압에 따라 공통으로 제어되며, 상기 A-출력단자를 공통으로 하여 이 A-출력단자와 제 Bg+1 내지 제 h 선택출력단자(h는 Bg+1보다 큰 자연수) 사이에 개별적으로 접속된 제 Bg+1 내지 제 h 선택출력 스위칭소자들;
    상기 제 Bg+1 내지 제 h 선택출력단자들의 각 전압에 따라 개별적으로 제어되며, Bg+1-클럭펄스 내지 h-클럭펄스를 각각 전송하는 Bg+1-클럭전송라인 내지 Bh-클럭전송라인들과 Bg+1-출력단자 내지 Bh-출력단자들 사이에 개별적으로 접속된 Bg+1-출력스위칭소자 내지 Bh-출력 스위칭소자들을 더 포함함을 특징으로 하는 쉬프트 레지스터.
  52. 삭제
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