KR20180044677A - 표시장치 - Google Patents

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Abstract

본 발명은 저전위전압을 다수의 레벨로 설정함으로써, 게이트전압을 지연없이 정상출력할 수 있는 표시장치 제공하는 데 있다. 본 발명에 따른 표시장치는 표시패널, 상기 표시패널에 실장되어 게이트전압을 출력하는 게이트구동부 및 상기 게이트구동부에 고전위전압 및 다수 레벨의 저전위전압을 출력하는 전원제어부를 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 특히 게이트전압을 지연없이 정상출력할 수 있는 표시장치 및 이의 구동방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정표시패널과 상기 액정표시패널을 구동하기 위한 구동부를 구비한다.
액정표시패널에는 다수개의 게이트라인과 다수개의 데이터라인이 교차하게 배열되고, 게이트라인들과 데이터라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 형성된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)와 접속된다. 박막트랜지스터는 게이트라인의 게이트전압에 의해 턴온(turn-on)되어, 데이터라인의 데이터신호가 화소전극에 충전되도록 한다.
게이트구동부는 게이트전압들을 순차적으로 출력하기 위해 쉬프트레지스터를 구비한다. 쉬프트레지스터는 서로 종속적으로 연결된 다수의 스테이지들로 구성된다. 다수의 스테이지들은 게이트전압을 순차적으로 출력하여 액정표시패널의 게이트라인들을 순차적으로 스캐닝한다. 상기, 게이트구동부는 액정표시패널을 형성하는 박막트랜지스터 어레이 기판에 내장되는 GIP(Gate In Panel)형태로 형성될 수 있다.
도 1은 종래의 쉬프트레지스터의 각 스테이지의 등가회로를 나타내는 도면이다.
도 1에 도시된 바와 같이, 각 스테이지는 게이트전압(Vg)을 풀업(pull-up)하는 제7 트랜지스터(Tr7), 게이트전압(Vg)을 풀다운(pull-down)하는 제8 트랜지스터(Tr8) 및 이를 제어하는 다수의 트랜지스터(Tr1~Tr6)를 포함할 수 있다.
즉, 제1 트랜지스터 내지 제3 트랜지스터(Tr1~Tr3)는 제7 트랜지스터(Tr7)의 게이트인 Q노드(Q)의 전압레벨을 제어하고, 제4 트랜지스터 내지 제6 트랜지스터(Tr4~Tr6)는 제8 트랜지스터(Tr8)의 게이트인 QB노드(QB)의 전압레벨을 제어한다. 또한, 상기 스테이지는 고전위전압(VDD) 및 저전위전압(VSS)의 두레벨의 전압을 인가 받아, 게이트전압(Vg)을 출력하게 된다.
최근에는 네로우베젤(narrow bezel)을 추구하는 경향에 따라, GIP형태의 게이트구동부의 사이즈를 축소하는 이슈가 대두된다. 따라서, 상기 쉬프트레지스터에 실장되는 트랜지스터(Tr)의 크기를 최소화시키는 것이 요구된다.
여기서, 상기 구성으로 이루어지는 쉬프트레지스터의 각 스테이지는 하기와 같은 문제점이 발생한다.
상기 스테이지는 제7 트랜지스터(Tr7)에서 부트스트랩 회로(bootstrap circuit)를 구성하여, 게이트전압(Vg)을 출력하게 된다. 상기 부트스트랩 회로(bootstrap circuit)에서 부트스트랩핑(bootstrapping)되는 Q노드(Q)의 전압레벨은 제7 트랜지스터(Tr7)의 드레인(d)에 인가되는 클락신호(CLK)의 전압차 및 제7 트랜지스터(Tr7)의 게이트-소스 커패시터(Vgs)의 정전용량에 비례한다. 여기서, 제7 트랜지스터(Tr7)의 크기가 축소되어, 게이트-소스 커패시터(Cgs)의 정전용량이 감소하게 되어 게이트전압(Vg)이 정상적으로 출력되지 못하게 된다. 또한, 상기 클락신호(CLK)가 저전위전압(VSS) 및 고전위전압(VDD) 사이를 스윙하게 되는데, 상기 저전위전압(VSS)과 고전위전압(VDD)의 전압차가 충분하지 않아 게이트전압(Vg)이 정상적으로 출력되지 못한다는 문제점이 발생한다.
그리고, 제3 트랜지스터(Tr3)가 축소됨에 따라, 제3 트랜지스터(Tr3)의 채널의 길이가 짧아지게 된다. 따라서, 제3 트랜지스터(Tr3)에서 누설전류(leakage current)가 증가하게 되어, 충전된 Q노드(Q)의 전압레벨이 점점 감소하게 되어, Q노드(Q)가 접속되는 제7 트랜지스터(Tr7)의 제어가 어려워진다. 이로써, 게이트전압(Vg)이 지연되어 출력되어 액정표시패널이 라인별로 깜빡이는 현상이 발생하거나 휘도가 저하되는 문제점이 발생하게 된다.
본 발명은 저전위전압을 다수의 레벨로 설정함으로써, 게이트전압을 지연없이 정상출력할 수 있는 표시장치 제공하는 데 있다.
본 발명에 따른 표시장치는 표시패널, 게이트구동부 및 전원제어부를 포함한다.
상기 게이트구동부는 다수의 스테이지가 종속연결된 쉬프트레지스터를 포함하여, 상기 표시패널에 실장되어 게이트전압을 출력한다.
상기 전원제어부는 상기 게이트구동부에 고전위전압 및 다수 레벨의 저전위전압을 출력한다.
이렇게 저전위전압의 레벨을 다수로 설정함으로써, 풀업 트랜지스터의 부트스트랩핑(bootstrapping)되는 전압을 상승시켜 게이트전압이 고전위전압으로 충분하게 충전될 수 있도록 한다. 또한 방전 트랜지스터의 누설전류(leakage current)를 감소시켜 후술할 Q노드의 전압이 하강되지 않도록 하여, 게이트전압이 지연없이 정상출력될 수 있도록 한다.
도 1은 종래의 쉬프트레지스터의 각 스테이지의 등가회로를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 표시장치의 쉬프트레지스터를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 표시장치의 제1 스테이지의 등가회로를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 표시장치의 게이트구동부 내부신호의 파형을 나타내는 도면이고, 도 6 내지 도 9는 도 5에 도시된 구간에 따른 스테이지의 등가회로를 나타내는 도면이다.
도 10은 트랜지스터의 Vgs에 따른 Ids를 나타낸 그래프이고, 도 11a 및 도 11b는 Q노드에 인가되는 제1 전압과 게이트전압을 나타내는 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 표시장치에 대해 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치(100)는 표시패널(110), 표시패널(110)을 구동하는 게이트/데이터구동부(123,125), 게이트/데이터구동부(123,125)를 제어하는 타이밍제어부(131) 및 각 구동전원을 공급하는 전원제어부(133)를 포함한다.
표시패널(110)은 글라스 또는 플라스틱을 이용한 기판(미도시) 상에 다수의 게이트라인(GL)과 다수의 데이터라인(DL)이 매트릭스 형태로 교차 형성되어 있다. 그리고 게이트라인(GL)과 데이터라인(DL)의 교차지점에 다수의 화소(미도시)가 정의 되어 있다. 그리고, 상기 화소의 화소전극(미도시)에 대향하는 공통전극(미도시)이 배치될 수 있다.
다수의 화소 각각은 박막트랜지스터(미도시)및 액정캐패시터(미도시)를 포함할 수 있다. 박막트랜지스터는 게이트전극이 게이트라인(GL)에 연결되고, 소스전극이 데이터라인(DL)에 연결되며, 드레인전극이 화소전극에 연결된다. 상기 박막트랜지스터는 게이트라인(GL)을 통해 제공된 게이트전압(Vg)에 의해 턴온(turn-on)되고, 데이터라인(DL)을 통해 제공된 데이터전압을 화소전극에 전달한다. 액정캐패시터에서는 박막트랜지스터를 통해 화소전극에 제공된 데이터전압과 공통전극에 인가된 공통전압이 전계를 이루며, 이에 따라 액정의 배열상태를 변화시켜 광 투과율을 조절함으로써 화상을 표시하게 된다.
본 발명의 실시예에 따른 표시장치(100)를 액정표시장치 중심으로 설명하지만, 이에 한정되지 않고 상기 표시장치(100)는 유기발광 표시장치(OLED Display), 전기영동 표시장치(EPD), 플라즈마 디스플레이 패널(PDP) 등의 평판표시패널을 기반으로 구현될 수 있다.
타이밍제어부(131)는 외부시스템(미도시)으로부터 전송되는 타이밍신호(미도시)를 인가 받아, 게이트제어신호(GCS) 및 데이터제어신호(DCS)를 생성한다. 게이트제어신호(GCS)는 게이트구동부(123)로 출력되고, 데이터제어신호(DCS)는 EPI배선쌍을 통하여 데이터구동부(125)로 출력된다. 여기서, 상기 타이밍신호는 데이터인에이블신호(DE), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 클록신호(CLK)일 수 있다. 또한, 타이밍제어부(131)는 외부시스템에서 전송된 영상신호(미도시)로부터 디지털형태의 영상데이터(RGB)를 생성하고, 이를 EPI배선쌍을 통하여 데이터구동부(125)로 출력한다.
전원제어부(133)은 외부전원(미도시)로부터 인가된 전원을 표시장치(100)의 각 구성요소에 필요한 전원으로 변환하여 공급한다.
보다 상세하게는, 전원제어부(133)는 게이트구동부(123)에 고전위전압(VDD), 제1 저전위전압(VSS1), 제2 저전위전압(VSS2) 및 제3 저전위전압(VSS3)을 공급할 수 있다.
여기서 저전위전압은 전압레벨이 다른 제1 저전위전압(VSS1), 제2 저전위전압(VSS2) 및 제3 저전위전압(VSS3)으로 분리하여 공급될 수 있다. 여기서, 제1 저전위전압(VSS1)보다 상기 제2 저전위전압(VSS2)이 낮고, 그리고 제2 저전위전압(VSS2)보다 제3 저전위전압(VSS3)이 낮다. 보다, 상세하게는 고전위전압(VDD)는 30V, 제1 저전위전압(VSS1)은 -5V, 제2 저전위전압(VSS2)은 -11V 내지 -12V, 제3 저전위전압은(VSS3)은 -14 내지 -15V일 수 있다.
후술하겠지만, 이렇게 저전위전압의 레벨을 다수로 설정함으로써, 후술할 제7 트랜지스터(Tr7)의 부트스트랩핑(bootstrapping)되는 전압을 상승시켜 게이트전압(Vg)이 고전위전압(VDD)으로 충분하게 충전될 수 있도록 한다. 또한 후술할 제3 트랜지스터(Tr3)의 누설전류(leakage current)를 감소시켜 후술할 Q노드(Q)의 전압이 하강되지 않도록 하여, 게이트전압(Vg)이 지연없이 출력될 수 있도록 한다.
데이터구동부(125)는 타이밍제어부(131)로부터 EPI배선쌍을 통해 제공된 디지털형태의 영상데이터(RGB)를 데이터제어신호(DCS)에 따라, 아날로그 데이터전압으로 변환한다. 그리고, 데이터구동부(125)는 상기 아날로그 데이터전압을 데이터라인(DL)을 통해 각 화소의 화소전극에 인가한다.
또한, 상기 데이터제어신호(DCS)는 소스스타트펄스(SSP), 소스쉬프트클록(SSC) 및 소스출력인에이블신호(SOE)를 포함한다. 소스스타트펄스(SSP)는 데이터구동부(125)의 영상데이터(RGB)의 샘플링 시작 타이밍을 결정한다. 소스쉬프트클록(SSC)은 데이터구동부(125)에서 데이터 샘플링동작을 제어하는 클록신호다. 소스출력인에이블신호(SOE)는 데이터구동부(125)의 출력 제어한다.
게이트구동부(123)는 타이밍제어부(131)로부터 제공된 게이트제어신호(GCS)에 응답하여, 게이트라인(GL)을 통해 1 수평기간씩 순차적으로 게이트전압(Vg)을 출력할 수 있다. 이에 따라, 각 게이트라인(GL)에 연결된 박막트랜지스터는 1수평기간씩 턴온(turn-on)한다. 여기서, 게이트구동부(123)는 다수의 게이트라인(GL)에 연결된 다수의 쉬프트레지스터(미도시)로 이루어질 수 있으며, 표시패널(110)내부에 실장되는 GIP(Gate In Panel)형태로 구성될 수 있다.
여기서, 게이트제어신호(GCS)는 게이트스타트펄스(GSP), 게이트쉬프트클록(GSC) 및 게이트출력인에이블신호(GOE)를 포함한다. 게이트 스타트펄스(GSP)는 첫번째 게이트라인(GL1)에 게이트전압(Vg)을 출력하는 시기를 결정하는 신호로서 게이트구동부(123)의 쉬프트레지스터에 인가된다. 게이트 쉬프트클록(CLK)은 각 쉬프트레지스터에 공통으로 인가되며, 차기 쉬프트레지스터(미도시)를 인에이블하는 클록신호다. 게이트출력인에이블 신호(GOE)는 쉬프트레지스터의 출력을 제어한다.
도 3은 본 발명의 실시예에 따른 표시장치의 쉬프트레지스터를 나타내는 도면이다.
상기 쉬프트레지스터는 타이밍제어부(131)로부터 제공된 게이트쉬프트클록 (CLK)와 게이트스타트펄스(GSP)에 응답하여 게이트전압(Vg1 ~ Vgn)을 순차적으로 출력하는 제1 내지 제n 스테이지(S1 ~ Sn)를 구비한다. 이때, 각 스테이지들(S1 ~ Sn)은 매 프레임에 한번씩 게이트전압(Vg1 ~ Vgn)을 출력하고, 제1 스테이지(S1)부터 제n 스테이지(Sn)까지 차례로 게이트전압(Vg1 ~ Vgn)을 출력한다.
제1 내지 제n 스테이지(S1 ~ Sn) 각각은 이전단 스테이지의 게이트전압를 공급받아서 하이레벨의 게이트전압(Vg1 ~ Vgn)을 출력하는데 이용하고, 다음단 스테이지의 게이트전압(Vg1 ~ Vgn)을 공급받아서 로우레벨의 게이트전압(Vg1 ~ Vgn)을 출력하는데 이용한다. 단, 제1 스테이지(S1)는 이전단 스테이지가 존재하지 않으므로, 타이밍제어부(131)로부터 게이트스타트 펄스(GSP)를 제공받는다. 또한, 제n 스테이지(Sn)는 더미 스테이지(미도시)로부터 제공된 신호에 응답하여 로우레벨의 게이트전압(Vg1 ~ Vgn)을 출력한다.
도 4는 본 발명의 실시예에 따른 제1 스테이지의 등가회로를 나타내는 도면이다.
이하, 각 스테이지(S1 ~ Sn)가 게이트전압(Vg1 ~ Vgn)을 출력하는 동작에 대해 제1 스테이지(S1)를 예를 들어 설명하기로 한다. 후술할 트랜지스터는 NMOS를 기준으로 설명하며, 이에 한정되지 않고 PMOS, COMS등 다양한 형태의 트랜지스터로 구성될 수 있다.
도 4에 도시된 바와 같이, 제1 스테이지는 게이트전압(Vg)을 출력하는 출력부(P3), 상기 출력부(P3)는 제어하는 제1 제어부(P1) 및 제2 제어부(P2)를 포함한다.
상기 출력부(P3)는 게이트전압(Vg)을 풀업(pull-up)하는 트랜지스터인 제7 트랜지스터(Tr7) 및 게이트전압(Vg)을 풀다운(pull-down)하는 트랜지스터인 제8 트랜지스터(Tr8)를 포함한다.
여기서 제7 트랜지스터(Tr7)는 게이트에 Q노드(Q), 드레인에 입력인 게이트쉬프트클록(CLK), 소스에 출력되는 게이트라인(GL)이 연결되는 풀업(pull-up) 트랜지스터이다. 제7 트랜지스터(Tr7)는 Q노드(Q)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 게이트쉬프트클록(CLK)를 게이트전압(Vg)으로 출력한다.
그리고, 제8 트랜지스터(Tr8)는 게이트에 QB노드(QB), 드레인에 입력인 제1 저전위전압(VSS1), 소스에 출력되는 게이트라인(GL)이 연결되는 풀다운(pull-down) 트랜지스터이다. 제8 트랜지스터(Tr8)는 QB노드(QB)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제1 저전위전압(VSS1)를 게이트전압(Vg)으로 출력한다.
상기 제1 제어부(P1)는 상기 Q노드(Q)에 인가되는 제1 전압을 제어하며, 제1 트랜지스터(Tr1), 제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3)를 포함한다.
여기서 제1 트랜지스터(Tr1)는 게이트에 게이트스타트펄스(GSP), 드레인에 입력인 고전위전압(VDD), 소스에 Q노드(Q)가 연결된다. 제1 트랜지스터(Tr1)는 게이트스타트펄스(GSP)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 고전위전압(VDD)를 Q노드(Q)에 인가되는 제1 전압으로 출력한다.
제2 트랜지스터(Tr2)는 게이트에 차기 게이트전압(NEXT), 드레인에 입력인 제2 저전위전압(VSS2), 소스에 Q노드(Q)가 연결된다. 제2 트랜지스터(Tr2)는 차기 게이트전압(NEXT)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제2 저전위전압(VSS2)를 Q노드(Q)에 인가되는 제1 전압으로 출력한다. 여기서, 차기 게이트전압(NEXT)은 제1 스테이지기준(S1)으로 차기 스테이지인 제2 스테이지(S2)에서 출력되는 게이트전압(Vg)인 제2 게이트전압(Vg2)을 의미한다.
제3 트랜지스터(Tr3)는 게이트에 QB노드(QB), 드레인에 입력인 제2 저전위전압(VSS2), 소스에 Q노드(Q)가 연결된다. 제3 트랜지스터(Tr3)는 QB노드(QB)에 인가되는 제2 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제2 저전위전압(VSS2)을 Q노드(Q)에 인가되는 제1 전압으로 출력한다.
상기 제2 제어부(P2)는 상기 QB노드(QB)에 인가되는 제2 전압을 제어하며, 제4 트랜지스터(Tr4), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6)를 포함한다.
여기서 제4 트랜지스터(Tr4)는 게이트와 드레인이 연결되어 고전위전압(VDD)을 인가받고, 소스에 QB노드(QB)가 연결된다. 제4 트랜지스터(Tr4)는 고전위전압(VDD)을 QB노드(QB)에 인가되는 제2 전압으로 출력한다.
제5 트랜지스터(Tr5)는 게이트에 게이트스타트펄스(GSP), 드레인에 입력인 제3 저전위전압(VSS3), 소스에 QB노드(QB)가 연결된다. 제5 트랜지스터(Tr5)는 게이트스타트펄스(GSP)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제3 저전위전압(VSS3)를 QB노드(QB)에 인가되는 제2 전압으로 출력한다.
제6 트랜지스터(Tr6)는 게이트에 Q노드(Q), 드레인에 입력인 제3 저전위전압(VSS3), 소스에 QB노드(QB)가 연결된다. 제6 트랜지스터(Tr6)는 Q노드(Q)에 인가되는 제1 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제3 저전위전압(VSS3)을 QB노드(QB)에 인가되는 제2 전압으로 출력한다.
전술한 바와 같이, 제1 제어부(P1)에는 제2 저전위전압(VSS2)이 인가되고, 제2 제어부(P2)에는 제3 저전위전압(VSS3)이 인가되고, 출력부(P3)에는 제1 저전위전압(VSS1)이 인가된다. 여기서, 제1 저전위전압(VSS1)보다 상기 제2 저전위전압(VSS2)이 낮고, 그리고 제2 저전위전압(VSS2)보다 제3 저전위전압(VSS3)이 낮다. 후술하겠지만, 이렇게 저전위전압의 레벨을 설정함으로써, 제7 트랜지스터(Tr7)의 부트스트랩핑(bootstrapping)되는 전압을 상승시켜 게이트전압(Vg)이 고전위전압(VDD)으로 충분하게 충전될 수 있도록 한다. 또한 제3 트랜지스터(Tr3)의 누설전류(leakage current)를 감소시켜 후술할 Q노드(Q)의 전압이 하강되지 않도록 하여, 게이트전압(Vg)이 지연없이 출력될 수 있도록 한다.
도 5는 본 발명의 실시예에 따른 표시장치의 게이트구동부 내부신호의 파형을 나타내는 도면이고, 도 6 내지 도 9는 도 5에 도시된 구간에 따른 스테이지의 등가회로를 나타내는 도면이다.
이하, 도 5 내지 도 9를 참조하여 스테이지의 동작에 대하여 설명한다.
도 5에 도시된 바와 같이, 스테이지는 게이트전압(Vg)이 프리차징(prechaging)되는 제1 구간(t1), 게이트전압(Vg)이 완전히 풀업(pull-up)되는 제2 구간(t2), 게이트전압(Vg)이 풀다운(pull-down)되는 제3 구간(t3) 및 상기 풀다운(pull-down)된 게이트전압(Vg)이 유지되는 제4 구간(t4)으로 나누어 동작할 수 있다.
도 6을 참고하면, 제1 구간(t1)에서 하이레벨의 게이트스타트펄스(GSP)으로 인해 제1 트랜지스터(Tr1) 및 제5 트랜지스터(Tr5)가 턴온(turn-on)된다. 이에 따라, Q노드(Q)에는 고전위전압(VDD)이 인가되고 QB노드(QB)에는 제3 저전위전압(VSS3)이 인가된다. 따라서, Q노드(Q)가 게이트로 연결되는 제6 트랜지스터(Tr6) 및 제7 트랜지스터(Tr7)가 턴온(turn-on)되고, QB노드(QB)가 게이트로 연결되는 제3 트랜지스터(Tr3) 및 제8 트랜지스터(Tr8)가 턴오프(turn-off)된다. 따라서, 제7 트랜지스터(Tr7)의 드레인에서 제2 저전위전압(VSS2)인 게이트쉬프트클락(CLK)이 게이트라인(GL)을 통해 게이트전압(Vg)으로 출력된다. 따라서, 게이트전압(Vg)은 제1 구간(t1)에서 제2 저전위전압(VSS2)으로 출력된다.
그 다음 도 7을 참고하면, 제2 구간(t2)에서 게이트쉬프트클록(CLK)이 고전위전압(VDD)으로 쉬프트된다. 턴온(turn-on)된 제7 트랜지스터(Tr7)의 게이트(g)-소스(s) 캐패시터(Cgs)로 인해, 부트스트랩 회로(bootstrap circuit)가 구성되고, 상기 게이트쉬프트클록(CLK)의 전압쉬프트로 인하여, Q노드(Q)에 인가된 고전위전압(VDD)인 제1 전압이 부트스트랩핑(bootstrapping)되어 전압이 상승하게 된다. 여기서 상승된 전압은 게이트쉬프트클락(CLK)의 전압상승량과 제7 트랜지스터(Tr7)의 게이트(g)-소스(s) 캐패시터(Cgs)의 정전용량에 비례하고, Q노드(Q)의 전체캐패시터의 정전용량의 합에 반비례한다. 즉, V1=(VDD-VSS2)*(Cgs/Ct)으로 표현가능하다. 설명의 편의상, V1=VDD로 설정하여 이하 설명한다. 따라서, 제7 트랜지스터(Tr7)의 게이트(g)에 인가된 제1 전압은 고전위전압(VDD)의 두배의 전압으로 부트스트래핑(bootstrapping)되어, 제7 트랜지스터(Tr7)의 소스(s)에 고전위전압(VDD)이 출력된다. 따라서 게이트전압(Vg)은 제2 구간(t2)에서 고전위전압(VDD)으로 출력된다.
여기서, 네로우베젤(narrow bezel)을 구현하기 위해 모든 트랜지스터의 크기가 작아져, 트랜지스터의 채널의 길이가 4um 내지 7um일 수 있다. 이에 따라, 제7 트랜지스터(Tr7)의 게이트(g)-소스(s) 캐패시터(Cgs)의 정전용량이 작아지게 되어, Q노드(Q)에 인가되는 제1 전압의 상승량은 감소될 수 있다. 그러나, 게이트쉬프트클록(CLK)의 로우레벨의 전압을 제2 저전위전압(VSS2)으로 종래보다 낮게 설정함으로써, 즉, 게이트쉬프트클록(CLK)의 로우레벨을 -5V에서 -11V 내지 -12V로 변경함으로써, 게이트쉬프트클락(CLK)의 전압상승량이 증가하게 된다. 이로 인해, 제1 전압의 상승량은 감소되지 않게 되어, 제7 트랜지스터(Tr7)가 완전히 턴온(turn-on)될 수 있도록 한다. 따라서, 제7 트랜지스터(Tr7)의 크기 감소에도 불구하고, 게이트전압(Vg)이 고전위전압(VDD)으로 정상출력될 수 있다.
또한 제2 구간(t2)에서 Q노드(Q)에 인가되는 제1 전압으로 인해, Q노드(Q)가 게이트(g)로 연결되는 제6 트랜지스터(Tr6)가 계속 턴온(turn-on)되게 된다. 따라서, QB노드(QB)에는 제3 저전위전압(VSS3)이 인가된다. 따라서, Q노드(Q)에 인가되는 제1 전압으로 인해, Q노드(Q)가 게이트(g)로 연결되는 제3 트랜지스터(Tr3)가 계속 턴오프(turn-off)되게 된다.
여기서, 제3 트랜지스터(Tr3)가 턴오프(turn-off)되어 제3 트랜지스터(Tr3)의 소스(s)와 드레인(d)에는 전류가 흐르지 않아야 하지만, 누설전류(leakage current)가 발생한다. 상기 누설전류(leakage current)는 소스(s)와 드레인(d)간의 전압차가 증가할수록 증가하게 되는데, 상기 제2 저전위전압(VSS2)이 낮은 전압레벨인 -11V 내지 -12V로 인가됨으로써, 누설전류(leakage current)의 양이 증가되게 된다. 이를 방지하기 위해, 제3 트랜지스터(Tr3)의 게이트(g)에 제2 저전위전압(VSS2)보다 낮은 전압인 제3 저전위전압(VSS3)을 인가한다. 여기서, 제3 저전위전압은(VSS3)은 -14 내지 -15V일 수 있고, 이에 따라, 제2 저전위전압(VSS2)과 제3 저전위전압(VSS3)의 전압차는 2V 내지 4V일 수 있다. 이로써, 제3 트랜지스터(Tr3)의 게이트(g)와 소스(s)간 전압차를 감소시켜, 누설전류를 감소시킬 수 있다.
그 다음으로 도 8을 참고하면, 제 3구간(t3)에서는 하이레벨의 차기 게이트전압(NEXT)이 인가되어, 제2 트랜지스터(Tr2)가 턴온(turn-on)된다. 이에 따라, Q노드(Q)는 제2 저전위전압(VSS2)이 인가된다. 그리고, 제4 트랜지스터(Tr4)가 턴온(turn-on)되어, QB노드(QB)에는 고전위전압(VDD)이 인가된다. 따라서, QB노드(QB)가 게이트로 연결되는 제8 트랜지스터(Tr8)가 턴온(turn-on)된다. 이로 인해, 제8 트랜지스터(Tr8)의 소스에는 제1 저전위전압(VSS1)이 출력되어 풀다운(pull-down)된다. 즉, 게이트전압(Vg)은 제1 저전위전압(VSS1)으로 출력된다.
마지막으로, 도 9를 참고하면, 제4 구간(t4)에서는 제4 트랜지스터(Tr4)가 계속 턴온(turn-on)되어 QB노드(QB)를 고전위전압(VDD)으로 유지시킨다. 따라서, QB노드(QB)가 게이트로 연결되는 제3 트랜지스터(Tr3) 및 제8 트랜지스터(Tr8)가 계속 턴온(turn-on)되고 이에 따라, Q노드(Q)는 제2 저전위전압(VSS2)이 계속 인가되고, 게이트전압(Vg)은 제1 저전위전압(VSS1)으로 계속 유지된다.
도 10은 트랜지스터의 Vgs에 따른 Ids를 나타낸 그래프이고, 도 11a 및 도 11b는 Q노드(Q)에 인가되는 제1 전압과 게이트전압(Vg)을 나타내는 그래프이다.
제2 구간(t2)에서는 제3 트랜지스터(Tr3)가 턴오프(turn-off) 되어, 소스와 드레인 사이에 전류가 흐르지 않도록하여, Q노드(Q)의 전압을 유지시켜야 한다. 그러나, 트랜지스터의 소스와 드레인 사이에 전압이 인가되면 누설전류(leakage current)가 발생하게 된다. 도 10에 도시된 바와 같이, 소스와 드레인간의 전압이 증가할수록 소스와 드레인에 흐르는 전류가 증가하게 된다. 본 발명에 따른 표시장치에서는 제1 저전위전압(VSS1)보다 낮은 제2 저전위전압(VSS2)을 소스에 인가함으로써, 소스와 드레인간 전압이 증가하여 누설전류가 증가하게 된다. 이러한 문제점을 방지하기 위해, QB노드(QB)에 제2 저전위전압(VSS2)보다 낮은 제3 저전위전압(VSS3)을 인가함으로써, 제3 트랜지스터(Tr3)의 게이트와 소스의 전압차를 감소시킨다. 이로써, 도 10에서 알 수 있듯이, 누설전류(leakage current)의 양은 감소하게 된다. 따라서, Q노드(Q)의 제1 전압은 제2 구간(t2)동안 유지되고, 이로 인해, 게이트전압(Vg)이 정상출력될 수 있다.
도 11a에 도시된 바와 같이, 제3 저전위전압(VSS3)을 게이트에 인가하지 않을 경우, Q노드(Q)에 인가되는 제1 전압이 점점 전압강하되어, 게이트쉬프트클록(CLK)이 전압강하되기도 전에 제7 트랜지스터(Tr7)가 턴오프(turn-off)되게 되어, 게이트전압(Vg)이 지연되어 전압강하되게 된다. 따라서, 게이트라인(GL)은 계속 턴온(turn-on)되어 있어, 다음 라인의 데이터전압이 출력되게 되는 문제점이 있었다.
그러나 11b에 도시된 바와 같이, 제3 저전위전압(VSS3)을 게이트에 인가한 경우, 누설전류가 감소하여 Q노드(Q)에 인가되는 제1 제어전압이 거의 일정하게 유지된다. 따라서, 게이트쉬프트클록(CLK)이 전압강하된뒤, 제7 트랜지스터(Tr7)가 턴오프(turn-off)되게 된다. 이로써, 정상적인 타이밍에 게이트전압(Vg)이 전압강하되어, 게이트라인(GL)이 턴오프(turn-off)게 된다. 따라서, 다음 라인의 데이터전압이 출력되지 않고 정상화상을 구현할 수 있다.
전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
100: 표시장치 110: 표시패널
123: 게이트구동부 131: 타이밍제어부
133: 전원제어부 S1: 제1 스테이지
Q: Q노드 QB: QB노드

Claims (8)

  1. 표시패널;
    상기 표시패널에 실장되어 게이트전압을 출력하는 게이트구동부; 및
    상기 게이트구동부에 고전위전압 및 다수 레벨의 저전위전압을 출력하는 전원제어부를 포함하고,
    상기 게이트구동부는 다수의 스테이지가 종속연결된 쉬프트레지스터를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 다수 레벨의 저전위전압은 제1 저전위전압, 제2 저전위전압 및 제3 저전위전압을 포함하고,
    상기 스테이지 각각은,
    Q노드 및 QB노드에 따라, 게이트전압을 출력하는 출력부;
    상기 Q노드를 제어하는 제1 제어부; 및
    상기 QB노드를 제어하는 제2 제어부를 포함하고,
    상기 출력부는 상기 제1 저전위전압을 인가받고,
    상기 제1 제어부는 상기 제2 저전위전압을 인가받고.
    상기 제2 제어부는 상기 제3 저전위전압을 인가받는 표시장치.
  3. 제2항에 있어서,
    상기 제1 저전위전압보다 상기 제2 저전위전압이 낮고,
    상기 제2 저전위전압보다 상기 제3 저전위전압이 낮은 표시장치.
  4. 제2항에 있어서,
    상기 제2 저전위전압과 상기 제3 저전위전압의 전압차는 2V 내지 4V인 표시장치.
  5. 제2항에 있어서,
    상기 제2 저전위전압은 -11V 내지 -12V인 표시장치.
  6. 제2항에 있어서,
    상기 제3 저전위전압은 -14V 내지 -15V인 표시장치.
  7. 제2항에 있어서,
    상기 제1 제어부는
    게이트스타트펄스에 따라, 상기 Q노드에 상기 고전위전압을 출력하는 제1 트랜지스터;
    차기 게이트전압에 따라, 상기 Q노드에 상기 제2 저전위전압을 출력하는 제2 트랜지스터; 및
    상기 QB노드에 인가되는 제2 전압에 따라, 상기 Q노드에 상기 제2 저전위전압을 출력하는 제3 트랜지스터를 포함하는 표시장치.
  8. 제2항에 있어서,
    상기 제2 제어부는,
    상기 QB노드에 상기 고전위전압을 인가하는 제4 트랜지스터;
    게이트스타트펄스에 따라, 상기 QB노드에 상기 제3 저전위전압을 출력하는 제5 트랜지스터; 및
    상기 Q노드에 인가되는 제1 전압에 따라, 상기 QB노드에 상기 제3 저전위전압을 출력하는 제6 트랜지스터를 포함하는 표시장치.
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