JP5138999B2 - 表示装置 - Google Patents

Description

本発明は、液晶表示装置等のアクティブマトリックス型の表示装置に関する。

複数のソース線と複数のゲート線が格子状に配置され、ソース線とゲート線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が形成されたアクティブマトリックス型の表示装置が開発されている。このアクティブマトリックス型の表示装置は、パッシブマトリックス型の表示装置より画質が優れており、有機ＥＬ表示装置や液晶表示装置の主流となっている。

アクティブマトリックス型の液晶表示装置の製造には、アレイ基板内にスイッチング素子であるＴＦＴを形成する半導体プロセス、対向基板とアレイ基板を組み合わせて液晶を注入するパネル組み立てプロセス、パネル駆動用のドライバＩＣ，制御回路等をパネルと組み合わせる実装プロセス等の複数の製造技術を必要とする。また、その製造に必要となる部品、材料も多岐にわたる。よって、製造コストの削減には、各工程での不良検出を行う検査工程が重要となる。検査工程で不良と判断された場合、何らかの処理を施したり、その後の工程へは進めない等の処置を行ったり、部品、材料利用の効率化を図ったりすることで製造コストの低減が可能となる。

その検査工程の一つに、パネル組み立て工程後に実際にパネルを駆動して、その表示状態を検査し、良否判断を行うパネル表示検査（以降、「表示検査」とも云う）がある。液晶表示パネルのパネル表示検査の一般的方法として、すべての端子にプローブ針を接触させて電圧を印加し、ゲート線やソース線を介して薄膜トランジスタを駆動させる全端子プローブ法がある。全端子プローブ法は、オープン／ショートといった様々な検査が可能となる。

しかしながら、液晶表示装置の高精細化、狭額縁化がますます進む傾向にあり、それに伴ってゲート線やソース線の端子電極ピッチが狭くなってきている。このような狭ピッチの端子に圧接可能なプローブはそれ自体が非常に高価である。また、製品ごとに端子位置、端子ピッチが必ずしも同一ではなく、製品ごとにプローブを用意する必要がある。従って、検査工程に要するコストの増加が問題となっていた。そこで、簡易に表示検査を行うための簡易検査用電極をアレイ基板上に設けて表示検査を行う簡易表示検査法が提案されている（特許文献１〜４等）。

簡易表示検査法として、アレイ基板上に、表示検査用の回路や検査配線を外部端子の形成領域の反対側の位置に引き回す構成が提案されている。また、アレイ基板の額縁領域に実装される半導体チップの下にスイッチ回路や表示検査配線を引き回す構成が提案されている。
特開２００４−２２６９３１号公報 特開２００３−３２２８７４号公報 特開２００６−２８５１０５号公報 特開平１１−１４９０９２号公報

しかしならが、簡易表示検査法においては、簡易表示検査時に表示ムラが発生してしまう場合があった。特に、半導体チップを複数実装する場合や、大きい半導体チップを搭載する場合において深刻であった。

また、表示検査用のスイッチ回路や表示検査配線を外部端子の形成領域の反対側の位置に引き回す構成は、狭額縁化が要求される表示パネルに採用することは難しい。近時においては、表示領域を確保しつつ、液晶表示装置全体を小型化する要望が高まっている。そのため、表示領域の外側に区画される額縁領域を縮小することが重要な課題となっている。

本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、簡易表示検査法による表示検査時に発生する表示ムラを低減しつつ、狭額縁化を実現できる表示装置を提供することである。

本発明に係る表示装置は、基板上に形成された複数のゲート線と複数のソース線との交点にマトリックス状に配置され、前記基板上に実装された半導体チップから前記ゲート線及び前記ソース線を介して駆動信号が供給される画素を有する表示領域と、前記表示領域の外側に区画される額縁領域とを備えている。そして、前記半導体チップに外部から信号を供給する外部端子エリアが、前記額縁領域の外周端部にある。前記外部端子エリアは、２以上のブロックに分割し、前記ブロック間に前記画素の表示を検査するための検査端子が形成された検査端子エリアが配設されている。この検査端子に接続される検査配線は、前記半導体チップの下に少なくともその一部が配設されている。

本発明に係る他の態様の表示装置は、基板上に形成された複数のゲート線と複数のソース線との交点にマトリックス状に配置され、前記基板上に実装された複数の半導体チップから前記ゲート線及び前記ソース線を介して駆動信号が供給される画素を有する表示領域と、前記表示領域の外側に区画される額縁領域とを備えている。そして、前記額縁領域には、前記画素の表示を検査するための検査端子が形成された検査端子エリアが配設されている。この検査端子エリアは、検査配線と接続されている。この検査配線は、上流側に位置する共通線と、前記共通線から分岐する長さの異なる複数の分岐線からなる。そして、この複数の分岐線は、伝送する信号の時定数が略一致するように調整されている。この検査配線は、前記半導体チップの下に少なくともその一部が配設されている。

本発明によれば、簡易表示検査法による表示検査時に発生する表示ムラを低減しつつ、狭額縁化を実現できる表示装置を提供することができるという優れた効果を有する。

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。なお、図中の各部材のサイズは、説明の便宜上のものであり実際とは異なる。

［実施形態１］
本実施形態１に係る表示装置は、スイッチング素子として薄膜トランジスタを有するアクティブマトリックス表示装置である。ここでは、表示装置の一例として透過型のアクティブマトリックス液晶表示装置について説明する。図１は、本実施形態１に係る液晶表示装置１０１の構成を示す断面図であり、図２は、液晶表示装置１０１の構成を示す模式的平面図である。なお、説明の便宜上、図２においては対向基板等の図示を省略している。

液晶表示装置１０１は、図１に示すように、液晶表示パネル１とバックライト２を備えている。液晶表示パネル１は、入力される表示信号に基づいて画像表示を行うように構成されている。バックライト２は、液晶表示パネル１の反視認側に配置されており、液晶表示パネル１を介して視認側へ光を照射するように構成されている。

液晶表示パネル１は、図１及び図２に示すように、ゲート線（走査線）３、ソース線（信号線）４、シール材５、液晶６、スペーサ７、アレイ基板８、対向基板９、配向膜１０、対向電極１１、偏光板１２、液晶駆動用の半導体チップであるゲートドライバＩＣ８３、同じく液晶駆動用の半導体チップであるソースドライバＩＣ８４等を備えている。

アレイ基板８には、図２に示すように、矩形状に形成された表示領域７０と、この外側に枠状に形成されている額縁領域７１がある。表示領域７０には、複数のゲート線３と複数のソース線４が形成されている。ゲート線３は図２中のＸ方向に延在し、Ｙ方向に複数並設されている。ソース線４は、ゲート線３と絶縁層（不図示）を介して交差するように、図２中のＹ方向に延在し、Ｘ方向に複数並設されている。

ゲート線３とソース線４の交差点付近には薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）７７が設けられている。そして、隣接するゲート線３とソース線４とで囲まれた領域には、画素電極（不図示）が形成されている。従って、隣接するゲート線３とソース線４とで囲まれた領域が画素７６となる。このようにして、アレイ基板８上に画素７６がマトリックス状に配列される。

ＴＦＴ７７を構成するゲートはゲート線３に、ソースはソース線４に、ドレインは画素電極（不図示）に接続されている。画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性薄膜から形成されている。この複数の画素７６が形成されている領域が、表示領域７０として機能する。

液晶表示パネル１は、図１に示すように、互いに対向配置されるアレイ基板８及び対向基板９と、両基板を接着するシール材５との間の空間に液晶６が封入されている。両基板間は、スペーサ７によって所定の間隔を維持している。アレイ基板８及び対向基板９には、光透過性のあるガラス、ポリカーボネート、アクリル樹脂等の絶縁基板が用いられる。

アレイ基板８において、上述した各電極及び配線等の上には配向膜１０が形成されている。一方、対向基板９のアレイ基板８に対向する面には、カラーフィルタ（不図示）、ＢＭ（Black Matrix）（不図示）、対向電極１１、配向膜１０等が形成されている。なお、アレイ基板８及び対向基板９の外側の面にはそれぞれ、偏光板１２が貼着されている。

アレイ基板８の額縁領域７１には、液晶駆動用の半導体チップである２つのゲートドライバＩＣ８３及び４つのソースドライバＩＣ８４がＣＯＧ（Chip On Glass）方式により実装されている。ここで、アレイ基板８の図２中の左側近傍に形成されている２つのゲートドライバＩＣ８３のうち、上側にあるものを第１ゲートドライバＩＣ８３ａ、下側にあるものを第２ゲートドライバＩＣ８３ｂとする。また、アレイ基板８の図２中の上側近傍に一列に形成されている４つのソースドライバＩＣ８４は、図中の左側から第１ソースドライバＩＣ８４ａ、第２ソースドライバＩＣ８４ｂ、第３ソースドライバＩＣ８４ｃ、第４ソースドライバＩＣ８４ｄとする。これらの半導体チップの下には、後述する検査配線や検査回路が形成されている。詳しくは、後述する。

ゲート線３は、表示領域７０から額縁領域７１まで延設され、その端部がゲートドライバＩＣ８３に接続されている。ソース線４も同様に表示領域７０から額縁領域７１まで延設され、その端部がソースドライバＩＣ８４に接続されている。アレイ基板８の図２中の左側端部領域には、ゲート−フレキシブルプリント回路基板（以降、「ＦＰＣ（Flexible Printed Circuit）」と云う）９０が、図２中の上側端部領域にはソース−ＦＰＣ９１が配設されている。ゲート−ＦＰＣ９０は、前記２つのゲートドライバＩＣ８３と不図示の端子及び配線を介して接続されている。同様にして、ソース−ＦＰＣ９１は、前記４つのソースドライバＩＣ８４と、不図示の端子及び配線を介して接続されている。

ゲート−ＦＰＣ９０は、ゲートドライバＩＣ８３に外部からの各種信号を供給し、ソース−ＦＰＣ９１は、ソースドライバＩＣ８４に外部からの各種信号を供給する。ゲートドライバＩＣ８３は、外部からの制御信号に基づいてゲート信号（走査信号）をゲート線３に供給する。このゲート信号によって、ゲート線３が順次選択されることになる。ソースドライバＩＣ８４は、外部からの制御信号や表示データに基づいて、表示信号をソース線４に供給する。これにより、表示データに応じた表示電圧を各画素電極に供給することができる。

なお、ここでは、ゲートドライバＩＣ８３とソースドライバＩＣ８４は、ＣＯＧ技術を用いて、アレイ基板８上に直接実装したが、この構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）によりドライバＩＣをアレイ基板８に接続してもよい。

液晶表示パネル１の背面には、図１に示すように、バックライト２が備えられている。バックライト２は、液晶表示パネル１の反視認側から、この液晶表示パネル１に対して光を照射する。バックライト２としては、例えば、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。

上記構成の液晶表示装置１０１は、以下のようにして駆動される。すなわち、各ゲート線３には、前述したようにゲートドライバＩＣ８３から走査信号が供給される。各走査信号によって、１つのゲート線３に接続されているすべてのＴＦＴ７７が同時にオンとなる。そして、ソースドライバＩＣ８４から各ソース線４に表示信号が供給され、画素電極に表示信号に応じた電荷が蓄積される。表示信号が書き込まれた画素電極と対向電極１１との電位差に応じて、画素電極と対向電極１１間の液晶の配列が変化する。これにより、液晶表示パネル１を透過する光の透過量が変化する。このように、画素７６毎に表示電圧を変えることによって、所望の画像を表示することができる。

次に、アレイ基板８の額縁領域７１の構成について詳細に説明する。図３は、図２中のアレイ基板の額縁領域７１の左側近傍の部分拡大平面図である。同図においては、ゲートドライバＩＣ８３の直下に形成されている配線の構造を説明するために、ゲートドライバＩＣ８３の図示を省略し、その位置を点線の枠体により示す。また、ゲート−ＦＰＣ９０の図示を省略する。

額縁領域７１には、ゲートドライバＩＣ８３が２つ設けられている。そして、このゲートドライバＩＣ８３の直下には、図３に示すように、検査回路８５、ＴＥＳＴ−ゲート配線１３、検査回路をオンオフするスイッチ信号を伝送する制御配線１５、第１ＣＯＧ端子８１、第２ＣＯＧ端子８２、ゲート線３等が配設されている。

アレイ基板８上のゲート−ＦＰＣ９０が配設される位置の下には、ゲート−ＦＰＣ９０からの信号を入力するための外部端子と、表示パネルの組み立て後の表示検査で使用する検査端子が一列に複数配列されている。外部端子が形成されている領域は、アレイ基板８の左端部の上側に位置する第１ゲート−外部端子エリア１７ａ、アレイ基板８の左端部の下側に位置する第２ゲート−外部端子エリア１７ｂの二つのブロックに分割されている。

第１ゲート−外部端子エリア１７ａと第２ゲート−外部端子エリア１７ｂのブロック間の間隙に、ゲート−検査端子エリア１９Ａが形成されている。第１ゲート−外部端子エリア１７ａには、第１ゲートドライバＩＣ８３ａが略対向配置され、第２ゲート−外部端子エリア１７ｂには、第２ゲートドライバＩＣ８３ｂが略対向配置されている。

第１ゲート−外部端子エリア１７ａ、及び第２ゲート−外部端子エリア１７ｂには、それぞれ複数の外部端子９８が形成されている。そして、各外部端子９８が、ゲート−ＦＰＣ９０に形成されている出力端子（不図示）と重なるように異方性導電膜（ＡＣＦ「Anisotropic Conductive Film」）（不図示）を介してそれぞれ接続されている。

第１ゲート−外部端子エリア１７ａに形成された外部端子９８は、略対向配置される第１ゲートドライバＩＣ８３ａの直下に形成された第１ＣＯＧ端子８１と接続配線８６を介して接続されている。また、第２ゲート−外部端子エリア１７ｂに形成された外部端子９８は、略対向配置される第２ゲートドライバＩＣ８３ｂの直下に形成された第１ＣＯＧ端子８１と接続配線８６を介して接続されている。各ゲートドライバＩＣ８３は、アレイ基板８上に形成された第２ＣＯＧ端子８２を介してゲート線３と接続されている。すなわち、第２ＣＯＧ端子８２は、ゲートドライバＩＣ８３からのゲート信号をゲート線３に供給するための端子として機能する。

ゲート−検査端子エリア１９Ａには、スイッチ端子９２、ＴＥＳＴ−ゲート端子９３、及びＣＯＭＭＯＮ端子９７の検査端子が各々２つずつ配置されている。スイッチ端子９２には制御配線１５が、ＴＥＳＴ−ゲート端子９３にはＴＥＳＴ−ゲート配線１３が、ＣＯＭＭＯＮ端子９７にはＣＯＭＭＯＮ信号配線１６が接続されている。スイッチ端子９２は、制御配線１５を介して検査回路８５に接続されており、検査回路８５をオンオフするスイッチ信号を入力する端子である。ＣＯＭＭＯＮ端子９７は、表示領域７０の共通ＣＳ配線や対向基板９の対向電極などＣＯＭＭＯＮ信号系に接続されている。

ＴＥＳＴ−ゲート配線１３、制御配線１５、及びＣＯＭＭＯＮ信号配線１６は、上記検査端子に対応してそれぞれ２本ずつ設けられている。一組の検査配線（ＴＥＳＴ−ゲート配線１３、制御配線１５、及びＣＯＭＭＯＮ信号配線１６）は、ゲート−検査端子エリア１９Ａから、第１ゲートドライバＩＣ８３ａと第２ゲートドライバＩＣ８３ｂの間隙領域に引き回され、第１ゲートドライバＩＣ８３ａの直下に配線が引き回されている（図３参照）。もう一組の検査配線（ＴＥＳＴ−ゲート配線１３、制御配線１５、及びＣＯＭＭＯＮ信号配線１６）も、同様にして、第２ゲートドライバＩＣ８３ｂの直下に引き回されている。そして、ＴＥＳＴ−ゲート配線１３と制御配線１５は、検査回路８５まで延設されている。

検査回路８５は、ゲート線３に接続されている。すなわち、ゲート線３は、表示領域７０からゲートドライバＩＣ８３の直下に設けられている検査回路８５まで延設されている。第２ＣＯＧ端子８２は、ゲートドライバＩＣ８３の直下に配設されているゲート線３の検査回路８５に到達する途中に形成されている。

通常の表示モードの際には、前述したとおり、ゲート−ＦＰＣ９０からの各種信号がゲートドライバＩＣ８３を介してゲート線３に供給される。より詳しくは、ゲート−ＦＰＣ９０の出力端子（不図示）から、アレイ基板８の外部端子９８に信号を送出し、この外部端子９８から接続配線８６を介してゲートドライバＩＣ８３の第１ＣＯＧ端子８１に各種信号を供給する。そして、ゲートドライバＩＣ８３の第２ＣＯＧ端子８２から、ゲート信号がゲート線３に供給される。

一方、表示パネルの組み立て後の簡易表示検査法による表示検査の際には、表示検査信号がゲートドライバＩＣ８３の下に形成されたＴＥＳＴ−ゲート配線１３、制御配線１５、及び検査回路８５を介してゲート線３に供給される。制御配線１５及びＴＥＳＴ−ゲート配線１３に所定の電圧が印加されると、検査回路８５がオン状態となる。一方、制御配線１５のスイッチ信号が伝送されていないときには、検査回路８５がオフ状態となる。

図４は、図２中のアレイ基板８の額縁領域７１の上側近傍の部分拡大平面図である。同図においては、ソースドライバＩＣ８４の直下に形成されている配線の構造を説明するために、ソースドライバＩＣ８４の図示を省略し、その位置を点線の枠体により示す。また、ソース−ＦＰＣ９１の図示を省略する。

額縁領域７１には、ソースドライバＩＣ８４が４つ設けられている。そして、このソースドライバＩＣ８４の直下には、図４に示すように、検査回路８５、ＴＥＳＴ−ソース配線１４、検査回路をオンオフするスイッチ信号を伝送する制御配線１５、第１ＣＯＧ端子８１、第２ＣＯＧ端子８２、ソース線４等が配設されている。

アレイ基板８上のソース−ＦＰＣ９１が配設される位置の下には、ソース−ＦＰＣ９１からの信号を入力するための外部端子と、表示パネルの組み立て後の表示検査で使用する検査端子が一列に複数配列されている。外部端子が形成されている領域としては、アレイ基板８の上端部の図４中の左側に位置する第１ソース−外部端子エリア１８ａ、アレイ基板８の上端部の図４中の右側に位置する第２ソース−外部端子エリア１８ｂの二つのブロックに分割されている。

第１ソース−外部端子エリア１８ａと第２ソース−外部端子エリア１８ｂの間隙にソース−検査端子エリア１９Ｂが形成されている。第１ソース−外部端子エリア１８ａには、第１ソースドライバＩＣ８４ａと第２ソースドライバＩＣ８４ｂが略対向配置され、第２ソース−外部端子エリア１８ｂには、第３ソースドライバＩＣ８４ｃと第４ソースドライバＩＣ８４ｄが略対向配置されている。

第１ソース−外部端子エリア１８ａ、及び第２ソース−外部端子エリア１８ｂには、それぞれ複数の外部端子９８が形成されている。そして、各外部端子９８が、ソース−ＦＰＣ９１に形成されている出力端子（不図示）と重なるようにＡＣＦ（不図示）を介してそれぞれ接続されている。

第１ソース−外部端子エリア１８ａに形成された各外部端子９８は、略対向配置される第１ソースドライバＩＣ８４ａ及び第２ソースドライバＩＣ８４ｂの直下に形成された第１ＣＯＧ端子８１と、接続配線８６を介して接続されている。また、第２ソース−外部端子エリア１８ｂに形成された各外部端子９８は、略対向配置される第３ソースドライバＩＣ８４ｃ及び第４ソースドライバＩＣ８４ｄの直下に形成された第１ＣＯＧ端子８１と、接続配線８６を介して接続されている。４つの各ソースドライバＩＣ８４は、アレイ基板８上に形成された第２ＣＯＧ端子８２を介してソース線４と接続されている。すなわち、第２ＣＯＧ端子８２は、ソースドライバＩＣ８４からのゲート信号をソース線４に供給するための端子として機能する。

ソース−検査端子エリア１９Ｂには、スイッチ端子９２、ＴＥＳＴ−ソース端子９３等の検査端子が配置されている。スイッチ端子９２には制御配線１５が、ＴＥＳＴ−ソース端子９４にはＴＥＳＴ−ソース配線１４が接続されている。ＴＥＳＴ−ソース端子として、Ｒ（赤）のテスト信号を入力するＲソース端子、Ｇ（緑）のテスト信号を入力するＧソース端子、Ｂ（青）のテスト信号を入力するＢソース端子等を備えていてもよい。これにより、カラーフィルタのムラ等の検査が可能となる。

ＴＥＳＴ−ソース配線１４及び制御配線１５は、上記検査端子に対応してそれぞれ２本ずつ設けられている。一組の検査配線（ＴＥＳＴ−ソース配線１４及び制御配線１５）は、ソース−検査端子エリア１９Ｂから、第２ソースドライバＩＣ８４ｂと第３ソースドライバＩＣ８４ｃの間隙領域に引き回され、第２ソースドライバＩＣ８４ｂの直下に配線が引き回されている（図４参照）。そして、第２ソースドライバＩＣ８４ｂに引き回された各配線は、さらに第１ソースドライバＩＣ８４ａの直下に引き回されている。もう一組の検査配線（ＴＥＳＴ−ソース配線１４及び制御配線１５）も、同様にして、第３ソースドライバＩＣ８４ｃ及び第４ソースドライバＩＣ８４ｄの直下に引き回されている。

検査回路８５は、ソース線４に接続されている。すなわち、ソース線４は、表示領域７０からソースドライバＩＣ８４の直下に設けられている検査回路８５まで延設されている。第２ＣＯＧ端子８２は、ソースドライバＩＣ８４の直下に配設されているソース線４の検査回路８５に到達する途中に形成されている。

通常の表示モードの際には、前述したとおり、ソース−ＦＰＣ９１からの各種信号がソースドライバＩＣ８４を介してソース線４に供給される。より詳しくは、ソース−ＦＰＣ９１の出力端子（不図示）から、アレイ基板８の外部端子９８に信号を送出し、この外部端子９８から接続配線８６を介してソースドライバＩＣ８４の第１ＣＯＧ端子８１に各種信号を供給する。そして、ソースドライバＩＣ８４の第２ＣＯＧ端子８２から、ソース信号がソース線４に供給される。

一方、表示パネルの組み立て後の簡易表示検査法による表示検査の際には、表示検査信号がソースドライバＩＣ８４の下に形成されたＴＥＳＴ−ソース配線１４、制御配線１５、及び検査回路８５を介してソース線４に供給される。制御配線１５及びＴＥＳＴ−ソース配線１４に所定の電圧が印加されると、検査回路８５がオン状態となる。一方、制御配線１５のスイッチ信号が伝送されていないときには、検査回路８５がオフ状態となる。

上記のように構成された液晶表示パネルにおいて、ドライバＩＣを実装する前のパネル表示検査の際には、まず、ＴＥＳＴ−ゲート配線１３、ＴＥＳＴ−ソース配線１４に点灯のための所定の電圧を印加し、制御配線１５から検査回路８５にスイッチ信号を与えて検査回路８５をオン状態とする。これにより、各薄膜トランジスタが導通して各画素電極が点灯状態となり、その表示状態により不良品、良品の判断を行う。配線間のショートや画素欠陥等を検出することができる。

本実施形態１に係るＴＥＳＴ−ゲート配線１３は、ゲート線３の形成時に合わせてパターニングすることができる。また、ＴＥＳＴ−ソース配線１４は、ソース線４の形成時に合わせてパターニングすることができる。また、画素電極と同じ工程で制御配線１５を形成したり、ＴＦＴ７７と同時に検査回路８５を形成したりすればよい。これにより、製造工程の増加を防ぐことができる。

なお、第１ゲートドライバＩＣ８３ａと第２ゲートドライバＩＣ８４ｂに比較的広い間隙を設け、当該間隙に検査配線を引き回す例について説明したが、これに限定されるものではなく、上記間隙を狭くして、第１ゲートドライバＩＣ８３ａと第２ゲートドライバＩＣ８３ｂの下に配線を引き回すようにしてもよい。第２ソースドライバＩＣ８４ｂと第３ソースドライバＩＣ８４ｃの間隙についても同様である。

また、第１ゲートドライバＩＣ８３ａと第２ゲートドライバＩＣ８３ｂの直下の配線構造や検査回路を同様の構成としたが、これに限定されるものではなく、適宜変更することができる。各ソースドライバＩＣ８４においても同様である。また、配設されるゲートドライバＩＣやソースドライバＩＣの数は、一例であり、それぞれ一以上備えていればよい。また、外部端子エリアにおいては、外部端子が一列に配列されている例について説明したが、これに限定されるものではない。さらに、検査回路８５を各ドライバＩＣに一つずつ設けた例について説明したが、複数のドライバＩＣで共用するように構成してもよい。

本実施形態１に係る液晶表示装置１０１において、簡易点灯検査法による表示検査を実施したところ、表示ムラが起こらなかった。本実施形態１に係る表示検査用の配線構造によれば、外部端子エリアを２つのブロックに分け、そのブロックの間隙に検査端子エリアを設けている。そして、各外部端子エリアに略対向する半導体チップにそれぞれ別個の検査配線を配設している。その結果、検査配線の引き回し配線距離の差を小さくすることができ、半導体チップ毎の表示ムラを低減することができる。

本実施形態１によれば、検査配線や検査回路を半導体チップの下に配設しているので、額縁領域７１にこれらを配設するための特別のスペースを必要とせず、狭額縁化を実現することができる。また、本実施形態１によれば、外部端子エリアと接続配線を介して接続する半導体チップを、略対向配置させているので配線長を短くすることができる。

本実施形態１によれば、簡易表示検査法による表示検査を精度高く行うことができ、表示検査工程での不良検出を確実に行うことができる。その結果、製造コストの削減を達成することができる。

[比較例]
次に、比較例に係る液晶表示装置１０６について説明する。以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。

図９に、本比較例に係る額縁領域７１のソースドライバＩＣ８４近傍の部分拡大平面図を示す。本比較例に係る液晶表示装置１０６は、以下の点を除く基本的な構成及び動作は上記実施形態１と同様である。すなわち、上記実施形態１においては、ソース−外部端子エリア１８を２つのブロックに分割していたが、本比較例においては、ソース−外部端子エリア６８を分割せずに一の領域により形成している点で相違する。そして、ソース−検査端子エリア６９をソース−外部端子エリア６８の端部に設けている。

また、上記実施形態１においては、４つのソースドライバＩＣ８４を２つのブロックに分割し、それぞれのブロックに対して、別個独立の検査配線を配線していたのに対し、本比較例においては４つのソースドライバＩＣ８４に対して、共通の検査配線を配設している点が異なる。具体的には、１つのＴＥＳＴ−ソース端子９４からＴＥＳＴ−ソース配線６４を、１つのスイッチ端子９２から制御配線６５を４つのソースドライバＩＣに引き回している。ゲート側においても、図９と同様の構成とした。

本比較例に係る液晶表示装置１０６において、上記実施形態１と同様の方法にて表示検査をした結果、半導体チップ単位で表示ムラが視認された。本比較例においては、第１ソース−ドライバＩＣ８４ａ〜第４ソース−ドライバＩＣ８４ｄまでＴＥＳＴ−ソース配線６４や制御配線６５が共通に引き回されている。その結果、半導体チップの実装位置により検査配線の引き回し距離が異なる。よって、配線間抵抗格差が生じて、時定数差が発生する。その結果、信号の遅延が発生し、信号の遅延により半導体チップ単位で配置した回路への入力信号に不連続性が発生してしまう。この不連続性の発生により、半導体チップ単位で表示ムラが視認されてしまう。一方、本実施形態１によれば、外部端子エリアを二つのブロックに分け、そのブロックの間隙エリアに検査端子エリアを設け、そこから検査配線を配設したので、配線負荷を小さくすることができる。その結果、半導体チップ単位で視認される表示検査時の表示ムラを低減することができる。

[実施形態２]
次に、上記実施形態１とは異なる検査配線構造を有する表示装置１０２の例について説明する。図５に、本実施形態２に係る額縁領域７１のソースドライバＩＣ８４近傍の部分拡大平面図を示す。

本実施形態２に係る液晶表示装置１０２は、以下の点を除く基本的な構成及び動作は上記実施形態１と同様である。すなわち、上記実施形態１においては、ソース−外部端子エリア１８を２つのブロックに分割していたが、本実施形態２においては、ソース−外部端子エリア２８を３つのブロックに分割している点で相違する。具体的には、図５中のアレイ基板８の左側から、第１ソース−外部端子エリア２８ａ、第２ソース−外部端子エリア２８ｂ、及び第３ソース−外部端子エリア２８ｃが形成されている。そして、本実施形態２においては、第１ソース−外部端子エリア２８ａと第２ソース−外部端子エリア２８ｂのブロック間にソース−検査端子エリア２９ａを、第２ソース−外部端子エリア２８ｂと第３ソース−外部端子エリア２８ｃの間に第２ソース−検査端子エリア２９ｂを設けている。

また、上記実施形態１においては、４つのソースドライバＩＣ８４を２つのブロックに分け、当該２つのブロックに対して、別個独立の検査配線を配設していたが、本実施形態２においては検査配線を４つのソースドライバＩＣ８４それぞれに対して配設している点が異なる。すなわち、第１ソース−検査端子エリア２９ａから第１ソース−ドライブＩＣ８４ａ及び第２ソース−ドライブＩＣ８４ｂに別個独立にＴＥＳＴ−ソース配線２４及び制御配線２５が配設されている。また、第２ソース−検査端子エリア２９ｂから第３ソース−ドライブＩＣ８４ｃ及び第４ソース−ドライブＩＣ８４ｄに別個独立にＴＥＳＴ−ソース配線２４及び制御配線２５が配設されている。ゲート側の表示検査のための配線構造においては、上記実施形態１と同様の構成としたので説明を割愛する。

本実施形態２に係る液晶表示装置において、上記実施形態１と同様の方法にて表示検査を実施した結果、表示ムラが起こらなかった。本実施形態２に係る表示検査のための配線構造は、実装する半導体チップが大きい場合に特に有効である。

[実施形態３]
次に、上記実施形態１とは異なる検査配線構造を有する表示装置１０３の例について説明する。図６に、本実施形態３に係る額縁領域７１のソースドライバＩＣ８４近傍の部分拡大平面図を示す。なお、図６において、説明の便宜上、第１ＣＯＧ端子、第２ＣＯＧ端子等の図示を省略した。

本実施形態３に係る液晶表示装置１０３は、以下の点を除く基本的な構成及び動作は上記実施形態１と同様である。すなわち、上記実施形態１においては、ソース−外部端子エリア１８を２つのブロックに分割していたが、本実施形態２においては、ソース−外部端子エリア３８を分割せずに一の領域としている点で相違する。そして、ソース−検査端子エリア３９をソース−外部端子エリア３８の図６中の右端部に設けている。なお、このソース−検査端子エリア３９をソース−外部端子エリア３８の図６中の左端部に設けてもよいことは言うまでもない。

また、上記実施形態１においては、検査配線が分岐構造を有していなかったのに対し、本実施形態３においては、検査配線を検査端子と接続している共通線と、この共通線から分岐する長さの異なる分岐線により構成されている点が異なる。具体的には、本実施形態３においては、１つのＴＥＳＴ−ソース端子９４から１本の共通ＴＥＳＴ−ソース配線３４が配設され、そこから、４本の長さの異なる分岐ＴＥＳＴ−ソース配線が分岐されている。第１分岐ＴＥＳＴ−ソース配線３４ａは、第１ソースドライバＩＣ８４ａに、第２分岐ＴＥＳＴ−ソース配線３４ｂは、第２ソースドライバＩＣ８４ｂに、第３分岐ＴＥＳＴ−ソース配線３４ｃは第３ソースドライバＩＣ８４ｃに、第４分岐ＴＥＳＴ−ソース配線３４ｄは第４ソースドライバＩＣ８４ｄに接続されている。

また、１つのスイッチ端子９２から１本の共通−制御配線３５が配設され、そこから４本の長さの異なる分岐ソース制御配線３５が分岐されている。第１分岐−制御配線３５ａは第１ソースドライバＩＣ８４ａに、第２分岐−制御配線３５ｂは第２ソースドライバＩＣ８４ｂに、第３分岐−制御配線３５ｃは第３ソースドライバＩＣ８４ｃに、第４分岐−制御配線３５ｄは第４ソースドライバＩＣ８４ｄに接続されている。なお、各種検査配線とソース線等は、必要に応じて絶縁層を介して交差するように構成することができる。また、ゲート側の表示検査のための配線構造は、図６に示す構成と同様とした。

本実施形態３においては、半導体チップの実装位置によって表示ムラが発生しないように、分岐線の配線長さに応じて配線幅を制御することにより、分岐線間で時定数が略一致するように調整している。その結果、信号の遅延が分岐線間で生じず、半導体チップ単位で配置した検査回路への入力信号に不連続性が発生しない。その結果、半導体チップ単位で視認される表示検査時の表示ムラを低減することができる。

本実施形態３に係る液晶表示装置において、上記実施形態１と同様の方法にて表示検査をした結果、表示ムラが起こらなかった。本実施形態３においては、ソースドライブＩＣ毎に分岐線を別個独立に設け、かつ分岐線の配線長に応じて配線幅を制御させることにより配線間の時定数を略一致させているので、配線間抵抗格差を低減することができる。本実施形態３においては、分岐線の長さに応じて配線幅を制御しているが、分岐線を半導体チップの下に設けているので額縁領域７１の狭額縁化の妨げにはならない。

なお、本実施形態３においては、配線間の時定数を一致させる方法として、配線幅を制御する例について述べたがこれに限定されるものではなく、時定数を略一致させる方法であれば別の方法を用いてもよい。例えば、配線幅をすべて同じとし、配線長が短い箇所に、抵抗調整部材等を設けてもよい。また、本実施形態３においては、分岐線を半導体チップ毎に別個のものを設けた例について説明したが、半導体チップの実装面積に応じて隣接する半導体チップ間で共通のものを用いたり、一の半導体チップ間で複数の分岐線を配設したりしてもよい。また、ソースドライブＩＣを４つ設けた例について説明したが、これに限定されるものではなく、１以上の半導体チップが搭載される表示パネルにおいて本件発明の適用が可能である。また、検査端子エリアを外部端子エリアの端部に設けた例について説明したが、上記実施形態１のように外部端子エリアを２以上のブロックに分割し、このブロック間に検査端子エリアを設け、共通線と分岐線により表示検査用の配線構造を形成してもよい。

[実施形態４]
次に、上記実施形態３とは異なる検査配線構造を有する表示装置１０４の例について説明する。図７に、本実施形態４に係る額縁領域７１のソースドライバＩＣ８４近傍の部分拡大平面図を示す。本実施形態４に係る液晶表示装置１０４は、以下の点を除く基本的な構成及び動作は上記実施形態３と同様である。すなわち、上記実施形態３においては、ソース−検査端子エリア３９をソース−外部端子エリア３８の図６中の右端部に設けているのに対し、本実施形態４においては、ソース−検査端子エリア４９をソース−外部端子エリアの左右両端部に１つずつの計２つ設けている点が異なる。すなわち、本実施形態４においては、ソース−外部端子エリア４８の左端部に第１ソース−検査端子エリア４９ａを、ソース−外部端子エリア４８の右端部に第２ソース−検査端子エリア４９ｂを設けている点が異なる。

また、上記実施形態３においては、１つの検査端子エリアから、４つのソースドライバＩＣ８４に信号を供給していたのに対し、本実施形態４においては、２つの検査端子エリアから、４つのソースドライバＩＣ８４を２つに分割して別個に信号を供給している点が異なる。具体的には、第１ソース−検査端子エリア４９ａにあるＴＥＳＴ−ソース端子９４から、１本の共通ＴＥＳＴ−ソース配線４４が配設され、そこから、２本の分岐ＴＥＳＴ−ソース配線が分岐されている。第１分岐ＴＥＳＴ−ソース配線４４ａは、第１ソースドライバＩＣ８４ａに、第２分岐ＴＥＳＴ−ソース配線４４ｂは、第２ソースドライバＩＣ８４ｂに接続されている。

また、第１ソース−検査端子エリア４９ａにある１つのスイッチ端子９２から１つの共通−制御配線３５が配設され、そこから２本の分岐ソース制御配線が分岐されている。第１分岐−制御配線３５ａは第１ソースドライバＩＣ８４ａに、第２分岐−制御配線３５ｂは第２ソースドライバＩＣ８４ｂに接続されている。第２ソース−検査端子エリア４９ｂにあるＴＥＳＴ−ソース端子９４及びスイッチ端子９２においても同様である。

本実施形態４においては、上記実施形態３と同様に半導体チップの実装位置によって表示ムラが発生しないように、分岐線の長さに応じて配線幅を制御することにより、配線間で時定数が略一致するように調整している。本実施形態４に係る液晶表示装置において、上記実施形態１と同様の方法にて表示検査をした結果、表示ムラが起こらなかった。本実施形態４においては、ソースドライブＩＣ毎に分岐線を別個独立に設け、かつ分岐線の配線長に応じて配線幅を制御させることにより配線間の時定数を略一致させているので、半導体チップ単位で視認される表示ムラを低減することができる。本実施形態４においては、半導体チップの数が多い場合に特に有効である。

[実施形態５]
次に、上記実施形態２とは異なる検査配線構造を有する表示装置の例について説明する。図８に、本実施形態５に係る額縁領域７１のソースドライバＩＣ８７近傍の部分拡大平面図を示す。本実施形態５に係る液晶表示装置１０５は、以下の点を除く基本的な構成及び動作は上記実施形態２と同様である。すなわち、上記実施形態２においては、ソースドライバＩＣ８４を４つ配設しているのに対し、本実施形態５においては、ソースドライバＩＣ８７を２つ配設している点で相違する。具体的には、本実施形態５においては、図８中のアレイ基板８の上部左側に第１ソースドライバＩＣ８７ａを、同じく上部右側に第２ソースドライバＩＣ８７ｂを配設している。本実施形態５に係るソースドライバＩＣ８７は、上記実施形態２に係るソースドライバＩＣ８４よりも相対的に実装面積が大きい。

また、上記実施形態２においては、検査配線を半導体チップ毎に別個独立に配設しているのに対し、本実施形態５においては、半導体チップ内において別個独立の検査配線を配設している点が異なる。具体的には、第１ソースドライバＩＣ８７ａの直下に、ＴＥＳＴ−ソース配線５４、制御配線５５が２本ずつ配設されている。第２ソースドライバＩＣ８７ｂも同様の構成となっている。

本実施形態５に係る液晶表示装置において、上記実施形態１と同様の方法にて表示検査をした結果、表示ムラが起こらなかった。本実施形態５によれば、１つの半導体チップ内において、別個独立のＴＥＳＴ−ソース配線５４及び制御配線５５を配設しているので、配線間抵抗格差を低減し、表示検査時の表示ムラを大幅に改善することができる。本実施形態５に係る表示検査のための配線構造は、ソースドライブＩＣやゲートドライブＩＣ等の半導体チップの実装面積が大きい場合に特に有効である。なお、本実施形態５においては、ソースドライバＩＣが２つ実装された例について説明したが、これに限定されるものではなく、１以上の半導体チップが実装される表示パネルにおいて本件発明の適用が可能である。

本実施形態１に係る液晶表示装置の断面図。 本実施形態１に係るアレイ基板の平面図。 本実施形態１に係るアレイ基板のゲートドライブＩＣ近傍の部分拡大平面図。 本実施形態１に係るアレイ基板のソースドライブＩＣ近傍の部分拡大平面図。 本実施形態２に係るアレイ基板のソースドライブＩＣ近傍の部分拡大平面図。 本実施形態３に係るアレイ基板のソースドライブＩＣ近傍の部分拡大平面図。 本実施形態４に係るアレイ基板のソースドライブＩＣ近傍の部分拡大平面図。 本実施形態５に係るアレイ基板のソースドライブＩＣ近傍の部分拡大平面図。 比較例に係るアレイ基板のソースドライブＩＣ近傍の部分拡大平面図。

符号の説明

１ 液晶表示パネル
２ バックライト
３ ゲート線
４ ソース線
５ シール材
６ 液晶
７ スペーサ
８ アレイ基板
９ 対向基板
１０ 配向膜
１１ 対向電極
１２ 偏光板
１３ ＴＥＳＴ−ゲート配線
１４，２４，３４，４４、５４ ＴＥＳＴ−ソース配線
１５，２５，３５，４５、５５ 制御配線
１６ ＣＯＭＭＯＮ信号配線
１７ ゲート−外部端子エリア
１８、２８、３８、４８、５８ ソース−外部端子エリア
１９、２９、３９、４９、５９ 検査端子エリア
７０ 表示領域
７１ 額縁領域
７６ 画素
７７ ＴＦＴ
８１ 第１ＣＯＧ端子
８２ 第２ＣＯＧ端子
８３ ゲートドライバＩＣ
８４ ソースドライバＩＣ
８５ 検査回路
８６ 接続配線
９０ ゲート−ＦＰＣ回路
９１ ソース−ＦＰＣ回路
９２ スイッチ端子
９３ ＴＥＳＴ−ゲート端子
９４ ＴＥＳＴ−ソース端子
９７ ＣＯＭＭＯＮ端子
９８ 外部端子
１０１、１０２、１０３、１０４ 液晶表示装置

Claims (3)

1. 基板上に形成された複数のゲート線と複数のソース線との交点にマトリックス状に配置され、前記基板上に実装された半導体チップから前記ゲート線及び前記ソース線を介して駆動信号が供給される画素を有する表示領域と、
   前記表示領域の外側に区画される額縁領域とを備え、
   前記半導体チップに外部から信号を供給する外部端子エリアを、前記額縁領域の外周端部に配設し、
   前記基板の同一の辺近傍に形成される前記外部端子エリアを２以上のブロックに分割し、前記ブロック間に前記画素の表示を検査するための検査端子が形成された検査端子エリアを配設し、
   分割された前記外部端子エリア毎に、前記半導体チップを設け、
   前記半導体チップのそれぞれと接続するために、同一の機能を有する前記検査端子を前記検査端子エリアに複数設け、
   前記検査端子を検査配線に接続し、当該検査配線の少なくとも一部が、前記検査端子に対応する前記半導体チップの下に配設され、
   前記半導体チップの下には、さらに、前記検査配線に接続され、かつ、前記ゲート線及び前記ソース線のいずれか一方に接続される検査回路、及び前記検査回路をオンオフするスイッチ信号を伝送する制御配線の少なくとも一部が配設され、
   通常の表示モードの際には、前記ゲート線、及び前記ソース線に、前記半導体チップを介して駆動信号が供給され、
   表示検査の際には、前記ゲート線、及び前記ソース線に、前記検査配線、前記検査回路を介して表示検査信号が供給される表示装置。
2. 前記基板の同一の辺近傍に形成される前記外部端子エリアは、２つの略同一のブロックに分割されていることを特徴とする請求項１に記載の表示装置。
3. 前記検査配線は、前記半導体チップ単位で配設されていることを特徴とする請求項１、又は２に記載の表示装置。

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