WO2012002199A1 - アクティブマトリクス基板、表示装置、およびこれらの検査方法 - Google Patents

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Abstract

画素領域（Ｐ）に設けられた複数のバスライン（１、２）と、接続端子領域（Ｋ）に設けられる、複数の信号端子（５）と、接続配線（３）と、付加信号端子（１１）と、検査用配線（８）と、スイッチング素子（４）とを備え、スイッチング素子（４）は、複数のグループに分けられ、グループごとにバスラインと検査用配線（８）との接続が制御可能であり、接続端子領域（Ｋ）において、複数の信号端子（５）の間を接続するダイオードまたはスイッチング素子で構成される接続素子（１２）が設けられる。

Description

アクティブマトリクス基板、表示装置、およびこれらの検査方法
　本発明は、複数のバスラインが配置された画素領域を有するアクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法に関する。
　アクティブマトリクスの画素領域を持つ表示パネル（例えば、液晶表示パネル等）の駆動検査方法として、画素領域へ検査用の信号を入力するための素子を表示パネル内に設けて画素を点灯させることが知られている。例えば、画素領域における隣り合うゲート線の間に薄膜トランジスタ（ＴＦＴ）を設けて、相互に隣接する各ゲート線の間の導通および切断を切り替える構成が開示されている（例えば、特許文献１参照）。この構成においては、各ＴＦＴによって導通された２本のゲート線に流れる電流値が測定される。
　上記構成では、電流入力源を要し、且つ全てのゲート線間トランジスタを挿入するスペースが必要となる。さらに、電流測定を行う為にはトランジスタの抵抗値や電流許容値も考慮する必要がある。しかし、画像を表示する画素領域を大きくするには、画素領域の周辺領域を狭くすることが求められるので、検査用のＴＦＴや配線などを設けるスペースを確保するのが困難になる。そこで、半導体チップ搭載位置へ端子を配置する構成が提案されている（例えば、特許文献２、３参照）。
特開２００１－１４７６５０号公報 特開２００４－１０１８６３号公報 特開２００７－１７１９９３号公報
　しかしながら、液晶駆動用の半導体チップも小型であることが好ましい。上記従来技術では、検査用端子および検査用に設けられる素子もある程度のスペースを必要とするため、半導体チップ搭載部への配置が困難になる。このように、例えば、検査のための素子など、画素領域へ信号を入力するための構成を付加する場合、付加した信号入力手段は、小型であることが求められる。
　ゆえに、本発明は、信号入力のために付加される素子の小型化を容易にすることを目的とする。
　本願開示のアクティブマトリクス基板は、
　画素領域に設けられた複数のバスラインと、
　前記画素領域の外側にある接続端子領域に設けられる、前記複数のバスラインそれぞれへ駆動信号を入力するための複数の信号端子と、
　前記複数の信号端子とバスラインとの間をそれぞれ繋ぐ接続配線と、
　前記画素領域の外側に設けられ、前記信号端子から入力される駆動信号とは異なる経路で前記複数のバスラインそれぞれへ信号を入力するための付加信号端子と、
　前記複数のバスラインと前記付加信号端子との間をそれぞれ繋ぐ付加接続配線と、
　前記複数のバスラインと前記付加接続配線との接続をそれぞれ制御する複数のスイッチング素子とを備え、
　前記複数のスイッチング素子は、複数のグループに分けられ、グループごとにバスラインと付加接続配線との接続が制御可能であり、
　前記接続端子領域において、前記複数の信号端子の間を接続するダイオードまたはスイッチング素子で構成される接続素子が設けられる。
　上記構成においては、複数のバスラインそれぞれに信号端子からの駆動信号とは異なる経路で信号を入力するためのスイッチング素子は、グループごとに制御される。また、複数のバスラインへそれぞれ接続配線を介して駆動信号を入力するための複数の信号端子間が、接続素子で接続される。そのため、例えば、あるグループのスイッチング素子がＯＮになり、そのグループのバスラインへ付加信号端子からの信号が入力されると、その信号は、接続配線を通じてバスラインから信号端子へも到達し、接続素子を介して接続された他の接続配線および他のバスラインにも入力されることになる。これにより、画素領域に設けられるバスラインだけでなく、バスラインと信号端子とを接続する接続配線における導通を検査することが可能になる。また、接続素子は、ダイオードまたはスイッチング素子で構成され、バスラインと接続配線の導通（断線）確認に特化することができるので、素子の小型化が可能になる。そのため、小型化、微細化された半導体チップ搭載部や、ＦＰＣ部等またはその周辺に素子を配置することが可能となる。
　なお、上記構成において、バスラインは、画素領域にマトリクス状に配置された画素に信号を送るための線路である。バスラインは、例えば、各列の画素に走査信号を送る複数の走査信号線と、これらに直行し、各行に映像信号を送る複数の映像信号配線とを含んでもよい。
　複数のスイッチング素子は、複数のグループに分けられ、グループごとにＯＮ／ＯＦＦが制御される。例えば、同じグループのスイッチング素子の制御信号入力端子を、１つの配線に接続することにより、グループごとに制御することができる。すなわち、スイッチング素子のＯＮ／ＯＦＦを制御するための制御用配線を、グループごとに設けることができる。グループの例として、ゲート配線とソース配線、奇数行（列）と偶数行（列）、ＲＧＢ、ブロック等が挙げられる。
　接続端子領域は、画素領域の外側に設けられ、バスラインを基板の外部へ接続するための信号端子が配置される領域である。例えば、アクティブマトリクス基板にＩＣを直接実装する方式、いわゆるＣＯＧ（Chip On Glass）方式を用いた機種では、ＩＣが搭載される部分を接続端子領域とすることができる。あるいは、接続端子領域に、フレキシブル基板（ＦＰＣ：Flexible Printed Circuits）が接続されてもよい。また、接続端子領域は、ＩＣやＦＰＣの搭載部周囲に設けられてもよい。
　前記接続素子は、前記グループの異なるバスラインにそれぞれ接続される信号端子の間に設けられることが好ましい。
　グループの異なるバスラインに接続される信号端子間を接続端子で接続することによって、１つのグループのバスラインに入力された信号を、異なるグループのバスラインへ接続配線を通じて入力することができる。
　前記接続素子は、双方向ダイオード、片方向ダイオードまたはトランジスタとすることができる。
　異なるグループのバスラインに接続される信号端子間の接続をトランジスタとした場合は、素子数を半数にできるため、スペースを削減できる。特に、接続端子領域にＩＣが搭載されてＩＣ実装部となる場合は、ＩＣの小型化の流れからこの省スペース化の効果はさらに大きくなる。また、異なるグループ間の接続をダイオードとした場合は、ダイオードは、静電気対策用素子を兼ねることができる。
　前記信号端子それぞれは、隣接する１つの信号端子のみと、前記接続素子を介して接続される構成であってもよい。
　これにより、複数の連続する信号端子の間において、一箇所おきに接続素子を配置することができる。これにより、接続端子領域の素子数を削減できるので、さらなる省スペースが可能になる。
　前記アクティブマトリクス基板は、前記複数の信号端子をまとめて、画素点灯用の信号を入力するための付加信号端子に接続するショートラインをさらに備え、前記接続素子は、前記複数の信号端子と前記ショートラインとの間に設けられる構成であってもよい。
　これにより、ショートラインと接続素子によって信号端子間が繋がるので、付加信号端子から入力された信号を、ショートラインから信号端子を通じて検査用信号を複数のバスラインへ入力することができる。
　前記アクティブマトリクス基板は、前記複数の信号端子を複数の群に分類し、それぞれの群ごとに、信号端子をまとめて複数の付加信号端子にそれぞれ接続する複数のショートラインを備え、
　前記接続素子は、それぞれの群における信号端子と各ショートラインとの間に設けられ、
　前記各群は、前記グループのうち少なくとも１つのグループのスイッチング素子に接続される信号端子を含む構成であってもよい。
　これにより、ショートラインからの画素点灯用の信号を、バスラインのグループに応じた信号端子の群へまとめて入力することができる。例えば、全てのショートラインに一括して信号を入力してもよいし、必要に応じて、バスラインのグループ分けと同じ又は異なるグループに分けて、ショートラインの付加信号端子から信号を入力することもできる。
　前記接続素子は、複数の信号端子間の接続を制御するトランジスタであって、トランジスタのゲート電極およびソース電極が２つの信号端子に、ソース電極が前記ショートラインに接続される構成であってもよい。
　これにより、ショートラインを通じて信号素子間の接続を制御することが可能になる。
　上記アクティブマトリクスは、接続素子への外部からの光を遮断する遮光膜を、さらに備えてもよい。遮光膜により、接続素子に対する、外部からの光の影響を抑制することができる。
　前記接続素子は、連続する３つの信号端子ごとに設けられ、当該３つの信号端子の中央の信号端子と両側の信号端子との間を接続する構成であってもよい。これにより、例えば、中央の信号端子に信号を入力することで、３つの信号端子に接続される配線にも信号を伝達することができる。
　上記アクティブマトリクス基板を備えた表示装置も、本発明の一実施形態である。
　本願開示の検査方法は、アクティブマトリクス基板の検査方法であって、
　前記アクティブマトリクス基板は、
　画素領域に設けられた複数のバスラインと、
　前記画素領域の外側にある接続端子領域に設けられる、前記複数のバスラインそれぞれへ駆動信号を入力するための複数の信号端子と、
　前記複数の信号端子とバスラインとの間をそれぞれ繋ぐ接続配線と、
　前記接続端子領域において、前記複数の信号端子の間を接続する接続素子と、
　前記画素領域の外側に設けられ、前記複数のバスラインそれぞれへ前記信号端子から入力される前記駆動信号とは異なる経路で信号を入力するための付加信号端子と、
　前記複数のバスラインと前記付加信号端子との間をそれぞれ繋ぐ付加接続配線と、
　前記複数のバスラインと前記付加接続配線との接続をそれぞれ制御する複数のスイッチング素子とを備え、
　前記複数のスイッチング素子は２以上のグループに分けられ、前記グループの少なくとも１グループのバスラインと前記付加接続配線との接続をＯＮにする工程と、
　前記付加信号端子から、信号を入力する工程と、
　前記信号が、前記ＯＮになったスイッチング素子を介して前記バスラインに入力されるとともに、前記接続配線を介して前記信号端子へ到達し、さらに、前記接続素子を介して、他の信号端子から他の接続配線およびバスラインへ入力される工程とを含む。
　本願開示の検査方法は、アクティブマトリクス基板の検査方法であって、
　前記アクティブマトリクス基板は、
　画素領域に設けられた複数のバスラインと、
　前記画素領域の外側にある接続端子領域に設けられる、前記複数のバスラインそれぞれへ駆動信号を入力するための複数の信号端子と、
　前記複数の信号端子とバスラインとの間をそれぞれ繋ぐ接続配線と、
　前記複数の信号端子に接続されるショートラインと、
　前記複数の信号端子と前記ショートラインとの間に設けられる接続素子と、
　前記画素領域の外側に設けられ、前記信号端子から入力される駆動信号とは異なる経路で前記複数のバスラインそれぞれへ信号を入力するための付加信号端子と、
　前記複数のバスラインと前記付加信号端子との間をそれぞれ繋ぐ付加接続配線と、
　前記複数のバスラインと付加接続配線との接続をそれぞれ制御する複数のスイッチング素子とを備え、
　前記複数のスイッチング素子は２以上のグループに分けられ、前記グループの少なくとも１グループのバスラインと付加接続配線との接続をＯＮにする工程と、
　前記付加信号端子から、信号を入力する工程と、
　前記入力された信号を、ＯＮになった前記スイッチング素子を介してバスラインに入力する工程と、
　前記信号が入力されたバスラインの画素を点灯するための信号を前記ショートラインおよび接続素子を介して入力する工程とを含む。
　上記検査方法は、前記信号による画素の点灯検査の後、前記複数の接続素子の少なくとも一部を切断する工程をさらに含んでもよい。
　本願開示のアクティブマトリクス基板によれば、パネル表示部外へ形成される素子の小型化を容易にすることができる。
図１は、第１の実施形態に係る液晶パネルの概略構成を示す平面図である。 図２は、図１に示す液晶パネルにおける画素の点灯検査の一例を説明するための図である。 図３Ａは、接続端子領域Ｋにおける、信号端子間を接続する双方向のダイオードの構成例を示す平面図である。図３Ｂは、図３Ａに示すＡ－Ａ線に沿う断面図である。 図４Ａ～図４Ｉは、接続素子の変形例を示す図である。 図５は、第２の実施形態に係る液晶パネルの概略構成を示す平面図である。 図６は、接続素子の変形例を示す図である。 図７は、第３の実施形態に係る液晶パネルの概略構成を示す平面図である。 図８Ａは、図７に示す接続端子領域Ｋにおけるトランジスタの構成例を示す平面図である。図８Ｂは、図８Ａに示すＡ－Ａ線に沿う断面図である。 図９は、接続端子領域における接続素子の変形例を示す図である。 図１０Ａは、接続端子領域において、接続素子と信号端子との間の配線を切断した後の回路構成を示す図である。図１０Ｂは、切断線の変形例を示す図である。 図１１は、スイッチング素子および配線の変形例の一つを示す図である。
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものである。
　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　（第１の実施形態）
　以下、本発明のアクティブマトリクス基板、及び表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。
　[液晶パネルの構成例]
　図１は、第１の実施形態に係る液晶パネル１００の概略構成を示す平面図である。図１に示すように、液晶パネル１００は、アクティブマトリクス基板１０１と、アクティブマトリクス基板１０１に対向する対向基板１０２とを備えている。アクティブマトリクス基板１０１と対向基板１０２との間には、図示しない液晶材料が狭持されている。図１では、アクティブマトリクス基板１０１上の配線や電極の構成を示すために、対向基板１０２および液晶層を透視した状態が描かれている。
　なお、本実施形態に係る対向基板１０２には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタと、これらのカラーフィルタ間の光漏れを防止するブラックマトリクスとを含むカラーフィルタ層が形成されている。また、カラーフィルタ層の上には、共通電極が形成されている。
　ただし、この対向基板は一例である。例えば、上記３色のみでないものや全く異なる色から構成されるもの等の色材が含まれていることを特徴とするカラーフィルタを有する基板、色材を含まない透明または半透明な基板、共通電極が形成されていない基板、シールド層のみからなる基板、タッチ入力機能を有する基板、これら何の構造も持たない単なる基板、などあらゆる仕様を持った対向基板も含まれる。
　アクティブマトリクス基板１０１は、画素領域Ｐと、接続端子領域Ｋと、画素領域Ｐの外側にあって、画素領域Ｐを囲む額縁配線領域ＳＲとを含んでいる。また、アクティブマトリクス基板１０１では、液晶パネル１００の画素領域Ｐ（表示面）に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている。
　なお、以下では、液晶パネル１００の接続端子領域Ｋが配置される側の１辺を第１辺Ｓ１（図１では、下辺）とし、この第１辺Ｓ１を挟んで左右の辺を各々第２辺Ｓ２、第３辺Ｓ３とし、第１辺Ｓ１に対向する辺を第４辺Ｓ４とする。
　ここで、図１に示すように、アクティブマトリクス基板１０１の第２辺Ｓ２（第３辺Ｓ３）の長さは、対向基板１０２の第２辺Ｓ２（第３辺Ｓ３）の長さよりも長い。このため、アクティブマトリクス基板１０１と対向基板１０２とが液晶材料を介して互いに貼り合わされた場合に、アクティブマトリクス基板１０１の接続端子領域Ｋは、対向基板１０２よりも第１辺Ｓ１側に位置することとなる。
　画素領域Ｐには、複数の走査配線１ａ１、１ｂ１、１ｃ１、１ｄ１、１ａ２、１ｂ２、１ｃ２、１ｄ２、・・・１ａｍ、１ｂｍ、１ｃｍ、１ｄｍ（以下、これらを総称する場合は、走査配線１とする。データ配線２、接続配線３、トランジスタ４、信号端子５等においても同様）と、これに直交する複数のデータ配線２ｅ１、２ｆ１、２ｅ２、２ｆ２、２・・・２ｅｎ、２ｆｎが形成されている。走査配線およびデータ配線は、ゲート配線およびソース配線と称することもできる。また、データ配線は信号配線と呼ばれることもある。なお、走査配線１およびデータ配線２は、バスラインの一例である。
　走査配線１およびデータ配線２は、アクティブマトリクス基板１０１に含まれた透明なガラス材または透明な合成樹脂製の基材（図示せず）上で互いに交差するように、マトリクス状に配列されている。すなわち、データ配線２は、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、走査配線１は、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　なお、図示しないが、画素領域Ｐには、上記走査配線およびデータ配線の他にも必要に応じて配線を設けることができる。例えば、補助容量を発生させるための補助容量用配線が設けられてもよい。
　これらの走査配線１と、データ配線２との交差部の近傍には、スイッチング素子としての薄膜トランジスタと、薄膜トランジスタに接続された画素電極を有する画素が設けられている。また、画素領域Ｐにおいて、各画素の画素電極に対向するように、共通電極が上記液晶層を間に挟んだ状態で形成されている。すなわち、アクティブマトリクス基板１０１では、薄膜トランジスタ、画素電極、及び共通電極が画素単位に設けられている。
　また、アクティブマトリクス基板１０１では、走査配線１と、データ配線２とによってマトリクス状に区画された各領域に、複数の各画素の領域が形成されている。これら複数の画素には、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各データ配線２ｅ１、２ｆ１、・・・２ｅｎ、２ｆｎに平行に順次配設されている。さらに、これらのＲＧＢの画素は、対向基板１０２側に設けられたカラーフィルタ層（図示せず）により、対応する色を表示できるようになっている。
　接続端子領域Ｋは、アクティブマトリクス基板１０１において、複数の走査配線１および複数のデータ配線２へ駆動信号を入力するための信号端子５が配置された領域である。例えば、ドライバ（図示せず）、またはドライバが設けられたフレキシブル配線基板（図示せず）が、接続端子領域Ｋにおいて、信号端子５に接続される。これにより、走査配線１およびデータ配線２とドライバが電気的に接続される。
　具体的には、走査配線１ａ１、１ｂ１、１ｃ１、１ｄ１、・・・、１ａｍ、１ｂｍ、１ｃｍ、１ｄｍに走査信号を入力するための信号端子５ａ１、５ｂ１、５ｃ１、５ｄ１、・・・、５ａｍ、５ｂｍ、５ｃｍ、５ｄｍと、データ配線２ｅ１、２ｆ１、・・・２ｅｎ、２ｆｎに映像信号を入力するための信号端子５ｅ１、５ｆ１、・・・５ｅｎ、５ｆｎが接続端子領域Ｋに設けられる。走査配線１ａ１、１ｂ１、１ｃ１、１ｄ１、・・・、１ａｍ、１ｂｍ、１ｃｍ、１ｄｍと、信号端子５ａ１、５ｂ１、５ｃ１、５ｄ１、・・・、５ａｍ、５ｂｍ、５ｃｍ、５ｄｍとは、接続配線３ａ１、３ｂ１、３ｃ１、３ｄ１、・・・、３ａｍ、３ｂｍ、３ｃｍ、３ｄｍによって接続されている。信号端子５の各々は、両隣の信号端子と双方向ダイオード１２によって接続されている。双方向ダイオードは、例えば、極性（電流の流れる方向）が逆である２つのダイオードを並列に接続したものとすることができる。
　走査配線１へ接続される信号端子５ａ、５ｂ、５ｃ、５ｄは、ドライバからの走査信号が入力される端子となる。また、データ配線２へ接続される信号端子５ｅ、５ｆは、ドライバからのデータ信号が入力される端子となる。なお、ドライバは、例えば、ＣＯＧ（Chip On Glass）方式にて接続端子領域Ｋに接続することが可能である。また、ドライバが設けられたフレキシブル配線基板は、例えば、ＴＣＰ（Tape Carrier Package）方式にて接続端子領域Ｋに接続することが可能である。なお、接続する方式については、ここでは特に限定されない。
　なお、図１では、接続端子領域Ｋに、１個のドライバを配置することが可能な例を示しているが、これに限定されない。例えば、アクティブマトリクス基板１０１上に接続端子領域Ｋを複数設けることにより、複数の接続端子領域Ｋのそれぞれに、複数のドライバをそれぞれ配置することが可能なようにしてもよい。
　また、接続端子領域Ｋに搭載されるドライバは、例えば、走査配線１に対して、対応する薄膜トランジスタのゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、ドライバは、データ配線２に対して、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を出力する。
　アクティブマトリクス基板１０１には、上記構成に加えて、信号端子５から入力された信号とは異なる経路で走査配線１およびデータ配線２へ信号を入力するための付加信号端子１１が設けられる。付加信号端子１１には、例えば、画素の点灯検査のための点灯検査用信号が入力される。以下、付加信号端子１１に点灯検査用信号が入力される場合について説明するが、付加信号端子１１の用途は、これに限定されない。
　また、額縁配線領域ＳＲには、付加信号端子１１と走査配線１との間、および付加信号端子１１とデータ配線２との間を接続する付加接続配線８が形成され、さらに、走査配線１およびデータ配線２と付加接続配線８との接続を制御するトランジスタ４（スイッチング素子の一例）が設けられる。
　トランジスタ４は、付加信号端子１１から走査配線１およびデータ配線２へ信号入力のＯＮ／ＯＦＦを切り替える為のものであり、複数のグループに分けられ、グループごとにＯＮ/ＯＦＦが制御可能になっている。本実施形態では、グループごとに、トランジスタ４に制御信号を入力するための制御配線と、制御配線に接続される制御信号端子９が設けられる。
　例えば、図１に示す例では、走査配線１のうち、奇数行（１、３、５行目、…）の走査配線１ａ、１ｃは、左側（辺Ｓ２側）の額縁配線領域ＳＲに設けられたトランジスタ４ａ、４ｃを介して、付加接続配線８ａ、８ｃに接続されている。右側のトランジスタ４ａ、４ｃはさらに２つのグループ（Ａ、Ｃ）に分けられ、グループごとに独立した制御配線７ａ、７ｃおよび制御信号端子９ａ、９ｃに接続される。すなわち、グループＡのトランジスタ４ａ１、４ａ２のゲート電極は、グループＡの制御配線７ａおよび制御信号端子９ａに接続され、グループＣのトランジスタ４ｃ１、４ｃ２のゲート電極は、グループＣの制御配線７ｃおよび制御信号端子９ｃに接続されている。これにより、グループＡおよびグループＣそれぞれにおいて、独立して検査用信号入力のＯＮ／ＯＦＦ制御が可能になる。
　走査配線１のうち、偶数行（２、４、６行目、…）の走査配線１ｂ、１ｄは、右側（辺Ｓ３側）の額縁配線領域ＳＲに設けられたトランジスタ４ｂ、４ｄを介して、付加接続配線８ｂ、８ｄに接続されている。左側のトランジスタ４ｂ、４ｄはさらに２つのグループ（Ｂ、Ｄ）に分けられ、グループごとに独立した制御配線７ｂ、７ｄおよび制御信号端子９ｂ、９ｄに接続される。すなわち、グループＢのトランジスタ４ｂ１、４ｂ２のゲート電極は、グループＢの制御配線７ｂおよび制御信号端子９ｂに接続され、グループＤのトランジスタ４ｄ１、４ｄ２のゲート電極は、グループＤの制御配線７ｄおよび制御信号端子９ｄに接続されている。これにより、グループＢおよびグループＤそれぞれにおいて、独立して検査用信号入力のＯＮ／ＯＦＦ制御が可能になる。
　データ配線２は、画素領域Ｐの上側（辺Ｓ４側）の額縁配線領域ＳＲに設けられたトランジスタ４ｅ、４ｆを介して、付加接続配線８Ｒ、８Ｇ、８Ｂに接続されている。トランジスタ４ｅ、４ｆは２つのグループ（Ｅ、Ｆ）に分けられ、グループごとに独立した制御配線７ｅ、７ｆおよび制御信号端子９ｅ、９ｆに接続される。すなわち、グループＥのトランジスタ４ｅ１、４ｅ２、…のゲート電極は、グループＥの制御配線７ｅおよび制御信号端子９ｅに接続され、グループＦのトランジスタ４ｆ１、４ｆ２、…のゲート電極は、グループＦの制御配線７ｆおよび制御信号端子９ｆに接続されている。これにより、グループＥおよびグループＦそれぞれにおいて、独立して検査用信号入力のＯＮ／ＯＦＦ制御が可能になる。
　なお、グループ分けの態様は上記例に限られない。例えば、データ配線２のトランジスタを、Ｒ（赤色）の階調データのデータ配線に接続されるグループ、Ｇ（緑色）の階調データのデータ配線のグループ、およびＢ（青色）の階調データのデータ配線のグループに分けることもできる。
　［検査時の動作例］
　図２は、図１に示す液晶パネル１００における画素の点灯検査の一例を説明するための図である。以下、図２を用いて、各バスライン（走査配線１とデータ配線２）の、接続端子領域Ｋから画素領域Ｐまでの断線の有無を確認する方法の一例を説明する。
　まず、走査配線１と付加接続配線８との接続を切り替えるトランジスタ４のうち、グループＣのトランジスタ４ｃ１、４ｃ２と、グループＤのトランジスタ４ｄ１、４ｄ２をＯＦＦとし、その他のグループ（Ａ、Ｂ、Ｅ、Ｆ）のトランジスタ４ａ、４ｂ、４ｅ、４ｆをＯＮにする。この状態で、点灯検査用信号を付加信号端子１１ａ、１１ｂから入力する。この時の走査配線へ入力する点灯検査用信号は低周波（またはＤＣ電位）にすることが望ましい。また、データ配線２ｅ、２ｆに対しても、付加信号端子１１Ｒ、１１Ｇ、１１Ｂより検査用信号を入力する。
　そうすると、グループＡ、Ｂの走査配線１ａ、１ｂにはトランジスタ４ａ、４ｂを介して、点灯検査用信号が入力される。また、グループＣ、Ｄ(及びｄ)の走査配線１ｃ、１ｄには、グループＡ、Ｂへ入力された点灯検査用信号が、接続素子領域Ｋのダイオード１２を経由して入力される。すなわち、トランジスタ４ａ、４ｂを介して、走査配線に入力される点灯検査用信号は、接続配線３ａ、３ｂを通って信号端子５ｂに到達し、ダイオード１２を介して隣の信号端子５ｃ、５ｄから接続配線３ｃ、３ｄに入り、走査配線１ｃ、１ｄに入力される。ここで、図２に示すように、接続配線３ｄ１に断線がある場合、走査配線１ｄ１には点灯検査用信号が入力されないことになる。その結果、走査配線１ｄ１に対応するｄグループの画素は点灯しない。これにより、接続配線３ｄ１の断線が検出することができる。
　上記例のように、あるグループのバスラインへの点灯検査用信号が入力される際に、信号端子間を接続するダイオード１２を介して接続される他のグループのバスラインの検査用配線からの入力をＯＦＦに設定することで、ダイオード１２経由で点灯検査用信号を他のバスラインへ入力することができる。このように、グループの異なるバスラインの信号端子間（例えば、信号端子５ａと５ｃの間）を、双方向のダイオード１２により接続することで、各グループ（例えば、グループＡ～Ｄ）のバスライン（走査配線１ａ～１ｄ）のみならず、グループ間の接続配線（３ａ～３ｄ）における断線の有無を検査することができる。
　なお、検査方法は、上記方法に限られない。例えば、データ配線２ｅ、２ｆへの点灯検査用信号入力を切り替えるトランジスタ４ｅ、４ｆにおいて、いずれか一方のグループ（例えば、グループＥ）のみのトランジスタ４ｅをＯＮにして、グループＥのデータ配線２ｅに点灯検査用信号を入力することができる。この場合、グループＥのデータ配線２ｅには、検査用配線８からトランジスタ４ｅを介して点灯検査用信号が入力され、グループＦのデータ配線２ｆには、接続配線および信号端子５ｅ、５ｆ経由で点灯検査用信号が入力されることになる。そのため、各グループＥ、Ｆのデータ配線２ｅ、２ｆのみならず、これらと信号端子５ｅ、５ｆとの間を繋ぐ接続配線の断線の有無を検査することができる。
　［信号端子間を接続するダイオードの構成］
　上記の検査方法においては、接続端子領域Ｋに設けられる信号端子間のダイオード１２は、断線の有無による画素の表示状態の差を明らかにすることに利用される。このように、接続端子領域Ｋにおけるダイオード１２をバスラインおよび接続配線の断線を確認する為のものに特化する構成にすることにより、ダイオード１２の小型化が可能になる。また、このダイオード１２は、静電気対策用パターンを兼用することもできる。
　図３Ａは、接続端子領域Ｋにおける、信号端子５間を接続する双方向のダイオード１２の構成例を示す平面図である。図３Ｂは、図３Ａに示すＡ－Ａ線に沿う断面図である。
　図３Ａ、図３Ｂに示す例では、複数の信号端子５を形成する電極それぞれから延びる線路の間に、互いに逆方向の２つのダイオード１２ａが並列に接続されている。２つのダイオード１２ａの一方は、トランジスタのゲートとドレインが接続されたものであり、他方は、トランジスタのゲートとソースが接続されたものとなっている。
　具体的には、複数の信号端子５ｂ、５ｄを形成する電極それぞれから延びる線路の間に、一方の線路からソース電極１２ｓが、他方の線路からドレイン電極１２ｄが、それぞれ内側に向かって延びて、線路の中央付近で対向するように設けられる。ゲート電極１２ｇは、ソース電極１２ｓの先端部とドレイン電極１２ｄの先端部とに挟まれた領域の下方を通り、一部がソース電極１２ｓの先端部とゲート電極１２ｇの先端部に重なる位置に設けられる。ゲート電極１２ｇの上にはゲート電極１２ｇを覆うように絶縁層１６が設けられ、絶縁層１６の上に、半導体層１２ｈが、ゲート電極１２ｇを覆う位置に形成される。半導体層１４ｈは、ソース電極１２ｓの先端部からドレイン電極１２ｄの先端部にかけて形成される。半導体層１４ｈにおいて、ゲート電極１２ｇおよびソース電極１２ｓで挟まれる領域はソース領域、ゲート電極１２ｇおよびドレイン電極１２ｄで挟まれる領域はドレイン領域となる。半導体層１４ｈにおいて、ソース領域とドレイン領域との間がチャネル領域となる。ゲート電極１２ｇは、信号配線から延びる線路の一方に、例えば、コンタクトホール１７を介して接続される。
　なお、ダイオードの構成は、図３Ａ、図３Ｂに示す例に限定されない。例えば、トランジスタ接続の替わりに、Ｐ領域およびＮ領域が順に並んで形成されるＰＮ接続を用いることができる。
　図３に示すダイオード１２ａ、１２ｂは、例えば、バスラインや接続配線の断線を検査するために、信号端子間を接続するものである。これに対して、例えば、接続端子領域Ｋに、電流測定用トランジスタや、点灯用トランジスタ等の素子を配置するとなると、抵抗を下げる及び許容電流値を確保する為にはある程度の素子のサイズが必要となる。この場合、図３に示すようなダイオードに比べて、素子サイズが大きくなることが想定される。このことは、a-Si、p-Siのいずれを用いた場合でも同様である。
　また、パネル内配線である走査配線１、データ配線２等のバスラインや接続配線３の入力端である接続端子領域Ｋ（例えば、ＩＣ実装部）に、検査のため、Ｔｒなどのスイッチング素子を設ける手法が考えられる。この場合、表示を行う為のものや電流測定用等、ある程度の抵抗値や電流許容値を考慮したり、移動度の高い素子（多結晶Siチャネルなど）を利用したりしようとすると、配置スペースの確保が難しい。なぜなら、近年のＣＯＧ用ＩＣチップは小型化、高精細化が求められているからである。そのため、上記の本実施形態のように、導通検査のためのダイオード１２を信号端子間に配置し、検査用配線８やトランジスタ４によるグループごとの検査用信号の入力制御をすることで、接続端子領域Ｋに設けられる検査用の素子を小型化することができる。
　［変形例］
　ここで、接続素子の変形例を示す。なお、接続素子がとりうる形態は、下記変形例に限定されない。また、下記変形例は、後述する他の実施形態にも適用可能である。
　図４Ａは、ダイオード１２の変形例を示す図である。図４Ａに示す例では、双方向のダイオードの替わりに片方向のダイオードが、信号端子５間に設けられている。図４に示す構成でも、上記動作と同様に断線の検査を行うことができる。このように、片方向のダイオードを接続素子に用いることで、接続素子の配置スペースをさらに小さくすることができる。
　図４Ｂに示す例では、各々の信号端子は、隣接する１つの信号端子のみと、双方向のダイオード１２を介して接続されている。このように、複数の連続する信号端子５の間において、一箇所おきに双方向のダイオードを配置することができる。この構成では、接続素子（例えば、ダイオード）の数を減らし、配置スペースをさらに小さくすることができる。また、図４Ｂに示す例では、異なるグループ（ここでは、一例として、グループＡとグループＣ）間の信号端子５a、５ｃの間を一箇所おきにダイオードにより接続しているが、同じグループの信号端子間を接続する構成であってもよい。
　さらに、図４Ｃに示すように、双方向のダイオードに替えて片方向のダイオード１２ａを接続素子とすることもできる。この場合、接続素子の配置スペースをさらに小さくすることができる。
　図４Ｄに示す例は、１つの信号端子は、両側の信号端子と双方向のダイオード１２を介して接続されている。すなわち、３つの信号端子ごとに、信号端子間を接続するダイオード１２が設けられる。この構成では、３本の信号端子（例えば、５ｂ１、５ｄ１、５ｂ２）の中央の信号端子（５ｄ１）のみ信号を入れることで断線の有無を確認できる。また、ダイオード１２により接続される３つの信号端子は、図４Ｄに示すように異なるグループの信号端子を含む構成とすることもできる。あるいは、同じグループの３本の信号端子をダイオードにより互いに接続する構成であってもよい。
　図４Ｅに示す例では、１つの信号端子から、その両側の信号端子に電流が流れるように、片方向のダイオード１２ａが設けられる。図４Ｆに示す例は、１つの信号端子へ、その両側の信号端子から電流が流れるように、片方向のダイオード１２ａが設けられる。すなわち、図４Ｆのダイオード１２ａは、図４Ｅに示すダイオード１２ａの極性が反転したものである。このように、片方向のダイオード１２ａを用いることにより、電圧の向きを制限するとともに、接続素子の配置スペースをさらに小さくすることができる。
　図４Ｇに示す例では、接続素子に、ダイオードの替わりにトランジスタが用いられている。２つの信号端子に、トランジスタのソース電極とドレイン電極がそれぞれ接続されている。ゲート電極は、例えば、トランジスタのＯＮ／ＯＦＦを制御する制御信号を伝送する配線に接続される。
　図４Ｈに示す例では、３つの信号端子間が１つのトランジスタ１４で接続される。中央の信号端子５ｄ１が、トランジスタのゲート電極に接続され、ソース電極とドレイン電極は、両側の信号端子５ｂ１、５ｄ２にそれぞれ接続されている。
　図４Ｉに示す例では、隣り合う２つの信号端子にトランジスタのソース電極とドレイン電極がそれぞれ接続され、これら２つの信号端子の外側の信号端子にゲート電極が接続されている。図４Ｉに示す例は、ゲート接続が中央の信号端子でない場合の例である。
　［第２の実施形態］
　図５は、第２の実施形態に係る液晶パネル２００の概略構成を示す平面図である。図５において、図１と同じ箇所には同じ番号を付している。図５に示す例では、接続端子領域Ｋにおいて、各信号端子５は、双方向のダイオード１２を介してショートライン１３に接続される。具体的には、グループＡおよびグループＣの走査配線１ａ、１ｃに接続される信号端子５ａ、５ｃは、検査用信号端子９ａｃに接続される１本のショートライン１３に、ダイオード１２を介して接続される。グループＢおよびグループＤの走査配線１ｂ、１ｄに接続される信号端子５ｂ、５ｄは、検査用信号端子９ｂｄに接続される１本のショートライン１３に、ダイオード１２を介して接続される。グループＥおよびグループＦのデータ配線２ｅ、２ｆに接続される信号端子５ｅ、５ｆは、検査用信号端子９ｅｆに接続される１本のショートライン１３に、ダイオード１２を介して接続される。
　すなわち、本実施形態のアクティブマトリクス基板１０１は、画素領域Ｐのバスライン（走査配線１およびデータ配線２）へ点灯検査用信号を入力させる為に設けられたトランジスタ４と、各トランジスタ４をグループに分け、各々ＯＮ／ＯＦＦ制御可能とした配線７と、接続端子領域Ｋ（バスライン入力端近傍）に配置される1本以上のショートライン１３とを含む。そして、ショートライン１３と各バスライン間がダイオード１２で接続されている。この構成により、接続端子領域Ｋの検査用素子を小型化しつつも、画素領域内だけでなく、画素領域外における配線の断線も検査することができる。
　図６は、接続素子の変形例を示す図である。図６に示す例では、接続素子として、双方向のダイオード１２の替わりに、片方向のダイオード１２ａが用いられている。これにより、接続素子の配置スペースをさらに小さくすることができる。なお、図６に示す片方向のダイオード１２ａとは、反対方向の片方向ダイオードを用いることもできる。
　［検査時の動作例］
　ここで、各バスライン（走査配線１とデータ配線２）の、接続端子領域Ｋ（例えば、ＩＣ実装部）から画素領域Ｐまでの断線確認方法の一例を説明する。
　本例では、額縁配線領域ＳＲにある検査用信号切り替え用のトランジスタ４のうち、走査配線用のトランジスタ４ａ、４ｂ、４ｃ、４ｄ全てをＯＦＦとし、データ配線用のトランジスタ４ｅ、４ｆをＯＮとする。この状態で、データ配線２に対する点灯検査用信号を付加信号端子１１Ｒ、１１Ｇ、１１Ｂより入力する。さらに、走査配線１とダイオード接続されているショートライン１３へ（すなわち、検査信号用端子９ａｂ、９ｃｄへ）、走査配線に対する点灯検査線用信号を入力する。これにより、グループＥ、Ｆのデータ配線２へは、検査用配線８Ｒ、８Ｇ、８Ｂ経由で点灯検査用信号を入力し、グループＡ～Ｄの走査配線１へは、ショートライン１３から信号端子５ａ～５ｄおよび接続配線３ａ～３ｄ経由で点灯検査用信号を入力することになる。走査配線１への点灯検査用信号は全て、ダイオード１２経由で入力される。この時の走査配線１への点灯検査用信号は低周波（又はＤＣ電位）にすることが望ましい。
　図５に示す例の様に、信号端子５ｄ１と走査配線１ｄ１との間の接続配線３ｄ１に断線箇所がある場合、グループｄの走査配線１ｄ１のみ信号は入らないこととなる。その結果、画素領域Ｐにおいて、ｄラインの画素だけ表示状態が異なることとなり、断線の有無を確認できる。
　また、走査配線１のトランジスタ４ａ～４ｄと、データ配線２のトランジスタ４ｅ、４ｆのＯＮとＯＦＦを入れ替えることで、データ配線２ｅ、２ｆと、その接続配線における断線も、同様に検査することができる。例えば、走査配線１のトランジスタ４ａ～４ｄをＯＮに、データ配線２のトランジスタ４ｅ、４ｆをＯＦＦにした状態で、付加信号端子１１ａ、１１ｂ、１１ｃ、１１ｄから走査配線１への点灯検査用信号を入力し、信号端子５ｅ、５ｆのショートライン１３（検査用信号端子９ｅｆ）から、データ配線２への点灯検査用信号を入力する。これにより、グループＥ、Ｆのデータ配線２へは、ショートライン１３から信号端子５ｅ、５ｆおよび接続配線３ｅ、３ｆ経由で点灯検査用信号を入力し、グループＡ～Ｄの走査配線１へは、検査用配線８ａ～８ｄ経由で点灯検査用信号を入力することになる。データ配線２への点灯検査用信号は全て、ダイオード１２経由で入力される。その結果、走査配線１に加えて、接続配線３ａ～３ｄにおける断線も検査できる。
　なお、グループＡ～Ｄの走査配線１の検査においては、上記第１の実施形態と同様に、グループＡ、Ｂのトランジスタ４ａ、４ｂをＯＮにして、グループＣ、ＤをＯＦＦとして点灯検査信号を入力することもできる。
　第２の実施形態によれば、上記第１の実施形態に比べて、接続端子領域Ｋにおける、検査用の素子のエリアが大きくなるが、確認画面を減らすことが可能となり、工数削減が可能になる。
　［第３の実施形態］
　図７は、第３の実施形態に係る液晶パネル３００の概略構成を示す平面図である。図７において、図１と同じ箇所には同じ番号を付している。図７に示す例では、接続端子領域Ｋにおいて、各信号端子５は、隣にある他の１つの信号端子のみとトランジスタ１４を介して接続されている。トランジスタ１４のソース電極およびドレイン電極は、信号端子に接続され、ゲート電極はショートライン１３に接続される。各信号端子５は、トランジスタ１４を介してショートライン１３に接続される。
　具体的には、グループＡおよびグループＣの走査配線１ａ、１ｃに接続される信号端子５ａ、５ｃは、検査用信号端子９ａｃに接続される１本のショートライン１３に、トランジスタ１４を介して接続される。すなわち、信号端子それぞれは、隣接する１つの信号端子のみと、トランジスタ１４を介して接続される。各トランジスタ１４のドレイン電極はグループＡの信号端子５ａに、ソース電極はグループＣの信号端子５ｃに、ゲート電極はショートライン１３に接続される。これにより、複数並ぶ信号端子５において、各信号端子間は、１つおきにトランジスタ１４によって接続された構成となる。
　同様に、グループＢおよびグループＤの走査配線１ｂ、１ｄに接続される信号端子５ｂ、５ｄは、検査用信号端子９ｂｄに接続される１本のショートライン１３に、トランジスタ１４を介して接続される。グループＥおよびグループＦのデータ配線２ｅ、２ｆに接続される信号端子５ｅ、５ｆは、検査用信号端子９ｅｆに接続される１本のショートライン１３に、トランジスタ１４を介して接続される。
　図７に示す例は、異なるグループのバスラインに接続される信号端子が、トランジスタにより接続される構成である。すなわち、グループＡとグループＣ、グループＢとグループＤ、およびグループＥとグループＦが、それぞれ、接続端子領域Ｋにおいて、トランジスタ１４によって接続されることになる。
　本実施形態のアクティブマトリクス基板１０１は、画素領域Ｐのバスライン（走査配線１およびデータ配線２）へ点灯検査用信号を入力させる為に設けられたトランジスタ４と、各トランジスタ４をグループに分け、各々ＯＮ／ＯＦＦ制御可能とした配線７と、接続端子領域Ｋ（バスライン入力端近傍）における各ライン間を、１個置きに接続したトランジスタ１４を含む。この構成により、接続端子領域Ｋの検査用素子を小型化しつつも、画素領域内だけでなく、画素領域外における配線の断線も検査することができる。
　［検査時の動作例］
　ここで、各バスライン（走査配線１とデータ配線２）の、接続端子領域Ｋ（ＩＣ実装部）から画素領域Ｐまでの断線確認方法の一例を説明する。
　本動作例では、走査配線１と検査用配線８との接続を切り替えるトランジスタ４のうち、グループＣのトランジスタ４ｃ１、４ｃ２と、グループＤのトランジスタ４ｄ１、４ｄ２をＯＦＦとし、その他のグループ（Ａ、Ｂ、Ｅ、Ｆ）のトランジスタ４ａ、４ｂ、４ｅ、４ｆをＯＮにする。この状態で、点灯検査用信号を付加信号端子１１ａ、１１ｂから入力する。この時の走査配線へ入力する点灯検査用信号は低周波（またはＤＣ電位）にすることが望ましい。また、データ配線２ｅ、２ｆに対しても、付加信号端子１１Ｒ、１１Ｇ、１１Ｂより検査用信号を入力する。
　そうすると、グループＡ、Ｂの走査配線１ａ、１ｂにはトランジスタ４ａ、４ｂを介して、点灯検査用信号が入力される。また、Ｃ，Ｄ(及びｄ)グループの走査配線１ｃ、１ｄには、グループＡ、Ｂへ入力された点灯検査用信号が、接続素子領域Ｋのトランジスタ１４を経由して入力される。すなわち、トランジスタ４ａ、４ｂを介して、走査配線に入力される点灯検査用信号は、接続配線３ａ、３ｂを通って信号端子５ｂに到達し、トランジスタ１４を介して隣の信号端子５ｃ、５ｄから接続配線３ｃ、３ｄに入り、走査配線１ｃ、１ｄに入力される。ここで、図７に示すように、走査配線１ｄ１と信号端子５ｄ１との間の接続配線３ｄ１に断線がある場合、走査配線３ｄ１には点灯検査用信号が入力されないことになる。その結果、走査配線１ｄ１に対応するｄグループの画素は点灯しない。これにより、接続配線３ｄ１の断線が検出することができる。
　このように、グループの異なるバスラインの信号端子間（例えば、信号端子５ａと５ｃの間）を、トランジスタ１４により接続することで、各グループ（例えば、グループＡ～Ｄ）のバスライン（１ａ～１ｄ）のみならず、グループ間の接続配線（３ａ～３ｄ）における断線の検査もすることができる。
　上記第３の実施形態によれば、第１の実施形態や第２の実施形態に比べて、素子エリアをさらに小さくすることができる。また、第１の実施形態に比べて確認画面を減らすことが可能となる。
　図８Ａは、図７に示す接続端子領域Ｋにおけるトランジスタ１４の構成例を示す平面図である。図８Ｂは、図８Ａに示すＡ－Ａ線に沿う断面図である。図８Ａ、図８Ｂに示す例では、複数の信号端子５ｂ、５ｄを形成する電極それぞれから延びる線路の間に、一方の線路からソース電極１４ｓが、他方の線路からドレイン電極１４ｄが、それぞれ内側に向かって延びて、線路の中央付近で対向するように設けられる。ゲート電極１４ｇは、ソース電極１４ｓの先端部とドレイン電極１４ｄの先端部とに挟まれた領域の下方を通り、一部がソース電極１４ｓの先端部とゲート電極１４ｇの先端部に重なる位置に設けられる。ゲート電極１４ｇを覆うようにゲート電極１４ｇの上には絶縁層１６が設けられ、絶縁層１６の上に、半導体層１４ｈが、ゲート電極１４ｇを覆う位置に形成される。半導体層１４ｈは、ソース電極１４ｓの先端部からドレイン電極１４ｄの先端部にかけて形成される。半導体層１４ｈにおいて、ゲート電極１４ｇおよびソース電極１４ｓで挟まれる領域はソース領域、ゲート電極１４ｇおよびドレイン電極１４ｄで挟まれる領域はドレイン領域となる。半導体層１４ｈにおいて、ソース領域とドレイン領域との間がチャネル領域となる。
　また、ゲート電極１４ｇと、基板（図示せず）との間に、トランジスタ１４への外光を遮断する遮光膜１５が設けられる。遮光膜１５は、例えば、接続端子領域Ｋの全領域に設けられてもよいし、トランジスタ１４が形成される部分のみに設けられてもよい。遮光膜１５は、光が透過しにくく、かつ、反射もしにくい材料で形成されることが好ましい。例えば、ＯＤ（Optical Density，光学濃度）値の高い有機膜で遮光膜１５を形成することが好ましいが、遮光部５の材料は特に限定されない。
　なお、トランジスタの構成は、図８Ａ、図８Ｂに示す例に限定されない。トランジスタは、例えば、ソース電極及びドレイン電極と、ゲート電極との上下を反転した構成（いわゆるトップゲート方式）であってもよい。同様に、図３Ａ、図３Ｂで示したダイオードを構成するトランジスタも、トップゲート方式であってもよい。
　［変形例］
　図９は、接続端子領域Ｋにおける、接続素子の変形例を示す図である。図９に示す例では、各信号端子５は、隣にある他の１つの信号端子とトランジスタ１４を介して接続されている。トランジスタ１４のソース電極およびドレイン電極は、ダイオード１２を介して信号端子に接続され、ゲート電極はショートライン１３に接続される。ソース電極に接続されるダイオード１２とドレイン電極に接続されるダイオード１２の向きは、ソース電極からドレイン電極へまたはその逆の方向に電流が流れるように設定される。
　例えば、グループＡとグループＣの走査配線に接続される信号端子５ａ、５ｃ間を接続するトランジスタ１４およびダイオード１２においては、グループＡの信号端子５ａからグループＣの信号端子５ｃへ電流が流れるようにダイオード１２の向きが設定される。このように、図９に示す構成によれば、特定のグループ間における信号端子の接続を、トランジスタ１４およびダイオード１２により制御することが可能になる。なお、図９に示す構成は、一例であり、トランジスタ１４およびダイオード１２の組み合わせの構成はこれに限定されない。
　［切断例］
　上記第１～第３の実施形態において、例えば、検査工程の後に、ダイオード１２やトランジスタ１４などの接続端子領域Ｋにおける接続素子を切断する切断工程が行われてもよい。具体的には、図１、図４、図７に示すダイオード１２やトランジスタ１４を、信号端子５から電気的に切り離す工程が含まれてもよい。具体的には、信号端子５とダイオード１２またはトランジスタ１４との間の配線を切断することができる。切断方法として、例えば、レーザーを用いて切断することができる。
　図１０Ａは、図１に示す接続端子領域Ｋにおいて、接続素子であるダイオード１２と信号端子５との間の配線を切断した後の回路構成を示す図である。図１０Ａに示す例では、信号端子５とダイオード１２との間を横切る点線Ｃ１を切断線として、配線が切断されている。また、切断線はＣ１に限られず、例えば、Ｃ２を切断線とすることができる。図１０Ｂは、図５に示す接続端子領域Ｋにおいて、接続素子であるダイオード１２と信号端子５との間の配線を切断した後の回路構成を示すである。図１０Ｂに示す例では、信号端子５とダイオード１２との間を横切る点線Ｃ３を切断線として、配線が切断されている。
　なお、切断箇所は、図１０Ａおよび図１０Ｂに示す例に限られない。例えば、複数の接続素子と接続端子と間、接続素子へ接続されている配線、接続素子の周囲の配線の少なくとも一部を切断することができる。
　［スイッチング素子および配線のグループ化の変形例］
　上記第１～第３の実施形態においては、走査配線１はグループＡ～Ｄ、データ配線２は、グループＥ、Ｆに分けられ、グループごとにトランジスタ４を制御する制御配線が設けられている。すなわち、走査配線１およびデータ配線２それぞれが複数のグループに分けられている。グループ分けの方法は、これに限定されない。
　例えば、走査配線１およびデータ配線２のいずれか一方を一つのグループにまとめ、他方を複数のグループに分けることができる。例えば、走査配線１は、常にＯＮまたはＯＦＦの状態で、データ配線２の導通検査を行う場合等は、走査配線１は１つのグループにまとめることができる。
　また、上記第１～第３の実施形態においては、グループＡ～Ｆごとにトランジスタ４のＯＮ／ＯＦＦを制御するための制御配線７ａ～７ｆが設けられているが、複数のグループにおけるトランジスタ４のゲート電極を纏めて１つの制御配線に接続することもできる。すなわち、複数のグループに属するスイッチング素子のゲート電極が共通の制御配線に接続されてもよい。例えば、図１において、走査配線１のうち、画素領域Ｐの左側に引き出されるグループＡ、Ｃに接続されるトランジスタ４ａ、４ｃのゲート電極は、それぞれ制御配線７ａ、７ｃに接続されているが、これらトランジスタ４ａ、４ｃの制御配線７ａ、７ｃは1本の配線にまとめることもできる。このように、制御配線を纏めて複数のグループで共有することにより、配線数を減らすことができ、狭額縁化が容易になる。なお、複数のグループの制御配線を纏めた場合、例えば、付加接続配線をグループごとに設けることにより、グループごとの入力信号の制御することができる。
　また、上記第１～第３の実施形態の走査配線１においては、グループＡ～Ｄごとに付加接続配線８ａ～８ｄが設けられているが、複数のグループの走査配線を纏めて１つの付加接続配線に接続することもできる。例えば、図１において、走査配線１のうち、画素領域Ｐの左側に引き出されるグループＡ、Ｃに接続される付加接続配線８ａ、８ｃは１本の配線に纏めることもできる。付加接続配線を纏めることによっても、配線数を減らすことができ、狭額縁化が容易になる。複数のグループの付加接続配線を纏めた場合、例えば、付加接続配線をグループごとに設けることにより、グループごとの入力信号の制御することができる。
　上記のように、付加信号端子から付加接続配線を経てバスラインへ信号を入力する経路を、複数グループ間で一纏めにしてもよいし、複数のグループそれぞれに設けてもよい。また、付加接続配線とバスライン間の接続を制御するスイッチング素子の制御配線も、複数グループ間で一纏めにしてもよいし、複数のグループそれぞれに設けてもよい。このように、付加接続配線および制御配線は、それぞれ必要に応じてグループと対応させることができる。
　図１１は、スイッチング素子および配線の変形例の一つを示す図である。図１１に示す例では、画素領域Ｐの右側へ引き出された走査線１ａ、１ｃ（グループＡ、Ｃ）は、いずれも、共通の付加接続配線８ａｃに接続されている。画素領域Ｐの左側へ引き出された走査線１ｂ、１ｄ（グループＢ、Ｄ）は、いずれも、共通の付加接続配線８ｂｄに接続されている。画素領域の上側に引き出されたデータ配線２ｅ、２ｆ（グループＥ、Ｆ）のトランジスタ４ｅ、４ｆのゲート電極は、共通の制御配線７に接続されている。なお、図１１に示す例における点灯検査時の動作は、上記第１の実施形態と同様にすることができる。
　上記の第１～第３の実施形態に係る液晶パネルは、例えば、携帯電話、ＰＤＡ（Personal Digital Assistant）、ＰＨＳ（Personal Handy-phone System）、ＨＨＴ（Hand Held Terminal）等の携帯端末用の電子機器に用いることができる。また、液晶パネルは、携帯端末用の電子機器以外に、ゲーム端末、カーナビゲーションシステム、パーソナルコンピュータ、テレビ、ビデオカメラ、デジタルカメラ等の電子機器にも用いることができる。
　上記第１～第３の実施形態に係るアクティブマトリクス基板１０１は、液晶パネルに限られず、例えば、電界放出ディスプレイ、プラズマディスプレイ、有機ＥＬディスプレイ等の、パネル（表示装置）に用いることもできる。
　上記の第１～第３の実施形態に係る液晶パネルに、ドライバＩＣまたはドライバに接続されるＦＰＣ、および光源ユニットをさらに設けることで液晶表示装置を構成することができる。
　以上のように、本発明は、アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法として有用である。

Claims (13)

  1. 　画素領域に設けられた複数のバスラインと、
    　前記画素領域の外側にある接続端子領域に設けられる、前記複数のバスラインそれぞれへ駆動信号を入力するための複数の信号端子と、
    　前記複数の信号端子とバスラインとの間をそれぞれ繋ぐ接続配線と、
    　前記画素領域の外側に設けられ、前記信号端子から入力される駆動信号とは異なる経路で前記複数のバスラインへ信号を入力するための付加信号端子と、
    　前記複数のバスラインと前記付加信号端子との間を繋ぐ付加接続配線と、
    　前記複数のバスラインと付加接続配線との接続をそれぞれ制御する複数のスイッチング素子とを備え、
    　前記複数のスイッチング素子は、複数のグループに分けられ、グループごとにバスラインと付加接続配線との接続が制御可能であり、
    　前記接続端子領域において、前記複数の信号端子の間を接続するダイオードまたはスイッチング素子で構成される接続素子が設けられることを特徴とする、アクティブマトリクス基板。
  2. 　前記接続素子は、前記グループの異なるバスラインにそれぞれ接続される信号端子の間に設けられることを特徴とする、請求項１に記載のアクティブマトリクス基板。
  3. 　前記接続素子は、双方向ダイオード、片方向ダイオードまたはトランジスタである、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記信号端子それぞれは、隣接する１つの信号端子のみと、前記接続素子を介して接続される、請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
  5. 　前記複数の信号端子をまとめて、画素点灯用の信号を入力するための付加信号端子に接続するショートラインをさらに備え、
    　前記接続素子は、前記複数の信号端子と前記ショートラインとの間に設けられる、請求項１～４のいずれか１項に記載のアクティブマトリクス基板。
  6. 　前記複数の信号端子を複数の群に分類し、それぞれの群ごとに、信号端子をまとめて複数の付加信号端子にそれぞれ接続する複数のショートラインを備え、
    　前記接続素子は、それぞれの群における信号端子と各ショートラインとの間に設けられ、
    　前記各群は、前記グループのうち少なくとも１つのグループのスイッチング素子に接続される信号端子を含む、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
  7. 　前記接続素子は、複数の信号端子間の接続を制御するトランジスタであって、トランジスタのゲート電極およびソース電極が２つの信号端子に、ソース電極が前記ショートラインに接続される、請求項５または６に記載のアクティブマトリクス基板。
  8. 　前記接続素子への外部からの光を遮断する遮光膜を、さらに備えた請求項１～７のいずれか１項に記載のアクティブマトリクス基板。
  9. 　前記接続素子は、連続する３つの信号端子ごとに設けられ、当該３つの信号端子の中央の信号端子と両側の信号端子との間を接続する、請求項１～８のいずれか1項に記載のアクティブマトリクス基板。
  10. 　請求項１～９のいずれか1項に記載のアクティブマトリクス基板を備えた表示装置。
  11. 　アクティブマトリクス基板の検査方法であって、
    　前記アクティブマトリクス基板は、
    　画素領域に設けられた複数のバスラインと、
    　前記画素領域の外側にある接続端子領域に設けられる、前記複数のバスラインそれぞれへ駆動信号を入力するための複数の信号端子と、
    　前記複数の信号端子とバスラインとの間をそれぞれ繋ぐ接続配線と、
    　前記接続端子領域において、前記複数の信号端子の間を接続する接続素子と、
    　前記画素領域の外側に設けられ、前記複数のバスラインそれぞれへ前記信号端子から入力される前記駆動信号とは異なる経路で信号を入力するための付加信号用端子と、
    　前記複数のバスラインと前記付加信号端子との間をそれぞれ繋ぐ付加接続配線と、
    　前記複数のバスラインと前記付加接続配線との接続をそれぞれ制御する複数のスイッチング素子とを備え、
    　前記複数のスイッチング素子は２以上のグループに分けられ、前記グループの少なくとも１グループのバスラインと前記付加接続配線との接続をＯＮにする工程と、
    　前記検査信号用端子から、信号を入力する工程と、
    　前記信号が、前記ＯＮになったスイッチング素子を介して前記バスラインに入力されるとともに、前記接続配線を介して前記信号端子へ到達し、さらに、前記接続素子を介して、他の信号端子から他の接続配線およびバスラインへ入力される工程とを含む、検査方法。
  12. 　アクティブマトリクス基板の検査方法であって、
    　前記アクティブマトリクス基板は、
    　画素領域に設けられた複数のバスラインと、
    　前記画素領域の外側にある接続端子領域に設けられる、前記複数のバスラインそれぞれへ駆動信号を入力するための複数の信号端子と、
    　前記複数の信号端子とバスラインとの間をそれぞれ繋ぐ接続配線と、
    　前記複数の信号端子に接続されるショートラインと、
    　前記複数の信号端子と前記ショートラインとの間に設けられる接続素子と、
    　前記画素領域の外側に設けられ、前記信号端子から入力される駆動信号とは異なる経路で前記複数のバスラインそれぞれへ信号を入力するための付加信号端子と、
    　前記複数のバスラインと前記付加信号端子との間をそれぞれ繋ぐ付加接続配線と、
    　前記複数のバスラインと付加接続配線との接続をそれぞれ制御する複数のスイッチング素子とを備え、
    　前記複数のスイッチング素子は２以上のグループに分けられ、前記グループの少なくとも１グループのバスラインと付加接続配線との接続をＯＮにする工程と、
    　前記付加信号端子から、信号を入力する工程と、
    　前記入力された信号を、ＯＮになった前記スイッチング素子を介してバスラインに入力する工程と、
    　前記信号が入力されたバスラインの画素を点灯するための信号を前記ショートラインおよび接続素子を介して入力する工程とを含む、検査方法。
  13. 　前記点灯検査信号による画素の点灯検査の後、前記複数の接続素子の少なくとも一部を切断する工程をさらに含む、請求項１１または１２に記載の検査方法。
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US13/807,021 US9614001B2 (en) 2010-06-28 2011-06-22 Active matrix substrate including signal terminals additional signal terminals and switching elements for testing the active matrix substrate
EP11800664.2A EP2587473A4 (en) 2010-06-28 2011-06-22 ACTIVE MATRIX SUBSTRATE, DISPLAY DEVICE AND METHOD FOR TESTING THE ACTIVE MATRIX SUBSTRATE OR DISPLAY DEVICE
KR1020137001554A KR101436763B1 (ko) 2010-06-28 2011-06-22 액티브 매트릭스 기판, 표시 장치, 및 이것들의 검사 방법
CN201180031775.XA CN102959608B (zh) 2010-06-28 2011-06-22 有源矩阵基板、显示装置以及它们的检查方法

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102608469A (zh) * 2012-03-29 2012-07-25 北京经纬恒润科技有限公司 一种测试装置
WO2013161661A1 (ja) * 2012-04-25 2013-10-31 シャープ株式会社 マトリクス基板及び表示装置
JP2013225076A (ja) * 2012-04-23 2013-10-31 Panasonic Corp アクティブマトリクス基板
WO2016185642A1 (ja) * 2015-05-21 2016-11-24 パナソニック液晶ディスプレイ株式会社 表示パネル
WO2020044546A1 (ja) * 2018-08-31 2020-03-05 シャープ株式会社 表示装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012090879A1 (ja) * 2010-12-28 2012-07-05 シャープ株式会社 アクティブマトリクス基板
US9177497B2 (en) * 2012-11-22 2015-11-03 Shenzhen China Star Optoelectronics Technology Co., Ltd Method for testing LCD panel
JP6324499B2 (ja) * 2014-05-22 2018-05-16 シャープ株式会社 アクティブマトリクス基板および表示装置
KR102217920B1 (ko) 2014-12-15 2021-02-22 삼성디스플레이 주식회사 표시 장치
CN109036238A (zh) * 2015-04-01 2018-12-18 上海天马微电子有限公司 阵列基板、测试方法、显示面板及显示装置
CN105093025B (zh) * 2015-08-18 2019-01-22 深圳市华星光电技术有限公司 In Cell触控显示面板的检测电路及检测方法
CN105759472A (zh) * 2016-05-06 2016-07-13 深圳市华星光电技术有限公司 面板检测单元、阵列基板及液晶显示装置
US9947255B2 (en) * 2016-08-19 2018-04-17 Apple Inc. Electronic device display with monitoring circuitry
CN109791745A (zh) * 2016-09-27 2019-05-21 夏普株式会社 显示面板
JP2018128487A (ja) * 2017-02-06 2018-08-16 セイコーエプソン株式会社 電気光学パネル、電気光学装置および電子機器
KR102392373B1 (ko) * 2017-08-24 2022-04-29 삼성디스플레이 주식회사 표시 장치
JP6753885B2 (ja) * 2018-04-16 2020-09-09 シャープ株式会社 アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の欠陥修正方法
CN110503907B (zh) * 2018-05-17 2024-04-05 京东方科技集团股份有限公司 显示面板及其裂纹检测方法、显示装置
CN110580869A (zh) * 2018-06-11 2019-12-17 深超光电（深圳）有限公司 线路检测系统
TWI706393B (zh) * 2019-08-21 2020-10-01 友達光電股份有限公司 陣列基板
TWI740516B (zh) * 2020-05-28 2021-09-21 元太科技工業股份有限公司 顯示面板
CN112599061A (zh) * 2021-01-05 2021-04-02 厦门天马微电子有限公司 阵列基板、显示面板及检测方法
CN113570990B (zh) * 2021-07-30 2024-02-09 北京京东方光电科技有限公司 信号检测装置、方法及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11109410A (ja) * 1997-09-30 1999-04-23 Sharp Corp 液晶表示装置のアクティブマトリクス基板及びその検査方法
JP2001147650A (ja) * 1998-10-16 2001-05-29 Seiko Epson Corp 電気光学装置用基板およびアクティブマトリクス基板ならびに電気光学装置用基板の検査方法
JP2005221598A (ja) * 2004-02-04 2005-08-18 Hitachi Displays Ltd 表示装置
WO2009113669A1 (ja) * 2008-03-14 2009-09-17 シャープ株式会社 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法
WO2009139290A1 (ja) * 2008-05-16 2009-11-19 シャープ株式会社 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453991A (en) * 1992-03-18 1995-09-26 Kabushiki Kaisha Toshiba Integrated circuit device with internal inspection circuitry
TW354380B (en) * 1995-03-17 1999-03-11 Hitachi Ltd A liquid crystal device with a wide visual angle
TW437095B (en) 1998-10-16 2001-05-28 Seiko Epson Corp Substrate for photoelectric device, active matrix substrate and the inspection method of substrate for photoelectric device
TW527513B (en) * 2000-03-06 2003-04-11 Hitachi Ltd Liquid crystal display device and manufacturing method thereof
JP2003202589A (ja) * 2001-12-28 2003-07-18 Fujitsu Display Technologies Corp 液晶表示装置及びその製造方法
JP4006304B2 (ja) 2002-09-10 2007-11-14 株式会社 日立ディスプレイズ 画像表示装置
KR101157979B1 (ko) * 2005-06-20 2012-06-25 엘지디스플레이 주식회사 유기발광다이오드 구동회로와 이를 이용한유기발광다이오드 표시장치
JP4637868B2 (ja) 2007-03-16 2011-02-23 株式会社 日立ディスプレイズ 画像表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11109410A (ja) * 1997-09-30 1999-04-23 Sharp Corp 液晶表示装置のアクティブマトリクス基板及びその検査方法
JP2001147650A (ja) * 1998-10-16 2001-05-29 Seiko Epson Corp 電気光学装置用基板およびアクティブマトリクス基板ならびに電気光学装置用基板の検査方法
JP2005221598A (ja) * 2004-02-04 2005-08-18 Hitachi Displays Ltd 表示装置
WO2009113669A1 (ja) * 2008-03-14 2009-09-17 シャープ株式会社 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法
WO2009139290A1 (ja) * 2008-05-16 2009-11-19 シャープ株式会社 アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2587473A4 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102608469A (zh) * 2012-03-29 2012-07-25 北京经纬恒润科技有限公司 一种测试装置
CN102608469B (zh) * 2012-03-29 2014-08-13 北京经纬恒润科技有限公司 一种测试装置
JP2013225076A (ja) * 2012-04-23 2013-10-31 Panasonic Corp アクティブマトリクス基板
WO2013161661A1 (ja) * 2012-04-25 2013-10-31 シャープ株式会社 マトリクス基板及び表示装置
CN104246860A (zh) * 2012-04-25 2014-12-24 夏普株式会社 矩阵基板和显示装置
CN104246860B (zh) * 2012-04-25 2016-08-17 夏普株式会社 矩阵基板和显示装置
WO2016185642A1 (ja) * 2015-05-21 2016-11-24 パナソニック液晶ディスプレイ株式会社 表示パネル
US10128276B2 (en) 2015-05-21 2018-11-13 Panasonic Liquid Crystal Display Co., Ltd. Display panel
WO2020044546A1 (ja) * 2018-08-31 2020-03-05 シャープ株式会社 表示装置

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