KR20060066355A - 박막 트랜지스터 표시판 및 이의 제조 방법, 그리고 이를포함하는 액정 표시 장치 - Google Patents

박막 트랜지스터 표시판 및 이의 제조 방법, 그리고 이를포함하는 액정 표시 장치 Download PDF

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Abstract

본 발명에 따른 박막 트랜지스터 표시판은, 기판 위에 형성되어 있는 제1 및 제2 게이트선, 상기 제1 및 제2 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 진성 반도체층 및 불순물 반도체층, 상기 불순물 반도체층 위에 형성되어 있는 도전막을 포함하며 상기 제1 및 제2 게이트선과 각각 교차하는 데이터선 및 검사선과 이와 각각 마주보는 드레인 전극 및 소스 전극, 상기 데이터선, 상기 드레인 전극, 상기 검사선 및 상기 소스 전극 위에 형성되어 있는 보호막, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 포함한다.
이와 같이, 쇼팅 바와 검사선 사이에 별개의 박막 트랜지스터로 이루어지는 스위칭 소자를 형성하고, 어레이 테스트를 할 때 이 박막 트랜지스터에 게이트 오프 전압을 인가함으로써 쇼팅 바와 검사선을 전기적으로 분리시킨다. 이렇게 하면 어레이 테스트를 할 때 검사선을 짝수 번째와 홀수 번째로 나누어 신호를 인가할 수 있다.
박막트랜지스터, 스위칭 소자, 액정표시장치, 어레이, 테스트, 단선, 단락

Description

박막 트랜지스터 표시판 및 이의 제조 방법, 그리고 이를 포함하는 액정 표시 장치 {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF AND LIQUID CRYSTAL DISPLAY INCLUDING THE SAME}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 표시판을 IIa-IIa' 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.
도 3, 도 7 및 도 9는 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이다.
도 4a 및 도 4b는 도 3에 도시한 박막 트랜지스터 표시판을 각각 IVa-IVa' 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다.
도 5a 및 도 6b는 도 4a 및 도 4b 다음 단계에서의 도면으로서 그 순서에 따라 나열한 것이다.
도 8a 및 도 8b는 도 7에 도시한 박막 트랜지스터 표시판을 각각 VIIIa-VIIIa' 및 VIIIb-VIIIb' 선을 따라 잘라 도시한 단면도이다.
도 10a 및 도 10b는 도 9에 도시한 박막 트랜지스터 표시판을 각각 Xa-Xa' 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이다.
도 11은 도 10b 다음 단계에서의 도면이다.
도 12는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 개략적인 배치도이다.
본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법, 그리고 이를 포함하는 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게 이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
한편, 표시 장치를 제조하는 과정에서 단선이나 단락 등 불량 여부를 검출하기 위하여 여러 검사 과정을 거치게 되는데, OS 테스트(open short test), 어레이 테스트(array test), VI(visual inspection) 테스트, 그로스 테스트, 모듈 테스등이 그 예이다.
OS 테스트는 박막 트랜지스터를 제조하는 과정에서 소스 전극 및 드레인 전극으로 분리된 후 일정 전압을 인가하여 신호선의 단선이나 박막 트랜지스터의 단락 여부를 알아보는 시험이고, 어레이 테스트는 모 기판(mother glass)으로부터 개별적인 셀(cell)들로 분리되기 전에 일정한 전압을 인가하고 출력 전압의 유무를 통하여 표시 신호선의 단선 여부를 알아보는 시험이며, VI 테스트는 개별적인 셀 들로 분리된 후 상부 표시판과 하부 표시판을 결합하고 일정한 전압을 인가한 후 사람의 눈으로 보면서 표시 신호선의 단선 여부를 알아보는 시험이다. 그로스 테스트는 구동 회로를 실장하기 전 실제 구동 전압과 동일한 전압을 인가하여 화면의 표시 상태를 통하여 화질 및 표시 신호선의 단선 여부를 알아보는 시험이며, 모듈 테스트는 구동 회로를 장착한 후 최종적으로 구동 회로의 적정 동작 여부를 알아보는 시험이다.
이때, OS 테스트의 경우에는 검사선에 연결된 쇼팅 바를 통해서 일정한 전압을 인가하고, 어레이 테스트의 경우에는 이 검사선을 짝수 및 홀수로 나누어 일정한 전압을 인가한다.
한편, 박막 트랜지스터 표시판을 제조할 때에는 4매 공정 또는 5매 공정을 이용한다. 이때, 4매 공정의 경우 게이트선의 경우에는 별 문제가 없지만 데이터선 아래에 있는 반도체층으로 인해 신호선이 쇼팅 바와 분리되지 않는다. 따라서, 4매 공정에서는 모든 검사선이 연결 상태로 있게 되어 짝수번째와 홀수 번째 검사선을 분리하여 검사할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 종래 기술의 이러한 문제점을 해결할 수 있는 박막 트랜지스터 표시판 및 이의 제조 방법, 그리고 이를 포함하는 액정 표시 장치를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은, 기판, 상기 기판 위에 형성되어 있는 제1 및 제2 게이트선, 상기 제1 및 제2 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 진성 반도체층 및 불순물 반도체층, 상기 불순물 반도체층 위에 형성되어 있는 도전막을 포함하며 상기 제1 및 제2 게이트선과 각각 교차하는 데이터선 및 검사선과 이와 각각 마주보는 드레인 전극 및 소스 전극, 상기 데이터선, 상기 드레인 전극, 상기 검사선 및 상기 소스 전극 위에 형성되어 있는 보호막, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 포함한다.
이때, 상기 보호막은 상기 검사선 및 상기 소스 전극의 일부를 드러내는 개구부를 갖는 것이 바람직하다.
또한, 상기 박막 트랜지스터 표시판은 상기 검사선의 일부 및 상기 소스 전 극의 일부 위에 각각 형성되어 있는 제1 및 제2 식각 차단 부재를 더 포함하는 것이 바람직한데, 상기 제1 및 제2 식각 차단 부재는 상기 화소 전극과 동일한 물질로 이루어지는 것이 바람직하다.
여기서, 상기 검사선의 일부 및 상기 소스 전극의 일부의 경계선은 상기 제1 및 제2 식각 차단 부재의 경계선과 일치하는 것이 바람직하다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 제1 및 제2 게이트선을 형성하는 단계, 게이트 절연막, 진성 반도체층, 불순물 반도체층, 도전막을 적층하는 단계, 상기 도전막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계, 상기 감광막을 마스크로 하여 상기 도전막을 식각하여 데이터선 및 검사선을 형성하는 단계, 상기 감광막의 제2 부분을 제거하여 상기 도전막을 노출시키는 단계, 상기 도전막과 상기 불순물 반도체층을 차례로 식각하여 드레인 전극을 형성하는 단계, 보호막을 적층하는 단계, 그리고 상기 검사선의 도전막을 일부 드러내어 소스 전극을 형성하는 단계를 포함한다.
이때, 상기 검사선의 도전막을 일부 드러내어 소스 전극을 형성하는 단계는, 상기 검사선의 도전막을 일부 드러내는 개구부를 형성하는 단계, 상기 검사선의 도전막을 일부 덮는 차단 식각 부재를 형성하는 단계, 그리고 상기 차단 식각 부재를 마스크로 하여 상기 검사선의 도전막과 불순물 반도체층을 차례로 식각하여 상기 소스 전극을 형성하는 단계를 포함하는 것이 바람직하다.
여기서, 상기 차단 식각 부재를 형성할 때 상기 드레인 전극과 연결되는 화 소 전극을 형성하는 것이 바람직하며, 상기 개구부는 상기 제2 게이트선과 중첩하는 영역에서 형성되는 것이 바람직하다.
또한, 상기 데이터선 및 검사선을 형성할 때 상기 소스 전극과 연결되는 쇼팅 바를 형성하는 것이 바람직하다.
본 발명의 한 실시예에 따른 액정 표시 장치는, 제1 스위칭 소자를 각각 포함하는 복수의 화소, 상기 화소에 연결되어 있는 게이트선 및 데이터선, 상기 데이터선의 끝에 연결되어 있는 확장부, 상기 확장부에 연결되어 있는 검사선, 상기 검사선에 연결되어 있는 쇼팅 바, 그리고 상기 검사선과 상기 쇼팅 바 사이에 연결되어 있는 제2 스위칭 소자를 포함한다.
이때, 상기 검사선 중 홀수 번째 검사선에 연결되어 있는 제1 어레이 패드와 짝수 번째 검사선에 연결되어 있는 제2 어레이 패드를 포함하는 것이 바람직한데, 상기 제1 및 제2 어레이 패드에 소정 전압을 인가하여 어레이 테스트를 행하는 경우, 상기 쇼팅 바와 상기 검사선은 전기적으로 분리되는 것이 바람직하며, 이러한 분리는 상기 제2 스위칭 소자에 상기 제2 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 전압이 인가되어 이루어진다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판, 이의 제조 방법 및 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1에 도시한 박막 트랜지스터 표시판을 각각 IIa-IIb' 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 제1 및 제2 게이트선(gate line)(121, 126) 및 복수의 유지 전극선(131)이 형성되어 있다. 게이트선(121, 126)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121, 126)의 일부는 복수의 게이트 전극(gate electrode)(124, 125)을 이룬다. 또한 게이트선(121)의 한 끝 부분(129, 123)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있다.
유지 전극선(131)은 이웃한 두 게이트선(121) 중 아래쪽 게이트선(121)에 인접하여 가로 방향으로 뻗어 있다.
게이트선(121, 126) 및 유지 전극선(131)은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리(Cu)나 구리 합금 등 구리 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 도전막을 포함한다. 그러나 게이트선(121, 126)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 게이트선(121, 126)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어진다. 비저항이 낮은 도전막이 상부에 오고 접촉 특성이 우수한 도전막이 하부에 오는 구조로는 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금의 상부막을 들 수 있고, 그 반대인 예로는 알루미늄-네오디뮴 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121, 126) 및 유지 전극선(131)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.
게이트선(121, 126) 및 유지 전극선(131) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151, 153)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으 며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 선형 반도체(156)는 가로 방향으로부터 뻗어 있으며, 이로부터 세로 방향으로 반도체(153)가 형성되어 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
또한, 반도체(153)의 상부에는 선형 저항성 접촉 부재(166, 168)가 형성되어 있고, 반도체(156)의 상부에는 선형 저항성 접촉 부재(169)가 형성되어 있다.
반도체(151, 153, 156)와 저항성 접촉 부재(161, 165, 166, 168, 169)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165, 166, 168, 169) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171), 복수의 드레인 전극(drain electrode)(175), 그리고 검사선(71) 및 쇼팅 바(shorting bar)(76)가 형성되어 있다.
데이터선(171) 및 검사선(71)은 주로 세로 방향으로 뻗어 게이트선(121, 126)과 교차하며 데이터 전압(data voltage) 및 검사 전압(test voltage)을 각각 전달하고, 쇼팅 바(76)는 가로 방향으로 뻗어 있으며 정전기로부터 박막 트랜지스터 표시판을 보호하는 한편, OS 테스트에 필요한 검사 전압을 전달한다.
각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이루며, 쇼팅 바(76)에서 검사선(71)을 향하여 세로 방향으로 뻗은 복수의 가지가 소스 전극(73)을 이룬다. 한 쌍의 소스 전극(173, 73)과 드레인 전극(175, 71)은 서로 분리되어 있으며 게이트 전극(124, 125)에 대하여 서로 반대쪽에 위치한다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. 이와 마찬가지로, 게이트 전극(125), 소스 전극(73) 및 드레인 전극(71)은 반도체(153)와 박막 트랜지스터를 이루고, 채널은 소스 전극(73)과 드레인 전극(71) 사이의 반도체(153)에 형성된다.
데이터선(171), 드레인 전극(175) 및 검사선(71)과 쇼팅 바(76)는 특히, IZO 또는 ITO와의 물리적, 화학적, 전기적 특성이 우수한 물질, 이를테면 티타늄, 탄탈륨, 크롬, 몰리브덴(Mo) 또는 이들의 합금 등으로 이루어진 상부막(171r, 175r, 71r, 76r)과, 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진 중간막(171q, 175q, 71q, 76q)과 알루미늄 계열의 금속이 저항성 접촉 부재로 확산되는 것을 방지하기 위한 금속, 이를 테면 티타늄, 탄탈륨, 크롬, 몰리브덴 또는 이들의 합금으로 이루어지는 하부막(171p, 175p, 71q, 76q)을 포함한다. 도 2a 및 도 2b에서 소스 전극(173)의 하부막, 중간막 및 상부 막은 각각 도면 부호 173p, 173q, 173r로 표시되어 있고, 데이터선(171)의 끝 부분(179)의 하부막, 중간막 및 상부막은 각각 도면 부호 179p, 179q, 179r로 표시되어 있다. 또한, 검사선(71)의 하부막, 중간막 및 상부막은 각각 71p, 71q, 71r로 표시되어 있고, 쇼팅 바(76)의 하부막, 중간막 및 상부막은 각각 76p, 76q, 76r로 표시되어 있으며, 쇼팅 바(76)의 끝 부분(78)은 78p, 78q, 78r로 표시되어 있다.
선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 모양을 가진다. 그러나 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다. 또한, 선형 반도체(53)도 검사선(71)과 드레인 전극(71) 및 그 아래의 저항성 접촉 부재(166, 168)와 거의 동일한 모양을 가지지만, 소스 전극(73)과 드레인 전극(71) 사이에는 노출되어 있다.
데이터선(171), 검사선(71), 드레인 전극(175) 및 쇼팅 바(76) 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전율 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 이와는 달리 보호막(180)은 유기물과 무기물의 이중층으로 이루어질 수 있다.
보호막(180)에는 데이터선(171) 및 쇼팅 바(76)의 끝 부분(179, 78)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 188, 185)과 검사선(71)의 일부와 소스 전극(73)의 일부를 드러내는 접촉 구멍(184)이 형성되어 있으며, 보호막(180) 및 게이트 절연막(140)에는 게이트선(121, 126)의 끝 부분(129, 123)을 노출시키는 복수의 접촉 구멍(181, 183)이 또한 형성되어 있다.
보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82, 83, 88)와 제1 및 제2 식각 차단 부재(89a, 89b)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다. 화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 83, 82, 88)는 접촉 구멍(181, 183, 182, 188)을 통하여 게이트선의 끝 부분(129, 123) 및 데이터선의 끝 부분(179)과 쇼팅 바(76)의 끝 부분과 각각 연결된다. 접촉 보조 부재(81, 83, 82, 88)는 게이트선(121, 126) 및 데이터선(171)과 쇼팅 바(76)의 각 끝 부분(129, 123, 179, 78)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다.
식각 차단 부재(89a, 89b)는 소스 전극(73) 및 드레인 전극(71)의 일부가 식각되는 것을 방지하여 소스 전극(73) 및 드레인 전극(71)을 완성하는 역할을 한다.
게이트선(121)에 게이트 신호를 인가하는 게이트 구동부(도시하지 않음)가 표시판 위에 집적된 경우 접촉 부재(81)는 게이트선(121)의 끝 부분(129)과 게이트 구동부를 연결하는 연결 부재의 역할을 할 수 있으며 때에 따라 생략될 수도 있다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(81, 83, 82, 88)는 화소 전극(190)과 다른 물질, 특히 ITO 또는 IZO로 만들어질 수 있다.
그러면, 도 1 내지 도 2b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 11과 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3, 도 7 및 도 9는 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이다. 도 4a 및 도 4b, 도 8a 및 도 8b 및 도 10은 각각 도 3, 도 7 및 도 9에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 및 IVb-IVb' 선, VIIIa-VIIIa' 및 VIIIb-VIIIb' 선, 그리고 Xa-Xa' 및 Xb-Xb' 선을 따라 절단한 단면도이다. 여기서, 도 5a 내지 도 6b는 도 4a 및 도 4b 다음 단계에서의 도면으로서 그 순서에 따라 나열한 것이고, 도 11은 도 10b 다음 단계에서의 도면이다.
먼저, 도 3 내지 도 4b를 참고하면, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 복수의 게이트 전극(124, 125)을 각각 포함하는 제1 및 제2 게이트선(121, 126) 및 유지 전극선(131)을 형성한다.
이어, 도 5a 내지 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)의 삼층막을 화학 기상 증착 등으로 연속하여 적층한다.
이어 몰리브덴 또는 몰리브덴 합금의 하부 금속막(170p)과 알루미늄 또는 알루미늄 합금의 중간 금속막(170q), 그리고 몰리브덴 또는 몰리브덴 합금의 상부 금속막(170r)을 스퍼터링 등으로 연속하여 적층한 다음, 감광막을 도포하고 그 위에 광 마스크(40)를 정렬한다.
광 마스크(40)는 투과 영역(C), 차광 영역(A) 및 반투과 영역(B)을 포함한다.
이러한 광마스크(40)를 통하여 감광막에 빛을 조사한 후 현상하면 도 5a 및 도 5b에 도시한 바와 같이, 두께가 두꺼운 제1 부분(52)과 얇은 제2 부분(54)이 남는다.
이어 감광막(52, 54)을 마스크로 하여 상부, 중간 및 하부 금속막(170r, 170q, 170p)을 식각하여 데이터선(171) 및 데이터선의 끝 부분(179)의 상부막(171r, 179r), 중간막(171q, 179q) 및 하부막(171p, 179p)을 형성하는 한편, 검사선(74), 쇼팅 바(76)와 쇼팅 바의 끝 부분(78)의 상부막(74r, 76r, 78r), 중간막(74q, 76q, 78q) 및 하부막(74p, 76p, 78p)을 형성한다.
이어, 감광막(52, 54)을 애싱 처리하여 두께가 작은 부분(54)을 제거하고 소스 전극(173)과 드레인 전극(175) 사이의 상부 도전체(174r) 부분을 노출시킨다.
다음으로, 도 7 내지 도 8b에 도시한 것처럼 노출된 상부 도전체(174r) 부분 과 그 아래의 중간 도전체(174q)와 하부 도전체(174p) 부분을 차례로 식각하여 소스 전극(173) 및 드레인 전극(175)의 상부막(173r, 175r), 중간막(173q, 175q) 및 하부막(173p, 175p)을 완성한다. 이어, 불순물 반도체(164)를 식각하여 선형 및 섬형 저항성 접촉 부재(163, 165)를 완성한다.
이때, 쇼팅 바(76)의 끝 부분(78)을 통해서 일정한 검사 전압을 인가하면 검사선(74) 및 데이터선(171)을 통해서 박막 트랜지스터로 전압이 인가되고, 이를 통해 데이터선(171) 및 박막 트랜지스터의 단선 또는 단락 여부를 검사하는 OS 테스트를 행한다.
다음으로, 도 9 내지 도 10b에 도시한 것처럼 질화 규소와 같은 무기 절연막 또는 낮은 유전율을 가지는 유기 절연막을 적층하여 보호막(180)을 형성하고, 보호막(180) 및 게이트 절연막(140)을 패터닝하여 게이트선의 끝 부분(129, 123), 데이터선 및 쇼팅 바의 끝 부분(179, 78) 및 드레인 전극(175)을 드러내는 접촉 구멍(181, 183, 182, 188, 185)을 형성하는 한편, 검사선(74)의 상부 도전체(74r)의 일부를 드러내는 개구부(184)를 형성한다.
마지막으로 도 1 내지 도 2b에 도시한 바와 같이, ITO 또는 IZO막을 스퍼터링 따위로 적층하고 패터닝하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82, 83, 88)를 형성한다. 이때, 접촉 보조 부재(88)는 형성하지 않을 수도 있다.
이와 동시에, 도 11에 도시한 것처럼, 검사선(74)의 소스 전극(73)과 드레인 전극(71) 위에 식각 차단 부재(89a, 89b)를 패터닝하고, 이 식각 차단 부재(89a, 89b)를 마스크로 하여 상부, 중간 및 하부 도전체(74r, 74q, 74p)를 차례로 식각하여 도 1 및 도 2b에 도시한 것처럼, 소스 전극(73)과 드레인 전극(71)을 완성한 다음, 불순물 반도체(167)를 식각하여 선형 저항성 접촉 부재(166, 168)를 완성한다.
이러한 방식으로, 쇼팅 바(76)와 데이터선의 확장부(179) 사이에 별개의 트랜지스터를 형성함으로써, 단선 및 단락 검사 후에 어레이 테스트를 용이하게 할 수 있는데, 이에 대하여 도 12를 참고로 하여 상세히 설명한다.
도 12는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 개략적인 배치도이다.
도 12를 보면, 쇼팅 바(76)와 데이터선(171)의 확장부(179) 사이에는 복수의 스위칭 소자(SW)가 연결되어 있으며, 스위칭 소자(SW)의 게이트는 게이트선(126)의 끝 부분(123)에 연결되어 있다.
검사선(73)은 그 일부가 스위칭 소자(SW)의 소스 전극을 이루며 쇼팅 바(76)에 연결되어 있고, 검사선(71)은 그 일부가 스위칭 소자(SW)의 드레인 전극을 이루며 확장부(179)를 거쳐 데이터선(171)에 연결되어 있다.
또한, 어레이 패드(AP1)에는 홀수 번째 검사선(71)이, 어레이 패드(AP2)에는 짝수 번째 검사선(71)이 연결되어 있다.
이때, 도 7 내지 도 8b에서 설명한 것처럼 화소의 소스 전극(173)과 드레인 전극(175)으로 분리하고 저항성 접촉 부재(163, 165)를 완성한 후, 끝 부분(78)을 통해 일정한 전압을 인가하여 OS 테스트를 행한다.
다음으로, 보호막(180)을 적층하고 개구부(184)를 만든 후, 스위칭 소자(SW) 를 완성한다. 그런 다음, 어레이 패드(AP1, AP2)를 통하여 일정한 전압을 인가하여 어레이 테스트를 한다.
이 경우, 먼저 끝 부분(123)을 통하여 스위칭 소자(SW)를 턴오프시킬 수 있는 전압, 즉 게이트 오프 전압(Voff)과 동일한 전압을 인가하여 스위칭 소자(SW)를 턴오프시킴으로써 검사선(71)을 전기적으로 쇼팅 바(76)와 분리시킨다. 그런 후, 어레이 패드(AP1, AP2)에 전압을 인가하여 어레이 테스트를 진행한다.
이와 같이, 쇼팅 바(76)와 데이터선(171)의 확장부(179) 사이에 박막 트랜지스터로 이루어지는 일종의 스위칭 소자(SW)를 형성하고, 이 스위칭 소자(SW)에 게이트 오프 전압을 인가함으로써 쇼팅 바(76)와 검사선(71)을 분리시킨다. 이에 따라, 검사선 아래에 반도체가 존재하더라도 쇼팅 바와 검사선을 전기적으로 분리시킴으로써 짝수 및 홀수 번째 검사선으로 나누어 어레이 테스트를 행할 수 있다.
이처럼 본 발명에서는 제조 공정시에 스위칭 소자를 형성하여 쇼팅 바와 검사선을 전기적으로 분리시킨다. 이에 따라, 짝수 및 홀수 번째 검사선으로 나누어 어레이 테스트를 행할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (14)

  1. 기판,
    상기 기판 위에 형성되어 있는 제1 및 제2 게이트선,
    상기 제1 및 제2 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 진성 반도체층 및 불순물 반도체층,
    상기 불순물 반도체층 위에 형성되어 있는 도전막을 포함하며 상기 제1 및 제2 게이트선과 각각 교차하는 데이터선 및 검사선과 이와 각각 마주보는 드레인 전극 및 소스 전극,
    상기 데이터선, 상기 드레인 전극, 상기 검사선 및 상기 소스 전극 위에 형성되어 있는 보호막, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극
    을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 보호막은 상기 검사선 및 상기 소스 전극의 일부를 드러내는 개구부를 갖는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 검사선의 일부 및 상기 소스 전극의 일부 위에 각각 형성되어 있는 제1 및 제2 식각 차단 부재를 더 포함하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 및 제2 식각 차단 부재는 상기 화소 전극과 동일한 물질로 이루어지는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 검사선의 일부 및 상기 소스 전극의 일부의 경계선은 상기 제1 및 제2 식각 차단 부재의 경계선과 일치하는 박막 트랜지스터 표시판.
  6. 기판 위에 제1 및 제2 게이트선을 형성하는 단계,
    게이트 절연막, 진성 반도체층, 불순물 반도체층, 도전막을 적층하는 단계,
    상기 도전막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계,
    상기 감광막을 마스크로 하여 상기 도전막을 식각하여 데이터선 및 검사선을 형성하는 단계,
    상기 감광막의 제2 부분을 제거하여 상기 도전막을 노출시키는 단계,
    상기 도전막과 상기 불순물 반도체층을 차례로 식각하여 드레인 전극을 형성하는 단계,
    보호막을 적층하는 단계, 그리고
    상기 검사선의 도전막을 일부 드러내어 소스 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 검사선의 도전막을 일부 드러내어 소스 전극을 형성하는 단계는
    상기 검사선의 도전막을 일부 드러내는 개구부를 형성하는 단계,
    상기 검사선의 도전막을 일부 덮는 차단 식각 부재를 형성하는 단계, 그리고
    상기 차단 식각 부재를 마스크로 하여 상기 검사선의 도전막과 불순물 반도체층을 차례로 식각하여 상기 소스 전극을 형성하는 단계
    를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 차단 식각 부재를 형성할 때 상기 드레인 전극과 연결되는 화소 전극을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 개구부는 상기 제2 게이트선과 중첩하는 영역에서 형성되는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 데이터선 및 검사선을 형성할 때 상기 소스 전극과 연결되는 쇼팅 바를 형성하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제1 스위칭 소자를 각각 포함하는 복수의 화소,
    상기 화소에 연결되어 있는 게이트선 및 데이터선,
    상기 데이터선의 끝에 연결되어 있는 확장부,
    상기 확장부에 연결되어 있는 검사선,
    상기 검사선에 연결되어 있는 쇼팅 바, 그리고
    상기 검사선과 상기 쇼팅 바 사이에 연결되어 있는 제2 스위칭 소자
    를 포함하는 액정 표시 장치.
  12. 제11항에서,
    상기 검사선 중 홀수 번째 검사선에 연결되어 있는 제1 어레이 패드와 짝수 번째 검사선에 연결되어 있는 제2 어레이 패드를 포함하는 액정 표시 장치.
  13. 제12항에서,
    상기 제1 및 제2 어레이 패드에 소정 전압을 인가하여 어레이 테스트를 행하는 경우, 상기 쇼팅 바와 상기 검사선은 전기적으로 분리되는 액정 표시 장치.
  14. 제13항에서,
    상기 제2 스위칭 소자에는 상기 제2 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 전압이 인가되는 액정 표시 장치.
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