KR20070076843A - 박막 트랜지스터 기판 및 그 검사 방법 - Google Patents

Abstract

본 발명은 불량 검출력을 향상시킬 수 있는 박막 트랜지스터 기판 및 그 검사 방법을 제공하는 것이다.

이를 위하여, 본 발명은 다수의 스토리지 라인과 공통 접속된 다수의 공통 스토리지 라인과, 다수의 공통 스토리지 라인의 양단 각각에 접속된 다수의 스토리지 검사 패드를 구비함으로써 스토리지 라인 지연으로 인한 불량 검출력 저하를 방지할 수 있는 박막 트랜지스터 기판과 그 검사 방법을 개시한다.

검사 패드, 스토리지 라인, 검출력 저하, 스토리지 검사 패드

Description

박막 트랜지스터 기판 및 그 검사 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF TESTING THE SAME}

도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 평면도.

도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 평면도.

< 도면의 주요부분에 대한 설명>

10 : 박막 트랜지스터 기판 12 : 화소 전극

14A, 14B : 오드 게이트 쇼트 라인 16A, 16B : 이븐 게이트 쇼트 라인

18A, 18B, 18C, 19D : 오드 게이트 검사 패드

20A, 20B, 20C, 20D : 이븐 게이트 검사 패드

22A, 22B, 42A, 42B : 공통 스토리지 라인

24A, 24B, 24C, 24D, 46A, 46B : 스토리지 검사 패드

26A : 오드 데이터 쇼트 라인 26B : 이븐 데이터 쇼트 라인

28A, 29B : 오드 데이터 검사 패드 30A, 30B : 이븐 데이터 검사 패드

44A, 44B : 연결 라인

본 발명은 액정 표시 장치에 관한 것으로, 특히 불량 검출력을 향상시킬 수 있는 박막 트랜지스터 기판 및 그 검사 방법에 관한 것이다.

액정 표시 장치는 액정의 전기적 및 광학적 특성을 이용하여 영상을 표시한다. 액정 표시 장치는 액정을 이용한 화소 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하 액정 패널)과, 액정 패널을 구동하는 구동 회로와, 액정 패널에 빛을 공급하는 백라이트 유닛을 구비한다.

액정 패널은 칼라 필터 기판과 박막 트랜지스터 기판이 액정을 사이에 두고 합착되어 형성된다. 칼라 필터 기판은 블랙 매트릭스로 구분된 각 서브 화소 영역 형성된 칼라 필터 어레이와 칼라 필터 어레이 위에 형성된 공통 전극을 구비한다. 박막 트랜지스터 기판은 게이트 라인 및 데이터 라인의 교차로 구분된 각 서브 화소 영역에 형성된 화소 전극, 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터, 화소 전극과의 중첩으로 스토리지 커패시터를 형성하는 스토리지 라인이 형성된 박막 트랜지스터 어레이를 구비한다.

칼라 필터 기판과 박막 트랜지스터 기판은 별도의 제조 공정을 통해 형성된 다음 불량 검출을 위한 검사 과정을 거치게 된다. 박막 트랜지스터 기판은 전기적 검사 방법과 광학적 검사 방법을 통해 신호 라인의 쇼트 또는 오픈 불량을 검출하 게 된다. 전기적 검사 방법은 박막 트랜지스터 어레이와 접속된 검사 패드에 검사 신호를 인가하고 검사 패드의 입출력 신호를 비교하여 라인 불량을 검출한다. 광학적 검사 방법은 검사 패드를 통해 박막 트랜지스터 어레이의 각 화소 전극에 인가된 특정 전압으로 광학 검사 장치에 포함된 검사용 액정 패널을 구동시키고 검사용 액정 패널을 통해 시인되는 휘도 차이로 불량 화소를 검출하게 된다.

그런데, 액정 패널이 대형화되면서 박막 트랜지스터 어레이에 형성된 신호 라인의 길이 증가로 검사 신호가 지연됨으로써 전기적 및 광학적 검사에서 불량 검출력이 저하되는 문제점이 있다.

따라서, 본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로 불량 검출력을 향상시킬 수 있는 박막 트랜지스터 기판 및 그 검사 방법을 제공하는 것이다.

이를 위하여, 본 발명에 따른 박막 트랜지스터 기판은 다수의 게이트 라인과 다수의 데이터 라인의 교차로 정의된 각 서브 화소 영역에 형성된 다수의 화소 전극과; 다수의 게이트 라인 및 데이터 라인과 화소 전극 각각의 사이에 접속된 다수의 박막 트랜지스터와; 상기 다수의 화소 전극 각각과 중첩된 다수의 스토리지 라인과; 상기 다수의 스토리지 라인의 일측단과 공통 접속된 제1 공통 스토리지 라인 과; 상기 다수의 스토리지 라인의 타측단과 공통 접속된 제2 공통 스토리지 라인과; 상기 제1 및 제2 공통 스토리지 라인의 양단과 각각 접속된 다수의 스토리지 검사 패드를 구비한다.

그리고 본 발명은 상기 다수의 게이트 라인 중 오드 게이트 라인들과 공통 접속된 오드 게이트 쇼트 라인 및 이븐 게이트 라인들과 공통 접속된 이븐 게이트 쇼트 라인과; 상기 오드 및 이븐 게이트 쇼트 라인 양단과 각각 접속된 다수의 게이트 검사 패드와; 상기 다수의 데이터 라인 중 오드 데이터 라인들과 공통 접속된 오드 데이터 쇼트 라인 및 이븐 데이터 라인들과 공통 접속된 이븐 데이터 쇼트 라인과; 상기 오드 및 이븐 데이터 쇼트 라인 양단과 각각 접속된 다수의 데이터 검사 패드를 추가로 구비한다.

또한, 상기 제1 및 제2 공통 스토리지 라인의 상측부 사이와 하측부 사이에 각각 접속된 제3 및 제4 공통 스토리지 라인을 추가로 구비하고, 상기 제3 및 제4 공통 스토리지 라인 각각의 중앙부와 접속된 복수개의 스토리지 검사 패드를 추가로 구비한다.

본 발명에 따른 박막 트랜지스터 기판의 검사 방법은 오드 및 이븐 게이트 쇼트 라인의 양단에 접속된 다수의 게이트 검사 패드를 통해 다수의 게이트 라인에 게이트 검사 신호를 인가하는 단계와; 오드 및 이븐 데이터 쇼트 라인의 양단에 접속된 다수의 데이터 검사 패드를 통해 다수의 데이터 라인에 데이터 검사 신호를 인가하는 단계와; 다수의 공통 스토리지 라인의 양단에 접속된 다수의 스토리지 검사 패드를 통해 다수의 스토리지 라인에 스토리지 검사 신호를 인가하는 단계를 포 함한다.

상기 기술적 과제 외에 본 발명의 다른 특징 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 1 및 도 2를 참조하여 상세히 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 평면도이다.

도 1에 도시된 박막 트랜지스터 기판(10)의 어레이 영역(AA)에는 게이트 라인들(GL1 내지 GLm)과 데이터 라인들(DL1 내지 DLn)이 절연막을 사이에 두고 교차 구조로 형성된다. 게이트 라인들(GL1 내지 GLm)과 데이터 라인들(DL1 내지 DLn+1)의 교차 구조로 정의된 각 서브 화소 영역에는 화소 전극(12)과 박막 트랜지스터(TFT)가 독립적으로 형성된다. 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트 신호에 응답하여 데이터 라인(DL)으로부터의 데이터 신호를 화소 전극(12)에 공급하는 스위칭 역할을 한다. 또한 박막 트랜지스터 기판(10)의 어레이 영역(AA)에는 게이트 라인들(GL1 내지 GLm)과 나란한 다수의 스토리지 라인들(SL1 내지 SLm)과, 다수의 스토리지 라인들(SL1 내지 SLm)의 일측단과 공통 접속된 제1 공통 스토리지 라인(22A)과, 다수의 스토리지 라인들(SL1 내지 SLm)의 타측단과 공통 접속된 제2 공통 스토리지 라인(22B)이 더 형성된다. 다수의 스토리지 라인들(SL1 내지 SLm)은 화소 전극(12) 각각과 중첩되어 스토리지 커패시터를 형성한다.

그리고 박막 트랜지스터 기판(10)의 어레이 영역(AA)을 둘러싸는 외곽 영역에는 불량 검사를 위한 다수의 쇼트 라인들 및 검사 패드들이 형성된다. 구체적으로, 박막 트랜지스터 기판(10)의 좌측 외곽 영역에는 다수의 게이트 라인들(GL1 내지 GLm) 중 오드 게이트 라인들(GL1, GL3, ..., GLm-1)과 공통 접속된 오드 게이트 쇼트 라인(14A)과, 이븐 게이트 라인들(GL2, GL4, ..., GLm)과 공통 접속된 이븐 게이트 쇼트 라인(16A)이 형성된다. 오드 게이트 쇼트 라인(14A)의 양단에는 오드 게이트 검사 패드(18A, 18B)가 각각 접속되고, 이븐 게이트 쇼트 라인(16A)의 양단에는 이븐 게이트 검사 패드(20A, 20B)가 각각 접속된다. 이에 따라 박막 트랜지스터 기판(10)의 검사 공정에서 오드 게이트 검사 패드(18A, 18B)를 통해 동시에 입력된 게이트 검사 신호가 오드 게이트 쇼트 라인(14A)을 통해 오드 게이트 라인들(GL1, GL3, ..., GLm-1)에 공급되고, 이븐 게이트 검사 패드(20A, 20B)를 통해 동시에 입력된 게이트 검사 신호가 이븐 게이트 쇼트 라인(16A)을 통해 이븐 게이트 라인들(GL2, GL4, ..., GLm)에 공급된다. 여기서, 오드 및 이븐 게이트 쇼트 라인(14A, 16B) 각각은 검사 신호의 원할한 공급을 위하여 한 쌍씩 형성되기도 한다.

박막 트랜지스터 기판(10)의 우측 외곽 영역에는 좌측 외곽 영역의 오드 및 이븐 게이트 쇼트 라인(14A, 16A)과 대칭되는 리던던시용 오드 및 이븐 게이트 쇼트 라인(14B, 16B)이 더 형성되기도 한다. 더불어 리던던시용 오드 게이트 쇼트 라인(14B)의 양단에는 리던던시용 오드 게이트 검사 패드(18C, 18D)가 각각 접속되고, 리던던시용 이븐 게이트 쇼트 라인(16B)의 양단에는 리던던시용 이븐 게이트 검사 패드(20C, 20C)가 각각 접속된다. 이러한 리던던시용 오드 및 이븐 게이트 쇼트 라인(14B, 16B)는 어레이 영역(AA)에 형성된 다수의 게이트 라인(GL1 내지 GLm)과 분리되게 형성된 다음, 좌측의 오드 및 이븐 게이트 쇼트 라인(14A, 16A)의 불량시 다수의 게이트 라인(GL1 내지 GLm)과 접속되어 검사 신호를 공급한다.

박막 트랜지스터 기판(10)의 상측 외곽 영역에는 다수의 데이터 라인들(DL1 내지 DLn) 중 오드 데이터 라인들(DL1, DL3, ..., DLn-1)과 공통 접속된 오드 데이터 쇼트 라인(26A)과, 이븐 데이터 라인들(DL2, DL4, ..., DLn)과 공통 접속된 이븐 데이터 쇼트 라인(26B)이 형성된다. 오드 데이터 쇼트 라인(26A)의 양단에는 오드 데이터 검사 패드(28A, 28B)가 각각 접속되고, 이븐 데이터 라인(26B)의 양단에는 이븐 데이터 검사 패드(30A, 30B)가 각각 접속된다. 이에 따라 박막 트랜지스터 기판(10)의 검사 공정에서 오드 데이터 검사 패드(28A, 28B)를 통해 동시에 입력된 데이터 검사 신호가 오드 데이터 쇼트 라인(26A)을 통해 오드 데이터 라인들(DL1, DL3, ..., DLn-1)에 공급되고, 이븐 데이터 검사 패드(30A, 30B)를 통해 동시에 입력된 데이터 검사 신호가 이븐 데이터 쇼트 라인(26B)을 통해 이븐 데이터 라인들(DL2, DL4, ..., DLn)에 공급된다.

그리고, 박막 트랜지스터 기판(10)의 외곽 영역에는 제1 공통 스토리지 라인(22A)의 양단과 접속된 제1 및 제2 스토리지 검사 패드(24A, 24B)와, 제2 공통 스토리지 라인(22B)의 양단과 접속된 제3 및 제4 스토리지 검사 패드(24C, 24D)가 형성된다. 이에 따라 박막 트랜지스터 기판(10)의 검사 공정에서 외곽 영역에 분산된 제1 내지 제4 스토리지 검사 패드(24A, 24B, 24C, 24D)에 동시에 공급된 스토리 지 검사 신호가 제1 및 제2 공통 스토리지 라인(22A, 22B)을 통해 다수의 스토리지 라인(SL1 내지 SLm)에 공급되므로 스토리지 검사 신호의 지연을 최소화할 수 있게 된다.

박막 트랜지스터 기판(10)이 완성된 다음 광학 검사 장치를 이용하여 라인 불량 여부를 검사하고자 하는 경우 게이트 검사 패드(18A, 18B, 20A, 20B)와 데이터 검사 패드(28A, 28B, 30A, 30B) 그리고 스토리지 검사 패드(24A, 24B, 24C, 24D) 각각을 통해 동시에 공급되는 검사 신호에 의해 어레이 영역(AA)이 구동된다. 이에 따라 어레이 영역(AA)의 박막 트랜지스터(TFT)가 동시에 턴-온되어 화소 전극(12) 각각에는 특정 전압이 인가되어 광학 검사 장치에 포함된 검사용 액정 패널을 구동시키고 검사용 액정 패널을 통해 시인되는 휘도 차이로 불량 화소를 검출할 수 있게 된다. 이때 어레이 영역(AA)의 제1 및 제2 공통 스토리지 라인(22A, 22B)에는 외곽 영역에 분산되어 형성된 4개의 스토리지 검사 패드(24A, 24B, 24C, 24D)를 통해 스토리지 검사 신호가 동시에 공급되므로 라인 지연으로 인한 불량 검출력 저하를 방지할 수 있게 된다.

그리고, 본 발명의 박막 트랜지스터 기판(10)은 검사 공정에서 라인 불량이 검출되지 않으면 칼라 필터 기판과 합착되고 스크라이빙 라인(SCL)을 따라 절단됨으로써 다수의 쇼트 라인들(14A, 14B, 16A, 16B, 26A, 26B)과 검사 패드들(18A 내지 18D, 20A 내지 20D, 24A 내지 24D, 28A, 28B, 30A, 30B)이 존재하는 어레이 영역(AA)의 외곽 영역은 제거된다.

도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면 도이다.

도 2에 도시된 박막 트랜지스터 기판(10)은 도 1에 도시된 박막 트랜지스터 기판(10)과 대비하여 어레이 영역(AA)의 상측과 하측에서 제1 및 제2 공통 스토리지 라인(22A, 22B) 사이에 접속된 제3 및 제4 공통 스토리지 라인(42A, 42B)을 더 구비한다. 또한 상측 외곽 영역의 중앙부에 형성되어 제1 연결 전극(44A)을 통해 제3 공통 스토리지 라인(42A)의 중앙부와 접속된 제5 스토리지 검사 패드(46A)와, 하측 외곽 영역의 중앙부에 형성되어 제2 연결 전극(44B)을 통해 제4 공통 스토리지 라인(42B)와 접속된 제6 스토리지 검사 패드(46B)를 더 구비한다. 검사 과정에서 제5 및 제6 스토리지 검사 패드(46A, 46B)도 제1 내지 제4 스토리지 검사 패드(24A 내지 24D)와 동일한 스토리지 검사 신호를 공급받아 제3 및 제4 공통 스토리지 라인(42A, 42B)을 통해 공급한다. 이에 따라, 어레이 영역(AA)의 가로 길이가 증가한 경우에도 제3 및 제4 공통 스토리지 라인(42A, 42B)와 제5 및 제6 스토리지 검사 패드(46A, 46B)를 통해 스토리지 검사 신호의 지연을 최소화함으로써 라인 지연으로 인한 불량 검출력 저하를 방지할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그의 검사 방법은 다수의 스토리지 라인과 공통 접속된 다수의 공통 스토리지 라인과, 다수의 공통 스토리지 라인의 양단 각각에 접속된 다수의 스토리지 검사 패드를 구비함으로써 스토리지 라인 지연으로 인한 불량 검출력 저하를 방지할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (5)

1. 다수의 게이트 라인과 다수의 데이터 라인의 교차로 정의된 각 서브 화소 영역에 형성된 다수의 화소 전극과;

   다수의 게이트 라인 및 데이터 라인과 화소 전극 각각의 사이에 접속된 다수의 박막 트랜지스터와;

   상기 다수의 화소 전극 각각과 중첩된 다수의 스토리지 라인과;

   상기 다수의 스토리지 라인의 일측단과 공통 접속된 제1 공통 스토리지 라인과;

   상기 다수의 스토리지 라인의 타측단과 공통 접속된 제2 공통 스토리지 라인과;

   상기 제1 및 제2 공통 스토리지 라인의 양단과 각각 접속된 다수의 스토리지 검사 패드를 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
2. 제 1 항에 있어서,

   상기 다수의 게이트 라인 중 오드 게이트 라인들과 공통 접속된 오드 게이트 쇼트 라인 및 이븐 게이트 라인들과 공통 접속된 이븐 게이트 쇼트 라인과;

   상기 오드 및 이븐 게이트 쇼트 라인 양단과 각각 접속된 다수의 게이트 검사 패드와;

   상기 다수의 데이터 라인 중 오드 데이터 라인들과 공통 접속된 오드 데이터 쇼트 라인 및 이븐 데이터 라인들과 공통 접속된 이븐 데이터 쇼트 라인과;

   상기 오드 및 이븐 데이터 쇼트 라인 양단과 각각 접속된 다수의 데이터 검사 패드를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
3. 제 2 항에 있어서,

   상기 제1 및 제2 공통 스토리지 라인의 상측부 사이와 하측부 사이에 각각 접속된 제3 및 제4 공통 스토리지 라인을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
4. 제 3 항에 있어서,

   상기 제3 및 제4 공통 스토리지 라인 각각의 중앙부와 접속된 복수개의 스토리지 검사 패드를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
5. 오드 및 이븐 게이트 쇼트 라인의 양단에 접속된 다수의 게이트 검사 패드를 통해 다수의 게이트 라인에 게이트 검사 신호를 인가하는 단계와;

   오드 및 이븐 데이터 쇼트 라인의 양단에 접속된 다수의 데이터 검사 패드를 통해 다수의 데이터 라인에 데이터 검사 신호를 인가하는 단계와;

   다수의 공통 스토리지 라인의 양단에 접속된 다수의 스토리지 검사 패드를 통해 다수의 스토리지 라인에 스토리지 검사 신호를 인가하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 검사 방법.

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