CN113383382B - 阵列基板、显示面板、拼接显示面板及显示驱动方法 - Google Patents

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Abstract

一种阵列基板，包括：显示区、至少一个像素组和至少一个像素电路组。至少一个像素组位于所述显示区内，至少一个像素组中的每个包括阵列设置的多个像素。至少一个像素电路组中的每个位于对应的所述像素组内相邻两行像素或相邻两列像素之间。

Description

阵列基板、显示面板、拼接显示面板及显示驱动方法
技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板、显示面板、拼接显示面板及显示驱动方法。
背景技术
随着显示技术的不断发展，消费者对显示装置在屏幕尺寸、边框宽度、显示亮度和显示画质等方面的性能要求越来越高，例如需要显示屏具有较大的屏幕尺寸、较窄的边框以及较好的显示亮度均一性。
发明内容
一方面，提供一种阵列基板。所述阵列基板包括：显示区、至少一个像素组和至少一个像素电路组。所述至少一个像素组位于所述显示区内，所述至少一个像素组中的每个包括阵列设置的多个像素。所述至少一个像素电路组中的每个位于对应的所述像素组内相邻两行像素或相邻两列像素之间。
在一些实施例中，所述多个像素中的每个包括至少一个子像素。所述至少一个像素电路组包括至少一个像素驱动子电路组。所述至少一个像素驱动子电路组中的每个与对应相邻的两行子像素或相邻的两列子像素电连接，且配置为向与其电连接的各子像素提供像素驱动信号。
在一些实施例中，所述至少一个像素组为至少两个像素组。所述至少两个像素组沿行方向分布。所述每个像素驱动子电路组位于对应的所述像素组内相邻的两列子像素之间。所述每个像素驱动子电路组沿列方向的长度小于所述像素组沿列方向的长度。所述至少一个像素电路组还包括沿列方向位于所述每个像素驱动子电路组的至少一侧的至少一个功能子电路，所述功能子电路包括数据选通电路、静电防护电路或信号走线集线区。
在另一些实施例中，所述至少一个像素组为至少两个像素组。所述至少两个像素组沿列方向分布。所述每个像素驱动子电路组位于对应的所述像素组内相邻的两行子像素之间。所述每个像素驱动子电路组沿行方向的长度小于所述像素组沿行方向的长度。所述至少一个像素电路组还包括沿行方向位于所述每个像素驱动子电路组的至少一侧的至少一个功能子电路，所述功能子电路包括数据选通电路、静电防护电路或信号走线集线区。
在一些实施例中，所述阵列基板还包括一移位寄存器电路。所述移位寄存器电路与所述至少一个像素驱动子电路组分别位于不同的两行像素或两列像素之间。所述移位寄存器电路与所述至少一个像素驱动子电路组对应电连接，且配置为向所述至少一个像素驱动子电路组提供扫描驱动信号。
在一些实施例中，所述至少一个像素组为至少两个像素组。所述至少两个像素组沿行方向分布。所述移位寄存器电路位于两个所述像素组之间或位于对应的所述像素组内相邻的两列子像素之间。所述移位寄存器电路的沿列方向的长度小于所述像素组沿列方向的长度。所述至少一个像素电路组还包括沿列方向位于所述移位寄存器电路的至少一侧的至少一个功能子电路；所述功能子电路包括数据选通电路、静电防护电路或信号走线集线区。
在另一些实施例中，所述至少一个像素组为至少两个像素组。所述至少两个像素组沿列方向分布。所述移位寄存器电路位于两个所述像素组之间或位于对应的所述像素组内相邻的两行子像素之间。所述移位寄存器电路的沿行方向的长度小于所述像素组沿行方向的长度。所述至少一个像素电路组还包括沿行方向位于所述移位寄存器电路的至少一侧的至少一个功能子电路；所述功能子电路包括数据选通电路、静电防护电路或信号走线集线区。
在一些实施例中，所述至少一个像素驱动子电路组为多个像素驱动子电路组。所述移位寄存器电路包括第一移位寄存器电路和第二移位寄存器电路。所述第一移位寄存器电路和所述第二移位寄存器电路分别与所述多个像素驱动子电路组对应电连接。
在一些实施例中，所述至少一个像素驱动子电路组为多个像素驱动子电路组。所述移位寄存器电路包括第一移位寄存器电路和第二移位寄存器电路。所述第一移位寄存器电路与所述多个像素驱动子电路组中的一部分像素驱动子电路组对应电连接，所述第二移位寄存器电路与所述多个像素驱动子电路中的另一部分像素驱动子电路组对应电连接。
在一些实施例中，所述第一移位寄存器电路和所述第二移位寄存器电路沿行方向或列方向相邻设置。
在一些实施例中，所述第一移位寄存器电路和所述第二移位寄存器电路分别位于不同的两行像素或两列像素之间。
在一些实施例中，所述移位寄存器电路，还包括第一备份电路和第二备份电路。所述第一备份电路为所述第一移位寄存器电路的备份，配置为在所述第一移位寄存器电路发生故障的情况下，与对应的像素驱动子电路组电连接，并向对应的像素驱动子电路组提供扫描驱动信号。所述第二备份电路为所述第二移位寄存器电路的备份，配置为在所述第二移位寄存器电路发生故障的情况下，与对应的像素驱动子电路组电连接，并向对应的像素驱动子电路组提供扫描驱动信号。
在一些实施例中，所述第一备份电路和所述第一移位寄存器电路位于相同的两行像素或两列像素之间。所述第二备份电路和所述第二移位寄存器电路位于相同的两行像素或两列像素之间。
在一些实施例中，所述阵列基板，还包括：衬底、至少一个扇出结构和至少一个侧边结构。所述衬底包括第一面以及背离所述第一面的第二面。所述至少一个像素组和所述至少一个像素电路组位于所述第一面上。所述至少一个扇出结构位于所述第二面上。所述至少一个扇出结构中的每个扇出结构包括多条信号连接线，所述多条信号连接线由所述第二面的边缘向所述第二面的非边缘区域延伸。所述至少一个侧边结构中的每个包括多条侧边连接线。
在一些示例中，所述多条侧边连接线中每条侧边连接线的一端与对应扇出结构中的一条信号连接线电连接，其另一端接入对应的所述功能子电路中。
在另一些示例中，阵列基板包括移位寄存器电路，所述移位寄存器电路位于所述第一面上。所述多条侧边连接线中每条侧边连接线的一端与对应扇出结构中的一条信号连接线电连接，其另一端接入对应的所述功能子电路中或所述移位寄存器电路中。
另一方面，提供一种显示面板。所述显示面板包括：如上一些实施例所述的阵列基板。
在一些实施例中，所述显示面板还包括控制集成电路。所述控制集成电路位于所述阵列基板的衬底的第二面上。所述控制集成电路与所述阵列基板中对应的扇出结构中的多条信号连接线电连接，配置为向所述多条信号连接线输出控制信号。
又一方面，提供一种拼接显示面板。所述拼接显示面板包括：相互拼接的如上一些实施例所述的至少两个显示面板。
又一方面，提供一种显示驱动方法。所述显示驱动方法，应用于如上一些实施例所述的显示面板。所述显示驱动方法，包括：控制所述至少一个像素电路组中的每个像素驱动子电路组，向对应相邻且与其电连接的两行子像素或两列子像素，提供像素驱动信号。
在一些实施例中，所述显示驱动方法，还包括：位于所述阵列基板的衬底的第二面上的控制集成电路，通过至少一个侧边结构，向位于所述阵列基板的衬底的第一面上的所述至少一个像素电路组和/或移位寄存器电路分别传输控制信号。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开一些实施例所涉及的产品的实际尺寸以及方法的实际流程等的限制。
图1为根据一些实施例中的一种阵列基板的布线示意图；
图2为根据一些实施例中的另一种阵列基板的布线示意图；
图3为根据一些实施例中的又一种阵列基板的布线示意图；
图4为根据一些实施例中的又一种阵列基板的布线示意图；
图5为根据一些实施例中的又一种阵列基板的布线示意图；
图6为根据一些实施例中的一种阵列基板的第二面的结构图；
图7为根据一些实施例中的一种阵列基板的边缘部分的剖面图；
图8为根据一些实施例中的另一种阵列基板的边缘部分的剖面图；
图9为根据一些实施例中的一种像素驱动子电路的结构图；
图10为根据一些实施例中的一种移位寄存器的结构图；
图11为根据一些实施例中的一种数据选通电路的结构图；
图12为根据一些实施例中的又一种阵列基板的边缘部分的剖面图；
图13为根据一些实施例中的一种显示面板的结构图；
图14为根据一些实施例中的一种拼接显示面板的结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
随着显示技术的不断发展，消费者对显示装置的屏幕尺寸的要求愈来愈大，使得拼接显示面板应运而生。传统的拼接显示面板通常由多个显示面板拼接构成。
在一些示例中，各显示面板均为液晶(Liquid Crystal Display，简称LCD)显示面板，但由于LCD显示面板中封框胶以及虚拟像素的存在，因此，由各LCD显示面板拼接构成的拼接显示面板难免会存在有拼缝，从而无法实现完美的无缝拼接。
在另一些示例中，各显示面板均为有机发光二极管(Organic Light-EmittingDiode，简称OLED)显示面板。但是，由于OLED显示面板中各OLED的阴极一般通过蒸镀的方式形成，且需要对OLED发光器件进行以阻隔空气中的水氧，保证显示面板的寿命，故各OLED显示面板拼接构成的拼接显示面板也难免会存在有拼缝，从而无法实现无缝拼接。
对于迷你发光二极管(Mini Light-Emitting Diode，Mini-LED)显示面板和微型发光二极管(Micro Light-Emitting Diode，Micro-LED)显示面板，因现阶段生产工艺中巨量转移技术(Mass Transfer Technology)发展水平的限制，Mini-LED显示面板和Micro-LED显示面板在直接实现高分辨率大尺寸的方向上存在诸多阻碍，而通过无缝拼接技术便可以有效弥补目前巨量转移技术的不足，以便于利用Mini-LED显示面板或Micro-LED显示面板实现巨幕显示。
基于此，本公开一些实施例提供了一种阵列基板。请参阅图1～图3，所述阵列基板101，包括：显示区AA、至少一个像素组1和至少一个像素电路组2。所述至少一个像素组1位于显示区AA内，所述至少一个像素组1中的每个包括阵列设置的多个像素10。所述至少一个像素电路组2中的每个位于对应的像素组1内相邻两行像素10或相邻两列像素10之间。
此处，每个像素10包括至少一个子像素11。所述至少一个像素电路组2包括至少一个像素驱动子电路组20。每个像素驱动子电路组20与对应相邻的两行子像素11或相邻的两列子像素11电连接，且配置为向与其电连接的各子像素11提供像素驱动信号。
可选的，阵列基板采用RGB色彩显示模式。每个像素10包括三个子像素11，分别为红色子像素R、绿色子像素G和蓝色子像素B。如图3所示，每个像素驱动子电路组20包括多个独立的像素驱动子电路21，其中，一个像素驱动子电路21对应连接一个像素10的三个子像素。
本公开一些实施例，将每个像素驱动子电路组20放置于对应的相邻两行像素10或两列像素10之间，并利用每个像素驱动子电路组20分别向对应相邻的两行或两列像素10中的各子像素11提供像素驱动信号，能够有效实现像素驱动子电路21的集成，也即将阵列基板101上各子像素11对应的像素驱动子电路21模块化的集中排列在部分行或部分列的像素10之间，从而能够在阵列基板的显示区AA内留出较多空间，以利用该空间模块化地放置阵列基板101显示所需的其他电路，例如移位寄存器电路、数据选通(MUX)电路或静电防护(Electro-Static discharge，简称ESD)电路等。如此可以有效减小甚至消除阵列基板101的边框，以利于实现显示面板的无缝拼接。
上述像素组1的数量及每个像素组1内像素10的数量，可以根据实际需求选择设置，例如根据阵列基板所在显示面板的分辨率进行。例如，每个像素组1包括12(2×6)个像素10，其中2为列数，6为行数。如此，上述的每个像素驱动子电路组20可以位于对应的像素组1内的两列像素10之间。此外，示例的，每个像素组1的沿行方向或列方向的宽度以能实现对应像素驱动子电路组20在其内的分布为限。每相邻两个像素组1的沿行方向或列方向之间的间隔中至少存在一个间隔大于70μm。
可以理解的是，上述阵列基板101应用于Micro-LED显示面板或者Mini-LED显示面板中。由于Micro-LED或Mini-LED具有较小的尺寸以及较高的发光强度，使得Micro-LED或Mini-LED在阵列基板101的每个像素10中最小可以只占用该像素10面积的10％，因此阵列基板101的各像素10内或其相邻的像素10之间存在有足够的空间以设置各电路的电气元件。
在一些示例中，请参阅图1，像素组1的数量为至少两个。该至少两个像素组1沿行方向分布，也即将阵列基板101上的各像素10沿行方向划分为至少两个组。每个像素驱动子电路组20位于对应的像素组1内相邻的两列子像素11之间。每个像素驱动子电路组20沿列方向的长度小于像素组1沿列方向的长度，也即将每个像素驱动子电路组20集中设置在对应两列像素10中的部分像素10之间，可以使得每个像素驱动子电路组20沿列方向的至少一侧会留有空间。如此，所述至少一个像素电路组2还包括沿列方向位于每个像素驱动子电路组20的至少一侧的至少一个功能子电路30。所述功能子电路30包括数据选通(MUX)电路、静电防护(ESD)电路或信号走线集线区。
当然，功能子电路30的类型并不仅限于此，阵列基板101显示所需的具有一定驱动或补偿或检测等功能的其他电路均可包括在内。信号走线集线区是指显示区AA内多条信号线的集中引出端，配置为将各信号线与外部输入电路绑定，例如电源电压端、公共电压端和时钟信号端等。
如图1所示，各像素组1沿行方向分布，例如等间距分布，这样位于每个像素驱动子电路组20的沿列方向的至少一侧表现为位于阵列基板101对应于列方向的至少一侧(例如图1中所示的顶侧、底侧或顶底两侧)。从而可以有效提高阵列基板101显示区AA的空间利用率，以合理且容易地放置阵列基板101显示所需的其他功能子电路30，例如移位寄存器电路、数据选通(MUX)电路或静电防护(Electro-Static discharge，简称ESD)电路等。进而可以有效减小甚至消除阵列基板101的边框，以利于实现显示面板的无缝拼接。并且，阵列基板101中的各像素驱动子电路组20以及各功能子电路30呈模块化的规整分布于显示区AA内，还可以有效减小形成静电及额外电容的风险。
上述阵列基板101的尺寸根据实际需求选择设置，例如设置为一较小的尺寸。这样以每一阵列基板101对应的显示面板作为一个最小的可拼接单元，便可通过拼接的方式形成任意尺寸的大尺寸显示面板。
此外，需要说明的是，将每个像素驱动子电路组20集中设置在对应两列像素10中越少数目的像素10之间，便可以获得越多的富裕空间设置。考虑到信号传输的均一性，每个像素驱动子电路组20中的每一像素驱动子电路21与对应子像素11之间的导线电阻需要相等或大略相等。可选的，每个像素驱动子电路组20中的任意两个像素驱动子电路21与对应子像素11之间的导线电阻的差值不大于100欧姆，这样所述任意两个像素驱动子电路21向对应子像素11传输的信号的延时最大不会超过0.01μs，可以满足显示均一化的需求。
类似的，在另一些示例中，请参阅图2，像素组1的数量为至少两个。该至少两个像素组1沿列方向分布。每个像素驱动子电路组20位于对应的像素组1内相邻的两行子像素11之间。每个像素驱动子电路组20沿行方向的长度小于像素组1沿行方向的长度。所述至少一个像素电路组2还包括沿行方向位于每个像素驱动子电路组20的至少一侧的至少一个功能子电路30，所述功能子电路30包括数据选通(MUX)电路、静电防护(ESD)电路或信号走线集线区(Side wire pin bonding)。
如图2所示，各像素组1沿列方向分布，例如，等间距分布，这样位于每个像素驱动子电路组20的沿行方向的至少一侧表现为位于阵列基板101对应于行方向的至少一侧(例如图2中所示的左侧、右侧或左右两侧)。如此，采用上述结构的阵列基板101所能具有的有益效果，可参阅前述的各像素组1沿行线性分布时对应的阵列基板101的有益效果。此处不再赘述。
可以理解的是，阵列基板101的每个像素驱动子电路组20中的各像素驱动子电路21通常需要移位寄存器电路输出的移位控制信号依次开启工作。在一些实施例中，请继续参阅图1～图3，阵列基板101还包括一移位寄存器电路4。移位寄存器电路4与上述至少一个像素驱动子电路组20分别位于不同的两行像素10或两列像素10之间。可选的，移位寄存器电路4位于相邻的两个像素组1沿行方向或列方向之间的间隔内，或位于对应的像素组10内相邻的两行子像素11或两列子像素11之间的间隔内，所述间隔大于70μm。
本公开一些实施例，将移位寄存器电路4放置于对应的两行像素10或两列像素10之间，可以有效减小甚至消除阵列基板101的边框，以利于实现显示面板的无缝拼接。并且，移位寄存器电路4采用如上设置方式，不仅可以避免对移位寄存器电路4进行拆分，以降低由此带来的信号传输延迟，还有利于简化阵列基板101布线版图的设计难度(例如：实现小尺寸版图单元的版图阵列)，从而提高版图设计效率以及后续对应的检测效率。
此外，移位寄存器电路4中的各薄膜晶体管等电子元件无需拆分并分散至每个像素10中，可以有效减小阵列基板101的布线复杂度，降低额外的寄生电容，以及避免阵列基板101出现开口率降低和静电干扰等的问题。
上述移位寄存器电路4与上述至少一个像素驱动子电路组20对应电连接，且配置为向所述至少一个像素驱动子电路组20提供扫描驱动信号。
此处，需要说明的是，至少一行或至少一列的多个像素10对应的像素驱动子电路21电连接同一条扫描信号线。移位寄存器电路4与上述至少一个像素驱动子电路组20对应电连接，表现为移位寄存器电路4通过每条扫描信号线与对应的各像素驱动子电路21电连接，以向每个像素驱动子电路21提供扫描驱动信号。
可选的，所述扫描信号线包括栅扫描信号线或发光扫描信号线。栅扫描信号线和发光扫描信号线的结果及其使用功能参见相关技术即可，此处不再详述。在一些实施例中，请参阅图1，像素组1的数量为至少两个。该至少两个像素组1沿行方向分布。移位寄存器电路4位于两个像素组10之间或位于对应的像素组10内相邻的两列子像素11之间。移位寄存器电路4的沿列方向的长度小于像素组1沿列方向的长度，也即将移位寄存器电路4集中设置在对应两列像素10中的部分像素10之间，可以使得移位寄存器电路4沿列方向的至少一侧会留有空间。如此，所述至少一个像素电路组2还包括沿列方向位于移位寄存器电路4的至少一侧的至少一个功能子电路30；所述功能子电路30包括数据选通(MUX)电路、静电防护(ESD)电路或信号走线集线区。
如图1所示，各像素组1沿行方向线性分布，这样位于移位寄存器电路4的至少一侧表现为位于阵列基板101对应于列方向的至少一侧(例如图1中所示的顶侧、底侧或顶底两侧)。从而可以进一步提高阵列基板101显示区AA内的空间利用率，以合理且容易地放置阵列基板101显示所需的其他功能子电路30。进而有效减小甚至消除阵列基板101的边框，以利于实现显示面板的无缝拼接。
此外，需要说明的是，将移位寄存器电路4集中设置在对应两列像素10中越少的部分像素10之间，便可以获得越多的富裕空间。考虑到信号传输的均一性，移位寄存器电路4与每一扫描信号线之间的导线电阻需要相等或大略相等。可选的，移位寄存器电路4与各扫描信号线中的任意两条扫描信号线之间的导线电阻的差值不大于100欧姆，这样移位寄存器电路4向所述任意两条扫描信号线传输的信号的延时最大不会超过0.01μs，可以满足显示均一化的需求。
类似的，在另一些实施例中，请参阅图2，像素组1的数量为至少两个。所述至少两个像素组1沿列方向分布。移位寄存器电路4位于两个像素组1之间或位于对应的像素组1内相邻的两行子像素11之间。移位寄存器电路4的沿行方向的长度小于像素组1沿行方向的长度。所述至少一个像素电路组2还包括沿行方向位于移位寄存器电路4的至少一侧的至少一个功能子电路3；所述功能子电路3包括数据选通(MUX)电路、静电防护(ESD)电路或信号走线集线区。
如图2所示，各像素组1沿列方向线性分布，这样位于移位寄存器电路4的至少一侧表现为位于阵列基板101对应于行方向的至少一侧(例如图2中所示的左侧、右侧或左右两侧)。如此，采用上述结构的阵列基板所能具有的有益效果，可参阅前述的各像素组1沿行线性分布时对应的阵列基板101的有益效果。此处不再赘述。
在一些实施例中，请参阅图4和图5，移位寄存器电路4包括第一移位寄存器电路41和第二移位寄存器电路42，方便于实线扫描信号的双边驱动，从而有效提高阵列基板101所在显示面板的显示均一性。
可以根据实际需求设置第一移位寄存器电路41和第二移位寄存器电路42在显示区AA内的位置。例如图4所示，第一移位寄存器电路41和第二移位寄存器电路42位于显示区AA内的中间区域，也即第一移位寄存器电路41和第二移位寄存器电路42分别从显示区AA内的中间区域向其两侧传输扫描驱动信号。当然，如图5所示，第一移位寄存器电路41和第二移位寄存器电路42分别位于显示区AA两侧边缘向内延伸的部分，也即第一移位寄存器电路41和第二移位寄存器电路42可以分别从显示区AA内的两侧向中心传输扫描驱动信号，也是允许的。本公开一些实施例对此不做限定。
在一些示例中，第一移位寄存器电路41和第二移位寄存器电路42在阵列基板101中的设置位置，根据阵列基板101中形成于相邻两行或两列像素10之间的间隔大小确定。可选的，第一移位寄存器电路41和第二移位寄存器电路42沿行方向或列方向相邻设置，方便于布线设计及制作。可选的，第一移位寄存器电路41和第二移位寄存器电路42分别位于不同的两行像素10或两列像素10之间，有利于提高显示均一性。
在一些示例中，阵列基板包括多个像素驱动子电路组20，第一移位寄存器电路41和第二移位寄存器电路42分别与各像素驱动子电路组20对应电连接，也即第一移位寄存器电路41和第二移位寄存器电路42分别电连接至相同的像素驱动子电路组20。在另一些示例中，第一移位寄存器电路41与各像素驱动子电路组20中的一部分像素驱动子电路组20对应电连接。第二移位寄存器电路42与各像素驱动子电路组20中的另一部分像素驱动子电路组20对应电连接。也即第一移位寄存器电路41和第二移位寄存器电路42分别电连接不同的像素驱动子电路组20。
在上述一些实施例中，第一移位寄存器电路41与像素驱动子电路组20对应电连接，表现为第一移位寄存器电路41通过多条扫描信号线与像素驱动子电路组20中的各像素驱动子电路对应电连接。第二移位寄存器电路42与像素驱动子电路组20对应电连接，表现为第二移位寄存器电路42通过多条扫描信号线与像素驱动子电路组20中的各像素驱动子电路对应电连接。
值得一提的是，在一些实施例中，请继续参阅图4和图5，移位寄存器电路4还包括第一备份电路43和第二备份电路44。第一备份电路43为第一移位寄存器电路41的备份，配置为在第一移位寄存器电路41发生故障的情况下，与对应的像素驱动子电路组20电连接，并向对应的像素驱动子电路组提供扫描驱动信号。第二备份电路44为第二移位寄存器电路42的备份，配置为在第二移位寄存器电路42发生故障的情况下，与对应的像素驱动子电路组20电连接，并向对应的像素驱动子电路组20提供扫描驱动信号。
此处，第一备份电路43为第一移位寄存器电路41的备份，是指二者包括的电子元件及其连接方式、工作原理都相同。第一备份电路43通常空置于阵列基板101中(也即其不与其他电路电连接，以冗余电路的形式存在)。这样在第一移位寄存器电路41出现故障的情况下，通过激光修复等的方式将第一备份电路43与对应的像素驱动子电路组20电连接，便可以利用第一备份电路43替代第一移位寄存器电路41，向对应的像素驱动子电路组提供扫描驱动信号，以确保阵列基板的正常使用。可以理解的是，第一备份电路43和第一移位寄存器电路41可以位于不同的膜层，如此，第一备份电路43还能够对第一移位寄存器电路41进行静电防护，从而有效提高阵列基板及对应显示面板的良率。
第二备份电路44和第二移位寄存器电路42之间的关系，可对应参考上述第一备份电路43和第一移位寄存器电路41之间的相关表述，此处不再详述。
此外，在一些示例中，第一备份电路43和第一移位寄存器电路41位于相同的两行像素10或两列像素10之间。第二备份电路44和第二移位寄存器电路42位于相同的两行像素10或两列像素10之间。
基于第一备份电路43和第一移位寄存器电路41位于不同的膜层，第一备份电路43和第一移位寄存器电路41在阵列基板中衬底上的正投影重合或大略重合或不重合，均是允许的。同理，第二备份电路44和第二移位寄存器电路42在阵列基板中衬底上的正投影重合或大略重合或不重合，也均是允许的。
请参阅图6～图8，阵列基板101的衬底100包括第一面S1以及背离第一面S1的第二面S2。上述一些实施例中的各像素组1、各像素电路组2和移位寄存器电路4分别位于衬底100的第一面S1上。
在一些实施例中，请继续参阅图6～图8，阵列基板101还包括位于衬底100的第二面S2上的至少一个扇出结构200，以及位于衬底100的第一面S1和第二面S2之间的侧面上的至少一个侧边结构300。
每个扇出结构200包括多条信号连接线201，所述多条信号连接线201由衬底100的第二面S2的边缘向其非边缘区域延伸。每个扇出结构200还包括与所述多条信号连接线201电连接的信号绑定端202，该信号绑定端202配置为与外部输入电路绑定。外部输入电路包括控制集成电路、柔性电路板或印刷电路板等。
每个侧边结构300包括多条侧边连接线301，其中，每条侧边连接线301的一端与对应扇出结构200中的一条信号连接线201电连接，其另一端接入对应的功能子电路3中或移位寄存器电路4中。
此处，扇出结构200和侧边结构300可以一一对应，也可以多个侧边结构300对应一个扇出结构200。扇出结构200和侧边结构300的数量及其具体位置可以根据实际需求选择设置，以便于布线并能准确实现对应线路的电连接为限。
各信号连接线201和各侧边连接线301采用导电材料制作形成，示例的，该导电材料为金属或者导电银胶，其中，金属包括银或铜等中的至少一种，可以确保各信号连接线201和各侧边连接线301具有良好的导电性。
此外，侧边结构300位于衬底100的第一面S1和第二面S2之间的侧面上，可以有多种设置方式。例如，侧边结构300在衬底100的第二面S2上的正投影与对应扇出结构200在所述第二面S2上的正投影无重叠(如图7所示)或部分重叠(如图8所示)。
本公开一些实施例在衬底100的第二面S2上设置扇出结构200，在衬底100的侧面上设置侧边结构300，能够将原先位于阵列基板的非显示区内的各信号走线设置于衬底100的侧面以及第二面S2上，从而能够进一步减小甚至消除阵列基板的边框尺寸，以利于实现无缝拼接。
在制备上述一些实施例中的阵列基板时，可以先在衬底100的第一面S1上形成各像素组1、各像素电路组2和移位寄存器电路4等电路结构，再在衬底100的第二面S2上形成各扇出结构200；或者，也可以先在衬底100的第二面S2上形成各扇出结构200，再在衬底100的第一面S1上形成各像素组1、各像素电路组2和移位寄存器电路4等。这也就是说，本公开一些实施例对于制备在衬底100的第一面S1上的电路结构与制备在衬底100的第二面S2上的扇出结构的先后顺序不作限定。
最后，在衬底100的位于第一面S1和第二面S2之间的侧面上形成各侧边结构300。各侧边结构300可以采用3D打印、影印、溅镀(Sputter)或者刻蚀等方法中的一种进行制备。
需要说明的是，上述一些实施例中的附图仅是对阵列基板101中的电路版图进行的示意性说明，也即仅是针对阵列基板101中各不同电路结构的设置位置进行了空间方位上的限定。该各不同电路结构中的电气元件以及相互间的对应电连接关系，可以参照相关技术中的有关方案进行。
为了更清楚的说明上述一些实施例中的阵列基板101，以下以Micro-LED显示面板或者Mini-LED显示面板中的阵列基板为例进行了说明。
在Micro-LED显示面板或者Mini-LED显示面板的阵列基板中，如图3所示，基于LED的巨量转移工艺及其导通特性，每一像素10中各子像素的LED绑定端位于该像素10的中间区域，且靠近显示区AA的边缘的各LED绑定端距离其对应边缘的尺寸L通常为固定值，例如在150μm～200um之间。因此，将阵列基板中占用空间较大的数据选通电路、静电防护电路以及信号走线集线区等功能子电路30放置于靠近显示区AA边缘的区域内，例如放置于第一行像素10及第二行像素10对应的空间内，或最后一行像素10及倒数第二行像素10对应的空间内，能够更合理的设计阵列基板中各电路结构的版图，有效提供阵列基板的显示区AA内的空间利用率。
示例性的，如图4和图5所示，在显示区AA的边缘区域或其四周边缘向内延伸的部分行像素10或部分列像素10的空间内，设置静电防护电路32和信号走线集线区33，方便于通过位于衬底100的侧面的侧边结构300实现其与外部输入电路(如集成电路IC)的电连接，例如通过侧边结构300对应的扇出结构200与外部输入电路绑定。此处，静电防护电路32和信号走线集线区33可以沿显示区AA的边缘呈环形设置。
在显示区AA的四周边缘向内延伸的部分行像素10的空间内设置数据选通电路31，并在显示区AA内的部分列像素10的空间内设置像素驱动子电路组20和移位寄存器电路4，能够有效减小二者信号的交迭，以降低信号的传输延迟。
在一些示例中，阵列基板的显示区AA内的每种类型的信号线(例如发光信号线EM、使能信号线Vinit、复位信号线Reset或基准电压线Vref等)呈网格状连接，采用整个面板全局(Global)输入的形式，从而能够合理减小对应信号输入的差异性。
在一些示例中，像素驱动子电路21的结构如图9所示。像素驱动子电路21包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第一存储电容C1以及发光器件D。其中，第一晶体管T1的第一极连接初始电压信号端Vint。第一晶体管T1的第二极连接第一存储电容C1的第二极、第二晶体管T2的第一极和第三晶体管T3的控制极。第一晶体管T1的控制极连接复位信号端Reset。第二晶体管T2的第二极连接第三晶体管T3的第二极和第六晶体管T6的第一极。第二晶体管T2的控制极连接栅扫描信号线Gate。第三晶体管T3的第一极连接第一电源电压端VDD。第四晶体管T4的第一极连接数据线Data。第四晶体管T4的第二极连接第五晶体管T5的第二极、第七晶体管T7的第二极和第一存储电容C1的第一极。第四晶体管T4的控制极连接栅扫描信号线Gate。第五晶体管T5的第一极连接基准电压信号端Vref。第五晶体管T5的控制极连接发光扫描信号线EM。第六晶体管T6的第二极连接发光器件D的第一极。第六晶体管T6的控制极连接发光扫描信号线EM。第七晶体管T7的第一极连接基准电压信号端Vref。第七晶体管T7的控制极连接复位信号端Reset。发光器件的第二极连接第二电源电压端VSS。
在一些示例中，移位寄存器电路4包括级联的多个移位寄存器，其中，每个移位寄存器的结构如图9所示。所述移位寄存器包括：第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第二存储电容C2和第三存储电容C3。其中，第八晶体管T8的第一极连接信号输入端Input。第八晶体管T8的第二端连接N1节点。第八晶体管T8的控制极连接第一时钟信号端CLK。第九晶体管T9的第一极连接第一时钟信号端CLK。第九晶体管T9的第二极连接N2节点。第九晶体管T9的控制极连接N1节点。第十晶体管T10的第一极连接低电平信号端VGL。第十晶体管T10的第二极连接N2节点。第十晶体管T10的控制极连接第一时钟信号端CLK。第十一晶体管T11的第一极连接高电平信号端VGH和第三存储电容C3的第二极。第十一晶体管T11的第二极连接信号输出端Output。第十一晶体管T11的控制极连接N2节点。第三存储电容C3的第一极连接N2节点。第十二晶体管T12的第一极连接第二时钟信号端CLKB。第十二晶体管T12的第二极连接第二存储电容C2的第二极和信号输出端Output。第十二晶体管T12的控制极连接第二存储电容C2的第一极。第十三晶体管T13的第一极连接高电平信号端VGH。第十三晶体管T13的第二极连接第十四晶体管T14的第一极。第十三晶体管T13的控制极连接N2节点。第十四晶体管T14的第二极连接N1节点。第十四晶体管T14的控制极连接第二时钟信号端CLKB。第十五晶体管T15的第一极连接N1节点。第十五晶体管T15的第二极连接第二存储电容C2的第一极。第十五晶体管T15的控制极连接低电平端VGL。
在一些示例中，数据选通电路31包括：第十六晶体管T16、第十七晶体管T17和第十八晶体管T18。其中，第十六晶体管T16的第一极、第十七晶体管T17的第一极和第十八晶体管T18的第一极连接在一起，且通过数据电压引入线Data1'与源极驱动器(图中未示)连接。第十六晶体管T16的第二极连接第一数据线Data11，第十六晶体管T16的控制极连接时序控制器(图中未示)的第一输出端。第十七晶体管T17的第二极连接第二数据线Data12，第十七晶体管T17的控制极连接时序控制器的第二输出端。第十八晶体管T18的第二极连接第三数据线Data13，第十八晶体管T18的控制极连接时序控制器的第三输出端。
上述一些示例中所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于其采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。
上述一些示例为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。并且，按照晶体管的特性区分，可以将晶体管分为N型和P型。当采用P型晶体管时，第一极为P型晶体管的源极，第二极为P型晶体管的漏极，栅极输入低电平时，源漏极导通。当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通。
此外，上述的像素驱动子电路21中的各晶体管均是以N型晶体管为例进行说明的，可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开的保护范围内的。
在一些实施例中，阵列基板101采用如上所示的结构，其侧边结构300中的某一条侧边连接线301与对应扇出结构200中的一条信号连接线201连接，且与显示区AA内对应的一个像素驱动子电路21连接，以向该像素驱动子电路21传输数据信号。该侧边连接线301与对应信号连接线201以及对应像素驱动子电路21的连接结构如图12所示。
图12仅是对阵列基板101中边缘部分的各膜层的位置关系进行了一种示意性地说明，并非对阵列基板101的结构限定。并且，图12也只是示意了部分器件，例如：第四晶体管T4、第六晶体管T6等，其中，以第四晶体管T4和第六晶体管T3为顶栅型薄膜晶体管为例进行说明。
如图12所示，阵列基板101包括：衬底100，位于衬底100第二面S1上的缓冲层110；位于缓冲层110之上、且同层设置的第四晶体管T4的有源层和第六晶体管T6的有源层；位于第四晶体管T4的有源层和第六晶体管T6的有源层所在层之上的栅极绝缘层120；位于栅极绝缘层120之上、且同层设置的第四晶体管T4的栅极和第六晶体管T6的栅极；位于第四晶体管T4的栅极和第六晶体管T6的栅极所在层之上的第一绝缘层130；位于第一绝缘层130之上，且同层设置的第四晶体管T4的源极和漏极，第六晶体管T6的源极和漏极，以及与第四晶体管T4源极连接的数据线Data；位于第四晶体管T4的源极和漏极，第六晶体管T6的源极和漏极，以及与第四晶体管T4源极连接的数据线Data所在层之上的第一平坦化层141；位于第一平坦化层141之上的第一钝化层142；位于第一平坦化层141之上，且同层设置的第二子信号引入线152和第一连接电极160；第二子信号引入线152通过贯穿第一平坦化层141和第一钝化层142的第一过孔与数据线Data连接，第一连接电极160通过贯穿第一平坦化层141和第一钝化层142的第三过孔与第六晶体管T6的漏极连接；位于第二子信号引入线152和第一连接电极160所在层之上的第二平坦化层143；位于第二平坦化层143之上的第二钝化层144；位于第二钝化层144之上，且同层设置的第一子信号引入线151、第一导电衬垫171、第二导电衬垫172；第一子信号引入线151由显示区延伸至信号走线集线区，且通过贯穿第二平坦化层143和第二钝化层144的第二过孔与第二子信号引入线152连接；第一导电衬垫171通过贯穿第二平坦化层143和第二钝化层144的第四过孔与第一连接电极160连接；位于第一子信号引入线151、第一导电衬垫171、第二导电衬垫172上的第三钝化层180，其中，发光器件D的第一极通过贯穿第三钝化层180的第五过孔与第一导电衬垫171电连接，第二极通过贯穿第三钝化层180的第五过孔与第二导电衬垫172电连接。在衬底100的第二面上设置有信号连接线201，位于信号连接线201之上的第四钝化层190；位于第四钝化层190之上的信号绑定端202和第二焊盘192；其中，第二焊盘192通过贯穿第四钝化层190的第六过孔与信号连接线201的一端连接，信号绑定端202通过贯穿第四钝化层190的第七过孔与信号连接线201的另一端连接；第一子信号引入线151与信号走线集线区的第一焊盘191连接，第一焊盘191通过侧边连接线301与衬底100的第二面上的第二焊盘192连接。控制IC 5位于阵列基板衬底100的中信号绑定端202电连接，配置为向所述信号绑定端202输出控制信号。
上述第一导电衬垫171和第二导电衬垫172分别与发光器件D的两个引脚电连接，该发光器件D可以是微型无机发光二极管，进一步地，可以为电流型发光二极管，如微型发光二极管(Micro Light Emitting Diode，Micro LED)或者迷你发光二极管(Mini LightEmitting Diode，Mini LED)。
当然，在另一些实施例中，发光器件D还可以是有机电致发光二极管(OrganicLight Emitting Diode，OLED)，这样发光器件D的第一极和第二极中的一者为阳极，另一者为阴极。
本公开一些实施例提供一种显示面板以及一种显示驱动方法。请参阅图13，所述显示面板1001包括如上一些实施例所述的阵列基板101。所述显示驱动方法应用于所述显示面板1001。所述显示驱动方法，包括：控制所述至少一个像素电路组2中的每个像素驱动子电路组20，向对应相邻且与其电连接的两行子像素11或两列子像素11，提供像素驱动信号。
本公开一些实施例提供的显示面板1001以及显示驱动方法所能实现的有益效果，与前述一些实施例中所述的阵列基板101所能实现的有益效果相同，此处不再赘述。
在一些实施例中，请继续参阅图13，显示面板1001还包括控制集成电路(Integrated Circuit，简称IC)5。控制IC5位于阵列基板101的衬底100的第二面S2上。控制IC5与阵列基板101中对应的扇出结构200的多条信号连接线201电连接，配置为向所述多条信号连接线201输出控制信号。
此处，控制IC 5向所述多条信号连接线201输出的控制信号，可以经由对应侧边结构300中的侧边连接线301传输入阵列基板101的显示区AA内的各电路结构中。
应用于所述显示面板1001的所述显示驱动方法，还包括：控制IC5通过至少一个侧边结构300，向位于阵列基板101的衬底100的第一面S1上的所述至少一个像素电路组2和/或移位寄存器电路4分别传输控制信号。
在本公开一些实施例提供的显示面板1001中，控制IC5位于衬底100的第二面S2上，控制IC5可以在阵列基板101的显示区AA的背面进行控制信号的输入，从而有效减小阵列基板101对第一面S1上非显示区的需求，也即能够减小甚至消除阵列基板101的边框，以利于实现无缝拼接。
可以理解的是，在另一些示例中，显示面板1001还包括位于阵列基板101的衬底100的第二面S2上的柔性电路板(Flexible Printed Circuit，简称FPC)。柔性电路板可以通过覆晶薄膜或引线等与阵列基板101中对应的扇出结构200的多条信号连接线201电连接，配置为向所述多条信号连接线201输出信号。
本公开一些实施例对显示面板1001的类型不作限定。示例的，显示面板1001为微型发光二极管(Micro Light Emitting Diode，Micro-LED)显示面板、或者迷你发光二极管(Mini Light Emitting Diode，Mini-LED)显示面板。当然，上述显示面板1001为液晶显示面板(Liquid Crystal Display，LCD)或有机发光二极管(Organic Light-EmittingDiode，OLED)显示面板，也是可以的。
本公开一些实施例提供一种拼接显示面板。如图14所示，所述拼接显示面板1000包括相互拼接的如上一些实施例所述的至少两个显示面板1001。
示例的，如图14所示，所述拼接显示面板由四个显示面板1001无缝拼接构成。所述拼接显示面板的显示画面中不存在拼接缝隙，或其拼接缝隙极小而不易被观测到。所述拼接显示面板能够具有大尺寸的显示屏幕，以及优良的显示画质。
本公开一些实施例的拼接显示面板中各显示面板和上述一些实施例所述的显示面板相同，其所能实现的有益效果此处不再赘述。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种阵列基板，包括：
显示区；
至少一个像素组，位于所述显示区内，所述至少一个像素组中的每个包括阵列设置的多个像素；所述多个像素中的每个包括至少一个子像素；
至少一个像素电路组，所述至少一个像素电路组中的每个位于对应的所述像素组内的相邻两行像素或相邻两列像素之间；所述至少一个像素电路组包括至少一个像素驱动子电路组，所述至少一个像素驱动子电路组中的每个与对应相邻的两行子像素或相邻的两列子像素电连接，且配置为向与其电连接的各子像素提供像素驱动信号；其中，
所述至少一个像素组为至少两个像素组；
所述至少两个像素组沿行方向分布；所述每个像素驱动子电路组位于对应的所述像素组内相邻的两列子像素之间，每个所述每个像素驱动子电路组沿列方向的长度小于所述像素组沿列方向的长度；所述至少一个像素电路组还包括沿列方向位于所述每个像素驱动子电路组的至少一侧的至少一个功能子电路，所述功能子电路包括数据选通电路、静电防护电路或信号走线集线区；
或，所述至少两个像素组沿列方向分布；所述每个像素驱动子电路组位于对应的所述像素组内相邻的两行子像素之间，每个所述每个像素驱动子电路组沿行方向的长度小于所述像素组沿行方向的长度；所述至少一个像素电路组还包括沿行方向位于所述每个像素驱动子电路组的至少一侧的至少一个功能子电路，所述功能子电路包括数据选通电路、静电防护电路或信号走线集线区。
2.根据权利要求1所述的阵列基板，还包括一移位寄存器电路；
所述移位寄存器电路与所述至少一个像素驱动子电路组分别位于不同的两行像素或两列像素之间；
所述移位寄存器电路与所述至少一个像素驱动子电路组对应电连接，且配置为向所述至少一个像素驱动子电路组提供扫描驱动信号。
3.根据权利要求2所述的阵列基板，其中，所述至少一个像素组为至少两个像素组；
所述至少两个像素组沿行方向分布；所述移位寄存器电路位于两个所述像素组之间或位于对应的所述像素组内相邻的两列子像素之间；所述移位寄存器电路的沿列方向的长度小于所述像素组沿列方向的长度；所述至少一个像素电路组还包括沿列方向位于所述移位寄存器电路的至少一侧的至少一个功能子电路；所述功能子电路包括数据选通电路、静电防护电路或信号走线集线区；
或，所述至少两个像素组沿列方向分布；所述移位寄存器电路位于两个所述像素组之间或位于对应的所述像素组内相邻的两行子像素之间；所述移位寄存器电路的沿行方向的长度小于所述像素组沿行方向的长度；所述至少一个像素电路组还包括沿行方向位于所述移位寄存器电路的至少一侧的至少一个功能子电路；所述功能子电路包括数据选通电路、静电防护电路或信号走线集线区。
4.根据权利要求2所述的阵列基板，其中，
所述至少一个像素驱动子电路组为多个像素驱动子电路组；
所述移位寄存器电路包括第一移位寄存器电路和第二移位寄存器电路；
所述第一移位寄存器电路和所述第二移位寄存器电路分别与所述多个像素驱动子电路组对应电连接；或，所述第一移位寄存器电路与所述多个像素驱动子电路组中的一部分像素驱动子电路组对应电连接，所述第二移位寄存器电路与所述多个像素驱动子电路组中的另一部分像素驱动子电路组对应电连接。
5.根据权利要求4所述的阵列基板，其中，
所述第一移位寄存器电路和所述第二移位寄存器电路沿行方向或列方向相邻设置；
或，所述第一移位寄存器电路和所述第二移位寄存器电路分别位于不同的两行像素或两列像素之间。
6.根据权利要求4或5所述的阵列基板，其中，所述移位寄存器电路，还包括：
第一备份电路，所述第一备份电路为所述第一移位寄存器电路的备份，配置为在所述第一移位寄存器电路发生故障的情况下，与对应的像素驱动子电路组电连接，并向对应的像素驱动子电路组提供扫描驱动信号；
第二备份电路，所述第二备份电路为所述第二移位寄存器电路的备份，配置为在所述第二移位寄存器电路发生故障的情况下，与对应的像素驱动子电路组电连接，并向对应的像素驱动子电路组提供扫描驱动信号。
7.根据权利要求6所述的阵列基板，其中，
所述第一备份电路和所述第一移位寄存器电路位于相同的两行像素或两列像素之间；
所述第二备份电路和所述第二移位寄存器电路位于相同的两行像素或两列像素之间。
8.根据权利要求1或3所述的阵列基板，还包括：
衬底；所述衬底包括第一面以及背离所述第一面的第二面；所述至少一个像素组和所述至少一个像素电路组位于所述第一面上；
至少一个扇出结构；所述至少一个扇出结构位于所述第二面上；所述至少一个扇出结构中的每个扇出结构包括多条信号连接线，所述多条信号连接线由所述第二面的边缘向所述第二面的非边缘区域延伸；
至少一个侧边结构；所述至少一个侧边结构中的每个包括多条侧边连接线；
其中，所述多条侧边连接线中每条侧边连接线的一端与对应扇出结构中的一条信号连接线电连接，其另一端接入对应的所述功能子电路中；
在阵列基板包括移位寄存器电路的情况下，所述移位寄存器电路位于所述第一面上；所述多条侧边连接线中每条侧边连接线的一端与对应扇出结构中的一条信号连接线电连接，其另一端接入对应的所述功能子电路中或所述移位寄存器电路中。
9.一种显示面板，包括：如权利要求1～8任一项所述的阵列基板。
10.根据权利要求9所述的显示面板，还包括控制集成电路；
所述控制集成电路位于所述阵列基板的衬底的第二面上，所述控制集成电路与所述阵列基板中对应的扇出结构中的多条信号连接线电连接，配置为向所述多条信号连接线输出控制信号。
11.一种拼接显示面板，包括：相互拼接的至少两个如权利要求9或10所述的显示面板。
12.一种显示驱动方法，应用于如权利要求9或10所述的显示面板；所述显示驱动方法，包括：
控制所述至少一个像素电路组中的每个像素驱动子电路组，向对应相邻且与其电连接的两行子像素或两列子像素，提供像素驱动信号；
位于所述阵列基板的衬底的第二面上的控制集成电路，通过至少一个侧边结构，向位于所述阵列基板的衬底的第一面上的所述至少一个像素电路组和/或移位寄存器电路分别传输控制信号。
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