KR20230111702A - 표시 장치 및 이를 포함하는 타일형 표시 장치 - Google Patents

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KR20230111702A
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이계욱
김현준
황정환
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소를 구비한 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 기판, 상기 비표시 영역에 배치된 패드부, 상기 패드부와 상기 복수의 화소 사이에 배치된 복수의 정전기 방지 회로, 상기 패드부 및 상기 복수의 정전기 방지 회로에 접속된 제1 저항 라인, 상기 제1 저항 라인에 직렬로 연결되고, 상기 제1 저항 라인과 중첩하는 제2 저항 라인, 및 상기 제2 저항 라인 및 상기 복수의 화소 사이에 접속되는 팬 아웃 라인을 포함한다.

Description

표시 장치 및 이를 포함하는 타일형 표시 장치{DISPLAY DEVICE AND TILED DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치 및 이를 포함하는 타일형 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치를 대형 크기로 제조하는 경우, 화소 개수의 증가로 인하여 발광 소자의 불량률이 증가할 수 있고, 생산성 또는 신뢰성이 저하될 수 있다. 이를 해결하기 위해, 타일형 표시 장치는 상대적으로 작은 크기를 갖는 복수의 표시 장치를 연결하여 대형 크기의 화면을 구현할 수 있다. 타일형 표시 장치는 서로 인접한 복수의 표시 장치 각각의 비표시 영역 또는 베젤 영역으로 인하여, 복수의 표시 장치 사이의 심(Seam)이라는 경계 부분을 포함할 수 있다. 복수의 표시 장치 사이의 경계 부분은 전체 화면에 하나의 영상을 표시할 경우 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킨다.
본 발명이 해결하고자 하는 과제는 표시 영역 내의 정전기 방지 회로의 배치 면적 또는 설계 면적을 감소시키고, 화소의 배치 면적 또는 설계 면적을 확보할 수 있는 표시 장치 및 이를 포함하는 타일형 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제는 복수의 표시 장치 사이의 경계 부분 또는 비표시 영역이 인지되는 것을 방지함으로써, 복수의 표시 장치 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있는 표시 장치 및 이를 포함하는 타일형 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 복수의 화소를 구비한 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 기판, 상기 비표시 영역에 배치된 패드부, 상기 패드부와 상기 복수의 화소 사이에 배치된 복수의 정전기 방지 회로, 상기 패드부 및 상기 복수의 정전기 방지 회로에 접속된 제1 저항 라인, 상기 제1 저항 라인에 직렬로 연결되고, 상기 제1 저항 라인과 중첩하는 제2 저항 라인, 및 상기 제2 저항 라인 및 상기 복수의 화소 사이에 접속되는 팬 아웃 라인을 포함한다.
상기 제2 저항 라인의 적어도 일부는 상기 복수의 정전기 방지 회로와 중첩할 수 있다.
상기 제1 저항 라인은 상기 복수의 정전기 방지 회로 사이에서 복수 번 절곡되면서 연장될 수 있다.
상기 제2 저항 라인은 상기 복수의 정전기 방지 회로 사이에서 복수 번 절곡되면서 연장되며, 상기 제1 저항 라인과 평면 상에서 교차할 수 있다.
상기 팬 아웃 라인은 상기 표시 영역의 일측 가장자리에 배치된 화소들과 중첩할 수 있다.
상기 표시 장치는 제1 방향으로 연장되는 게이트 하이 전압 라인 및 게이트 로우 전압 라인을 더 포함하고, 상기 게이트 하이 전압 라인 및 상기 게이트 로우 전압 라인은 상기 패드부와 상기 제2 저항 라인 사이에 배치될 수 있다.
상기 게이트 하이 전압 라인 및 상기 게이트 로우 전압 라인은 상기 패드부와 상기 복수의 정전기 방지 회로 사이에 배치될 수 있다.
상기 복수의 정전기 방지 회로의 일부는 상기 게이트 하이 전압 라인 및 상기 제1 저항 라인 사이에 접속되고, 상기 복수의 정전기 방지 회로의 다른 일부는 상기 제1 저항 라인 및 상기 게이트 로우 전압 라인 사이에 접속될 수 있다.
상기 팬 아웃 라인의 길이가 상대적으로 짧으면 상기 제1 또는 제2 저항 라인의 길이는 상대적으로 길어지고, 상기 팬 아웃 라인의 길이가 상대적으로 길면 상기 제1 또는 제2 저항 라인의 길이는 상대적으로 짧을 수 있다.
상기 복수의 화소 각각은 제1 게이트층에 배치된 제1 커패시터 전극, 및 상기 제1 게이트층 상의 제2 게이트층에 배치된 제2 커패시터 전극을 포함하는 제1 커패시터를 포함하고, 상기 제1 저항 라인은 상기 제1 커패시터 전극과 동일 층에 배치되며, 상기 제2 저항 라인은 상기 제2 커패시터 전극과 동일 층에 배치될 수 있다.
상기 복수의 화소 각각은 액티브층에 배치된 채널, 및 상기 액티브층 상의 제1 게이트층에 배치된 게이트 전극을 포함하는 박막 트랜지스터를 포함하고, 상기 제1 저항 라인은 상기 제1 커패시터 전극과 동일 층에 배치되며, 상기 제2 저항 라인은 상기 액티브층의 하부 층에 배치될 수 있다.
상기 표시 장치는 상기 기판의 하부에 배치되어 상기 표시 영역과 중첩하는 연성 필름, 상기 패드부로부터 상기 기판의 가장자리까지 연장되는 제1 리드 라인, 상기 제1 리드 라인에 접속되어 상기 기판의 측면에 배치된 측면 연결 라인, 및 상기 기판의 하부에 배치되어 상기 측면 연결 라인과 상기 연성 필름 사이에 접속되는 제2 리드 라인을 더 포함할 수 있다.
상기 표시 장치는 상기 기판 상의 표시 영역에 배치된 저전위 라인, 및 상기 기판의 상면 가장자리에 배치되어 상기 저전위 라인에 전기적으로 연결되는 정전기 방지층을 더 포함할 수 있다.
상기 제1 리드 라인 및 상기 패드부는 상기 복수의 정전기 방지층 사이에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 복수의 화소를 구비한 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 기판, 상기 비표시 영역에 배치된 패드부, 상기 기판 상의 액티브층 및 상기 액티브층 상의 제1 게이트 층에 배치된 복수의 정전기 방지 회로, 상기 제1 게이트층에 배치되어 상기 패드부 및 상기 복수의 정전기 방지 회로에 접속된 제1 저항 라인, 상기 제1 저항 라인에 직렬로 연결되고, 상기 제1 게이트층 상의 제2 게이트층에 배치되어 상기 제1 저항 라인과 중첩하는 제2 저항 라인, 및 상기 제1 게이트층에 배치되어 상기 제2 저항 라인에 접속되는 팬 아웃 라인을 포함한다.
상기 제2 게이트층 상의 소스 금속층 상에 배치된 연결 전극을 더 포함하고, 상기 연결 전극의 일단은 상기 제1 저항 라인에 접속되고, 상기 연결 전극의 타단은 상기 제2 저항 라인에 접속될 수 있다.
상기 연결 전극은 상기 정전기 방지 회로의 제1 전극 또는 제2 전극에 접속될 수 있다.
상기 제1 저항 라인은 상기 복수의 정전기 방지 회로 사이에서 복수 번 절곡되면서 연장될 수 있다.
상기 제2 저항 라인은 상기 복수의 정전기 방지 회로 사이에서 복수 번 절곡되면서 연장되고, 상기 제1 저항 라인과 평면 상에서 교차할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 타일형 표시 장치는 영상을 표시하는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 장치들, 및 상기 표시 장치들 사이에 배치되는 결합 영역을 포함하고, 상기 표시 장치들 각각은 복수의 화소를 구비한 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 기판, 상기 비표시 영역에 배치된 패드부, 상기 패드부와 상기 복수의 화소 사이에 배치된 복수의 정전기 방지 회로, 상기 패드부 및 상기 복수의 정전기 방지 회로에 접속된 제1 저항 라인, 상기 제1 저항 라인에 직렬로 연결되고, 상기 제1 저항 라인과 중첩하는 제2 저항 라인, 및 상기 제2 저항 라인 및 상기 복수의 화소 사이에 접속되는 팬 아웃 라인을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이를 포함하는 타일형 표시 장치에 의하면, 복수의 정전기 방지 회로 사이에 배치되고 패드부와 팬 아웃 라인 사이에 전기적으로 연결되는 제1 저항 라인, 및 제1 저항 라인과 직렬 연결되고 제1 저항 라인과 중첩하는 제2 저항 라인을 포함함으로써, 정전기 방지 회로의 배치 면적 또는 설계 면적을 감소시키고 화소의 배치 면적 또는 설계 면적을 확보할 수 있다.
실시예들에 따른 표시 장치 및 이를 포함하는 타일형 표시 장치에 의하면, 복수의 표시 장치 사이의 간격을 최소화함으로써, 사용자가 복수의 표시 장치 사이의 결합 영역을 인지하는 것을 방지하고, 복수의 표시 장치 사이의 단절감을 개선하여 영상의 몰입도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 저면도이다.
도 4는 일 실시예에 따른 표시 장치에서, 정전기 방지 회로, 제1 및 제2 저항 라인을 나타내는 도면이다.
도 5는 도 4의 정전기 방지 회로, 제1 및 제2 저항 라인을 간략하게 나타내는 도면이다.
도 6은 도 2의 선 I-I'을 따라 자른 일 예의 단면도이다.
도 7은 도 2의 선 I-I'을 따라 자른 다른 예의 단면도이다.
도 8은 도 2의 선 II-II'을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 표시 장치에서, 스테이지 및 게이트 라인의 연결 관계를 나타내는 도면이다.
도 10은 일 실시예에 따른 표시 장치의 화소 회로를 나타내는 회로도이다.
도 11은 일 실시예에 따른 표시 장치의 표시 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(10)를 포함할 수 있다. 복수의 표시 장치(10)는 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 복수의 표시 장치(10)는 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 연결될 수 있고, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 복수의 표시 장치(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 복수의 표시 장치(10)는 서로 다른 크기를 가질 수 있다.
타일형 표시 장치(TD)는 제1 내지 제4 표시 장치(10-1~10-4)를 포함할 수 있다. 표시 장치(10)의 개수 및 결합 관계는 도 1의 실시예에 한정되지 않는다. 표시 장치(10)의 개수는 표시 장치(10) 및 타일형 표시 장치(TD) 각각의 크기에 따라 결정될 수 있다.
복수의 표시 장치(10) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(10)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 또 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치들(10)에 의해 둘러싸일 수 있다.
복수의 표시 장치(10) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 단위 화소(UP)를 포함하여 영상을 표시할 수 있다. 복수의 단위 화소(UP) 각각은 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum Dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 또는 마이크로 발광 다이오드(Micro LED)를 포함할 수 있다. 이하에서는, 제1 내지 제3 화소(SP1, SP2, SP3) 각각이 마이크로 발광 다이오드를 포함하는 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되어 표시 영역(DA)을 둘러쌀 수 있고, 영상을 표시하지 않을 수 있다.
표시 장치(10)는 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 복수의 단위 화소(UP)를 포함할 수 있다. 단위 화소(UP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 화소 정의막 또는 뱅크에 의해 정의되는 발광 영역 또는 개구 영역을 포함할 수 있고, 발광 영역 또는 개구 영역을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 발광 영역은 표시 장치(10)의 발광 소자에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다. 제1 화소(SP1)는 제1 색의 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 약 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 약 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 약 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 화소(SP1, SP2, SP3)는 표시 영역(DA)의 제1 방향(X축 방향)을 따라 순차적으로 반복 배치될 수 있다. 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 발광 영역의 면적은 실질적으로 동일할 수 있다. 다른 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 발광 영역의 면적은 서로 다를 수 있으나, 이에 한정되지 않는다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(10) 중 적어도 일부의 표시 장치(10)는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 복수의 표시 장치(10) 각각은 평면 형상을 갖고 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 복수의 표시 영역(DA) 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들(10) 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 복수의 표시 장치(10)는 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 복수의 표시 장치(10) 각각의 결합 영역(SM)은 패드부 또는 패드부에 부착되는 연성 필름을 포함하지 않을 수 있다. 복수의 표시 장치(10) 각각의 표시 영역들(DA) 사이의 거리는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 예를 들어, 제1 표시 장치(10-1)의 화소들과 제2 표시 장치(10-2)의 화소들 사이의 제1 수평 화소 피치(HPP1)는 제2 표시 장치(10-2)의 화소들 사이의 제2 수평 화소 피치(HPP2)와 실질적으로 동일할 수 있다. 제1 표시 장치(10-1)의 화소들과 제3 표시 장치(10-3)의 화소들 사이의 제1 수직 화소 피치(VPP1)는 제3 표시 장치(10-3)의 화소들 사이의 제2 수직 화소 피치(VPP2)와 실질적으로 동일할 수 있다. 따라서, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 단위 화소(UP), 정전기 방지 회로(ESD), 및 제1 팬 아웃 라인(FOL1)을 포함할 수 있다.
복수의 단위 화소(UP)는 균일한 화소 피치를 갖도록 배열될 수 있다. 복수의 단위 화소(UP)는 화소 행 및 화소 열을 따라 배열될 수 있다. 단위 화소(UP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 도 2의 제1 내지 제3 화소(SP1, SP2, SP3)는 개구 영역에 의해 노출된 적어도 하나의 발광 소자에 해당할 수 있다. 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 두 개의 발광 소자를 포함할 수 있다. 이 경우, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 메인 발광 소자 및 리페어 발광 소자를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 3 이상의 발광 소자를 포함할 수 있다. 따라서, 제1 내지 제3 화소(SP1, SP2, SP3)는 해당 화소의 계조에 대응하는 광을 방출할 수 있다.
정전기 방지 회로(ESD)는 표시 영역(DA)의 양측 가장자리 또는 상하측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 정전기 방지 회로(ESD)는 연성 필름과 전기적으로 연결된 제1 팬 아웃 라인(FOL1)과 인접하게 배치될 수 있다. 예를 들어, 제1 팬 아웃 라인(FOL1)이 표시 영역(DA)의 상측 가장자리 및 하측 가장자리에 배치되는 경우, 정전기 방지 회로(ESD)는 표시 영역(DA)의 상측 가장자리 및 하측 가장자리에 배치될 수 있다. 정전기 방지 회로(ESD)는 외부에서 유입된 정전기를 해소하여 정전기가 제1 팬 아웃 라인(FOL1)을 통해 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
제1 팬 아웃 라인(FOL1)은 정전기 방지 회로(ESD)로부터 표시 영역(DA)까지 연장될 수 있다. 제1 팬 아웃 라인(FOL1)은 표시 영역(DA)의 상측 가장자리 및 하측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제1 팬 아웃 라인(FOL1)은 표시 영역(DA)의 상측 가장자리 또는 하측 가장자리에 배치된 단위 화소들(UP)과 중첩할 수 있다. 제1 팬 아웃 라인(FOL1)은 제1 리드 라인(LDL1), 측면 연결 라인, 및 제2 리드 라인을 통해 연성 필름과 전기적으로 연결될 수 있다. 제1 팬 아웃 라인(FOL1)은 제1 리드 라인(LDL1)으로부터 수신된 전압 또는 신호를 표시 영역(DA)에 공급할 수 있다. 예를 들어, 제1 팬 아웃 라인(FOL1)은 표시 영역(DA)에 배치된 데이터 라인, 클럭 라인, 또는 전원 라인에 전기적으로 연결될 수 있다. 여기에서, 전원 라인은 구동 전압 라인, 저전위 라인, 초기화 전압 라인, 기준 전압 라인, 게이트 하이 전압 라인, 또는 게이트 로우 전압 라인일 수 있으나, 이에 한정되지 않는다. 비표시 영역(NDA)은 제1 리드 라인(LDL1), 패드부(PAD), 및 정전기 방지층(GR)을 포함할 수 있다.
제1 리드 라인(LDL1)은 비표시 영역(NDA)의 가장자리에 배치될 수 있다. 제1 리드 라인(LDL1)은 비표시 영역(NDA)의 상측 가장자리 및 하측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제1 리드 라인(LDL1)은 정전기 방지층들(GR) 사이에 배치될 수 있다. 제1 리드 라인(LDL1)은 정전기 방지층(GR)과 제3 방향(Z축 방향) 또는 두께 방향으로 중첩하지 않을 수 있다. 제1 리드 라인(LDL1)은 표시 장치(10)의 측면에 배치된 측면 연결 라인, 및 표시 장치(10)의 하부에 배치된 제2 리드 라인을 통해 연성 필름과 전기적으로 연결될 수 있다. 제1 리드 라인(LDL1)은 연성 필름으로부터 수신된 전압 또는 신호를 패드부(PAD) 및 제1 팬 아웃 라인(FOL1)에 공급할 수 있다.
패드부(PAD)는 비표시 영역(NDA)의 가장자리에 배치될 수 있다. 패드부(PAD)는 비표시 영역(NDA)의 상측 가장자리 및 하측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 패드부(PAD)는 정전기 방지층들(GR) 사이에 배치될 수 있다. 패드부(PAD)는 정전기 방지층(GR)과 제3 방향(Z축 방향) 또는 두께 방향으로 중첩하지 않을 수 있다. 패드부(PAD)는 제1 리드 라인(LDL1), 측면 연결 라인, 및 제2 리드 라인을 통해 연성 필름과 전기적으로 연결될 수 있다. 예를 들어, 패드부(PAD)는 테스트 신호를 수신하는 테스트 패드일 수 있으나, 이에 한정되지 않는다.
정전기 방지층(GR)은 표시 장치(10)의 상면 가장자리 또는 기판의 상부 가장자리에 배치되어 표시 영역(DA)을 둘러쌀 수 있다. 정전기 방지층(GR)은 비표시 영역(NDA)의 상측 가장자리의 일부, 하측 가장자리의 일부, 좌측 가장자리, 및 우측 가장자리에 배치될 수 있다. 정전기 방지층(GR)은 비표시 영역(NDA)의 상하측 가장자리 중 일부에 배치되지 않음으로써, 제1 리드 라인(LDL1) 및 패드부(PAD)와 제3 방향(Z축 방향) 또는 두께 방향으로 중첩하지 않을 수 있다. 정전기 방지층(GR)은 정전기를 방지할 수 있는 가드 링(Guard Ring)일 수 있으나, 이에 한정되지 않는다. 정전기 방지층(GR)은 저전위 라인 또는 공통 전압 라인에 전기적으로 연결됨으로써, 정전기를 신속하게 방전할 수 있다. 여기에서, 저전위 라인 또는 공통 전압 라인은 저전위 전압 또는 공통 전압을 수신할 수 있다. 정전기 방지층(GR)은 표시 장치(10)의 상면 가장자리에 배치되어, 표시 장치(10)의 커팅 공정 또는 그라인딩 공정에서 유입되는 정전기를 해소하여 표시 영역(DA)으로 유입되는 것을 방지할 수 있다. 정전기 방지층(GR)은 표시 장치(10)의 외부에서 유입된 정전기를 신속하게 방전할 수 있다.
예를 들어, 정전기 방지층(GR)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다. 다른 예를 들어, 정전기 방지층(GR)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 또 다른 예를 들어, 정전기 방지층(GR)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 저면도이다.
도 3을 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 연성 필름(FPCB), 표시 구동부(DIC), 및 제2 리드 라인(LDL2)을 포함할 수 있다.
연성 필름(FPCB)은 표시 장치(10)의 하면에 배치될 수 있다. 연성 필름(FPCB)은 접착 부재 또는 이방성 도전 필름(Anisotropic Conductive Film)을 통해 표시 장치(10)의 하면에 부착될 수 있다. 연성 필름(FPCB)은 제2 리드 라인(LDL2), 측면 연결 라인, 및 제1 리드 라인(LDL1)을 통해 기판의 상부에 배치된 제1 팬 아웃 라인(FOL1)에 전압 또는 신호를 공급할 수 있다. 예를 들어, 표시 영역(DA)의 상측에 배치된 연성 필름(FPCB)은 표시 영역(DA)의 상측에 배치된 제1 팬 아웃 라인(FOL1)에 전압 또는 신호를 공급할 수 있고, 표시 영역(DA)의 하측에 배치된 연성 필름(FPCB)은 표시 영역(DA)의 하측에 배치된 제1 팬 아웃 라인(FOL1)에 전압 또는 신호를 공급할 수 있다. 연성 필름(FPCB)은 표시 구동부(DIC)의 신호를 표시 장치(10)에 전송할 수 있다.
표시 구동부(DIC)는 제1 내지 제3 화소(SP1, SP2, SP3)를 구동하기 위한 신호와 전압을 출력할 수 있다. 표시 구동부(DIC)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 데이터 전압은 제1 내지 제3 화소(SP1, SP2, SP3)에 공급될 수 있고, 제1 내지 제3 화소(SP1, SP2, SP3)의 휘도를 결정할 수 있다. 표시 구동부(DIC)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 클럭 신호를 공급할 수 있다. 예를 들어, 표시 구동부(DIC)는 집적 회로(Integrated Circuit, IC)로 형성되어 칩 온 필름(Chip on Film) 방식 또는 테이프 캐리어 패키지(Tape Carrier Package) 방식으로 연성 필름(FPCB) 상에 실장될 수 있으나, 이에 한정되지 않는다.
제2 리드 라인(LDL2)은 표시 영역(DA)에 배치된 연성 필름(FPCB)으로부터 비표시 영역(NDA)의 가장자리까지 연장될 수 있다. 제2 리드 라인(LDL2)은 표시 장치(10)의 하면의 상측 가장자리 및 하측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제2 리드 라인(LDL2)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 측면 연결 라인 및 제1 리드 라인(LDL1)을 통해 제1 팬 아웃 라인(FOL1)에 공급할 수 있다. 예를 들어, 표시 영역(DA)의 상측에 배치된 제2 리드 라인(LDL2)은 표시 영역(DA)의 상측에 배치된 제1 팬 아웃 라인(FOL1)에 전기적으로 연결될 수 있고, 표시 영역(DA)의 하측에 배치된 제2 리드 라인(LDL2)은 표시 영역(DA)의 하측에 배치된 제1 팬 아웃 라인(FOL1)에 전기적으로 연결될 수 있다.
표시 장치(10)는 연성 필름(FPCB) 및 표시 구동부(DIC)를 표시 장치(10)의 하면에 배치함으로써, 연성 필름(FPCB) 및 표시 구동부(DIC)는 타일형 표시 장치(TD)의 결합 영역(SM)에 배치되지 않을 수 있다. 따라서, 표시 장치(10)는 비표시 영역(NDA)을 최소화하고 인접한 표시 장치(10) 사이의 화소 피치를 표시 장치(10) 내의 화소 피치와 동일하게 설계할 수 있다. 표시 장치(10)는 정전기 방지층(GR)을 포함함으로써 표시 장치(10)의 외부에서 유입되는 정전기를 해소하여 박막 트랜지스터층 및 발광 소자층의 손상을 방지할 수 있다.
도 4는 일 실시예에 따른 표시 장치에서, 정전기 방지 회로, 제1 및 제2 저항 라인을 나타내는 도면이고, 도 5는 도 4의 정전기 방지 회로, 제1 및 제2 저항 라인을 간략하게 나타내는 도면이다. 도 5는 도 4의 제1 및 제2 저항 라인(R1, R2)을 풀어서 간략하게 나타낸 도면일 수 있다. 따라서, 제1 및 제2 저항 라인(R1, R2)의 배치 관계는 도 4에 도시된 구성에 해당할 수 있다.
도 4 및 도 5를 참조하면, 표시 장치(10)는 패드부(PAD), 제1 저항 라인(R1), 제2 저항 라인(R2), 정전기 방지 회로(ESD), 및 제1 팬 아웃 라인(FOL1)을 포함할 수 있다.
제1 저항 라인(R1)의 일단(R1a)은 패드부(PAD)에 접속될 수 있고, 제1 저항 라인(R1)은 복수의 정전기 방지 회로(ESD) 사이에서 지그재그로 연장될 수 있다. 제1 저항 라인(R1)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 복수 번 절곡되면서 연장될 수 있다. 제1 저항 라인(R1)의 타단(R1b)은 복수의 정전기 방지 회로(ESD) 및 제2 저항 라인(R2)에 접속될 수 있다. 도 4에서, 제1 저항 라인(R1)의 타단(R1b)은 좌측의 정전기 방지 회로(ESD), 우측의 정전기 방지 회로(ESD), 및 제2 저항 라인(R2)의 일단(R2a)에 순차적으로 접속될 수 있으나, 이에 한정되지 않는다.
제2 저항 라인(R2)의 일단(R2a)은 제1 연결 전극(CCE1)을 통해 우측의 정전기 방지 회로(ESD) 및 제1 저항 라인(R1)의 타단(R1b)에 전기적으로 연결될 수 있다. 제1 연결 전극(CCE1)은 정전기 방지 회로(ESD)의 제1 전극 또는 제2 전극에 접속될 수 있다. 제2 저항 라인(R2)은 복수의 정전기 방지 회로(ESD) 사이에서 지그재그로 연장될 수 있다. 제2 저항 라인(R2)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 복수 번 절곡되면서 연장될 수 있다. 제2 저항 라인(R2)의 타단(R2b)은 제2 연결 전극(CCE2)을 통해 제1 팬 아웃 라인(FOL1)에 전기적으로 연결될 수 있다.
제1 및 제2 저항 라인(R1, R2)은 복수의 정전기 방지 회로(ESD) 사이에 배치될 수 있다. 제2 저항 라인(R2)의 적어도 일부는 복수의 정전기 방지 회로(ESD)와 중첩할 수 있다. 제1 및 제2 저항 라인(R1, R2)은 서로 직렬로 연결될 수 있다. 제1 및 제2 저항 라인(R1, R2)은 제3 방향(Z축 방향) 또는 두께 방향으로 중첩할 수 있다. 제1 및 제2 저항 라인(R1, R2)은 복수의 정전기 방지 회로(ESD) 사이에서 완전 중첩하거나 또는 일부 중첩할 수 있다. 제1 및 제2 저항 라인(R1, R2)은 평면 상에서 적어도 한 번 교차할 수 있으나, 서로 절연될 수 있다. 제1 및 제2 저항 라인(R1, R2)은 패드부(PAD)와 제1 팬 아웃 라인(FOL1)을 전기적으로 연결하는 하나의 라인에 해당하므로, 제1 및 제2 저항 라인(R1, R2) 사이에 쇼트가 발생하여도 표시 장치(10)는 정상적으로 구동할 수 있다.
제1 및 제2 저항 라인(R1, R2)은 서로 다른 금속층에 배치될 수 있다. 예를 들어, 제1 저항 라인(R1)은 제1 게이트층에 배치될 수 있고, 제2 저항 라인(R2)은 제2 게이트층에 배치될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 저항 라인(R1)은 제1 게이트층에 배치될 수 있고, 제2 저항 라인(R2)은 차광층에 배치될 수 있다. 제1 및 제2 저항 라인(R1, R2) 각각은 지그재그 패턴으로 형성될 수 있다. 제1 및 제2 저항 라인(R1, R2) 각각의 길이는 제1 팬 아웃 라인(FOL1)의 위치에 따라 다르게 설계될 수 있다. 따라서, 표시 장치(10)의 제1 및 제2 저항 라인(R1, R2)과 제1 팬 아웃 라인(FOL1)의 길이의 합은 제1 팬 아웃 라인(FOL1)의 위치와 무관하게 실질적으로 동일한 길이를 가짐으로써, 제1 및 제2 저항 라인(R1, R2)과 제1 팬 아웃 라인들(FOL1)은 실질적으로 동일한 저항 값을 가질 수 있다.
표시 장치(10)는 서로 직렬로 연결되고 두께 방향으로 중첩하는 제1 및 제2 저항 라인(R1, R2)을 포함함으로써, 표시 영역(DA) 내의 정전기 방지 회로(ESD)의 배치 면적 또는 설계 면적을 감소시킬 수 있다. 표시 장치(10)는 제1 및 제2 저항 라인(R1, R2)을 포함함으로써, 패드부(PAD)와 제1 팬 아웃 라인(FOL1) 사이의 영역을 감소시킬 수 있다. 따라서, 표시 장치(10)는 표시 영역(DA) 내에서 복수의 화소의 배치 면적 또는 설계 면적을 확보할 수 있고, 비표시 영역(NDA)의 면적을 최소화할 수 있다.
정전기 방지 회로(ESD)는 제1 팬 아웃 라인(FOL1)에 인접하게 배치될 수 있다. 정전기 방지 회로들(ESD) 중 일부는 게이트 하이 전압 라인(VGHL) 및 제1 저항 라인(R1) 사이에 접속될 수 있다. 일부의 정전기 방지 회로들(ESD)은 게이트 하이 전압 라인(VGHL)에 접속된 제1 전극, 게이트 하이 전압 라인(VGHL)에 접속된 게이트 전극, 및 제1 저항 라인(R1)에 접속된 제2 전극을 포함하는 트랜지스터일 수 있고, 다이오드로서 동작할 수 있다. 여기에서, 제1 및 제2 전극 중 하나는 드레인 전극일 수 있고, 다른 하나는 소스 전극일 수 있다.
정전기 방지 회로들(ESD) 중 다른 일부는 제1 저항 라인(R1) 및 게이트 로우 전압 라인(VGLL) 사이에 접속될 수 있다. 다른 일부의 정전기 방지 회로들(ESD)은 제1 저항 라인(R1)에 접속된 제1 전극, 제1 저항 라인(R1)에 접속된 게이트 전극, 및 게이트 로우 전압 라인(VGLL)에 접속된 제2 전극을 포함하는 트랜지스터일 수 있고, 다이오드로서 동작할 수 있다. 따라서, 정전기 방지 회로(ESD)는 외부에서 유입된 정전기를 해소하여 정전기가 제1 팬 아웃 라인(FOL1)을 통해 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
게이트 하이 전압 라인(VGHL) 및 게이트 로우 전압 라인(VGLL)은 제1 방향(X축 방향)으로 연장될 수 있다. 게이트 하이 전압 라인(VGHL) 및 게이트 로우 전압 라인(VGLL)은 패드부(PAD)와 제1 또는 제2 저항 라인(R1, R2) 사이에 배치될 수 있다. 게이트 하이 전압 라인(VGHL) 및 게이트 로우 전압 라인(VGLL)은 패드부(PAD)와 정전기 방지 회로(ESD) 사이에 배치될 수 있다. 게이트 하이 전압 라인(VGHL) 및 게이트 로우 전압 라인(VGLL)은 패드부(PAD)와 제1 팬 아웃 라인(FOL1) 사이에 배치될 수 있다. 게이트 하이 전압 라인(VGHL) 및 게이트 로우 전압 라인(VGLL)은 제1 및 제2 연결 전극(CCE1, CCE2)과 동일 층에서 동일 물질로 형성될 수 있으나, 이에 한정되지 않는다.
도 6은 도 2의 선 I-I'을 따라 자른 일 예의 단면도이다.
도 6을 참조하면, 표시 장치(10)는 기판(SUB), 차광층(BML), 버퍼층(BF), 액티브층(ACTL), 제1 게이트 절연막(GI1), 제1 게이트층(GTL1), 제2 게이트 절연막(GI2), 제2 게이트층(GTL2), 층간 절연막(ILD), 제1 소스 금속층(SDL1), 제1 비아층(VIA1), 제1 보호층(PAS1), 제2 소스 금속층(SDL2), 제2 비아층(VIA2), 제2 보호층(PAS2), 제3 소스 금속층(SDL3), 제3 비아층(VIA3), 제3 보호층(PAS3), 제4 소스 금속층(SDL4), 애노드층(ANDL), 제4 비아층(VIA4), 제4 보호층(PAS4), 제5 보호층(PAS5), 필름 컨택 전극(PTE), 제2 리드 라인(LDL2), 측면 연결 라인(SCL), 제5 비아층(VIA5), 제6 보호층(PAS6), 및 연성 필름(FPCB)을 포함할 수 있다.
기판(SUB)은 표시 장치(10)를 지지할 수 있다. 기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질을 포함하는 리지드 기판일 수 있다.
차광층(BML)은 기판(SUB) 상에 배치될 수 있다. 차광층(BML)은 박막 트랜지스터(TFT) 또는 화소 전극(AND)에 입사되는 광을 차단할 수 있다. 차광층(BML)은 전압 라인(VL)을 포함할 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막일 수 있다.
액티브층(ACTL)은 버퍼층(BF) 상에 배치될 수 있다. 액티브층(ACTL)은 박막 트랜지스터(TFT)의 채널(CH), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 여기에서, 박막 트랜지스터(TFT)는 화소 회로를 구성하는 트랜지스터일 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 예를 들어, 액티브층(ACTL)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 다른 예를 들어, 액티브층(ACTL)은 서로 다른 층에 배치되는 제1 및 제2 액티브층을 포함할 수 있다. 이 경우, 제1 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있고, 제2 액티브층은 산화물 반도체를 포함할 수 있다.
제1 게이트 절연막(GI1)은 액티브층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연막(GI1)은 박막 트랜지스터(TFT)의 게이트 전극(GE) 및 채널(CH)을 절연시킬 수 있다. 제1 게이트 절연막(GI1)은 무기막을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(GI1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연막(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 제1 리드 라인(LDL1), 제1 저항 라인(R1), 제1 팬 아웃 라인(FOL1), 박막 트랜지스터(TFT)의 게이트 전극(GE), 및 제1 커패시터(C1)의 제1 커패시터 전극(CE1)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제1 리드 라인(LDL1)은 표시 장치(10)의 측면에 배치된 측면 연결 라인(SCL), 및 표시 장치(10)의 하부에 배치된 제2 리드 라인(LDL2)을 통해 연성 필름(FPCB)과 전기적으로 연결될 수 있다. 제1 리드 라인(LDL1)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 제1 팬 아웃 라인(FOL1)에 공급할 수 있다.
제1 저항 라인(R1)은 제1 연결 전극(CCE1)을 통해 제2 저항 라인(R2)에 전기적으로 연결될 수 있다. 제1 저항 라인(R1)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연막(ILD), 및 제2 게이트 절연막(GI2)을 관통하는 패드부(PAD)에 접속될 수 있다. 제1 저항 라인(R1)의 길이는 제1 팬 아웃 라인(FOL1)의 위치에 따라 다르게 설계될 수 있다. 제1 팬 아웃 라인(FOL1)의 길이가 상대적으로 길면 제1 저항 라인(R1)의 길이는 상대적으로 짧을 수 있다. 제1 팬 아웃 라인(FOL1)의 길이가 상대적으로 짧으면 제1 저항 라인(R1)의 길이는 상대적으로 길 수 있다. 제1 및 제2 저항 라인(R1, R2)과 제1 팬 아웃 라인(FOL1)의 길이의 합은 제1 팬 아웃 라인(FOL1)의 위치와 무관하게 실질적으로 동일할 수 있다.
제1 팬 아웃 라인(FOL1)은 제2 연결 전극(CCE2)을 통해 제2 저항 라인(R2)에 전기적으로 연결될 수 있다. 제1 팬 아웃 라인(FOL1)은 표시 영역(DA)에 배치됨으로써, 비표시 영역(NDA)의 크기를 감소시킬 수 있다. 제1 팬 아웃 라인(FOL1)은 표시 영역(DA)에 배치된 데이터 라인, 클럭 라인, 또는 전원 라인에 전기적으로 연결될 수 있다. 제1 팬 아웃 라인(FOL1)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 데이터 라인, 클럭 라인, 또는 전원 라인에 공급할 수 있다.
제2 게이트 절연막(GI2)은 제1 게이트층(GTL1) 상에 배치될 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트층(GTL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 제2 게이트 절연막(GI2)은 무기막을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(GI2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연막(GI2) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제2 저항 라인(R2) 및 제1 커패시터(C1)의 제2 커패시터 전극(CE2)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 저항 라인(R2)은 제1 저항 라인(R1) 및 제1 팬 아웃 라인(FOL1) 사이에 접속될 수 있다. 제2 저항 라인(R2)은 제1 연결 전극(CCE1)을 통해 제1 저항 라인(R1)에 전기적으로 연결될 수 있다. 제2 저항 라인(R2)은 제2 연결 전극(CCE2)을 통해 제1 팬 아웃 라인(FOL1)에 전기적으로 연결될 수 있다. 제2 저항 라인(R2)의 길이는 제1 팬 아웃 라인(FOL1)의 위치에 따라 다르게 설계될 수 있다. 제1 팬 아웃 라인(FOL1)의 길이가 상대적으로 길면 제2 저항 라인(R2)의 길이는 상대적으로 짧을 수 있다. 제1 팬 아웃 라인(FOL1)의 길이가 상대적으로 짧으면 제2 저항 라인(R2)의 길이는 상대적으로 길 수 있다. 제1 및 제2 저항 라인(R1, R2)과 제1 팬 아웃 라인(FOL1)의 길이의 합은 제1 팬 아웃 라인(FOL1)의 위치와 무관하게 실질적으로 동일할 수 있다.
제2 저항 라인(R2)의 적어도 일부는 정전기 방지 회로(ESD)와 중첩할 수 있다. 정전기 방지 회로(ESD)의 제1 전극, 제2 전극, 및 채널은 액티브층(ACTL)에 배치될 수 있고, 정전기 방지 회로(ESD)의 게이트 전극은 제1 게이트층(GTL1)에 배치될 수 있다. 따라서, 제2 저항 라인(R2)의 적어도 일부는 정전기 방지 회로(ESD)와 중첩함으로써, 제2 저항 라인(R2)의 배치 면적 또는 설계 면적을 감소시킬 수 있다.
층간 절연막(ILD)은 제2 게이트층(GTL2) 상에 배치될 수 있다. 층간 절연막(ILD)은 제1 소스 금속층(SDL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 층간 절연막(ILD)은 무기막을 포함할 수 있다. 예를 들어, 층간 절연막(ILD)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 소스 금속층(SDL1)은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 소스 금속층(SDL1)은 제1 내지 제3 연결 전극(CCE1, CCE2, CCE3)을 포함할 수 있다. 제3 연결 전극(CCE3)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 애노드 연결 라인(ACL)에 접속될 수 있다. 제3 연결 전극(CCE3)은 층간 절연막(ILD), 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다. 따라서, 제3 연결 전극(CCE3)은 애노드 연결 라인(ACL) 및 드레인 전극(DE)을 전기적으로 연결할 수 있다. 제1 소스 금속층(SDL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제1 비아층(VIA1)은 제1 소스 금속층(SDL1) 상에 배치될 수 있다. 제1 비아층(VIA1)은 제1 소스 금속층(SDL1)의 상단을 평탄화시킬 수 있다. 제1 비아층(VIA1)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제1 보호층(PAS1)은 제1 비아층(VIA1) 상에 배치되어 제1 소스 금속층(SDL1)을 보호할 수 있다. 제1 보호층(PAS1)은 무기막을 포함할 수 있다. 예를 들어, 제1 보호층(PAS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 소스 금속층(SDL2)은 제1 비아층(VIA1) 상에 배치될 수 있다. 제2 소스 금속층(SDL2)은 애노드 연결 라인(ACL)을 포함할 수 있다. 애노드 연결 라인(ACL)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하는 애노드 연결 전극(ACE)에 접속될 수 있다. 애노드 연결 라인(ACL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하여 제3 연결 전극(CCE3)에 접속될 수 있다. 따라서, 애노드 연결 라인(ACL)은 애노드 연결 전극(ACE) 및 제3 연결 전극(CCE3)을 전기적으로 연결할 수 있다. 제2 소스 금속층(SDL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 비아층(VIA2)은 제2 소스 금속층(SDL2) 상에 배치될 수 있다. 제2 비아층(VIA2)은 제2 소스 금속층(SDL2)의 상단을 평탄화시킬 수 있다. 제2 비아층(VIA2)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제2 보호층(PAS2)은 제2 비아층(VIA2) 상에 배치되어 제2 소스 금속층(SDL2)을 보호할 수 있다. 제2 보호층(PAS2)은 무기막을 포함할 수 있다. 예를 들어, 제2 보호층(PAS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제3 소스 금속층(SDL3)은 제2 비아층(VIA2) 상에 배치될 수 있다. 제3 소스 금속층(SDL3)은 애노드 연결 전극(ACE) 및 저전위 라인(VSL)을 포함할 수 있다. 애노드 연결 전극(ACE)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하는 제1 화소 전극(AND1)에 접속될 수 있다. 애노드 연결 전극(ACE)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하여 애노드 연결 라인(ACL)에 접속될 수 있다. 따라서, 애노드 연결 전극(ACE)은 제1 화소 전극(AND1) 및 애노드 연결 라인(ACL)을 전기적으로 연결할 수 있다. 제3 소스 금속층(SDL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
저전위 라인(VSL)은 저전위 전압 또는 공통 전압을 수신할 수 있다. 저전위 라인(VSL)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하는 제1 캐소드 전극(CAT1)에 접속될 수 있다.
제3 비아층(VIA3)은 제3 소스 금속층(SDL3) 상에 배치될 수 있다. 제3 비아층(VIA3)은 제3 소스 금속층(SDL3)의 상단을 평탄화시킬 수 있다. 제3 비아층(VIA3)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제3 보호층(PAS3)은 제3 비아층(VIA3) 상에 배치되어 제3 소스 금속층(SDL3)을 보호할 수 있다. 제3 보호층(PAS3)은 무기막을 포함할 수 있다. 예를 들어, 제3 보호층(PAS3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제4 소스 금속층(SDL4)은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 소스 금속층(SDL4)은 제1 화소 전극(AND1) 및 제1 캐소드 전극(CAT1)을 포함할 수 있다. 제1 화소 전극(AND1)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하여 애노드 연결 전극(ACE)에 접속될 수 있다. 제1 캐소드 전극(CAT1)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하여 저전위 라인(VSL)에 접속될 수 있다. 제4 소스 금속층(SDL4)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
애노드층(ANDL)은 제4 소스 금속층(SDL4) 상에 배치될 수 있다. 애노드층(ANDL)은 제2 화소 전극(AND2) 및 제2 캐소드 전극(CAT2)을 포함할 수 있다. 애노드층(ANDL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
패드부(PAD)는 비표시 영역(NDA)에서 제3 보호층(PAS3) 상에 배치될 수 있다. 패드부(PAD)는 제1 리드 라인(LDL1) 및 제1 저항 라인(R1) 사이에 접속될 수 있다. 패드부(PAD)는 제1 리드 라인(LDL1), 측면 연결 라인(SCL), 및 제2 리드 라인(LDL2)을 통해 연성 필름(FPCB)에 전기적으로 연결될 수 있다. 패드부(PAD)는 제1 패드 전극(PAD1) 및 제2 패드 전극(PAD2)을 포함할 수 있다. 제1 패드 전극(PAD1)은 제1 화소 전극(AND1) 및 제1 캐소드 전극(CAT1)과 동일 공정에서 동일 물질로 형성될 수 있다. 제1 패드 전극(PAD1)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연막(ILD), 및 제2 게이트 절연막(GI2)을 관통하여 제1 저항 라인(R1)에 접속될 수 있다. 제2 패드 전극(PAD2)은 제1 패드 전극(PAD1) 상에 배치될 수 있다. 제2 패드 전극(PAD2)은 제2 화소 전극(AND2) 및 제2 캐소드 전극(CAT2)과 동일 공정에서 동일 물질로 형성될 수 있다.
제4 비아층(VIA4)은 화소 전극(AND) 및 캐소드 전극(CAT)이 형성되지 않은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 비아층(VIA4)은 제3 보호층(PAS3)의 상단을 평탄화시킬 수 있다.
제4 보호층(PAS4)은 제4 비아층(VIA4), 화소 전극(AND)의 가장자리, 캐소드 전극(CAT)의 가장자리, 및 패드부(PAD)의 가장자리 상에 배치될 수 있다. 제4 보호층(PAS4)은 무기막을 포함할 수 있다. 예를 들어, 제4 보호층(PAS4)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다. 제4 보호층(PAS4)은 화소 전극(AND)의 상면 일부를 덮지 않고 노출할 수 있다. 제4 보호층(PAS4)은 패드부(PAD)의 상면 일부를 덮지 않고 노출할 수 있다.
화소 전극(AND)은 화소 회로로부터 구동 전류를 수신할 수 있고, 발광 소자(ED)는 구동 전류의 크기 및 구동 전류가 흐르는 기간을 기초로 소정의 휘도를 갖는 광을 방출할 수 있다.
발광 소자(ED)는 화소 전극(AND) 및 캐소드 전극(CAT) 사이에 접속될 수 있다. 발광 소자(ED)는 애노드층(ANDL) 상에 배치될 수 있다. 발광 소자(ED)는 제1 컨택 전극(CTE1)이 화소 전극(AND)에 접속되고, 제2 컨택 전극(CTE2)이 캐소드 전극(CAT)에 접속되는 플립 칩 타입의 마이크로 발광 다이오드(Micro LED)일 수 있으나, 이에 한정되지 않는다. 발광 소자(ED)는 GaN와 같은 무기 물질을 포함할 수 있다. 발광 소자(ED)는 제1 방향(X축 방향)의 길이, 제2 방향(Y축 방향)의 길이, 및 제3 방향(Z축 방향)의 길이 각각이 수 내지 수백 μm일 수 있다. 예를 들어, 발광 소자(ED)는 제1 방향(X축 방향)의 길이, 제2 방향(Y축 방향)의 길이, 및 제3 방향(Z축 방향)의 길이 각각이 약 100μm 이하일 수 있다.
발광 소자(ED)은 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 실리콘 웨이퍼에서 기판(SUB)의 화소 전극(AND)과 캐소드 전극(CAT) 상으로 이동될 수 있다. 다른 예를 들어, 복수의 발광 소자(ED)는 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS(Polydimethylsiloxane)나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 화소 전극(AND)과 캐소드 전극(CAT) 상으로 이동될 수 있다.
발광 소자(ED)는 베이스 기판(SSUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2)을 포함하는 발광 구조물일 수 있다. 예를 들어, 베이스 기판(SSUB)은 사파이어 기판일 수 있으나, 이에 한정되지 않는다.
n형 반도체(NSEM)은 베이스 기판(SSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)은 베이스 기판(SSUB)의 하면에 배치될 수 있다. n형 반도체(NSEM)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN을 포함할 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일면의 일부 상에 배치될 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(Well layer)과 배리어층(Barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 예를 들어, 우물층은 InGaN을 포함하고, 배리어층은 GaN 또는 AlGaN을 포함할 있으나, 이에 한정되지 않는다. 다른 예를 들어, 활성층(MQW)은 밴드 갭(Band Gap) 에너지가 큰 반도체 물질과 밴드 갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수 있다. 또 다른 예를 들어, 활성층(MQW)은 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다.
p형 반도체(PSEM)은 활성층(MQW)의 일면 상에 배치될 수 있다. p형 반도체(PSEM)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN을 포함할 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM)의 일면 상에 배치되고, 제2 컨택 전극(CTE2)은 n형 반도체(NSEM)의 일면의 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)은 활성층(MQW)으로부터 이격될 수 있다.
제1 컨택 전극(CTE1) 및 화소 전극(AND)은 이방성 도전 필름(Anisotropic Conductive Film) 또는 이방성 도전 페이스트(Anisotropic Conductive Paste)와 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 다른 예를 들어, 제1 컨택 전극(CTE1) 및 화소 전극(AND)은 솔더링(Soldering) 공정을 통해 서로 접착될 수 있다. 제2 컨택 전극(CTE2) 및 캐소드 전극(CAT)은 도전성 접착 부재 또는 솔더링 공정을 통해 서로 접착될 수 있다.
제5 보호층(PAS5)은 기판(SUB)의 하면에 배치되어 기판(SUB)의 하면을 평탄화시킬 수 있다. 제5 보호층(PAS5)은 무기막을 포함할 수 있다. 예를 들어, 제5 보호층(PAS5)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
필름 컨택 전극(PTE)은 제5 보호층(PAS5)의 일면 또는 하면에 배치될 수 있다. 필름 컨택 전극(PTE)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 제2 리드 라인(LDL2)을 통해 측면 연결 라인(SCL)에 공급할 수 있다. 필름 컨택 전극(PTE)은 접속 필름(ACF)을 통해 연성 필름(FPCB)에 전기적으로 연결될 수 있다.
필름 컨택 전극(PTE)은 제1 필름 컨택 전극(PTE1) 및 제2 필름 컨택 전극(PTE2)을 포함할 수 있다. 제1 필름 컨택 전극(PTE1)은 제5 보호층(PAS5)의 일면 또는 하면에 배치될 수 있다. 제1 필름 컨택 전극(PTE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 제2 필름 컨택 전극(PTE2)은 제1 필름 컨택 전극(PTE1)의 일면 또는 하면에 배치될 수 있다. 제2 필름 컨택 전극(PTE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
제2 리드 라인(LDL2)은 제5 보호층(PAS5)의 일면 또는 하면에 배치될 수 있다. 제2 리드 라인(LDL2)은 표시 영역(DA)에 배치된 연성 필름(FPCB)으로부터 비표시 영역(NDA)의 가장자리까지 연장될 수 있다. 제2 리드 라인(LDL2)은 제1 필름 컨택 전극(PTE1)과 동일 층에서 동일 물질로 형성될 수 있다. 제2 리드 라인(LDL2)은 필름 컨택 전극(PTE)으로부터 수신된 전압 또는 신호를 측면 연결 라인(SCL)에 공급할 수 있다.
측면 연결 라인(SCL)은 표시 장치(10)의 측면에 배치될 수 있다. 측면 연결 라인(SCL)은 표시 장치(10)의 하면 가장자리, 표시 장치(10)의 측면, 및 표시 장치(10)의 상면 가장자리를 덮을 수 있다. 측면 연결 라인(SCL)의 일단은 제2 리드 라인(LDL2)의 측면에 접속될 수 있고, 측면 연결 라인(SCL)의 타단은 제1 리드 라인(LDL1)의 측면에 접속될 수 있다. 측면 연결 라인(SCL)은 패드부(PAD)를 덮을 수 있다. 측면 연결 라인(SCL)은 제2 리드 라인(LDL2)과 제1 리드 라인(LDL1)을 전기적으로 연결할 수 있다. 측면 연결 라인(SCL)은 제5 비아층(VIA5), 제5 보호층(PAS5), 기판(SUB), 버퍼층(BF), 제1 및 제2 게이트 절연막(GI1, GI2), 층간 절연막(ILD), 및 제1 내지 제3 보호층(PAS1, PAS2, PAS3)의 측면을 지날 수 있다.
제5 비아층(VIA5)은 제2 리드 라인(LDL2)을 덮을 수 있고, 필름 컨택 전극(PTE)의 하면을 노출시킬 수 있다. 제5 비아층(VIA5)은 기판(SUB)의 하단을 평탄화시킬 수 있다. 제5 비아층(VIA5)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제6 보호층(PAS6)은 제5 비아층(VIA5)의 일면 또는 하면에 배치되어 필름 컨택 전극(PTE) 및 제2 리드 라인(LDL2)을 보호할 수 있다. 제6 보호층(PAS6)은 무기막을 포함할 수 있다. 예를 들어, 제6 보호층(PAS6)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
연성 필름(FPCB)은 제6 보호층(PAS6)의 일면 또는 하면에 배치될 수 있다. 연성 필름(FPCB)은 접착 부재(미도시)를 이용하여 제6 보호층(PAS6)의 하면에 부착될 수 있다. 연성 필름(FPCB)의 일측은 필름 컨택 전극(PTE), 제2 리드 라인(LDL2), 및 측면 연결 라인(SCL)을 통해 기판(SUB)의 상부에 배치된 제1 리드 라인(LDL1) 및 제1 팬 아웃 라인(FOL1)에 전압 또는 신호를 공급할 수 있다. 연성 필름(FPCB)은 기판(SUB)의 하부에서 표시 구동부(DIC)를 실장할 수 있다. 연성 필름(FPCB)은 표시 구동부(DIC)의 신호를 단위 화소들(UP)에 전송할 수 있다.
접속 필름(ACF)은 연성 필름(FPCB)을 필름 컨택 전극(PTE)의 하면에 부착시킬 수 있다. 예를 들어, 접속 필름(ACF)은 이방성 도전 필름(Anisotropic Conductive Film)을 포함할 수 있다. 접속 필름(ACF)이 이방성 도전 필름을 포함하는 경우, 접속 필름(ACF)은 필름 컨택 전극(PTE)과 연성 필름(FPCB)이 접촉되는 영역에서 도전성을 가질 수 있고, 연성 필름(FPCB)을 필름 컨택 전극(PTE)에 전기적으로 연결할 수 있다.
표시 장치(10)는 기판(SUB)의 하부에 배치된 연성 필름(FPCB), 기판(SUB)의 상부에 배치된 제1 팬 아웃 라인(FOL1), 연성 필름(FPCB)과 제1 팬 아웃 라인(FOL1)을 전기적으로 연결하는 측면 연결 라인(SCL)을 포함함으로써, 비표시 영역(NDA)의 면적을 최소화할 수 있다.
도 7은 도 2의 선 I-I'을 따라 자른 다른 예의 단면도이다. 도 7의 표시 장치는 도 6의 표시 장치에서 제2 저항 라인(R2)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 7을 참조하면, 차광층(BML)은 기판(SUB) 상에 배치될 수 있다. 차광층(BML)은 박막 트랜지스터(TFT) 또는 화소 전극(AND)에 입사되는 광을 차단할 수 있다. 차광층(BML)은 전압 라인(VL) 및 제2 저항 라인(R2)을 포함할 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제2 저항 라인(R2)은 제1 저항 라인(R1) 및 제1 팬 아웃 라인(FOL1) 사이에 접속될 수 있다. 제2 저항 라인(R2)은 제1 연결 전극(CCE1)을 통해 제1 저항 라인(R1)에 전기적으로 연결될 수 있다. 제2 저항 라인(R2)은 제2 연결 전극(CCE2)을 통해 제1 팬 아웃 라인(FOL1)에 전기적으로 연결될 수 있다. 제2 저항 라인(R2)의 길이는 제1 팬 아웃 라인(FOL1)의 위치에 따라 다르게 설계될 수 있다. 제1 팬 아웃 라인(FOL1)의 길이가 상대적으로 길면 제2 저항 라인(R2)의 길이는 상대적으로 짧을 수 있다. 제1 팬 아웃 라인(FOL1)의 길이가 상대적으로 짧으면 제2 저항 라인(R2)의 길이는 상대적으로 길 수 있다. 제1 및 제2 저항 라인(R1, R2)과 제1 팬 아웃 라인(FOL1)의 길이의 합은 제1 팬 아웃 라인(FOL1)의 위치와 무관하게 실질적으로 동일할 수 있다.
제2 저항 라인(R2)의 적어도 일부는 정전기 방지 회로(ESD)와 중첩할 수 있다. 정전기 방지 회로(ESD)의 제1 전극, 제2 전극, 및 채널은 액티브층(ACTL)에 배치될 수 있고, 정전기 방지 회로(ESD)의 게이트 전극은 제1 게이트층(GTL1)에 배치될 수 있다. 따라서, 제2 저항 라인(R2)의 적어도 일부는 정전기 방지 회로(ESD)와 중첩함으로써, 제2 저항 라인(R2)의 배치 면적 또는 설계 면적을 감소시킬 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연막(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 제1 리드 라인(LDL1), 제1 저항 라인(R1), 제1 팬 아웃 라인(FOL1), 박막 트랜지스터(TFT)의 게이트 전극(GE), 및 제1 커패시터(C1)의 제1 커패시터 전극(CE1)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제1 저항 라인(R1)은 제1 연결 전극(CCE1)을 통해 제2 저항 라인(R2)에 전기적으로 연결될 수 있다. 제1 저항 라인(R1)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연막(ILD), 및 제2 게이트 절연막(GI2)을 관통하는 패드부(PAD)에 접속될 수 있다. 제1 저항 라인(R1)의 길이는 제1 팬 아웃 라인(FOL1)의 위치에 따라 다르게 설계될 수 있다. 제1 팬 아웃 라인(FOL1)의 길이가 상대적으로 길면 제1 저항 라인(R1)의 길이는 상대적으로 짧을 수 있다. 제1 팬 아웃 라인(FOL1)의 길이가 상대적으로 짧으면 제1 저항 라인(R1)의 길이는 상대적으로 길 수 있다. 제1 및 제2 저항 라인(R1, R2)과 제1 팬 아웃 라인(FOL1)의 길이의 합은 제1 팬 아웃 라인(FOL1)의 위치와 무관하게 실질적으로 동일할 수 있다.
제1 팬 아웃 라인(FOL1)은 제2 연결 전극(CCE2)을 통해 제2 저항 라인(R2)에 전기적으로 연결될 수 있다. 제1 팬 아웃 라인(FOL1)은 표시 영역(DA)에 배치됨으로써, 비표시 영역(NDA)의 크기를 감소시킬 수 있다. 제1 팬 아웃 라인(FOL1)은 표시 영역(DA)에 배치된 데이터 라인, 클럭 라인, 또는 전원 라인에 전기적으로 연결될 수 있다. 제1 팬 아웃 라인(FOL1)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 데이터 라인, 클럭 라인, 또는 전원 라인에 공급할 수 있다.
도 8은 도 2의 선 II-II'을 따라 자른 단면도이다.
도 8을 참조하면, 표시 장치(10)는 제2 팬 아웃 라인(FOL2), 제1 리드 라인(LDL1), 정전기 방지층(GR), 측면 연결 라인(SCL), 및 제2 리드 라인(LDL2)을 포함할 수 있다.
제2 팬 아웃 라인(FOL2)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연막(ILD), 및 제2 게이트 절연막(GI2)을 관통하는 정전기 방지층(GR)에 접속될 수 있다. 제2 팬 아웃 라인(FOL2)은 비표시 영역(NDA)에서부터 표시 영역(DA)까지 연장됨으로써, 비표시 영역(NDA)의 크기를 감소시킬 수 있다. 제2 팬 아웃 라인(FOL2)은 표시 영역(DA)에 배치된 저전위 라인(VSL) 또는 공통 전압 라인에 전기적으로 연결될 수 있다. 제2 팬 아웃 라인(FOL2)은 연성 필름(FPCB)으로부터 수신된 저전위 전압 또는 공통 전압을 저전위 라인 또는 공통 전압 라인에 공급할 수 있다. 저전위 라인(VSL) 또는 공통 전압 라인은 제1 내지 제3 소스 금속층(SDL1, SDL2, SDL3) 중 적어도 하나에 배치될 수 있으나, 이에 한정되지 않는다. 제2 팬 아웃 라인(FOL2)은 커팅 공정 또는 그라인딩 공정에서 정전기 방지층(GR)을 통해 유입되는 정전기를 저전위 라인(VSL) 또는 공통 전압 라인을 통해 신속하게 방전할 수 있다.
제1 리드 라인(LDL1)은 표시 장치(10)의 측면에 배치된 측면 연결 라인(SCL), 및 표시 장치(10)의 하부에 배치된 제2 리드 라인(LDL2)을 통해 연성 필름(FPCB)과 전기적으로 연결될 수 있다. 제1 리드 라인(LDL1)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 제2 팬 아웃 라인(FOL2)에 공급할 수 있다.
정전기 방지층(GR)은 표시 장치(10)의 상면 가장자리 또는 기판(SUB)의 상부 가장자리에 배치되어 표시 영역(DA)을 둘러쌀 수 있다. 정전기 방지층(GR)은 제1 정전기 방지층(GR1) 및 제2 정전기 방지층(GR2)을 포함할 수 있다. 제1 정전기 방지층(GR1)은 제4 소스 금속층(SDL4)에 배치될 수 있다. 제1 정전기 방지층(GR1)은 제1 화소 전극(AND1) 및 제1 캐소드 전극(CAT1)과 동일 공정에서 동일 물질로 형성될 수 있다. 제1 정전기 방지층(GR1)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연막(ILD), 및 제2 게이트 절연막(GI2)을 관통하여 제2 팬 아웃 라인(FOL2)에 접속될 수 있다. 제2 정전기 방지층(GR2)은 제1 정전기 방지층(GR1) 상에 배치될 수 있다. 제2 정전기 방지층(GR2)은 애노드층(ANDL)에 배치될 수 있다. 제2 정전기 방지층(GR2)은 제2 화소 전극(AND2) 및 제2 캐소드 전극(CAT2)과 동일 공정에서 동일 물질로 형성될 수 있다. 제2 정전기 방지층(GR2)의 가장자리는 제4 보호층(PAS4)에 의해 덮일 수 있으나, 제2 정전기 방지층(GR2)의 상면은 제4 보호층(PAS4)에 의해 덮이지 않고 노출될 수 있다.
정전기 방지층(GR)은 정전기를 방지할 수 있는 가드 링(Guard Ring)일 수 있으나, 이에 한정되지 않는다. 정전기 방지층(GR)은 저전위 라인(VSL) 또는 공통 전압 라인에 전기적으로 연결됨으로써, 정전기를 신속하게 방전할 수 있다. 정전기 방지층(GR)은 표시 장치(10)의 상면 가장자리에 배치되어, 표시 장치(10)의 커팅 공정 또는 그라인딩 공정에서 유입되는 정전기를 해소하여 표시 영역(DA)으로 유입되는 것을 방지할 수 있다. 정전기 방지층(GR)은 표시 장치(10)의 외부에서 유입된 정전기를 신속하게 방전할 수 있다.
예를 들어, 정전기 방지층(GR)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다. 다른 예를 들어, 정전기 방지층(GR)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 또 다른 예를 들어, 정전기 방지층(GR)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
측면 연결 라인(SCL)은 표시 장치(10)의 측면에 배치될 수 있다. 측면 연결 라인(SCL)은 표시 장치(10)의 하면 가장자리, 표시 장치(10)의 측면, 및 표시 장치(10)의 상면 가장자리를 덮을 수 있다. 측면 연결 라인(SCL)의 일단은 제2 리드 라인(LDL2)의 측면에 접속될 수 있고, 측면 연결 라인(SCL)의 타단은 제1 리드 라인(LDL1)의 측면에 접속될 수 있다. 측면 연결 라인(SCL)은 정전기 방지층(GR)을 덮을 수 있다. 측면 연결 라인(SCL)은 제2 리드 라인(LDL2)과 제1 리드 라인(LDL1)을 전기적으로 연결할 수 있다. 측면 연결 라인(SCL)은 제5 비아층(VIA5), 제5 보호층(PAS5), 기판(SUB), 버퍼층(BF), 제1 및 제2 게이트 절연막(GI1, GI2), 층간 절연막(ILD), 및 제1 내지 제3 보호층(PAS1, PAS2, PAS3)의 측면을 지날 수 있다.
제2 리드 라인(LDL2)은 제5 보호층(PAS5)의 일면 또는 하면에 배치될 수 있다. 제2 리드 라인(LDL2)은 표시 영역(DA)에 배치된 연성 필름(FPCB)으로부터 비표시 영역(NDA)의 가장자리까지 연장될 수 있다. 제2 리드 라인(LDL2)은 제1 필름 컨택 전극(PTE1)과 동일 층에서 동일 물질로 형성될 수 있다. 제2 리드 라인(LDL2)은 필름 컨택 전극(PTE)으로부터 수신된 전압 또는 신호를 측면 연결 라인(SCL)에 공급할 수 있다.
따라서, 표시 장치(10)는 연성 필름(FPCB) 및 표시 구동부(DIC)를 표시 장치(10)의 하면에 배치함으로써, 비표시 영역(NDA)을 최소화하고 인접한 표시 장치(10) 사이의 화소 피치를 표시 장치(10) 내의 화소 피치와 동일하게 설계할 수 있다. 표시 장치(10)는 정전기 방지층(GR)을 포함함으로써 표시 장치(10)의 외부에서 유입되는 정전기를 해소하여 박막 트랜지스터층 및 발광 소자층의 손상을 방지할 수 있다.
도 9는 일 실시예에 따른 표시 장치에서, 스테이지 및 게이트 라인의 연결 관계를 나타내는 도면이다.
도 9를 참조하면, 표시 영역(DA)은 화소 회로(PC), 스테이지(STG), 및 게이트 라인(GL)을 포함할 수 있다.
화소 회로(PC)는 데이터 라인(DL) 및 게이트 라인(GL)에 접속될 수 있다. 화소 회로(PC)는 제1 내지 제3 화소 회로(PC1, PC2, PC3)를 포함할 수 있다. 제1 화소 회로(PC1)는 제1 데이터 라인(DL1)으로부터 데이터 전압을 수신하여 제1 화소(SP1)에 구동 전류를 공급할 수 있다. 제2 화소 회로(PC2)는 제2 데이터 라인(DL2)으로부터 데이터 전압을 수신하여 제2 화소(SP2)에 구동 전류를 공급할 수 있다. 제3 화소 회로(PC3)는 제3 데이터 라인(DL3)으로부터 데이터 전압을 수신하여 제3 화소(SP3)에 구동 전류를 공급할 수 있다. 복수의 화소 회로(PC)는 복수의 회로 행을 따라 배열될 수 있다.
스테이지(STG)는 표시 영역(DA)에 배치될 수 있다. 스테이지(STG)는 표시 영역(DA)에 배치된 클럭 라인으로부터 클럭 신호를 수신하고, 표시 영역(DA)에 배치된 전원 라인으로부터 전원 전압을 수신할 수 있다. 예를 들어, 스테이지(STG)는 구동 전압, 저전위 전압, 초기화 전압, 기준 전압, 게이트 하이 전압, 및 게이트 로우 전압 중 적어도 하나를 수신할 수 있으나, 이에 한정되지 않는다. 스테이지(STG)는 게이트 신호를 생성하여 게이트 라인(GL)에 공급할 수 있다. 스테이지(STG)는 제k 내지 제k+5 스테이지(STGk, STGk+1, STGk+2, STGk+3, STGk+4, STGk+5, k는 양의 정수)를 포함할 수 있다.
제k 스테이지(STGk)는 제k 회로 행(CROWk)의 상측에 배치될 수 있다. 제k 스테이지(STGk)는 제k 회로 행(CROWk)의 화소 회로들(PC)에 접속되는 제k 게이트 라인(GLk)에 게이트 신호를 공급할 수 있다. 제k 스테이지(STGk)는 연결 라인(CL)을 통해 제k 게이트 라인(GLk)에 접속될 수 있다. 제k 스테이지(STGk)는 제1 방향(X축 방향)으로 연장되는 제1 연결 라인(CL1) 및 제2 방향(Y축 방향)으로 연장되는 제2 연결 라인(CL2)을 통해 제k 게이트 라인(GLk)에 접속될 수 있다.
제k+1 스테이지(STGk+1) 및 제k+2 스테이지(STGk+2)는 제k+1 회로 행(CROWk+1) 및 제k+2 회로 행(CROWk+2) 사이에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1)의 하측에 배치될 수 있다. 제k+1 스테이지(STGk+1)는 제k+1 회로 행(CROWk+1)의 화소 회로들(PC)에 접속되는 제k+1 게이트 라인(GLk+1)에 게이트 신호를 공급할 수 있다. 제k+1 스테이지(STGk+1)는 연결 라인(CL)을 통해 제k+1 게이트 라인(GLk+1)에 접속될 수 있다.
제k+2 스테이지(STGk+2)는 제k+2 회로 행(CROWk+2)의 상측에 배치될 수 있다. 제k+2 스테이지(STGk+2)는 제k+2 회로 행(CROWk+2)의 화소 회로들(PC)에 접속되는 제k+2 게이트 라인(GLk+2)에 게이트 신호를 공급할 수 있다. 제k+2 스테이지(STGk+2)는 연결 라인(CL)을 통해 제k+2 게이트 라인(GLk+2)에 접속될 수 있다.
제k+3 스테이지(STGk+3) 및 제k+4 스테이지(STGk+4)는 제k+3 회로 행(CROWk+3) 및 제k+4 회로 행(CROWk+4) 사이에 배치될 수 있다. 제k+3 스테이지(STGk+3)는 제k+3 회로 행(CROWk+3)의 하측에 배치될 수 있다. 제k+3 스테이지(STGk+3)는 제k+3 회로 행(CROWk+3)의 화소 회로들(PC)에 접속되는 제k+3 게이트 라인(GLk+3)에 게이트 신호를 공급할 수 있다. 제k+3 스테이지(STGk+3)는 연결 라인(CL)을 통해 제k+3 게이트 라인(GLk+3)에 접속될 수 있다.
제k+4 스테이지(STGk+4)는 제k+4 회로 행(CROWk+4)의 상측에 배치될 수 있다. 제k+4 스테이지(STGk+4)는 제k+4 회로 행(CROWk+4)의 화소 회로들(PC)에 접속되는 제k+4 게이트 라인(GLk+4)에 게이트 신호를 공급할 수 있다. 제k+4 스테이지(STGk+4)는 연결 라인(CL)을 통해 제k+4 게이트 라인(GLk+4)에 접속될 수 있다.
제k+5 스테이지(STGk+5)는 제k+5 회로 행(CROWk+5)의 하측에 배치될 수 있다. 제k+5 스테이지(STGk+5)는 제k+5 회로 행(CROWk+5)의 화소 회로들(PC)에 접속되는 제k+5 게이트 라인(GLk+5)에 게이트 신호를 공급할 수 있다. 제k+5 스테이지(STGk+5)는 연결 라인(CL)을 통해 제k+5 게이트 라인(GLk+5)에 접속될 수 있다.
도 10은 일 실시예에 따른 표시 장치의 화소 회로를 나타내는 회로도이다.
도 10을 참조하면, 화소(SP)는 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다. 화소 회로(PC)는 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)를 포함할 수 있다. 제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터(T1~T7) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압을 기초로 제3 화소 구동부(PDU3)의 제8 노드(N8)에 공급되는 제어 전류를 제어할 수 있다. 제2 트랜지스터(T2)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 데이터 라인(DL)으로부터 수신된 데이터 전압을 제1 트랜지스터(T1)의 제1 전극인 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(T3)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호를 기초로 턴-온되어 제1 노드(N1)를 초기화 전압으로 방전할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 직렬 접속된 제3-1 트랜지스터(T31) 및 제3-2 트랜지스터(T32)를 포함할 수 있다. 제4 트랜지스터(T4)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1) 및 제1 트랜지스터(T1)의 제2 전극인 제3 노드(N3)를 전기적으로 연결할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 직렬 접속된 제4-1 트랜지스터(T41) 및 제4-2 트랜지스터(T42)를 포함할 수 있다.
제5 트랜지스터(T5)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제1 전원 라인(VDL1) 및 제2 노드(N2)를 전기적으로 연결할 수 있다. 제6 트랜지스터(T6)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제3 노드(N3) 및 제3 화소 구동부(PDU3)의 제8 노드(N8)를 전기적으로 연결할 수 있다. 제7 트랜지스터(T7)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 게이트 하이 전압 라인(VGHL)의 게이트 하이 전압(VGH)을 스윕 라인(SWPL)에 접속된 제1 커패시터(C1)의 제2 커패시터 전극에 공급할 수 있다. 제1 커패시터(C1)는 제1 노드(N1)와 스윕 라인(SWPL) 사이에 접속될 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터(T8~T14) 및 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극인 제4 노드(N4)의 전압을 기초로 발광 소자(ED)에 흐르는 구동 전류를 제어할 수 있다. 제9 트랜지스터(T9)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제1 PAM 데이터 라인(RDL)의 제1 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극인 제5 노드(N5)에 공급할 수 있다. 제10 트랜지스터(T10)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호를 기초로 턴-온되어 제4 노드(N4)를 초기화 전압으로 방전할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 직렬 접속된 제10-1 트랜지스터(T101) 및 제10-2 트랜지스터(T102)를 포함할 수 있다. 제11 트랜지스터(T11)는 스캔 기입 라인(GWL)의 스캔 기입 신호를 기초로 턴-온되어 제8 트랜지스터(T8)의 게이트 전극인 제4 노드(N4) 및 제8 트랜지스터(T8)의 제2 전극인 제6 노드(N6)를 전기적으로 연결할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 직렬 접속된 제11-1 트랜지스터(T111) 및 제11-2 트랜지스터(T112)를 포함할 수 있다.
제12 트랜지스터(T12)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제2 전원 라인(VDL2) 및 제5 노드(N5)를 전기적으로 연결할 수 있다. 제13 트랜지스터(T13)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 제1 전원 라인(VDL1) 및 제2 커패시터(C2)의 제2 전극인 제7 노드(N7)를 전기적으로 연결할 수 있다. 제14 트랜지스터(T14)는 PWM 발광 라인(PWEL)의 PWM 발광 신호를 기초로 턴-온되어 제2 전원 라인(VDL2) 및 제7 노드(N7)를 전기적으로 연결할 수 있다. 제2 커패시터(C2)는 제4 노드(N4) 및 제7 노드(N7) 사이에 접속될 수 있다.
제3 화소 구동부(PDU3)는 제15 내지 제19 트랜지스터(T15~T19) 및 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 게이트 전극인 제8 노드(N8)에 수신된 제어 전류를 기초로 구동 전류가 흐르는 기간을 제어할 수 있다. 제16 트랜지스터(T16)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 제8 노드(N8)를 초기화 전압으로 방전할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 직렬 접속된 제16-1 트랜지스터(T161) 및 제16-2 트랜지스터(T162)를 포함할 수 있다. 제17 트랜지스터(T17)는 PAM 발광 라인(PAEL)의 PAM 발광 신호를 기초로 턴-온되어 제15 트랜지스터(T15)의 제2 전극 및 발광 소자(ED)의 제1 전극인 제9 노드(N9)를 전기적으로 연결할 수 있다. 제18 트랜지스터(T18)는 스캔 제어 라인(GCL)의 스캔 제어 신호를 기초로 턴-온되어 제9 노드(N9)를 초기화 전압으로 방전할 수 있다. 제19 트랜지스터(T19)는 테스트 신호 라인(TSTL)의 테스트 신호를 기초로 턴-온되어 제9 노드(N9) 및 저전위 라인(VSL)을 전기적으로 연결할 수 있다. 제3 커패시터(C3)는 제8 노드(N8) 및 초기화 전압 라인(VIL) 사이에 접속될 수 있다.
발광 소자(ED)는 제9 노드(N9) 및 저전위 라인(VSL) 사이에 접속될 수 있다. 제9 노드(N9)는 도 6의 화소 전극(AND)에 전기적으로 연결될 수 있다.
예를 들어, 제1 내지 제19 트랜지스터(T1~T19) 각각의 제1 전극 및 제2 전극 중 하나는 소스 전극일 수 있고, 다른 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터(T1~T19) 각각은 P 타입 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)으로 구현될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 내지 제19 트랜지스터(T1~T19) 중 적어도 하나는 N 타입 MOSFET으로 구현될 수 있다.
도 10의 화소(SP)는 제1 PAM 데이터 라인(RDL)에 접속된 제1 화소(SP1)에 해당할 수 있다. 제2 화소(SP2)가 제2 PAM 데이터 라인에 접속되고, 제3 화소(SP3)가 제3 PAM 데이터 라인에 접속되는 점을 제외하면, 제2 및 제3 화소(SP2, SP3)는 제1 화소(SP1)와 실질적으로 동일한 회로 구조를 가질 수 있다.
도 11은 일 실시예에 따른 표시 장치의 표시 시스템을 나타내는 블록도이다.
도 11을 참조하면, 타일형 표시 장치(TD)는 호스트 시스템(HOST) 및 복수의 표시 장치(10)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱 박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 휴대전화 시스템(Mobile Phone System), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)은 사용자의 명령을 다양한 형식으로 수신할 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령을 수신할 수 있다. 다른 예를 들어, 호스트 시스템(HOST)은 키보드 입력 또는 리모트 컨트롤러의 버튼 입력에 의한 사용자의 명령을 수신할 수 있다.
도 11을 도 1에 결부하면, 호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터를 수신할 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 내지 제4 표시 장치(10-1~10-4) 각각에 대응하여, 원본 비디오 데이터를 제1 표시 장치(10-1)에 대응되는 제1 비디오 데이터, 제2 표시 장치(10-2)에 대응되는 제2 비디오 데이터, 제3 표시 장치(10-3)에 대응되는 제3 비디오 데이터, 및 제4 표시 장치(10-4)에 대응되는 제4 비디오 데이터로 분할할 수 있다. 호스트 시스템(HOST)은 제1 비디오 데이터를 제1 표시 장치(10-1)에 전송하고, 제2 비디오 데이터를 제2 표시 장치(10-2)에 전송하며, 제3 비디오 데이터를 제3 표시 장치(10-3)에 전송하고, 제4 비디오 데이터를 제4 표시 장치(10-4)에 전송할 수 있다.
제1 표시 장치(10-1)는 제1 비디오 데이터를 기초로 제1 영상을 표시하고, 제2 표시 장치(10-2)는 제2 비디오 데이터를 기초로 제2 영상을 표시하며, 제3 표시 장치(10-3)는 제3 비디오 데이터를 기초로 제3 영상을 표시하고, 제4 표시 장치(10-4)는 제4 비디오 데이터를 기초로 제4 영상을 표시할 수 있다. 따라서, 사용자는 제1 내지 제4 표시 장치(10-1, 10-2, 10-3, 10-4)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
표시 장치(10)는 방송 튜닝부(210), 신호 처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), HDD(260), 네트워크 통신부(270), UI 생성부(280), 및 제어부(290)를 포함할 수 있다.
방송 튜닝부(210)는 제어부(290)의 제어 신호를 기초로 채널 주파수를 튜닝하여 해당 채널의 방송 신호를 안테나로 수신할 수 있다. 방송 튜닝부(210)는 채널 검출 모듈 및 RF 모듈을 포함할 수 있다. 채널 검출 모듈은 채널 주파수를 튜닝할 수 있고, RF 모듈은 수신된 방송 신호를 복조할 수 있다.
신호 처리부(220)는 방송 튜닝부(210)에 의해 복조된 방송 신호를 처리하여 디스플레이부(230) 및 스피커(240)로 출력할 수 있다. 신호 처리부(220)는 디멀티플렉서(221), 비디오 디코더(222), 비디오 처리부(223), 오디오 디코더(224), 및 부가 데이터 처리부(225)를 포함할 수 있다.
디멀티플렉서(221)는 복조된 방송 신호를 비디오 신호, 오디오 신호, 및 부가 데이터로 분리할 수 있다. 분리된 비디오 신호, 오디오 신호, 및 부가 데이터 각각은 비디오 디코더(222), 오디오 디코더(224), 또는 부가 데이터 처리부(225)에 의해 복원될 수 있다. 비디오 디코더(222), 오디오 디코더(224), 및 부가 데이터 처리부(225)는 방송 신호 전송 시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원할 수 있다.
비디오 처리부(223)는 디코딩된 비디오 신호를 디스플레이부(230)의 출력 규격에 맞는 수직 주파수, 해상도, 화면 비율 등에 맞도록 변환할 수 있고, 스피커(240)는 디코딩된 오디오 신호를 수신하여 음향을 출력할 수 있다.
디스플레이부(230)는 영상이 표시되는 표시 패널 및 표시 패널을 구동하는 표시 구동부(DIC)를 포함할 수 있다.
사용자 입력부(250)는 호스트 시스템(HOST)으로부터 신호를 수신할 수 있다. 사용자 입력부(250)는 호스트 시스템(HOST)으로부터 채널의 선국, UI(User Interface) 메뉴의 선택 및 조작에 관한 데이터 뿐만 아니라, 다른 표시 장치들(10) 사이의 통신에 관한 데이터를 수신할 수 있다.
저장부(260)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장할 수 있다. 예를 들어, 저장부(260)는 하드 디스크 또는 비휘발성 메모리 등 저장 매체를 포함할 수 있다.
네트워크 통신부(270)는 호스트 시스템(HOST) 및 다른 표시 장치들(10) 사이의 근거리 통신을 수행할 수 있다. 예를 들어, 네트워크 통신부(270)는 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈을 포함할 수 있다.
네트워크 통신부(270)는 안테나 패턴을 통해 이동 통신을 위한 기술 표준들 또는 통신 방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수 있다.
네트워크 통신부(270)는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수 있다. 예를 들어, 무선 인터넷 기술은 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), 또는 LTE-A(Long Term Evolution-Advanced)일 수 있고, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신할 수 있다.
UI 생성부(280)는 호스트 시스템(HOST) 및 다른 표시 장치들(10) 사이의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현될 수 있다. 호스트 시스템(HOST) 및 다른 표시 장치들(10)과의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(290)는 표시 장치(10)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 다른 표시 장치들(10)과의 통신 제어를 담당할 수 있다. 제어부(290)는 제어를 위한 해당 알고리즘 코드를 저장할 수 있고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현될 수 있다.
제어부(290)는 사용자 입력부(250)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(270)를 통해 호스트 시스템(HOST) 및 다른 표시 장치들(10)에 전송하도록 제어할 수 있다. 제어부(290)는 호스트 시스템(HOST) 및 다른 표시 장치들(10)로부터 소정의 제어 명령 및 데이터를 수신하여, 해당 제어 명령에 따라 동작을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TD: 타일형 표시 장치 10: 표시 장치
UP: 단위 화소 SP1, SP2, SP3: 제1 내지 제3 화소
GR: 정전기 방지층 SD: 정전기 방지 회로
PAD: 패드부 R1, R2: 제1 및 제2 저항 라인
FOL1, FOL2: 제1 및 제2 팬 아웃 라인
LDL1, LDL2: 제1 및 제2 리드 라인
SCL: 측면 연결 라인 FPCB: 연성 필름
DIC: 표시 구동부

Claims (20)

  1. 복수의 화소를 구비한 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 기판;
    상기 비표시 영역에 배치된 패드부;
    상기 패드부와 상기 복수의 화소 사이에 배치된 복수의 정전기 방지 회로;
    상기 패드부 및 상기 복수의 정전기 방지 회로에 접속된 제1 저항 라인;
    상기 제1 저항 라인에 직렬로 연결되고, 상기 제1 저항 라인과 중첩하는 제2 저항 라인; 및
    상기 제2 저항 라인 및 상기 복수의 화소 사이에 접속되는 팬 아웃 라인을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 저항 라인의 적어도 일부는 상기 복수의 정전기 방지 회로와 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 저항 라인은 상기 복수의 정전기 방지 회로 사이에서 복수 번 절곡되면서 연장되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 저항 라인은 상기 복수의 정전기 방지 회로 사이에서 복수 번 절곡되면서 연장되며, 상기 제1 저항 라인과 평면 상에서 교차하는 표시 장치.
  5. 제1 항에 있어서,
    상기 팬 아웃 라인은 상기 표시 영역의 일측 가장자리에 배치된 화소들과 중첩하는 표시 장치.
  6. 제1 항에 있어서,
    제1 방향으로 연장되는 게이트 하이 전압 라인 및 게이트 로우 전압 라인을 더 포함하고,
    상기 게이트 하이 전압 라인 및 상기 게이트 로우 전압 라인은 상기 패드부와 상기 제2 저항 라인 사이에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 게이트 하이 전압 라인 및 상기 게이트 로우 전압 라인은 상기 패드부와 상기 복수의 정전기 방지 회로 사이에 배치되는 표시 장치.
  8. 제6 항에 있어서,
    상기 복수의 정전기 방지 회로의 일부는 상기 게이트 하이 전압 라인 및 상기 제1 저항 라인 사이에 접속되고, 상기 복수의 정전기 방지 회로의 다른 일부는 상기 제1 저항 라인 및 상기 게이트 로우 전압 라인 사이에 접속되는 표시 장치.
  9. 제1 항에 있어서,
    상기 팬 아웃 라인의 길이가 상대적으로 짧으면 상기 제1 또는 제2 저항 라인의 길이는 상대적으로 길어지고, 상기 팬 아웃 라인의 길이가 상대적으로 길면 상기 제1 또는 제2 저항 라인의 길이는 상대적으로 짧은 표시 장치.
  10. 제1 항에 있어서,
    상기 복수의 화소 각각은 제1 게이트층에 배치된 제1 커패시터 전극, 및 상기 제1 게이트층 상의 제2 게이트층에 배치된 제2 커패시터 전극을 포함하는 제1 커패시터를 포함하고,
    상기 제1 저항 라인은 상기 제1 커패시터 전극과 동일 층에 배치되며, 상기 제2 저항 라인은 상기 제2 커패시터 전극과 동일 층에 배치되는 표시 장치.
  11. 제1 항에 있어서,
    상기 복수의 화소 각각은 액티브층에 배치된 채널, 및 상기 액티브층 상의 제1 게이트층에 배치된 게이트 전극을 포함하는 박막 트랜지스터를 포함하고,
    상기 제1 저항 라인은 상기 제1 커패시터 전극과 동일 층에 배치되며, 상기 제2 저항 라인은 상기 액티브층의 하부 층에 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 기판의 하부에 배치되어 상기 표시 영역과 중첩하는 연성 필름;
    상기 패드부로부터 상기 기판의 가장자리까지 연장되는 제1 리드 라인;
    상기 제1 리드 라인에 접속되어 상기 기판의 측면에 배치된 측면 연결 라인; 및
    상기 기판의 하부에 배치되어 상기 측면 연결 라인과 상기 연성 필름 사이에 접속되는 제2 리드 라인을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 기판 상의 표시 영역에 배치된 저전위 라인; 및
    상기 기판의 상면 가장자리에 배치되어 상기 저전위 라인에 전기적으로 연결되는 정전기 방지층을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 리드 라인 및 상기 패드부는 상기 복수의 정전기 방지층 사이에 배치되는 표시 장치.
  15. 복수의 화소를 구비한 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 기판;
    상기 비표시 영역에 배치된 패드부;
    상기 기판 상의 액티브층 및 상기 액티브층 상의 제1 게이트 층에 배치된 복수의 정전기 방지 회로;
    상기 제1 게이트층에 배치되어 상기 패드부 및 상기 복수의 정전기 방지 회로에 접속된 제1 저항 라인;
    상기 제1 저항 라인에 직렬로 연결되고, 상기 제1 게이트층 상의 제2 게이트층에 배치되어 상기 제1 저항 라인과 중첩하는 제2 저항 라인; 및
    상기 제1 게이트층에 배치되어 상기 제2 저항 라인에 접속되는 팬 아웃 라인을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 게이트층 상의 소스 금속층 상에 배치된 연결 전극을 더 포함하고,
    상기 연결 전극의 일단은 상기 제1 저항 라인에 접속되고, 상기 연결 전극의 타단은 상기 제2 저항 라인에 접속되는 표시 장치.
  17. 제16 항에 있어서,
    상기 연결 전극은 상기 정전기 방지 회로의 제1 전극 또는 제2 전극에 접속되는 표시 장치.
  18. 제15 항에 있어서,
    상기 제1 저항 라인은 상기 복수의 정전기 방지 회로 사이에서 복수 번 절곡되면서 연장되는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 저항 라인은 상기 복수의 정전기 방지 회로 사이에서 복수 번 절곡되면서 연장되고, 상기 제1 저항 라인과 평면 상에서 교차하는 표시 장치.
  20. 영상을 표시하는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 장치들; 및
    상기 표시 장치들 사이에 배치되는 결합 영역을 포함하고,
    상기 표시 장치들 각각은,
    복수의 화소를 구비한 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 기판;
    상기 비표시 영역에 배치된 패드부;
    상기 패드부와 상기 복수의 화소 사이에 배치된 복수의 정전기 방지 회로;
    상기 패드부 및 상기 복수의 정전기 방지 회로에 접속된 제1 저항 라인;
    상기 제1 저항 라인에 직렬로 연결되고, 상기 제1 저항 라인과 중첩하는 제2 저항 라인; 및
    상기 제2 저항 라인 및 상기 복수의 화소 사이에 접속되는 팬 아웃 라인을 포함하는 타일형 표시 장치.
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