CN105372894A - 一种阵列基板及液晶显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板以及包括该阵列基板的液晶显示器，所述阵列基板包括显示区域以及非显示区域，所述显示区域包括多个像素单元，多条栅极线、数据线和栅极引线，相邻两条所述数据线与相邻两条所述栅极线围成一个所述像素单元；所述像素单元包括薄膜晶体管和像素电极；所述栅极引线位于相邻两列像素单元之间；一所述栅极线与一所述栅极引线相连接；其中，第i列所述栅极引线与第j行所述栅极线连接，则第j行所述栅极线两侧与第i列数据线连接的所述薄膜晶体管的栅极与第j-1行和/或第j+1行的所述栅极线连接，其中，i为大于1的整数，j为大于1的整数。本发明减小了栅极引线与数据线之间的耦合对显示像素的影响。

Description

一种阵列基板及液晶显示装置
技术领域
本发明涉及显示领域，特别是涉及一种阵列基板以及包含该阵列基板的液晶显示装置。
背景技术
现有液晶显示器中，ASG(AmorphousSiliconGateDriver，非晶硅栅极驱动)电路设置在显示屏幕的两侧，占据了边框很大一部分面积。随着市场需求的变化，窄边框成为显示器的发展趋势，为了减小边框或者实现无边框，可以将ASG电路设置在显示区域的下方(即台阶区域)，通过额外的栅极引线将ASG的扫描信号接入栅极线。图1现有技术中引入栅极引线后阵列基板的结构示意图，如图所示，栅极引线Si与数据线Di平行设置，每一条栅极引线Si与一条栅极线Gj连接。在栅极引线Si栅极线Gj的连接处，薄膜晶体管的源极与数据线Di连接，薄膜晶体管的栅极与栅极线Gj连接。当打开栅极线Gj时，栅极引线Si与数据线Di之间的耦合会对连接在数据线Di和栅极线Gj的薄膜晶体管产生影响，从而造成液晶显示器在中低灰阶的时候出现显示异常，例如，出现飞机头图形。
发明内容
为了解决上述问题，本发明提供一种阵列基板以及包含该阵列基板的液晶显示装置。
本发明提供了一种阵列基板，包括显示区域以及非显示区域，所述显示区域包括多个像素单元，多条栅极线、数据线和栅极引线，其特征在于，
相邻两条所述数据线与相邻两条所述栅极线围成一个所述像素单元；所述像素单元包括薄膜晶体管和像素电极；所述薄膜晶体管的栅极与所述栅极线电连接，所述薄膜晶体管的源级与所述数据线电连接，所述薄膜晶体管的漏极与所述像素电极电连接；
所述栅极引线位于相邻两列像素单元之间；
一所述栅极线与一所述栅极引线相连接；
其中，第i列所述栅极引线与第j行所述栅极线连接，则第j行所述栅极线两侧与第i列数据线连接的所述薄膜晶体管的栅极与第j-1行和/或第j+1行的所述栅极线连接，其中，i为大于1的整数，j为大于1的整数。
本发明还提供了一种包含该阵列基板的液晶显示面板，所述液晶显示面板包括上述阵列基板。
与现有技术相比，本发明至少具有如下突出的优点：在栅极引线与栅极线连接处的薄膜晶体管中，与离该栅极引线最近的数据线连接的薄膜晶体管需要连接在其他的栅极线上，这样的结构设计使得数据线与栅极引线之间的耦合电容对栅极引线与栅极线连接处的显示像素单元的影响减小。
附图说明
图1是现有技术中一种阵列基板的结构示意图；
图2是本发明实施例中一种阵列基板的结构示意图；
图3是本发明图2的一种像素结构示意图；
图4a是本发明图3在A-A’截面的剖视图；
图4b是本发明图3在B-B’截面的剖视图；
图4c是本发明图3在C-C’截面的剖视图；
图5是本发明实施例中另一种阵列基板的结构示意图；
图6是本发明图5的一种像素结构示意图；
图7a是本发明图6在A-A’截面的剖视图；
图7b是本发明图6在B-B’截面的剖视图；
图7c是本发明图6在C-C’截面的剖视图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
请参考图2至图4c，图2是本发明实施例提供的一种阵列基板的结构示意图，图3是本发明图2的一种像素结构示意图，图4a是本发明图3在A-A’截面的剖视图，图4b是本发明图3在B-B’截面的剖视图，图4c是本发明图3在C-C’截面的剖视图。具体地，请参考图2，阵列基板包括显示区域13和非显示区域15，显示区域13包括多个像素单元16，每一像素单元16包括一薄膜晶体管11；多条栅极线G、数据线D和栅极引线S，栅极线G与第一方向X平行，数据线D和栅极引线S均与第二方向Y平行，相邻两条数据线D与相邻两条栅极线G围成一个像素单元16，非显示区域15位于显示区域13的外围，非显示区15设置有源极驱动器14以及栅极驱动器12，源极驱动器14和栅极驱动器12均位于显示区域13的一侧，数据线D均连接至源极驱动器14，栅极引线S均连接至栅极驱动器12，并且栅极驱动器和源极驱动器可以位于同一颗驱动芯片中或者不同的驱动芯片中。本发明并不限于此，在其他的实施例中，栅极驱动器12和源极驱动器14位于显示区域13相对的两侧。进一步地，结合图3和图4a，像素单元16包括薄膜晶体管11和像素电极128；薄膜晶体管11包括栅极114，半导体层118，源极124以及漏极126；除薄膜晶体管11外，像素单元还包括栅极114，设置于第一基板112上，在栅极114和半导体118之间设置有栅极绝缘层116，在栅极绝缘层116和漏极126的表面设置有像素电极128，本实施例中像素电极128为面状电极，像素电极128与漏极126直接相连，薄膜晶体管11的栅极114与栅极线140电连接，薄膜晶体管11的源级124与数据线142电连接，薄膜晶体管11的漏极126与像素电极128电连接。需要说明的是，图3中公共电极120位于像素电极128的上方，公共电极120具有条状开口；区域127是像素电极128与公共电极120的重叠区域。
具体地，如图2所示，在本实施例中，栅极引线S位于相邻两列像素单元11之间，一栅极线G与一栅极引线S相连接，例如，第一行栅极线G1与第一列栅极引线S1连接，第二行栅极线G2与第二列栅极引线S2连接，以此类推，第j行栅极线Gj与第i列栅极引线Si连接。其中，第i列栅极引线Si与第j行栅极线Gj连接，则第j行栅极线Gj两侧与第i列数据线Di连接的薄膜晶体管11的栅极114与第j+1行的栅极线Gj+1和/或第j-1行的栅极线Gj-1连接，i为大于1的整数，j为大于1的整数。具体地，第j行栅极线Gj和第j-1行栅极线Gj-1之间的薄膜晶体管11被第i列栅极引线Si分为两部分，一部分述薄膜晶体管11的栅极114与第j行栅极线Gj连接，另一部分薄膜晶体管11的栅极114与第j-1行栅极线Gj-1连接，第j行栅极线Gj和第j+1行栅极线Gj-1之间的薄膜晶体管11被第i+1列栅极引线Si分为两部分，一部分述薄膜晶体管11的栅极114与第j行栅极线Gj连接，另一部分薄膜晶体管11的栅极114与第j+1行栅极线Gj+1连接。其中，在第j-1行栅极线Gj-1与第j+1行栅极线Gj+1之间且与第i列数据线Di相连的薄膜晶体管11有2个，该2个薄膜晶体管11的栅极114分别与栅极线Gj-1和栅极线Gj+1连接。在本发明的其他实施例中，在一列栅极引线与一行栅极线连接的前提下，第一列栅极引线S1可以与最后一行栅极线或其他任意一行栅极线Gj连接；或者第j行栅极线Gj与第i列栅极引线Si在其交叉处连接，第j-1行栅极线Gj-1与第j+1行栅极线Gj+1之间与第i列数据线Di相连的薄膜晶体管11只有1个，所述该薄膜晶体管11的栅极114与第j-1行栅极线Gj-1或者第j+1行栅极线Gj+1连接。
当液晶显示面板工作时，栅极驱动器12控制栅极引线S1至Si+2逐步打开实现栅极线G1至Gj+2逐行扫描，从而逐行打开薄膜晶体管；源极驱动器14控制数据线D1至Di+1输入信号。当打开栅极线G1时，连接到栅极线G1的薄膜晶体管打开，本实施例中栅极线G1与栅极线G2之间的薄膜晶体管除第一个薄膜晶体管之外所有都被打开；当打开栅极线G2时，连接到栅极线G2的薄膜晶体管打开，即栅极线G2与栅极线G3之间的薄膜晶体中，位于栅极引线S2与栅极线G2的连接处左侧的薄膜晶体管没有被打开，位于栅极引线S2与栅极线G2的连接处右侧的第一个薄膜晶体管也没有被打开，位于栅极引线S2与栅极线G2的连接处右侧的其他薄膜晶体管均被打开，以此类推，当打开栅极线Gj时，栅极线Gj与栅极线Gj+1之间的薄膜晶体管中，位于栅极引线Si与栅极线Gj的连接处左侧的薄膜晶体管没有被打开，位于栅极引线Si与栅极线Gj的连接处右侧的第一个薄膜晶体管也没有被打开，位于栅极引线Si与栅极线Gj的连接处右侧的其他薄膜晶体管被打开。在打开栅极线G1时，由于栅极引线S1与数据线D1距离很小且平行设置，栅极引线S1与数据线D1之间会产生较大的耦合电容，耦合电容会对与数据线D1和栅极线G1连接的薄膜晶体管产生影响从而导致显示异常。在本实施例中，与数据线D1连接的薄膜晶体管的栅极连接在栅极线G2上，打开栅极线G1时位于栅极线G1两侧的连接在数据线D1上薄膜晶体管并没有被打开，因此栅极引线S1与数据线D1之间的耦合不会影响与数据线D1连接的薄膜晶体管，从而保证显示质量。当打开Gj时，栅极引线Si与数据线Di之间会产生较大的耦合电容，该耦合电容会对距离栅极引线Si与栅极线Gj连接处最近的薄膜薄膜晶体管产生影响，其中，距离栅极引线Si与栅极线Gj连接处最近的薄膜晶体管有4个，其中位于连接处左侧的2个薄膜晶体管连接的数据线为Di-1；位于连接处右侧的2个薄膜晶体管连接的数据线为Di，因此栅极引线Si与数据线Di之间的耦合电容会对2个位于连接处右侧的薄膜晶体管产生影响，然而，本实施例中2个位于连接处右侧的薄膜晶体管的栅极分别连接在栅极线Gj-1和Gj+1上，在打开栅极线Gj时，所述2个位于连接处右侧的薄膜晶体管并没有被打开，从而不会受到栅极引线Si与数据线Di之间的耦合电容的影响。
更进一步地，参考图4a，图4a是本发明图3在A-A’截面的剖视图，薄膜晶体管11包括栅极114，设置与基板112上，半导体层118，源极124以及漏极126，在栅极114与半导体层118之间有栅极绝缘层116，在公共电极120与源极124、漏记126以及像素电极128之间有第一绝缘层122，在公共电极120上还设有第二绝缘层130。图4b示出了栅极引线144与栅极线140连接层叠结构，如图4b所示，数据线142设置于栅极绝缘层116上，栅极引线144设置于第二绝缘层130上，在第一绝缘层122与第二绝缘层130之间还有公共电极层120；栅极引线144与数据线142在不同层，栅极引线114通过过孔132与栅极线140连接，其中，数据线142在基板112上的投影与数据线142在基板112上的投影不重叠。图4c示出了数据线142与栅极线140的另一交叉处的剖面图，具体地，该交叉处距离薄膜晶体管最近。与图4b所示交叉处的剖面图不同的是，栅极引线144与栅极140没有连接。本实施例中，栅极引线144与数据线142在不同层，在其他的实施例中，栅极引线144与数据线142可以为同层设置，但考虑到透过率等因素，同层设置的结构通常应用于大尺寸的阵列基板。
本实施例提供的阵列基板的薄膜晶体管为底栅型，显示模式为FFS模式(FringeFieldSwitching，边缘场开关)，然而，本发明并不限于此。例如，薄膜晶体管也可以为顶栅型，显示模式可以为TN模式(TwistNematic，扭曲向列型)，或者IPS模式(InPlaneSwitching，平面转换)。需要指出的是，本实施例中栅极引线与数据线位于不同层，在其他的实施例中，栅极引线与数据线可以位于同一层。此外，本实施例描述的阵列基板中栅极引线与数据线位于不同层，且栅极引线基板上的投影与数据线在基板上的投影不重叠，但是本发明并不限于此，在其他实施例中，栅极引线基板上的投影与数据线在基板上的投影可以重叠。与此同时，本实施例中任意两行栅极线之间的薄膜晶体管被与任一所述两行栅极线连接的栅极引线分为两部分，一部分与一条栅极线连接，另一部分与另一条栅极线连接，这种连接方式保证同一列的薄膜晶体管均连接在同一条数据线上，更为重要的是，如果栅极引线与数据线位于同一层，则所有薄膜晶体管与数据线均可以直接连接，不需要跨桥连接。此外，栅极引线与数据线可以同层制作，从而简化制作工艺。
此外，本发明实施例还提供了另一种阵列基板，请参考图5至图7c，图5是本发明实施例提供的另一种阵列基板的结构示意图，图6是本发明图5的一种像素结构，具体地，图6示出了阵列基板中栅极引线与栅极线连接处的像素单元的俯视结构图，图7a是图6在A-A’截面的剖视图，图7b是图6在B-B’截面的剖视图，图7c是图6在C-C’截面的剖视图。阵列基板包括显示区域23和非显示区域25，显示区域23包括多个像素单元26，每一像素单元26包括一薄膜晶体管21；多条栅极线G、数据线D和栅极引线S，栅极线G与第一方向X平行，数据线D和栅极引线S均与第二方向Y平行，相邻两条数据线D与相邻两条栅极线G围成一个像素单元26。非显示区域25位于显示区域23的外围，非显示区25设置有源极驱动器24以及栅极驱动器22，源极驱动器24和栅极驱动器22均位于显示区域23的一侧，数据线D均连接至源极驱动器24，栅极引线S均连接至栅极驱动器22，同样地，在其他实施例中，栅极驱动器22与源极驱动器24可以位于显示区域23相对的两侧。具体地，参考图6和图7a，像素单元26包括数据线242，栅极线240，像素电极228，公共电极220，薄膜晶体管21，以及栅极引线244。其中，薄膜晶体管21半导体层218、源极224、栅极214以及漏极226，像素电极228、栅极线240和数据线242分别与薄膜晶体管21漏极226、栅极214以及源极224连接。如图7b所示，栅极引线244与栅极线240通过过孔232连接。
其中，第i列栅极引线Si与第j行所述栅极线Gj连接，则第j行栅极线Gj两侧与第i列数据线连接Di的薄膜晶体管21的栅极214与第j-1行栅极线Gj-1和/或第j+1行的栅极线Gj+1连接，其中，i为大于1的整数，j为大于1的整数。具体地，如5所示，第一行栅极线G1与第一列栅极引线S1连接，在第一行栅极线G1与第二行栅极线G2之间与第一列数据线D1连接的薄膜晶体管21只有1个，该薄膜晶体管21的栅极214与第二行的栅极线G2连接；第j行栅极线Gj与第i列栅极引线Si连接，在第j-1行栅极线Gj-1与第j+1行栅极线Gj+1之间与第i列数据线Di连接的薄膜晶体管21有2个，该2个薄膜晶体管21的栅极214分别与j-1行的栅极线Gj-1和j+1行的栅极线Gj+1连接。本发明实施例并不限于此，在其他的实施例中，第j行栅极线Gj与第i列栅极引线Si连接，在第j-1行栅极线Gj-1与第j+1行栅极线Gj+1之间与第i列数据线Di连接的薄膜晶体管有1个，该薄膜晶体管的栅极与第j-1行的栅极线Gj-1或者j+1行的栅极线Gj+1连接。此外，第一列数据线D1和第二列数据线D2之间的薄膜晶体管21的源极交替地连接在数据线D1和数据线D2之间，以此类推，第i-1列数据线Di-1和第i列数据线Di之间的薄膜晶体管的源极交替地连接在数据线Di-1和数据线Di之间；第一行栅极线G1和第二行栅极线G2之间的薄膜晶体管21的栅极交替地连接在栅极线G1和栅极线G2之间，以此类推，第j-1行栅极线Gj-1和第j行栅极线Gj之间的薄膜晶体管的栅极交替地连接在栅极线Gj-1和栅极线Gj之间。在本发明其他的实施例中，相邻两行栅极线之间的薄膜晶体管交替地连接所述两条栅极线，相邻两列数据线之间的薄膜晶体管与所述两列数据线的连接方式不作限定；或者相邻两列数据线之间的薄膜晶体管交替地连接所述两条数据线，相邻两行栅极线之间的薄膜晶体管与所述两条栅极线的连接方式不作限定。与本发明实施例提供其他阵列基板相比，本阵列基板不仅能够减小数据线与栅极引线之间的耦合电容对栅极引线与栅极线连接处的薄膜晶体管的影响，而且能够通过列反转或者行反转的方式实现点反转的效果。
本实施例中，像素单元的层叠结构、栅极引线层与数据线层的层叠结构与上述实施例完全不同，具体地，请参考图7a，在基板212上设置一遮光层211，栅极引线244与遮光层211同层设置，第一绝缘层250设置于遮光层211上，薄膜晶体管21设置于第一绝缘层250上。具体地，薄膜晶体管21包括半导体层218，栅极214，源极224，以及漏极226，在半导体层218以及栅极214之间有栅极绝缘层252，源极224、漏极226与栅极214之间有第二绝缘层254，其中，源极224、漏极226分别通过过孔与半导体层218连接；此外，第二绝缘层上设置有数据线242。薄膜晶体管21与公共电极220之间有第三绝缘层256，第四绝缘层260设置于公共电极220上，像素电极228设置于第四绝缘层260上，并通过过孔与漏极226连接。进一步地，请参考图7b，图7b示出了栅极引线244与栅极线240连接层叠结构，具体地，示出了数据线242与栅极线240一交叉处的剖面图，且栅极引线244与栅极线240在该交叉处通过过孔232连接。栅极引线244设置于基板212上，与遮光层211同层设置，栅极线240通过过孔与栅极引线244连接，数据线242与栅极引线244位于不同层，数据线242在阵列基板上的投影的中心线与栅极引线244在阵列基板上的投影的中心线重叠，具体地，本实施例中栅极引线244在基板212上的投影与数据线242在基板212上的投影完全重叠，在本发明的其他实施例中，数据线242在基板212上的投影与栅极引线244在基板212上的投影不是完全重叠，只是投影的中心线重叠。图7c示出了距离薄膜晶体管21最近的数据线与栅极线240的交叉处的剖面图，与图7b所示不同的是，栅极线240与栅极引线244没有连接，只是位于不同层。
本实施例中栅极引线在基板上的投影与数据线在基板上的投影完全重叠，但是本发明并不限于此，在其他的实施例中，栅极引线在基板上的投影与数据线在基板上的投影可以部分重叠。在本实施例中，栅极驱动器与源极驱动器均设置在非显示区的一侧，且数据线与栅极引线在基板上的投影面积相同，与传统的非晶硅栅极驱动(ASG，AmorphousSiliconGatedriver)电路设置于栅极线两端的阵列基板而言，不仅实现了窄边框甚至无变宽，而且没有降低透过率。
本发明实施例只是针对常用的驱动方式给出了结构示意图，但是本发明并不局限与此。除了距离栅极引线与栅极线连接处最近的薄膜晶体管采用本发明实施例的连接方式，即距离栅极引线与栅极线连接处最近的薄膜晶体管不能同时连接在此行栅极线和此列数据线，其他的薄膜晶体管可以采用任意的连接方式。例如，对于图2示出的阵列基板的结构中，第j行薄膜晶体管除第i列外其他的可以全部连接在栅极线Gj上。
除上述实施例外，本发明实施例还提供了一种液晶显示装置，该液晶显示装置包括背光模组，液晶显示屏，以及其他的组装组件。其中，液晶显示屏包括阵列基板和彩膜基板，所述阵列基板为上述实施例提供的阵列基板中的任意一种。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (11)

1.一种阵列基板，包括显示区域以及非显示区域，所述显示区域包括多个像素单元，多条栅极线、数据线和栅极引线，其特征在于，
相邻两条所述数据线与相邻两条所述栅极线围成一个所述像素单元；所述像素单元包括薄膜晶体管和像素电极；所述薄膜晶体管的栅极与所述栅极线电连接，所述薄膜晶体管的源级与所述数据线电连接，所述薄膜晶体管的漏极与所述像素电极电连接；
所述栅极引线位于相邻两列像素单元之间；
一所述栅极线与一所述栅极引线相连接；
其中，第i列所述栅极引线与第j行所述栅极线连接，则第j行所述栅极线两侧与第i列数据线连接的所述薄膜晶体管的栅极与第j-1行和/或第j+1行的所述栅极线连接，其中，i为大于1的整数，j为大于1的整数。
2.根据权利要求1所述的阵列基板，其特征在于，第j行和第j-1行所述栅极线之间的所述薄膜晶体管被第i列所述栅极引线分为两部分，一部分所述薄膜晶体管的栅极与所述第j行栅极线连接，另一部分所述薄膜晶体管的栅极与第j-1行栅极线连接。
3.根据权利要求1所述的阵列基板，其特征在于，第j行和第j-1行所述栅极线之间的所述薄膜晶体管的栅极交替地连接在第j行和第j-1行所述栅极线。
4.根据权利要求1所述的阵列基板，其特征在于，第i列和第i-1列所述数据线之间的所述薄膜晶体管的源极交替地连接在第i列和第i-1列所述数据线。
5.根据权利要求1所述的阵列基板，其特征在于，所述非显示区域位于所述显示区域的外围，所述非显示区设置有源极驱动器以及栅极驱动器，所述源极驱动器和所述栅极驱动器均位于所述显示区域的一侧或位于所述显示区域相对的两侧，所述数据线均连接至所述源极驱动器，所述栅极引线均连接至所述栅极驱动器。
6.根据权利要求1所述的阵列基板，其特征在于，所述数据线与所述栅极引线设置在不同层。
7.根据权利要求6所述的阵列基板，其特征在于，所述数据线在阵列基板上的投影的中心线与所述栅极引线在阵列基板上的投影的中心线重叠。
8.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括一遮光层，所述遮光层与所述栅极引线同层设置。
9.根据权利要求1所述的阵列基板，其特征在于，所述数据线与所述栅极引线设置在同一层。
10.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：
一基板，所述栅极线设置在所述基板上；
栅极绝缘层，设置在所述栅极线上；
一绝缘层，设置在所述薄膜晶体管上，所述栅极引线设置在所述绝缘层上，并通过过孔与所述栅极线连接。
11.一种液晶显示装置，其特征在于，包括权利要求1-10中任意一项所述的阵列基板。
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