WO2019042173A1 - 移位寄存器单元及其驱动方法、阵列基板和显示装置 - Google Patents

移位寄存器单元及其驱动方法、阵列基板和显示装置 Download PDF

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Definitions

  • the Gate Driver On Array (GOA) technology can not only save the circuit board carrying the gate driver, but also realize the symmetrical design on both sides of the display panel, and can also save the edge of the display panel.
  • the chip bonding area and the wiring area such as the fan-out area facilitate the implementation of the narrow bezel design.
  • GOA technology can eliminate the chip bonding process in the row direction, it will also greatly help the overall productivity and yield improvement.
  • the present disclosure provides a shift register unit and a driving method thereof, an array substrate, and a display device.
  • the present disclosure provides a shift register unit, the shift register unit comprising:
  • shift register module is respectively connected to the first scan input end and the first scan output end, wherein the shift register module is configured to provide the first scan output end with respect to the first scan a signal that is delayed at the input;
  • An output module wherein the output module is respectively connected to the first clock signal, the second scan input end and the second scan output end, wherein the output module is configured to be at the second scan input end and the first clock signal is Providing a first level to the second scan output when the first level is;
  • the first clock signal and the second clock signal are clock signals whose duration of the second level is greater than the duration of the first level in each clock cycle, and the first clock signal is the first
  • the second clock signal is at a second level during a period of the level, and the first clock signal is at a second level during a period in which the second clock signal is a first level.
  • the second reset module is respectively connected to the second scan input end and the first scan output end, and the second reset module is configured to be when the second scan input end is at a first level A second level is provided to the first scan output.
  • a gate of the first transistor is connected to the second scan input, one of a source and a drain of the first transistor is connected to provide a voltage line of a second level, and the other is connected to the first scan output end.
  • the shift register module includes:
  • An input submodule respectively connecting the first clock signal, the first scan input end and the second node, wherein the input submodule is configured to when the first clock signal is at a first level
  • the second node provides the same level as at the first scan input
  • the output provides the same level as the second clock signal.
  • the input submodule includes a second transistor, and the output submodule includes a third transistor and a first capacitor;
  • a gate of the third transistor is connected to the second node, one of a source and a drain of the third transistor is connected to the first scan output, and the other is connected to the second clock signal;
  • the first end of the first capacitor is connected to the second node, and the second end of the first capacitor is connected to the first scan output end.
  • the output module includes a fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, and a second capacitor;
  • the gate of the fourth transistor is connected to the first clock signal, one of the source and the drain of the fourth transistor is connected to the third node, and the other is connected to the second scan input terminal;
  • a gate of the fifth transistor is connected to the third node, one of a source and a drain of the fifth transistor is connected to a fourth node, and the other is connected to provide a voltage line of a first level;
  • a gate of the seventh transistor is connected to the fifth node, one of a source and a drain of the seventh transistor is connected to the second scan output, and the other is connected to provide a voltage line of a first level;
  • a gate of the ninth transistor is connected to the first scan output, one of a source and a drain of the ninth transistor is connected to the first node, and the other is connected to provide a voltage line of a first level;
  • a gate of the tenth transistor is connected to the first node, one of a source and a drain of the tenth transistor is connected to the second clock signal, and the other is connected to the second scan output end;
  • a gate of the eleventh transistor is connected to the first scan output, one of a source and a drain of the eleventh transistor is connected to provide a voltage line of a second level, and the other is connected to the third node;
  • a gate of the twelfth transistor is connected to the first node, and one of a source and a drain of the twelfth transistor is connected to provide a voltage line of a second level, and the other is connected to the fifth node.
  • the shift register unit further includes a thirteenth transistor
  • a gate of the thirteenth transistor is connected to the second scan input, one of a source and a drain of the thirteenth transistor is connected to provide a voltage line of a second level, and the other is connected to the first node.
  • the shift register unit further includes a fourteenth transistor
  • a gate of the fourteenth transistor is connected to the reset terminal, one of a source and a drain of the fourteenth transistor is connected to provide a voltage line of a second level, and the other is connected to the second scan output end .
  • the present disclosure further provides a driving method of a shift register unit according to any one of the above, the driving method comprising:
  • the second scan signal being in the process of transitioning from the second level to the first level at the second scan output The first level.
  • the shift register unit further includes a fourteenth transistor, a gate of the fourteenth transistor is connected to the reset terminal, and a source and a drain of the fourteenth transistor are One connection provides a voltage line of a second level, and the other is connected to the second scan output;
  • the driving method further includes:
  • the present disclosure further provides an array substrate, the array substrate comprising at least one scan driving circuit, each of the scan driving circuits each comprising a plurality of shift register units of any one of the above.
  • the first scan input end of each stage shift register unit except the first stage is connected to the first stage of the shift register unit At the scan output, the second scan input of each stage of the shift register unit other than the first stage is coupled to the second scan output of the shift register unit of the previous stage.
  • the shift register unit further includes a fourteenth transistor, a gate of the fourteenth transistor is connected to the reset terminal, and one of the source and the drain is connected to provide a second power a flat voltage line, the other is connected to the second scan output; in each of the scan driving circuits, in addition to the countdown first stage and the penultimate stage shift register unit, the Nth stage shift register unit The reset terminal is coupled to the first scan output of the N+2 stage shift register unit, and the N is an integer greater than zero.
  • the present disclosure also provides a display device comprising the array substrate of any of the above.
  • FIG. 1 is a structural block diagram of a shift register unit according to an embodiment of the present disclosure
  • FIG. 2 is a circuit timing diagram of a shift register unit according to an embodiment of the present disclosure
  • FIG. 3 is a schematic diagram of signal waveforms of a driving signal that can be provided by a shift register unit according to an embodiment of the present disclosure
  • FIG. 4 is a schematic diagram of a driving signal of an OLED pixel circuit in a comparative example
  • FIG. 5 is a circuit structural diagram of a shift register unit according to still another embodiment of the present disclosure.
  • FIG. 6 is a circuit timing diagram of a shift register unit according to still another embodiment of the present disclosure.
  • FIG. 7 is a circuit structural diagram of a shift register unit according to still another embodiment of the present disclosure.
  • FIG. 8 is a structural block diagram of a scan driving circuit on an array substrate according to an embodiment of the present disclosure.
  • FIG. 9 is a schematic structural diagram of a display device according to an embodiment of the present disclosure.
  • “Comprising” or similar terms means that the elements or objects that appear before the word include the elements or items that appear after the word and their equivalents, and do not exclude other elements or items.
  • the words “connected” or “connected” and the like are not limited to physical or mechanical connections, but may include electrical connections, and the connections may be direct or indirect.
  • a pixel circuit having a threshold voltage compensation function requires a gate driver to provide at least two line scan signals, and the at least two line scan signals are The level edges also need to be staggered from each other to avoid timing errors.
  • at least four clock signal lines are generally required to provide a plurality of level edges that are staggered from each other, so that these level edges are respectively used as triggers for starting and stopping the output of the respective line scan signals.
  • too many clock signal lines not only complicate the circuit structure of various aspects, but also occupy a large number of frame areas, which is not conducive to the simplification of the circuit structure and the narrowing of the display frame.
  • FIG. 1 is a structural block diagram of a shift register unit according to an embodiment of the present disclosure. This embodiment can solve the above problem.
  • the shift register unit includes a first scan input terminal SN-1, a second scan input terminal EN-1, a first scan output terminal SN, and a second scan output terminal EN, and includes a shift register module 11, The output module 12 and the first reset module 13 wherein:
  • the shift register module 11 is connected to the first scan input terminal SN-1 and the first scan output terminal SN, respectively, for providing the first scan output terminal SN with respect to the first scan input terminal SN.
  • the output module 12 is connected to the first clock signal CK, the second scan input terminal EN-1 and the second scan output terminal EN, respectively, for the second scan input terminal EN-1 and the first clock signal When the CK is at the first level, the second scan output terminal EN is provided with a first level;
  • the first reset module 13 is respectively connected to the second clock signal XCK, the first scan output terminal SN and the second scan output terminal EN for a period of the first level at the first scan output terminal SN
  • the first node (not shown in FIG. 1) is internally provided with a first level, and provides a second scan output EN when the first node is at the first level and the second clock signal XCK is at the second level Two levels.
  • the first clock signal CK and the second clock signal XCK are clock signals whose duration of the second level in each clock cycle is longer than the duration of the first level, the first clock signal The second clock signal XCK is at a second level during a period in which CK is the first level, and the first clock signal CK is at a second level in a period in which the second clock signal XCK is in the first level.
  • any of the first time and the closest second time are mutually offset, wherein the first time is a time when the first clock signal CK is changed from the first level to the second level, and the second time is The timing at which the second clock signal XCK is changed from the second level to the first level.
  • first level and the second level herein refer to two different pre-configured voltage ranges (both based on the common terminal voltage).
  • the following mainly takes the first level as the low level and the second level as the high level as an example.
  • FIG. 2 is a circuit timing diagram of a shift register unit provided by an embodiment of the present disclosure. Specifically, FIG. 2 is an exemplary implementation of a driving method of the shift register unit shown in FIG. 1. The driving method of the above shift register unit includes:
  • the first time is offset from the closest second time
  • the first time is a time when the first clock signal CK is changed from a low level to a high level
  • the second time is the second time The timing at which the clock signal XCK transitions from a high level to a low level.
  • FIG. 6 is a circuit timing diagram of a shift register unit according to still another embodiment of the present disclosure.
  • the working phase of the shift register unit shown in FIG. 5 mainly includes a first phase P1, a second phase P2, a third phase P3, a fourth phase P4, and a fifth phase P5.
  • the working principle of the above shift register unit is as follows:
  • the second clock signal XCK is turned to a high level, and the second scan output terminal EN is turned to the high level of the second clock signal XCK under the action of the turned-on tenth transistor M10. Level.
  • the second node N2 is initially at a low level, the third transistor M3 is turned on, the second scan signal terminal SN is set to a high level by the second clock signal XCK, and the second node N2 is suspended at the second node.
  • the charge holding effect of a capacitor C1 rises until the third transistor M3 is turned off.
  • the first clock signal CK is turned to a low level, and the first clock signal CK and the low level at the second scan input terminal EN-1 act on the fourth transistor M4, the fifth transistor M5, and the first The six-transistor M6 and the seventh transistor M7 are turned on, so that the third node N3, the fourth node N4, and the fifth node N5 are all turned to a low level, and the second scan output terminal EN is at a low level of the voltage line VGL. Go low.

Abstract

一种移位寄存器单元及其驱动方法、阵列基板和显示装置，属于显示领域。该移位寄存器单元包括：移位寄存模块（11），用于在第一扫描输出端（SN）提供相较于第一扫描输入端（SN-1）处的信号滞后的信号；输出模块（12），用于在第二扫描输入端（EN-1）处和第一时钟信号（CK）均为第一电平时将第二扫描输出端（EN）提供第一电平；第一复位模块（13），用于在第一扫描输出端（SN）处为第一电平的时段内将第一节点提供第一电平，并在第一节点为第一电平且第二时钟信号（XCK）为第二电平时将第二扫描输出端（EN）提供第二电平。该移位寄存器单元可以在满足应用需求的情况下减少栅极驱动器所使用的时钟信号线的数量，有助于简化阵列基板上的电路结构，实现显示装置的边框的窄化。

Description

移位寄存器单元及其驱动方法、阵列基板和显示装置
本公开要求于2017年8月31日提交中国国家知识产权局、申请号为201710774943.3、发明名称为“移位寄存器单元及其驱动方法、阵列基板和显示装置”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及显示领域，特别涉及一种移位寄存器单元及其驱动方法、阵列基板和显示装置。
背景技术
阵列基板行驱动(Gate driver On Array，GOA)技术相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。
发明内容
本公开提供一种移位寄存器单元及其驱动方法、阵列基板和显示装置。
第一方面，本公开提供了一种移位寄存器单元，所述移位寄存器单元包括：
移位寄存模块，所述移位寄存模块分别连接第一扫描输入端和第一扫描输出端，所述移位寄存模块用于向所述第一扫描输出端提供相较于所述第一扫描输入端处的信号滞后的信号；
输出模块，所述输出模块分别连接第一时钟信号、第二扫描输入端和第二扫描输出端，所述输出模块用于在所述第二扫描输入端处和所述第一时钟信号均为第一电平时向所述第二扫描输出端提供第一电平；
第一复位模块，所述第一复位模块分别连接第二时钟信号、所述第一扫描输出端和所述第二扫描输出端，所述第一复位模块用于在所述第一扫描输出端 处为第一电平的时段内向第一节点提供第一电平，并在所述第一节点为第一电平且所述第二时钟信号为第二电平时向所述第二扫描输出端提供第二电平；
其中，所述第一时钟信号和所述第二时钟信号均为每个时钟周期内第二电平的持续时长大于第一电平的持续时长的时钟信号，所述第一时钟信号为第一电平的时段内所述第二时钟信号为第二电平，所述第二时钟信号为第一电平的时段内所述第一时钟信号为第二电平。
在一种可能的实现方式中，所述移位寄存器单元还包括：
第二复位模块，所述第二复位模块分别连接所述第二扫描输入端和所述第一扫描输出端，所述第二复位模块用于在所述第二扫描输入端为第一电平时向所述第一扫描输出端提供第二电平。
在一种可能的实现方式中，所述第二复位模块包括第一晶体管，
所述第一晶体管的栅极连接所述第二扫描输入端，所述第一晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第一扫描输出端。
在一种可能的实现方式中，所述移位寄存模块包括：
输入子模块，所述输入子模块分别连接所述第一时钟信号、所述第一扫描输入端和第二节点，所述输入子模块用于在所述第一时钟信号为第一电平时向所述第二节点提供与所述第一扫描输入端处相同的电平；
输出子模块，所述输出子模块分别连接所述第二节点和所述第一扫描输出端，所述输出子模块用于在所述第二节点处为第一电平时向所述第一扫描输出端提供与所述第二时钟信号相同的电平。
在一种可能的实现方式中，所述输入子模块包括第二晶体管，所述输出子模块包括第三晶体管和第一电容；其中，
所述第二晶体管的栅极连接所述第一时钟信号，所述第二晶体管的源极和漏极中的一个连接所述第二节点，另一个连接所述第一扫描输入端；
所述第三晶体管的栅极连接所述第二节点，所述第三晶体管的源极和漏极中的一个连接所述第一扫描输出端，另一个连接所述第二时钟信号；
所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接所述第一扫描输出端。
在一种可能的实现方式中，所述输出模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管和第二电容；其中，
所述第四晶体管的栅极连接所述第一时钟信号，所述第四晶体管的源极和漏极中的一个连接第三节点，另一个连接所述第二扫描输入端；
所述第五晶体管的栅极连接所述第三节点，所述第五晶体管的源极和漏极中的一个连接第四节点，另一个连接提供第一电平的电压线；
所述第六晶体管的栅极连接所述第四节点，所述第六晶体管的源极和漏极中的一个连接第五节点，另一个连接所述第四节点；
所述第七晶体管的栅极连接所述第五节点，所述第七晶体管的源极和漏极中的一个连接所述第二扫描输出端，另一个连接提供第一电平的电压线；
所述第二电容的第一端连接所述第四节点，所述第二电容的第二端连接所述第一时钟信号。
在一种可能的实现方式中，所述第一复位模块包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；其中，
所述第八晶体管的栅极连接所述第二时钟信号，所述第八晶体管的源极和漏极中的一个连接第一节点，另一个连接第二节点；
所述第九晶体管的栅极连接所述第一扫描输出端，所述第九晶体管的源极和漏极中的一个连接所述第一节点，另一个连接提供第一电平的电压线；
所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的源极和漏极中的一个连接所述第二时钟信号，另一个连接所述第二扫描输出端；
所述第十一晶体管的栅极连接所述第一扫描输出端，所述第十一晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第三节点；
所述第十二晶体管的栅极连接所述第一节点，所述第十二晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第五节点。
在一种可能的实现方式中，所述移位寄存器单元还包括第十三晶体管，
所述第十三晶体管的栅极连接所述第二扫描输入端，所述第十三晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第一节点。
在一种可能的实现方式中，所述移位寄存器单元还包括第十四晶体管，
所述第十四晶体管的栅极连接所述复位端，所述第十四晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第二扫描输出端。
第二方面，本公开还提供了一种上述任意一种的移位寄存器单元的驱动方法，所述驱动方法包括：
向所述移位寄存器单元的第一扫描输入端提供第一扫描信号，以使所述第一扫描输出端处的信号与所述第二时钟信号之间具有同为第一电平的时段；
向所述移位寄存器单元的第二扫描输入端提供第二扫描信号，所述第二扫描信号在期望所述第二扫描输出端处由第二电平转为第一电平的过程中为第一电平。
在一种可能的实现方式中，所述移位寄存器单元还包括第十四晶体管，所述第十四晶体管的栅极连接所述复位端，所述第十四晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第二扫描输出端；所述驱动方法还包括：
向所述移位寄存器单元的复位端提供第三扫描信号，所述第三扫描信号在第一时段内为第一电平，所述第一时段的起始时刻为所述第二时钟信号在第二时段之后的首个转换时刻，所述第二时段是所述第二时钟信号与第一扫描输出端处的信号同为第一电平的时段，所述转换时刻是所述第二时钟信号从第二电平转为第一电平的时刻。
第三方面，本公开还提供了一种阵列基板，所述阵列基板包括至少一个扫描驱动电路，每个所述扫描驱动电路各自包括多级上述任意一种的移位寄存器单元。
在一种可能的实现方式中，每个所述扫描驱动电路中，除第一级以外的每一级移位寄存器单元的所述第一扫描输入端连接上一级移位寄存器单元的第一扫描输出端，除第一级以外的每一级移位寄存器单元的所述第二扫描输入端连接上一级移位寄存器单元的第二扫描输出端。
在一种可能的实现方式中，所述移位寄存器单元还包括第十四晶体管，所述第十四晶体管的栅极连接所述复位端，源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第二扫描输出端；每个所述扫描驱动电路中，除倒数第一级和倒数第二级的移位寄存器单元以外，第N级移位寄存器单元的复位端连接第N+2级移位寄存器单元的第一扫描输出端，所述N为大于0的整数。
第四方面，本公开还提供了一种显示装置，所述显示装置包括上述任意一种的阵列基板。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，这些附图的合理变型也都涵盖在本公开的保护范围中。
图1是本公开一个实施例提供的移位寄存器单元的结构框图；
图2是本公开一个实施例提供的移位寄存器单元的电路时序图；
图3是本公开一个实施例提供的移位寄存器单元能够提供的驱动信号的信号波形示意图；
图4是一个对比示例中OLED像素电路的驱动信号的示意图；
图5是本公开又一实施例提供的移位寄存器单元的电路结构图；
图6是本公开又一实施例提供的移位寄存器单元的电路时序图；
图7是本公开又一实施例提供的移位寄存器单元的电路结构图；
图8是本公开一个实施例提供的阵列基板上的扫描驱动电路的结构框图；
图9是本公开一个实施例提供的显示装置的结构示意图。
具体实施方式
为使本公开的原理和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。
相关技术中，在有机发光二极管(Organic Light-Emitting Diode，OLED)显示装置中，具备阈值电压补偿功能的像素电路需要栅极驱动器提供至少两个行扫描信号，并且这至少两个行扫描信号的电平边沿还需要彼此错开以避免时序错误。而为了满足这样的应用需求，一般需要至少四条时钟信号线来提供若干 个彼此错开的电平边沿，以将这些电平边沿分别作为各个行扫描信号开始输出和停止输出的触发。但是，过多的时钟信号线不仅造成各方面电路结构的复杂化，还占据了大量的边框区域，非常不利于电路结构的简化和显示边框的窄化。
图1是本公开一个实施例提供的移位寄存器单元的结构框图，本实施例可以解决上述问题。参见图1，该移位寄存器单元包括第一扫描输入端SN-1、第二扫描输入端EN-1、第一扫描输出端SN和第二扫描输出端EN，并包括移位寄存模块11、输出模块12和第一复位模块13，其中：
移位寄存模块11分别连接所述第一扫描输入端SN-1和所述第一扫描输出端SN，用于向所述第一扫描输出端SN提供相较于所述第一扫描输入端SN-1处的信号滞后的信号。
输出模块12分别连接第一时钟信号CK、所述第二扫描输入端EN-1和所述第二扫描输出端EN，用于向所述第二扫描输入端EN-1处和第一时钟信号CK均为第一电平时将所述第二扫描输出端EN提供第一电平；
第一复位模块13分别连接第二时钟信号XCK、所述第一扫描输出端SN和所述第二扫描输出端EN，用于在所述第一扫描输出端SN处为第一电平的时段内将第一节点(未在图1中示出)提供第一电平，并在第一节点为第一电平且第二时钟信号XCK为第二电平时向第二扫描输出端EN提供第二电平。
关于上述时钟信号，所述第一时钟信号CK和第二时钟信号XCK均为每个时钟周期内第二电平的持续时长大于第一电平的持续时长的时钟信号，所述第一时钟信号CK为第一电平的时段内所述第二时钟信号XCK为第二电平，所述第二时钟信号XCK为第一电平的时段内所述第一时钟信号CK为第二电平。如此，任一第一时刻与最接近的第二时刻相互错开，其中所述第一时刻为第一时钟信号CK由第一电平转为第二电平的时刻，所述第二时刻为所述第二时钟信号XCK由第二电平转为第一电平的时刻。
需要说明的是，本文中的第一电平与第二电平分别指的是两个不同的预先配置的电压范围(均以公共端电压为基准)。为叙述方便，下面主要以第一电平为低电平，第二电平为高电平作为示例。
图2是本公开一个实施例提供的移位寄存器单元的电路时序图。具体地，图2是图1所示的移位寄存器单元的驱动方法的一种示例性的实现方式。上述移位寄存器单元的驱动方法包括：
向所述移位寄存器单元的第一扫描输入端SN-1提供第一扫描信号，以使第一扫描输出端SN处的信号与所述第二时钟信号XCK之间具有同为第一电平的时段。
向所述移位寄存器单元的第二扫描输入端EN-1提供第二扫描信号，所述第二扫描信号在期望所述第二扫描输出端EN处由第二电平转为第一电平的过程中为第一电平。
参见图1和图2，图1所示的移位寄存器单元具有两个信号输入端和两个信号输出端，该移位寄存器单元在一种可能实现方式中的一个功能为通过第一扫描输入端SN-1和第二扫描输入端EN-1接收来自外部的信号，并通过第一扫描输出端SN和第二扫描输出端EN输出相应的信号。因此，上述移位寄存器单元所具有的结构需要与上述驱动方法的过程相互配合才能实现所期望的功能。
如图2所示，上述第一时钟信号CK与第二时钟信号XCK均为时钟周期内高电平的持续时长大于低电平的持续时长的时钟信号，例如均为占空比大于50％的时钟信号；而且，第一时钟信号CK为低电平的时段内第二时钟信号XCK始终为高电平，第二时钟信号XCK为低电平的时段内第一时钟信号CK始终为高电平，第一时钟信号CK为低电平的时段内第二时钟信号XCK始终为高电平。任一第一时刻与最接近的第二时刻相互错开，所述第一时刻为所述第一时钟信号CK由低电平转为高电平的时刻，所述第二时刻为所述第二时钟信号XCK由高电平转为低电平的时刻。
如图2所示，上述移位寄存模块11能够在第一扫描输入端SN-1的信号输入下向第一扫描输出端SN提供相对滞后的信号，能实现这一功能的电路可以例如参照相关技术中任一种移位寄存器或GOA单元电路实现，或者参照相关技术中任一种延时电路实现(例如，可以在RC延时电路的基础上将延时时间按照所期望的信号滞后程度进行设置，以实现上述移位寄存模块11的功能)。可以看出，图2中第一扫描输出端SN处由高电平转为低电平的变化应当是由第二时钟信号XCK在第一时间点t1的下降沿直接或间接触发的，第一扫描输出端SN处由低电平转为高电平的变化应当是由第二时钟信号XCK在第二时间点t2的上升沿直接或间接触发的。而上述驱动方法中，向第一扫描输入端SN-1提供了适应于移位寄存模块11的具体结构的第一扫描信号，该第一扫描信号能使第一扫描输出端SN处的信号与第二时钟信号XCK之间具有同为低电平的时段，如图2 所示的从第一时间点t1至第二时间点t2的时段。
在这一时段内，上述第一复位模块13在第一扫描输出端SN处的低电平的作用下向第一节点提供低电平，在例如寄生电容等容性电路结构的电荷保持作用下第一节点处可以在第二时间点t2附近仍保持为低电平，继而从第二时间点t2开始，第一复位模块13在第一节点处的低电平和第二时钟信号XCK的高电平的共同作用下向第二扫描输出端EN提供高电平，即实现了第二扫描输出端EN处由低电平转为高电平的变化过程。
此后，由于上述驱动方法中向第二扫描输入端EN-1提供的第二扫描信号在第三时间点t3由高电平转为了低电平，使得在期望第二扫描输出端EN处由高电平转为低电平的过程(第四时间点t4附近)中第二扫描输入端EN-1处为低电平，从而使得输出模块12在第四时间点t4(第二扫描输入端EN-1处和第一时钟信号CK均为低电平)向第二扫描输出端EN提供低电平。
依照图2所示的电路时序可以推知的是，如果采用一个与上述移位寄存器单元具有相同构造的电路单元，使该电路单元第一扫描输入端连接上述移位寄存器单元的第一扫描输出端SN，使该电路单元的第二扫描输入端连接上述移位寄存器单元的第二扫描输出端EN，并使上述第一时钟信号CK作为该电路单元的第二时钟信号、使上述第二时钟信号XCK作为该电路单元的第一时钟信号，那么可以预计该电路单元向其第一扫描输出端SN+1提供的信号波形将如图3中所示的那样，其处于低电平的时段与第二时间点t2和第三时间点t3之间第一时钟信号CK为低电平的时段重合。从而，图3所示出的该电路单元向第一扫描输出端SN+1提供的信号和上述移位寄存器单元向第二扫描输出端EN提供的信号可以作为一组驱动信号提供给同一像素行上的OLED像素电路。
由上述技术方案可知，基于移位寄存器单元所具有的结构，其能够仅需要两个时钟信号就能实现电平边沿相互错开的两个扫描信号的输出，因而克服了OLED显示装置的应用场景下栅极驱动器所使用的时钟信号线的数量难以减少的困难，有助于简化阵列基板上的电路结构，实现显示装置的边框的窄化。
图4是一个对比示例中OLED像素电路的驱动信号的示意图。参见图4，第一驱动信号EMN主要用于控制OLED像素电路是否向OLED器件输出发光电流，第二驱动信号GN主要用于控制OLED像素电路是否将数据线上的电压写入到内部。由此，可以在每一显示帧中设置第一驱动信号EMN在一小段时间内 为高电平，以暂停向OLED器件输出发光电流，并在设置第二驱动信号GN在该段时间内存在一小段时间的低电平，以将数据线上的电压写入到像素电路内部。如图4所示，虽然理论上第一驱动信号EMN的上升沿与第二驱动信号GN的下降沿是同一时刻，但由于信号延迟等因素的影响，两者的先后顺序实际上是不确定的，这会使得OLED像素电路的工作时序容易发生错误，导致OLED显示装置的工作异常。
在图3中可以看出，本公开实施例中，在将上述移位寄存器单元向第二扫描输出端EN提供的信号作为上述第一驱动信号，将上述电路单元的第一扫描输出端SN+1的信号作为上述第二驱动信号时，在电路结构和时钟信号的综合作用下，第一驱动信号的上升沿可以与第二驱动信号的下降沿之间具有确定的先后顺序，因而能够克服上述OLED像素电路的工作时序容易发生错误的问题。而且能够看出的是，如图3所示的驱动信号可以在仅使用两个时钟信号的移位寄存器单元的基础上得以实现，因而相比于需要使用四个乃至更多时钟信号的电路而言能够减少时钟信号线的使用数量，进而简化阵列基板上的电路结构，帮助实现显示装置的边框的窄化。
需要说明的是，上述移位寄存模块11、输出模块12和第一复位模块13的功能可以由例如开关元件所组成的电路实现，其中的开关元件在可实现的范围内可以例如是任意类型晶体管、忆阻器件、霍尔元件、继电器等等。而且，上述移位寄存器单元可以在进一步的应用需求下还包括其他相应的电路结构，并可以不仅限于上文所示出的实现形式。
图5是本公开又一实施例提供的移位寄存器单元的电路结构图。参见图5，该移位寄存器单元具有第一扫描输入端SN-1、第二扫描输入端EN-1、第一扫描输出端SN、第二扫描输出端EN和复位端SN+2，并且该移位寄存器单元包括移位寄存模块11、输出模块12、第一复位模块13、第二复位模块14，以及第十三晶体管M13和第十四晶体管M14。相较于图1所示的结构，图5所示的移位寄存器单元增加了第二复位模块14、第十三晶体管M13和第十四晶体管M14。
在模块关系上，第二复位模块14分别连接第二扫描输入端EN-1和第一扫描输出端SN，主要用于在第二扫描输入端EN-1为第一电平时向第一扫描输出端SN提供第二电平。在图5中，第二复位模块14包括第一晶体管M1，第一晶体管M1的栅极连接第二扫描输入端EN-1，第一晶体管M1的源极和漏极中的 一个连接提供作为第二电平的高电平的电压线VGH，另一个连接第一扫描输出端SN。需要说明的是，根据晶体管具体类型的不同，可以分别设置晶体管的源极和漏极所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。
基于第二复位模块14的设置，可以利用第二扫描输入端EN-1处的信号在移位寄存器单元不向第一扫描输出端SN提供驱动信号时，将第一扫描输出端SN处稳定在作为第二电平的高电平上，即起到了释放噪声电压、避免误输出的作用。可以看出，相比于相关技术中单独设计的降噪结构，例如包含有下拉节点(Pull Down，PD)的GOA电路中的下拉控制模块和下拉模块，上述方式可以巧妙地利用一个扫描信号对另一个扫描信号进行降噪，从而可以最少使用一个晶体管实现扫描信号输出端处释放噪声电压的功能，能够省去单独设计的降噪结构，有助于简化移位寄存器单元的电路结构，进一步简化阵列基板上的电路结构，窄化显示装置的边框。
图5中，移位寄存模块11包括第二晶体管M2、第三晶体管M3和第一电容C1，第二晶体管M2的栅极连接第一时钟信号CK，第二晶体管M2的源极和漏极中的一个连接第二节点N2，另一个连接第一扫描输入端SN-1；第三晶体管M3的栅极连接第二节点N2，第三晶体管M3的源极和漏极中的一个连接第一扫描输出端SN，另一个连接第二时钟信号XCK；第一电容C1的第一端连接第二节点N2，第一电容C1的第二端连接第一扫描输出端SN。移位寄存模块11中，第二晶体管M2构成移位寄存模块11中的输入子模块，第三晶体管M3和第一电容C1构成移位寄存模块11中的输出子模块。其中，输入子模块分别连接第一时钟信号CK、第一扫描输入端SN-1和第二节点N2，用于在第一时钟信号CK为作为第一电平的低电平时向第二节点提供与第一扫描输入端SN-1处相同的电平；输出子模块分别连接第二节点和第一扫描输出端SN，用于在第二节点N2处为作为第一电平的低电平时向第一扫描输出端SN提供与第二时钟信号XCK相同的电平。应当理解的是，输出子模块可以直接连接第二时钟信号XCK以“提供与第二时钟信号XCK相同的电平”，也可以连接任意一种第二节点N2处为低电平的时段内与第二时钟信号XCK具有相同电平的信号，因而输出子模块并不一定与第二时钟信号XCK相连。
基于输入子模块和输出子模块的设置，输入子模块能在第一时钟信号CK的 周期性低电平作用下依照第一扫描输入端SN-1处的电平对第二节点N2处进行下拉或复位，而输出子模块能在第二节点N2为低电平的时段内利用第二时钟信号XCK的低电平阶段完成扫描信号的输出。由此，输入子模块和输出子模块均可以由最少一个晶体管实现其功能，因而相比于各自设置四个晶体管分别进行第二节点的下拉、第二节点的复位、第一扫描输出端处的下拉、第一扫描输出端处的复位的方案而言可以省去至多两个晶体管的设置，有助于简化上述移位寄存模块的结构，进一步简化阵列基板上的电路结构，窄化显示装置的边框。
图5中，输出模块12包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第二电容C2，其中：
第四晶体管M4的栅极连接第一时钟信号CK，源极和漏极中的一个连接第三节点N3，另一个连接第二扫描输入端EN-1；
第五晶体管M5的栅极连接第三节点N3，源极和漏极中的一个连接第四节点N4，另一个连接提供低电平(第一电平)的电压线VGL；
第六晶体管M6的栅极连接第四节点N4，源极和漏极中的一个连接第五节点N5，另一个连接第四节点N4；
第七晶体管M7的栅极连接第五节点N5，源极和漏极中的一个连接第二扫描输出端EN，另一个连接提供低电平(第一电平)的电压线VGL；
第二电容C2的第一端连接第四节点N4，第二端连接第一时钟信号CK。
基于此，在第一时钟信号CK和第二扫描输入端EN-1处均为低电平时：第一时钟信号CK的低电平作用下第四晶体管M4开启，使得第三节点N3处在第二扫描输入端EN-1处信号的作为下转为低电平，继而第五晶体管M5开启，第四节点N4处在电压线VGL上的低电平的作用下转为低电平，从而第五节点N5处在第四节点N4处的低电平的作用下转为低电平，第七晶体管M7开启，第二扫描输出端EN处在电压线VGL上的低电平的作用下转为低电平。可以看出，上述输出模块12的电路结构可以实现在所述第二扫描输入端EN-1处和第一时钟信号CK均为第一电平时向所述第二扫描输出端EN提供第一电平的功能。
图5中，第一复位模块13包括第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12，其中：
第八晶体管M8的栅极连接第二时钟信号XCK，源极和漏极中的一个连接第一节点N1，另一个连接第二节点N2；
第九晶体管M9的栅极连接第一扫描输出端SN，源极和漏极中的一个连接第一节点N1，另一个连接提供作为第一电平的低电平的电压线VGL；
第十晶体管M10的栅极连接第一节点N1，源极和漏极中的一个连接第二时钟信号XCK，另一个连接第二扫描输出端EN；
第十一晶体管M11的栅极连接第一扫描输出端SN，源极和漏极中的一个连接提供高电平(第二电平)的电压线VGH，另一个连接第三节点N3；
第十二晶体管M12的栅极连接第一节点N1，源极和漏极中的一个连接提供高电平(第二电平)的电压线VGH，另一个连接第五节点N5。
基于此，在第一扫描输出端SN处为低电平的时段内，第二时钟信号XCK也为低电平，第八晶体管M8和第九晶体管M9均开启，从而第一节点N1可以在第一扫描输出端SN处的低电平的作用下转为低电平。而在第一节点N1为低电平且第二时钟信号XCK为高电平时，第十晶体管M10开启，使得第二扫描输出端EN处在电压线VGH上的高电平的作用下转为高电平。可以看出，上述电路结构能使第一复位模块13实现上文所述功能：在第二时钟信号XCK和所述第一扫描输出端SN处均为第一电平的时段内向第一节点N1提供第一电平，并在第一节点N1为第一电平且第二时钟信号XCK为第二电平时向第二扫描输出端EN提供第二电平。
图5中，第十三晶体管M13的栅极连接第二扫描输入端EN-1，源极和漏极中的一个连接提供作为第二电平的高电平的电压线VGH，另一个连接第一节点N1。基于此，可以利用第二扫描输入端EN-1处的扫描信号对第一节点N1进行降噪，并基于第八晶体管M8和第二晶体管M2的设置间接地实现了对第二节点N2以及对第一扫描输入端SN-1处的降噪，能够省去单独设计的降噪结构，有助于简化移位寄存器单元的电路结构，进一步简化阵列基板上的电路结构，窄化显示装置的边框。
图5中，第十四晶体管M14的栅极连接复位端SN+2，源极和漏极中的一个连接提供高电平(第二电平)的电压线VGH，另一个连接第二扫描输出端EN。基于此，第二扫描输出端EN处的扫描信号能在高电平阶段内更加稳定。在一个示例中，在第十晶体管M10在第一节点N1变为低电平而关闭之后，第二扫描输出端EN处会处于悬空(Floating)状态，即此时的扫描信号会变得不稳定。针对该问题，上述驱动方法可以还包括：在所述移位寄存器单元的复位端提供 第三扫描信号，所述第三扫描信号在第一时段内为第一电平，所述第一时段的起始时刻为所述第二时钟信号在第二时段之后的首个转换时刻，所述第二时段是所述第二时钟信号与第一扫描输出端处的信号同为第一电平的时段，所述转换时刻是所述第二时钟信号从第二电平转为第一电平的时刻。例如，可以在第二扫描输入端EN-1处由高电平转为低电平时(此时第十三晶体管M13开启而第十晶体管M10关闭)，开始向复位端SN+2提供高电平，从而为第二扫描输出端EN处提供稳定的高电平输出。
需要说明的是，图5中示出的晶体管均为P型晶体管，即可以通过相同制作工艺形成所有晶体管以降低制造成本。为了便于理解，本实施例中均是以全部晶体管均为P型晶体管，并且低电平作为栅极的开启电平、高电平作为栅极关闭电平为例进行说明的。当然，实施时在也可以全部采用N型晶体管(高电平作为栅极的开启电平、低电平作为栅极关闭电平)，或者，将部分或全部的P型晶体管变更为N型晶体管。例如，可以在本实施例的基础上进行如下变更：将图5中的晶体管全部设置为N型晶体管，并将相关信号的高电平与低电平相互交换，例如使输出低电平的电压线VGL与输出高电平的电压线VGH相互交换。容易理解的是，这样的变更会使得电路工作原理中的高电平变为低电平、低电平变为高电平，电位上拉变为电位下拉、电位下拉变为电位上拉，而电路工作原理的实质则保持不变。因此，变更后的电路结构、电路时序和电路工作原理可以比照上述实施例进行理解，在此不再赘述。
图6是本公开又一实施例提供的移位寄存器单元的电路时序图。参见图6，如图5所示的移位寄存器单元的工作阶段主要包括第一阶段P1、第二阶段P2、第三阶段P3、第四阶段P4和第五阶段P5。参见图5和图6，上述移位寄存器单元的工作原理简述如下：
第一阶段P1中，第一时钟信号CK为低电平，第二时钟信号XCK为高电平，第一扫描输入端SN-1处为低电平。在第一时钟信号CK的低电平作用下第二晶体管M2开启，从而第二节点N2处被第一扫描输入端SN-1处的低电平置为低电平。由于此时第二扫描输入端EN-1处为低电平，第一晶体管M1和第十三晶体管M13开启，第一节点N1和第一扫描输出端SN处被保持为高电平。从而，第一电容C1被充电，与第二节点N2相连的一端为低电平，与第一扫描输出端SN相连的一端为高电平。此时，虽然第三晶体管M3在第二节点N2的低 电平作用下开启，但第二时钟信号XCK的高电平并不会使第一扫描输出端SN处的高电平变为低电平。此外，第一时钟信号CK和第一扫描输入端SN-1处的低电平作用下第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7开启，第三节点N3、第四节点N4、第五节点N5处均为低电平，第二扫描输出端EN处在电压线VGL的低电平作用下转为低电平。
第一阶段P1与第二阶段P2之间，第一时钟信号CK转为高电平，同时第一扫描输入端SN-1和第二扫描输入端EN-1处转为高电平，从而第一晶体管M1和第十三晶体管M13关闭，第一节点N1处转为悬空状态，第一扫描输出端SN处在第二时钟信号XCK的高电平作用下保持为高电平。而且，第二晶体管M2和第四晶体管M4关闭，两个输入端处的电平将不再对内部各节点的电平起上拉或下拉作用。
第二阶段P2开始时，第二时钟信号XCK转为低电平，因而悬空的第二节点N2在第一电容C1的电荷保持作用下会跳变到一个电位更低的低电平上，使得第三晶体管M3完全打开，快速将第一扫描输出端SN处下拉至低电平。由此，第九晶体管M9和第十一晶体管M11开启，且第八晶体管M8开启，第一节点N1在电压线VGL的低电平作用下转为电压线VGL提供的低电平，同时第二节点N2处逐渐回到电压线VGL提供的低电平上。而由于第十一晶体管M11的开启，第三节点N3处在电压线VGH上的高电平作用下转为高电平。第一节点N1的高电平作用下第十晶体管M10和第十二晶体管M12开启，第二扫描输出端EN处在第二时钟信号XCK的作用下保持为低电平，第五节点N5处在电压线VGH上的高电平作用下转为高电平。
第二阶段P2结束时，第二时钟信号XCK转为高电平，在开启的第十晶体管M10的作用下第二扫描输出端EN处在第二时钟信号XCK的高电平作用下转为高电平。而且，第二节点N2处开始时为低电平，第三晶体管M3开启下第一扫描输出端SN处被第二时钟信号XCK置为高电平，而悬空的第二节点N2处会在第一电容C1的电荷保持作用随之上升直至第三晶体管M3关闭。第一节点N1处可能会受例如寄生电容等因素的影响而产生电位上升，但即便电位上升也仍应保持在低电平的范围内，因而第十晶体管M10继续开启，使第二扫描输出端EN处在第二时钟信号XCK的作用下转为高电平。
在第三阶段P3开始时，第一时钟信号CK由高电平转为低电平，这使得第 二晶体管M2和第四晶体管M4开启，第三节点N3在第二扫描输入端EN-1处的高电平作用下保持为高电平，第二节点N2处在第一扫描输入端SN-1处的高电平作用下进一步复位到高电平上。而在第三阶段P3结束时：第一时钟信号CK又由低电平转为高电平，这使得第二晶体管M2和第四晶体管M4关闭，第二节点N2和第三节点N3回到悬空状态，其余各电路节点处的电平均保持不变。
第四阶段P4中，第二时钟信号XCK为低电平，第二扫描输入端EN-1处为低电平，从而第八晶体管M8、第一晶体管M1和第十三晶体管M13开启，第一节点N1处和第一扫描输出端SN处在电压线VGH的高电平作用下转为高电平，第十晶体管M10和第十二晶体管M12关闭。而且，第二节点N2在第一节点N1的高电平作用下保持为高电平，即第二节点N2上的噪声电压可以经由第八晶体管M8和第十三晶体管M13向电压线VGH释放，以使第二节点N2上的电位更加稳定。第四阶段P4中，复位端SN+2处为低电平，从而第十四晶体管M14开启，将第二扫描输出端EN处保持为稳定的高电平。
第五阶段P5开始时，第一时钟信号CK转为低电平，第一时钟信号CK和第二扫描输入端EN-1处的低电平作用下第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7开启，使得第三节点N3、第四节点N4、第五节点N5处均转为低电平，第二扫描输出端EN处在电压线VGL的低电平作用下转为低电平。
此后，直到下一次第一扫描输入端SN-1转为低电平之前，第一扫描输入端SN-1处在第二扫描输入端EN-1处的高电平作用下保持为高电平，第一节点N1、第二节点N2和第一扫描输入端SN-1处在第二扫描输入端EN-1处的高电平作用下保持为高电平，第三节点N3、第四节点N4、第五节点N5以及第二扫描输出端EN处在第一时钟信号CK和第二扫描输入端EN-1处同时为低电平的时段内被重新置为低电平，移位寄存器单元保持为无驱动信号输出的状态。
可以看出，第一扫描输出端SN处的信号输出(低电平转为高电平)的过程主要由移位寄存模块11实现，第二扫描输出端EN处的信号输出(高电平转为低电平)主要由输出模块12实现，而第二扫描输出端EN处的信号复位(低电平转为高电平)主要由第一复位模块13实现，第二复位模块14(第一晶体管M1)、第二晶体管M2、第八晶体管M8和第十三晶体管M13共同完成了第一节点N1、第二节点N2和第二扫描输出端EN处的信号复位(低电平转为高电平)。
需要说明的是，图5和图6所示出的移位寄存器单元的电路方案是对图1所示的移位寄存器单元及其驱动方法的说明性示例，基于同样的模块功能，还可以在此基础上得到其他的电路方案。例如，图7是本公开又一实施例提供的移位寄存器单元的电路结构图。比较图7和图6后可以看出，相比于图6所示的电路，图7中移位寄存模块11中的第二晶体管M2的栅极连接第一扫描输入端SN-1相连(图6中为连接第一时钟信号CK)。基于这一变化，第二晶体管M2仍然会在第一阶段P1中开启以使第二节点N2能在第一阶段P1开始时转为低电平，以实现上述输入子模块的功能。与图6所示电路不同的是，第二晶体管M2在第一阶段P1以外的时间内均会保持关闭，因而不能起到对第二节点N2的降噪作用；但第二节点N2仍然能通过第八晶体管M8和第十三晶体管M13释放噪声电压，因此这一变化几乎不影响移位寄存器单元的工作时序和性能。
还需要说明的是，所提供的第一扫描信号可以与第一扫描输出端处的信号具有相同的波形(容易看出上述示例中均采用该类实现方式)，也可以可能的范围内与第一扫描输出端处的信号具有不同的波形，例如在上述示例的基础上第一扫描信号处于第一电平的时段可以向至少一侧适当扩大或缩小，此时第一扫描输出端处的信号的波形可以保持不变。应理解的是，可以在设置第一扫描信号的波形时使得第一扫描输出端处的信号与所述第二时钟信号之间具有同为第一电平的时段，从而使得输出模块和第一复位模块按照所期望的方式工作。
还需要说明的是，所提供的第二扫描信号可以与第二扫描输出端处的信号具有相同的波形(容易看出上述示例中均采用该类实现方式)，也可以可能的范围内与第二扫描输出端处的信号具有不同的波形，例如在上述示例的基础上第二扫描信号处于第一电平的时段可以向至少一侧适当扩大或缩小，此时第二扫描输出端处的信号的波形可以保持不变。应理解的是，可以在设置第二扫描信号时使得第二扫描信号在期望所述第二扫描输出端处由第二电平转为第一电平的过程中为第一电平，从而实现所期望的第二扫描输出端处的信号波形。
本公开的又一实施例提供了一种阵列基板，该阵列基板包括至少一个扫描驱动电路，每个扫描驱动电路各自包括多级上述任意一种的移位寄存器单元；每个扫描驱动电路中，除第一级以外的每一级移位寄存器单元的第一扫描输入端连接上一级移位寄存器单元的第一扫描输出端，除第一级以外的每一级移位寄存器单元的第二扫描输入端连接上一级移位寄存器单元的第二扫描输出端。
在一种可能的实现方式中，移位寄存器单元还具有复位端，移位寄存器单元还包括第十三晶体管，第十三晶体管的栅极连接复位端，源极和漏极中的一个连接提供作为第二电平的高电平的电压线，另一个连接第二扫描输出端；每个扫描驱动电路中，除倒数第一级和倒数第二级的移位寄存器单元以外，第N级移位寄存器单元的复位端连接第N+2级移位寄存器单元的第一扫描输出端，N为大于0的整数。
作为一种示例，图8是本公开一个实施例提供的阵列基板上的扫描驱动电路的结构框图。本示例中，m为大于2的整数。参见图8，级序号分别为m-1、m、m+1和m+2的连续四级的移位寄存器单元按照下述方式连接：
任一级移位寄存器单元的第一扫描输出端SN连接下一级移位寄存器单元的第一扫描输入端SN-1，并作为本级第二驱动信号的输出端。例如，第m-1级移位寄存器单元Um-1的第一扫描输出端SN连接第m级移位寄存器单元Um的第一扫描输入端SN-1，并作为第m-1级第二驱动信号Gm-1的输出端。
任一级移位寄存器单元的第二扫描输出端EN连接下一级移位寄存器单元的第二扫描输入端EN-1，并作为下一级第一驱动信号的输出端。例如，第m+1级移位寄存器单元Um+1的第二扫描输出端EN连接第m+2级移位寄存器单元Um+2的第二扫描输入端EN-1，并作为第m+2级第一驱动信号EMm+2的输出端。
第N级移位寄存器单元的复位端SN+2连接第N+2级移位寄存器单元的第一扫描输出端SN；N为大于0的整数。例如，图8中第m级移位寄存器单元Um的复位端SN+2连接第m+2级移位寄存器单元Um+2的第一扫描输出端SN。
此外，相邻两级的移位寄存器单元中，前一级移位寄存器单元所连接的第一时钟信号是后一级移位寄存器单元所连接的第二时钟信号，前一级移位寄存器单元所连接的第二时钟信号是后一级移位寄存器单元所连接的第一时钟信号。例如，第m级移位寄存器单元Um的第一时钟信号端CK连接正向时钟信号CK1，第二时钟信号端XCK连接反向时钟信号CK2；而第m+1级移位寄存器单元Um+1的第一时钟信号端CK连接反向时钟信号CK2，第二时钟信号端XCK连接正向时钟信号CK1。
由此，任一扫描驱动电路中除了第一级和最后两级之外的全部移位寄存器单元可以按照如图8所示的级联方式进行连接，而第一极移位寄存器单元的第 一扫描输入端可以例如由外部信号按照上述任一种驱动方法中第一扫描信号施加方式提供输入，第一极移位寄存器单元的第二扫描输出端可以例如由外部信号按照上述任一种驱动方法中第二扫描信号的施加方式提供输入，而最后两级的移位寄存器单元的复位端可以例如由外部信号按照上述任一种驱动方法中第三扫描信号的施加方式提供信号，并可以不仅限于此。
基于同样的发明构思，本公开实施例提供一种显示装置，该显示装置包括由上述任意一种的阵列基板。本公开实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。例如图9所示的显示装置100，其在显示区域内包括行列设置的子像素单元Px，上述阵列基板可以设置在显示装置100内部，阵列基板在每个子像素单元Px内可以包括像素电路，以实现对每个子像素单元Px的显示灰阶的调节，而阵列基板可以在显示区域外包括至少一个的上述扫描驱动电路，以向像素电路提供其所需要的驱动信号。
以上所述仅为本公开的示例性实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开所附权利要求书的保护范围之内。

Claims (15)

  1. 一种移位寄存器单元，其中，所述移位寄存器单元包括：
    移位寄存模块，所述移位寄存模块分别连接第一扫描输入端和第一扫描输出端，所述移位寄存模块用于向所述第一扫描输出端提供相较于所述第一扫描输入端处的信号滞后的信号；
    输出模块，所述输出模块分别连接第一时钟信号、第二扫描输入端和第二扫描输出端，所述输出模块用于在所述第二扫描输入端处和所述第一时钟信号均为第一电平时向所述第二扫描输出端提供第一电平；
    第一复位模块，所述第一复位模块分别连接第二时钟信号、所述第一扫描输出端和所述第二扫描输出端，所述第一复位模块用于在所述第一扫描输出端处为第一电平的时段内向第一节点提供第一电平，并在所述第一节点为第一电平且所述第二时钟信号为第二电平时向所述第二扫描输出端提供第二电平；
    其中，所述第一时钟信号和所述第二时钟信号均为每个时钟周期内第二电平的持续时长大于第一电平的持续时长的时钟信号，所述第一时钟信号为第一电平的时段内所述第二时钟信号为第二电平，所述第二时钟信号为第一电平的时段内所述第一时钟信号为第二电平。
  2. 根据权利要求1所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第二复位模块，所述第二复位模块分别连接所述第二扫描输入端和所述第一扫描输出端，所述第二复位模块用于在所述第二扫描输入端为第一电平时向所述第一扫描输出端提供第二电平。
  3. 根据权利要求2所述的移位寄存器单元，其中，所述第二复位模块包括第一晶体管，
    所述第一晶体管的栅极连接所述第二扫描输入端，所述第一晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第一扫描输出端。
  4. 根据权利要求1至3中任一项所述的移位寄存器单元，其中，所述移位 寄存模块包括：
    输入子模块，所述输入子模块分别连接所述第一时钟信号、所述第一扫描输入端和第二节点，所述输入子模块用于在所述第一时钟信号为第一电平时向所述第二节点提供与所述第一扫描输入端处相同的电平；
    输出子模块，所述输出子模块分别连接所述第二节点和所述第一扫描输出端，所述输出子模块用于在所述第二节点处为第一电平时向所述第一扫描输出端提供与所述第二时钟信号相同的电平。
  5. 根据权利要求4所述的移位寄存器单元，其中，所述输入子模块包括第二晶体管，所述输出子模块包括第三晶体管和第一电容；其中，
    所述第二晶体管的栅极连接所述第一时钟信号，所述第二晶体管的源极和漏极中的一个连接所述第二节点，另一个连接所述第一扫描输入端；
    所述第三晶体管的栅极连接所述第二节点，所述第三晶体管的源极和漏极中的一个连接所述第一扫描输出端，另一个连接所述第二时钟信号；
    所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接所述第一扫描输出端。
  6. 根据权利要求1至5中任一项所述的移位寄存器单元，其中，所述输出模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管和第二电容；其中，
    所述第四晶体管的栅极连接所述第一时钟信号，所述第四晶体管的源极和漏极中的一个连接第三节点，另一个连接所述第二扫描输入端；
    所述第五晶体管的栅极连接所述第三节点，所述第五晶体管的源极和漏极中的一个连接第四节点，另一个连接提供第一电平的电压线；
    所述第六晶体管的栅极连接所述第四节点，所述第六晶体管的源极和漏极中的一个连接第五节点，另一个连接所述第四节点；
    所述第七晶体管的栅极连接所述第五节点，所述第七晶体管的源极和漏极中的一个连接所述第二扫描输出端，另一个连接提供第一电平的电压线；
    所述第二电容的第一端连接所述第四节点，所述第二电容的第二端连接所述第一时钟信号。
  7. 根据权利要求6所述的移位寄存器单元，其中，所述第一复位模块包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；其中，
    所述第八晶体管的栅极连接所述第二时钟信号，所述第八晶体管的源极和漏极中的一个连接第一节点，另一个连接第二节点；
    所述第九晶体管的栅极连接所述第一扫描输出端，所述第九晶体管的源极和漏极中的一个连接所述第一节点，另一个连接提供第一电平的电压线；
    所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的源极和漏极中的一个连接所述第二时钟信号，另一个连接所述第二扫描输出端；
    所述第十一晶体管的栅极连接所述第一扫描输出端，所述第十一晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第三节点；
    所述第十二晶体管的栅极连接所述第一节点，所述第十二晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第五节点。
  8. 根据权利要求7所述的移位寄存器单元，其中，所述移位寄存器单元还包括第十三晶体管，
    所述第十三晶体管的栅极连接所述第二扫描输入端，所述第十三晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第一节点。
  9. 根据权利要求1所述的移位寄存器单元，其中，所述移位寄存器单元还包括第十四晶体管，
    所述第十四晶体管的栅极连接所述复位端，所述第十四晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第二扫描输出端。
  10. 一种如权利要求1至9中任一项所述的移位寄存器单元的驱动方法，其中，包括：
    向所述移位寄存器单元的第一扫描输入端提供第一扫描信号，以使所述第一扫描输出端处的信号与所述第二时钟信号之间具有同为第一电平的时段；
    向所述移位寄存器单元的第二扫描输入端提供第二扫描信号，所述第二扫描信号在期望所述第二扫描输出端处由第二电平转为第一电平的过程中为第一 电平。
  11. 根据权利要求10所述的驱动方法，其中，所述移位寄存器单元还包括第十四晶体管，所述第十四晶体管的栅极连接所述复位端，所述第十四晶体管的源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第二扫描输出端；所述驱动方法还包括：
    向所述移位寄存器单元的复位端提供第三扫描信号，所述第三扫描信号在第一时段内为第一电平，所述第一时段的起始时刻为所述第二时钟信号在第二时段之后的首个转换时刻，所述第二时段是所述第二时钟信号与第一扫描输出端处的信号同为第一电平的时段，所述转换时刻是所述第二时钟信号从第二电平转为第一电平的时刻。
  12. 一种阵列基板，其中，所述阵列基板包括至少一个扫描驱动电路，每个所述扫描驱动电路各自包括多级如权利要求1至9中任一项所述的移位寄存器单元。
  13. 根据权利要求12所述的阵列基板，其中，每个所述扫描驱动电路中，除第一级以外的每一级移位寄存器单元的所述第一扫描输入端连接上一级移位寄存器单元的第一扫描输出端，除第一级以外的每一级移位寄存器单元的所述第二扫描输入端连接上一级移位寄存器单元的第二扫描输出端。
  14. 根据权利要求12所述的阵列基板，其中，所述移位寄存器单元还包括第十四晶体管，所述第十四晶体管的栅极连接所述复位端，源极和漏极中的一个连接提供第二电平的电压线，另一个连接所述第二扫描输出端；每个所述扫描驱动电路中，除倒数第一级和倒数第二级的移位寄存器单元以外，第N级移位寄存器单元的复位端连接第N+2级移位寄存器单元的第一扫描输出端，所述N为大于0的整数。
  15. 一种显示装置，其中，所述显示装置包括如权利要求12至14中任一项所述的阵列基板。
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