KR20210031568A - 주사 구동부 - Google Patents

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KR20210031568A
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김종희
이탁영
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최양화
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Abstract

주사 구동부는 복수의 주사 스테이지들을 포함한다. 복수의 주사 스테이지들 중 제1 주사 스테이지는 제1 트랜지스터를 포함한다. 제1 트랜지스터는 게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결된다. 제2 트랜지스터는 게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결된다. 제3 트랜지스터는 게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 제2 센싱 캐리 라인과 연결된다. 제4 트랜지스터는 게이트 전극이 제1 제어 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결된다. 제5 트랜지스터는 게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결된다. 제1 커패시터는 일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결된다. 제6 트랜지스터는 게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결된다.

Description

주사 구동부{SCAN DRIVER}
본 발명은 주사 구동부에 관한 것이다.
표시 장치의 각 화소는 데이터 라인을 통해 입력된 데이터 신호에 대응하는 휘도로 발광할 수 있다. 표시 장치는 발광 화소들의 조합으로 프레임 영상을 표시할 수 있다.
각 데이터 라인에는 복수의 화소들이 연결될 수 있다. 따라서, 복수의 화소들 중 데이터 신호가 공급될 화소를 선택하기 위한 주사 신호를 제공하는 주사 구동부가 필요하다. 주사 구동부는 시프트 레지스터 형태로 구성되어, 주사 라인 단위로 턴-온 레벨의 주사 신호를 순차적으로 제공할 수 있다.
필요에 따라, 예를 들어 화소의 구동 트랜지스터의 이동도 정보 또는 문턱 전압 정보를 획득하기 위해, 턴-온 레벨의 주사 신호를 목적하는 주사 라인에만 선택적으로 제공할 수 있는 주사 구동부가 필요하다.
하나의 프레임마다 하나의 주사 라인을 선택하여 선택된 주사 라인에 주사 신호를 제공하는 경우, 모든 주사 라인들에 주사 신호를 제공하기 위해, 즉, 표시 장치 내 모든 화소들의 특성 정보(즉, 구동 트랜지스터의 이동도 정보 또는 문턱 전압 정보)를 획득하기 위해, 상대적으로 많은 시간이 소요될 수 있다.
본 발명의 일 목적은 하나의 프레임에서 복수의 주사 라인들을 선택하고, 선택된 주사 라인들에 주사 신호를 순차적으로 제공할 수 있는 주사 구동부를 제공하는 데 있다.
본 발명의 일 실시예에 의한 주사 구동부는, 복수의 주사 스테이지들을 포함하고, 상기 복수의 주사 스테이지들 중 제1 주사 스테이지는, 게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결되는 제1 트랜지스터; 게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제2 트랜지스터; 게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 제2 센싱 캐리 라인과 연결되는 제3 트랜지스터; 게이트 전극이 제1 제어 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결되는 제4 트랜지스터; 게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결되는 제5 트랜지스터; 일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결되는 제1 커패시터; 및 게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제6 트랜지스터를 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극이 제1 Q 노드에 연결되고, 일전극이 상기 제2 제어 라인과 연결되고, 타전극이 상기 제1 노드와 연결되는 제7 트랜지스터를 더 포함할 수 있다.
상기 제1 제어 라인을 통해 제공되는 제1 제어 신호는 하나의 프레임 동안 복수의 펄스들을 포함하고, 상기 제1 센싱 캐리 라인을 통해 제공되는 제1 센싱 캐리 신호의 펄스 및 상기 제2 센싱 캐리 라인을 통해 제공되는 제2 센싱 캐리 신호의 펄스가 모두 상기 제1 제어 신호의 상기 펄스들 중 하나와 중첩하는 동안, 상기 제2 센싱 캐리 신호가 상기 제1 커패시터에 기록될 수 있다.
상기 제1 주사 스테이지는, 일전극이 상기 제1 트랜지스터의 게이트 전극에 연결되고, 타전극이 상기 제1 트랜지스터의 타전극과 연결되는 제2 커패시터; 게이트 전극이 상기 제1 Q 노드에 연결되고, 일전극이 제1 센싱 클록 라인에 연결되고, 타전극이 제1 센싱 라인에 연결되는 제8 트랜지스터; 일전극이 상기 제8 트랜지스터의 게이트 전극과 연결되고, 타전극이 상기 제8 트랜지스터의 타전극과 연결되는 제3 커패시터; 및 게이트 전극이 상기 제1 Q 노드에 연결되고, 일전극이 제1 캐리 클록 라인에 연결되고, 타전극이 제1 캐리 라인에 연결되는 제9 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극이 제1 리셋 캐리 라인과 연결되고, 일전극이 상기 제1 Q 노드와 연결되고, 타전극이 제1 전원 라인과 연결되는 제10 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극이 제1 QB 노드에 연결되고, 일전극이 상기 제1 Q 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제11 트랜지스터; 및 게이트 전극이 제2 QB 노드에 연결되고, 일전극이 상기 제1 Q 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제12 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 캐리 라인과 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제13 트랜지스터; 게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 캐리 라인과 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제14 트랜지스터; 게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 센싱 라인과 연결되고, 타전극이 제2 전원 라인과 연결되는 제15 트랜지스터; 게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 센싱 라인과 연결되고, 타전극이 상기 제2 전원 라인과 연결되는 제16 트랜지스터; 게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 주사 라인과 연결되고, 타전극이 상기 제2 전원 라인과 연결되는 제17 트랜지스터; 및 게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 주사 라인과 연결되고, 타전극이 상기 제2 전원 라인과 연결되는 제18 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극이 제4 제어 라인과 연결되고, 일전극이 상기 제5 트랜지스터의 게이트 전극에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제19 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제1 Q 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제20 트랜지스터; 게이트 전극이 상기 제1 Q 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제1 QB 노드에 연결되는 제21 트랜지스터; 및 게이트 전극이 상기 제1 주사 캐리 라인과 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제1 QB 노드에 연결되는 제22 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 상기 제1 전원 라인과 연결되는 제23 트랜지스터; 및 게이트 전극이 상기 제3 제어 라인과 연결되고, 일전극이 상기 제23 트랜지스터의 타전극과 연결되고, 타전극이 상기 제1 QB 노드와 연결되는 제24 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극 및 일전극이 제5 제어 라인과 연결되는 제25 트랜지스터; 및 게이트 전극이 상기 제25 트랜지스터의 타전극과 연결되고, 일전극이 상기 제5 제어 라인과 연결되고, 타전극이 상기 제1 QB 노드에 연결되는 제26 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는, 게이트 전극이 상기 제1 Q 노드에 연결되고, 일전극이 상기 제26 트랜지스터의 게이트 전극에 연결되고, 타전극이 제3 전원 라인과 연결되는 제27 트랜지스터; 및 게이트 전극이 제2 Q 노드에 연결되고, 일전극이 상기 제26 트랜지스터의 게이트 전극과 연결되고, 타전극이 상기 제3 전원 라인과 연결되는 제28 트랜지스터를 더 포함할 수 있다.
상기 제19 트랜지스터는, 게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제4 트랜지스터의 타전극과 연결되는 제1 서브 트랜지스터; 및 게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제1 서브 트랜지스터의 타전극과 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제2 서브 트랜지스터를 포함하고, 상기 제1 주사 스테이지는, 게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 상기 제4 트랜지스터의 일전극과 연결되고, 타전극이 상기 제2 제어 라인과 연결되는 제29 트랜지스터를 더 포함할 수 있다.
상기 복수의 주사 스테이지들 중 제2 주사 스테이지는, 게이트 전극이 상기 제2 Q 노드에 연결되고, 일전극이 제2 주사 라인과 연결되고, 타전극이 제2 주사 클록 라인과 연결되는 제30 트랜지스터; 상기 제30 트랜지스터의 게이트 전극과 일전극을 연결하는 제4 커패시터; 게이트 전극이 상기 제2 Q 노드에 연결되고, 일전극이 제2 센싱 라인과 연결되고, 타전극이 제2 센싱 클록 라인과 연결되는 제31 트랜지스터; 상기 제31 트랜지스터의 게이트 전극과 일전극을 연결하는 제5 커패시터; 및 게이트 전극이 상기 제2 Q 노드에 연결되고, 일전극이 제2 캐리 라인과 연결되고, 타전극이 제2 캐리 클록 라인과 연결되는 제32 트랜지스터를 포함할 수 있다.
상기 제2 주사 스테이지는, 게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제33 트랜지스터; 및 게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제34 트랜지스터를 더 포함할 수 있다.
상기 제2 주사 스테이지는, 게이트 전극, 일전극, 및 타전극을 포함하고, 게이트 전극과 타전극이 제6 제어 라인과 연결되는 제35 트랜지스터; 게이트 전극이 상기 제35 트랜지스터의 일전극과 연결되고, 일전극이 상기 제2 QB 노드에 연결되고, 타전극이 상기 제6 제어 라인과 연결되는 제36 트랜지스터; 게이트 전극이 상기 제1 Q 노드와 연결되고, 일전극이 상기 제3 전원 라인과 연결되고, 타전극이 상기 제36 트랜지스터의 게이트 전극에 연결되는 제37 트랜지스터; 및 게이트 전극이 상기 제2 Q 노드와 연결되고, 일전극이 상기 제3 전원 라인과 연결되고, 타전극이 제36 트랜지스터의 게이트 전극과 연결되는 제38 트랜지스터를 더 포함할 수 있다.
상기 제2 주사 스테이지는, 게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 캐리 라인과 연결되는 제39 트랜지스터; 게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 캐리 라인과 연결되는 제40 트랜지스터; 게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제2 전원 라인과 연결되고, 타전극이 상기 제2 센싱 라인과 연결되는 제41 트랜지스터; 게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제2 전원 라인과 연결되고, 타전극이 상기 제2 센싱 라인과 연결되는 제42 트랜지스터; 게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제2 전원 라인과 연결되고, 타전극이 상기 제2 주사 라인과 연결되는 제43 트랜지스터; 및 게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제2 전원 라인과 연결되고, 타전극이 상기 제2 주사 라인과 연결되는 제44 트랜지스터를 더 포함할 수 있다.
상기 제2 주사 스테이지는, 게이트 전극이 상기 제2 센싱 캐리 라인과 연결되고, 일전극이 제3 센싱 캐리 라인과 연결되는 제45 트랜지스터; 게이트 전극이 상기 제1 제어 라인에 연결되고, 일전극이 상기 제45 트랜지스터의 타전극과 연결되는 제46 트랜지스터; 게이트 전극이 상기 제3 제어 라인과 연결되고, 일전극이 상기 제2 Q 노드와 연결되고, 타전극이 제2 노드와 연결되는 제47 트랜지스터; 게이트 전극이 상기 제46 트랜지스터의 타전극과 연결되고, 일전극이 상기 제2 노드에 연결되고, 타전극이 상기 제2 제어 라인과 연결되는 제48 트랜지스터; 및 일전극이 상기 제48 트랜지스터의 게이트 전극에 연결되고, 타전극이 상기 제48 트랜지스터의 타전극과 연결되는 제6 커패시터를 더 포함할 수 있다.
상기 제2 주사 스테이지는, 일전극이 상기 제2 Q 노드와 연결되고, 게이트 전극 및 타전극이 제2 주사 캐리 라인과 연결되는 제49 트랜지스터; 및 게이트 전극이 상기 제2 Q 노드와 연결되고, 일전극이 상기 제2 제어 라인과 연결되고, 타전극이 상기 제2 노드와 연결된 제50 트랜지스터를 더 포함할 수 있다.
상기 제2 주사 스테이지는, 게이트 전극이 상기 제46 트랜지스터의 타전극과 연결되고, 일전극이 상기 제1 전원 라인과 연결되는 제51 트랜지스터; 및 게이트 전극이 상기 제3 제어 라인과 연결되고, 일전극이 상기 제51 트랜지스터의 타전극과 연결되고, 타전극이 상기 제2 QB 노드와 연결되는 제52 트랜지스터를 더 포함할 수 있다.
상기 제2 주사 스테이지는, 게이트 전극이 상기 제2 Q 노드에 연결되고, 일전극이 상기 제2 QB 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제53 트랜지스터; 및 게이트 전극이 상기 제1 주사 캐리 라인과 연결되고, 일전극이 상기 제2 QB 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제54 트랜지스터를 더 포함할 수 있다.
상기 제2 주사 스테이지는, 게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제55 트랜지스터; 및 게이트 전극이 상기 제1 리셋 캐리 라인과 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제56 트랜지스터를 더 포함할 수 있다.
상기 제2 주사 스테이지는, 게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제48 트랜지스터의 게이트 전극에 연결되는 제57 트랜지스터를 더 포함할 수 있다.
상기 제57 트랜지스터는, 게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제46 트랜지스터의 타전극과 연결되는 제3 서브 트랜지스터; 및 게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제3 서브 트랜지스터의 타전극과 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 연결되는 제4 서브 트랜지스터를 포함할 수 있고, 상기 제2 주사 스테이지는, 게이트 전극이 상기 제46의 타전극과 연결되고, 일전극이 상기 제2 제어 라인과 연결되고, 타전극이 상기 제46 트랜지스터의 일전극과 연결되는 제58 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 실시예에 의한 주사 구동부는, 복수의 주사 스테이지들을 포함하고, 상기 복수의 주사 스테이지들 중 제1 주사 스테이지는, 게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결되는 제1 트랜지스터; 게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제2 트랜지스터; 게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 제1 제어 라인과 연결되는 제3 트랜지스터; 게이트 전극이 제2 센싱 캐리 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결되는 제4 트랜지스터; 게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결되는 제5 트랜지스터; 일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결되는 제1 커패시터; 및 게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제6 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 실시예에 의한 주사 구동부는, 복수의 주사 스테이지들을 포함하고, 상기 주사 스테이지들 중 홀수 번째 스테이지들은 제1 서브 제어 라인에 연결되고, 상기 주사 스테이지들 중 짝수 번째 스테이지들은 제2 서브 제어 라인에 연결되며, 상기 복수의 주사 스테이지들 중 제1 주사 스테이지는, 게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결되는 제1 트랜지스터; 게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제2 트랜지스터; 게이트 전극 및 일전극이 제1 센싱 캐리 라인과 연결되는 제3 트랜지스터; 게이트 전극이 제1 서브 제어 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결되는 제4 트랜지스터; 게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결되는 제5 트랜지스터; 일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결되는 제1 커패시터; 및 게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제6 트랜지스터를 포함할 수 있다.
상기 복수의 주사 스테이지들 중 제2 주사 스테이지는, 게이트 전극이 제2 Q 노드에 연결되고, 일전극이 제2 주사 클록 라인에 연결되고, 타전극이 제2 주사 라인에 연결되는 제7 트랜지스터; 게이트 전극 및 일전극이 제2 주사 캐리 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제8 트랜지스터; 게이트 전극 및 일전극이 제2 센싱 캐리 라인과 연결되는 제9 트랜지스터; 게이트 전극이 제2 서브 제어 라인과 연결되고, 일전극이 상기 제9 트랜지스터의 타전극과 연결되는 제10 트랜지스터; 게이트 전극이 상기 제10 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제2 노드에 연결되는 제11 트랜지스터; 일전극이 상기 제11 트랜지스터의 일전극과 연결되고, 타전극이 상기 제11 트랜지스터의 게이트 전극과 연결되는 제2 커패시터; 및 게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제2 노드에 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제12 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 실시예에 의한 주사 구동부는, 복수의 주사 스테이지들을 포함하고, 상기 주사 스테이지들 중 홀수 번째 스테이지들은 제1 서브 제어 라인에 연결되고, 상기 주사 스테이지들 중 짝수 번째 스테이지들은 제2 서브 제어 라인에 연결되며, 상기 복수의 주사 스테이지들 중 제1 주사 스테이지는, 게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결되는 제1 트랜지스터; 게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제2 트랜지스터; 게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 제1 서브 제어 라인과 연결되는 제3 트랜지스터; 게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결되는 제4 트랜지스터; 게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결되는 제5 트랜지스터; 일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결되는 제1 커패시터; 및 게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제6 트랜지스터를 포함할 수 있다.
본 발명에 따른 주사 구동부는 하나의 프레임 내 표시 구간에서 선택 신호(또는, 제1 제어 신호)의 펄스들에 의해 2개 이상의 스테이지들이 선택될 수 있고, 하나의 프레임 내 센싱 구간에서 2개 이상의 스테이지들은 상호 다른 클록 신호들(및 센싱 클록 신호들)에 따라 주사 신호들(및 센싱 신호들)을 주사 라인들에 순차적으로 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함된 주사 구동부의 일 예를 나타내는 도면이다.
도 4는 도 3의 주사 구동부에 포함된 제m 스테이지 그룹의 일 예를 나타내는 회로도이다.
도 5는 표시 기간에서 도 3의 주사 구동부의 구동 방법을 설명하는 파형도이다.
도 6은 도 3의 주사 구동부에 인가되는 제어 신호들을 나타내는 도면이다.
도 7은 센싱 기간에서 도 3의 주사 구동부의 구동 방법을 설명하는 파형도이다.
도 8은 도 3의 주사 구동부의 구동 방법을 설명하기 위한 도면이다.
도 9는 도 3의 주사 구동부에 포함된 제m 스테이지 그룹의 다른 예를 나타내는 회로도이다.
도 10은 도 1의 표시 장치에 포함된 주사 구동부의 다른 예를 나타내는 도면이다.
도 11은 도 10의 주사 구동부에 포함된 제m 스테이지 그룹의 일 예를 나타내는 회로도이다.
도 12는 표시 기간에서 도 10의 주사 구동부의 구동 방법을 설명하는 파형도이다.
도 13은 도 10의 주사 구동부에 인가되는 제어 신호들을 나타내는 도면이다.
도 14는 도 10의 주사 구동부의 구동 방법을 설명하기 위한 도면이다.
도 15는 도 10의 주사 구동부에 포함된 제m 스테이지 그룹의 다른 예를 나타내는 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 센싱부(14), 및 화소부(15)를 포함할 수 있다.
타이밍 제어부(11)는 계조 값들, 제어 신호 등을 데이터 구동부(12)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 클록 신호, 제어 신호 등을 주사 구동부(13) 및 센싱부(14) 각각에 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조 값들, 제어 신호 등을 이용하여 데이터 신호들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 신호들을 화소행 단위로 데이터 라인들(D1~Dq, 단, q는 양의 정수)에 인가할 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 제어 신호 등을 수신하여 주사 라인들(SC1, SC2, ..., SCp, 단, p는 양의 정수)에 제공할 주사 신호들을 생성할 수 있다. 예를 들어, 주사 구동부(13)는 주사 라인들(SC1~SCp)에 순차적으로 턴-온 레벨의 펄스를 갖는 주사 신호들을 제공할 수 있다. 예를 들어, 주사 구동부(13)는 클록 신호에 따라 턴-온 레벨의 펄스를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. 예를 들어, 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성될 수 있다.
또한, 주사 구동부(13)는 센싱 라인들(SS1, SS2, ..., SSp)에 제공할 센싱 신호들을 생성할 수 있다. 예를 들어, 주사 구동부(13)는 센싱 라인들(SS1~SSp)에 순차적으로 턴-온 레벨의 펄스를 갖는 센싱 신호들을 제공할 수 있다. 예를 들어, 주사 구동부(13)는 클록 신호에 따라 턴-온 레벨의 펄스를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 센싱 신호들을 생성할 수 있다.
다만, 상술한 주사 구동부(13)의 동작은 도 5의 표시 기간에서의 동작과 연관되며, 도 7의 센싱 기간에서의 동작에 대해서는 별도로 설명한다. 하나의 프레임 구간(또는, 하나의 프레임)은 하나의 표시 기간과 하나의 센싱 기간을 포함할 수 있다.
센싱부(14)는 수신 라인들(R1, R2, R3, ..., Rq)을 통해서 수신되는 전류 또는 전압에 따라 화소들의 열화 정보를 측정할 수 있다. 예를 들어, 화소들의 열화 정보는 구동 트랜지스터들의 이동도 정보, 문턱 전압 정보, 발광 소자의 열화 정보 등일 수 있다. 또한, 센싱부(14)는 수신 라인들(R1~Rq)을 통해서 수신되는 전류 또는 전압에 따라 환경에 따른 화소들의 특성 정보를 측정할 수 있다. 예를 들어, 센싱부(14)는 온도나 습도에 따른 화소들의 변화된 특성 정보를 측정할 수도 있다.
화소부(15)는 화소들을 포함한다. 각각의 화소(Pxij, 단, i 및 j 각각은 양의 정수)는 대응하는 데이터 라인, 주사 라인, 센싱 라인, 및 수신 라인에 연결될 수 있다. 화소(PXij)는 스캔 트랜지스터가 i 번째 주사 라인과 연결되고, j 번째 데이터 라인과 연결된 화소 회로를 의미할 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PXij)는 박막 트랜지스터들(M1, M2, M3)(또는, 트랜지스터들), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다. 박막 트랜지스터들(M1, M2, M3)은 N형 트랜지스터들일 수 있다.
제1 박막 트랜지스터(M1)는 게이트 전극이 게이트 노드(Na)에 연결되고, 일전극(또는, 제1 전극)이 전원 라인(ELVDD)에 연결되고, 타전극(또는, 제2 전극)이 소스 노드(Nb)에 연결될 수 있다. 제1 박막 트랜지스터(M1)는 구동 트랜지스터로 명명될 수 있다.
제2 박막 트랜지스터(M2)는 게이트 전극이 주사 라인(SCi)에 연결되고, 일전극이 데이터 라인(Dj)에 연결되고, 타전극이 게이트 노드(Na)에 연결될 수 있다. 제2 박막 트랜지스터(M2)는 스위칭 트랜지스터, 스캔 트랜지스터 등으로 명명될 수 있다.
제3 박막 트랜지스터(M3)는 게이트 전극이 센싱 라인(SSi)에 연결되고, 일전극이 수신 라인(Ri)에 연결되고, 타전극이 소스 노드(Nb)에 연결될 수 있다. 제3 박막 트랜지스터(M3)는 초기화 트랜지스터, 센싱 트랜지스터 등으로 명명될 수 있다.
스토리지 커패시터(Cst)는 일전극이 게이트 노드(Na)에 연결되고, 타전극이 소스 노드(Nb)에 연결될 수 있다.
발광 소자(LD)는 애노드가 소스 노드(Nb)에 연결되고, 캐소드가 전원 라인(ELVSS)에 연결될 수 있다. 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode) 등으로 구성될 수 있다.
도 3은 도 1의 표시 장치에 포함된 주사 구동부의 일 예를 나타내는 도면이다.
도 3을 참조하면, 주사 구동부(13)는 복수의 스테이지 그룹들(..., STG(m-2), STG(m-1), STGm, STG(m+1), STG(m+2), ..., 단, m은 2 이상의 정수)을 포함한다. 도 3에서는 설명을 위해 필요한 주사 구동부(13)의 일부만을 도시한다.
각각의 스테이지 그룹들(STG(m-2)~STG(m+2))은 제1 주사 스테이지 및 제2 주사 스테이지를 포함할 수 있다. 제1 주사 스테이지는 홀수 번째 주사 스테이지이고, 제2 주사 스테이지는 짝수 번째 주사 스테이지일 수 있다. 예를 들어, 제m-2 스테이지 그룹(STG(m-2))은 제n-4 주사 스테이지(ST(n-4), 단 n은 4 이상의 정수) 및 제n-3 주사 스테이지(ST(n-3))를 포함하고, 제m-1 스테이지 그룹(STG(m-1))은 제n-2 주사 스테이지(ST(n-2)) 및 제n-1 주사 스테이지(ST(n-1))를 포함하고, 제m 스테이지 그룹(STGm)은 제n 주사 스테이지(STn) 및 제n+1 주사 스테이지(ST(n+1))를 포함하고, 제m+1 스테이지 그룹(STG(m+1))은 제n+2 주사 스테이지(ST(n+2)) 및 제n+3 주사 스테이지(ST(n+3))를 포함하고, 제m+2 스테이지 그룹(STG(m+2))은 제n+4 주사 스테이지(ST(n+4)) 및 제n+5 주사 스테이지(ST(n+5))를 포함할 수 있다. 제n-4 주사 스테이지(ST(n-4)), 제n-2 주사 스테이지(ST(n-2)), 제n 주사 스테이지(STn), 제n+2 주사 스테이지(ST(n+2)), 제n+4 주사 스테이지(ST(n+4)) 각각은 홀수 번째 주사 스테이지이고, 제n-3 주사 스테이지(ST(n-3)), 제n-1 주사 스테이지(ST(n-1)), 제n+1 주사 스테이지(ST(n+1)), 제n+3 주사 스테이지(ST(n+3)), 제n+5 주사 스테이지(ST(n+5)) 각각은 짝수 번째 주사 스테이지일 수 있다.
각각의 주사 스테이지들(ST(n-4)~ST(n+5))은 제1 내지 제6 제어 라인들(CS1, CS2, CS3, CS4, CS5, CS6)과 연결될 수 있다. 제1 내지 제6 제어 라인들(CS1~CS6)을 통해서 공통된 제어 신호들이 주사 스테이지들(ST(n-4)~ST(n+5))로 인가될 수 있다.
각각의 주사 스테이지들(ST(n-4)~ST(n+5))은 대응하는 주사 클록 라인들(SCCK1, SCCK2, SCCK3, SCCK4, SCCK5, SCCK6), 센싱 클록 라인들(SSCK1, SSCK2, SSCK3, SSCK4, SSCK5, SSCK6), 및 캐리 클록 라인들(CRCK1, CRCK2, CRCK3, CRCK4, CRCK5, CRCK6) 중 대응하는 클록 라인들과 연결될 수 있다.
예를 들어, 제n-4 주사 스테이지(ST(n-4))는 제1 주사 클록 라인(SCCK1), 제1 센싱 클록 라인(SSCK1), 및 제1 캐리 클록 라인(CRCK1)과 연결되고, 제n-3 주사 스테이지(ST(n-3))는 제2 주사 클록 라인(SCCK2), 제2 센싱 클록 라인(SSCK2), 및 제2 캐리 클록 라인(CRCK2)과 연결될 수 있다. 제n-2 주사 스테이지(ST(n-2))는 제3 주사 클록 라인(SCCK3), 제3 센싱 클록 라인(SSCK3), 및 제3 캐리 클록 라인(CRCK3)과 연결되고, 제n-1 주사 스테이지(ST(n-1))는 제4 주사 클록 라인(SCCK4), 제4 센싱 클록 라인(SSCK4), 및 제4 캐리 클록 라인(CRCK4)과 연결될 수 있다. 제n 주사 스테이지(STn)는 제5 주사 클록 라인(SCCK5), 제5 센싱 클록 라인(SSCK5), 및 제5 캐리 클록 라인(CRCK5)과 연결되고, 제n+1 주사 스테이지(ST(n+1))는 제6 주사 클록 라인(SCCK6), 제6 센싱 클록 라인(SSCK6), 및 제6 캐리 클록 라인(CRCK6)과 연결될 수 있다.
또한, 반복적으로, 제n+2 주사 스테이지(ST(n+2))는 제1 주사 클록 라인(SCCK1), 제1 센싱 클록 라인(SSCK1), 및 제1 캐리 클록 라인(CRCK1)과 연결되고, 제n+3 주사 스테이지(ST(n+3))는 제2 주사 클록 라인(SCCK2), 제2 센싱 클록 라인(SSCK2), 및 제2 캐리 클록 라인(CRCK2)과 연결될 수 있다. 제n+4 주사 스테이지(ST(n+4))는 제3 주사 클록 라인(SCCK3), 제3 센싱 클록 라인(SSCK3), 및 제3 캐리 클록 라인(CRCK3)과 연결되고, 제n+5 주사 스테이지(ST(n+5))는 제4 주사 클록 라인(SCCK4), 제4 센싱 클록 라인(SSCK4), 및 제4 캐리 클록 라인(CRCK4)과 연결될 수 있다.
제1 내지 제6 제어 라인들(CS1~CS6), 제1 내지 제6 주사 클록 라인들(SCCK1~SCCK6), 제1 내지 제6 센싱 클록 라인들(SSCK1~SSCK6), 및 제1 내지 제6 캐리 클록 라인들(CRCK1~CRCK6)에는 각각의 주사 스테이지들(ST(n-4)~ST(n+5))에 대한 입력 신호들이 인가된다.
주사 스테이지들(ST(n-4)~ST(n+5))은 주사 라인들(SC(n-4), SC(n-3), SC(n-2), SC(n-1), SCn, SC(n+1), SC(n+2), SC(n+3), SC(n+4), SC(n+5)), 센싱 라인들(SS(n-4), SS(n-3), SS(n-2), SS(n-1), SSn, SS(n+1), SS(n+2), SS(n+3), SS(n+4), SS(n+5)), 및 캐리 라인들(CR(n-4), CR(n-3), CR(n-2), CR(n-1), CRn, CR(n+1), CR(n+2), CR(n+3), CR(n+4), CR(n+5)) 중 대응하는 라인들과 연결될 수 있다.
예를 들어, 제n-4 주사 스테이지(ST(n-4))는 제n-4 주사 라인(SC(n-4)), 제n-4 센싱 라인(SS(n-4)), 및 제n-4 캐리 라인(CR(n-4))과 연결되고, 제n-3 주사 스테이지(ST(n-3))는 제n-3 주사 라인(SC(n-3)), 제n-3 센싱 라인(SS(n-3)), 및 제n-3 캐리 라인(CR(n-3))과 연결될 수 있다. 제n-2 주사 스테이지(ST(n-2))는 제n-2 주사 라인(SC(n-2)), 제n-2 센싱 라인(SS(n-2)), 및 제n-2 캐리 라인(CR(n-2))과 연결되고, 제n-1 주사 스테이지(ST(n-1))는 제n-1 주사 라인(SC(n-1)), 제n-1 센싱 라인(SS(n-1)), 및 제n-1 캐리 라인(CR(n-1))과 연결될 수 있다. 제n 주사 스테이지(STn)는 제n 주사 라인(SCn), 제n 센싱 라인(SSn), 및 제n 캐리 라인(CRn)과 연결되고, 제n+1 주사 스테이지(ST(n+1))는 제n+1 주사 라인(SC(n+1)), 제n+1 센싱 라인(SS(n+1)), 및 제n+1 캐리 라인(CR(n+1))과 연결될 수 있다. 제n+2 주사 스테이지(ST(n+2))는 제n+2 주사 라인(SC(n+2)), 제n+2 센싱 라인(SS(n+2)), 및 제n+2 캐리 라인(CR(n+2))과 연결되고, 제n+3 주사 스테이지(ST(n+3))는 제n+3 주사 라인(SC(n+3)), 제n+3 센싱 라인(SS(n+3)), 및 제n+3 캐리 라인(CR(n+3))과 연결될 수 있다. 제n+4 주사 스테이지(ST(n+4))는 제n+4 주사 라인(SC(n+4)), 제n+4 센싱 라인(SS(n+4)), 및 제n+4 캐리 라인(CR(n+4))과 연결되고, 제n+5 주사 스테이지(ST(n+5))는 제n+5 주사 라인(SC(n+5)), 제n+5 센싱 라인(SS(n+5)), 및 제n+5 캐리 라인(CR(n+5))과 연결될 수 있다.
주사 라인들(SC(n-4)~SC(n+5)), 센싱 라인들(SS(n-4)~SS(n+5)), 및 캐리 라인들(CR(n-4)~CR(n+5))에는 각각의 주사 스테이지들(ST(n-4)~ST(n+5))에 의해 생성된 출력 신호들이 인가된다.
도 4는 도 3의 주사 구동부에 포함된 제m 스테이지 그룹의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 제m 스테이지 그룹(STGm)은 제n 주사 스테이지(STn)(또는, 제1 주사 스테이지) 및 제n+1 주사 스테이지(ST(n+1))(또는, 제2 주사 스테이지)를 포함한다. 도 3을 참조하여 설명한 다른 스테이지 그룹들(STG(m-2), STG(m-1), STG(m+1), STG(m+2))은 제m 스테이지 그룹(STGm)과 실질적으로 동일한 구성을 포함할 수 있다.
먼저, 제n 주사 스테이지(STn)(또는, 제1 주사 스테이지)는 트랜지스터들(T1~T29) 및 커패시터들(C1~C3)을 포함할 수 있다. 이하에서 트랜지스터들(T1~T58)은 N형 트랜지스터(예를 들어, NMOS)임을 가정하여 설명하지만, 당업자라면 트랜지스터들(T1~T58)의 일부 또는 전부를 P형 트랜지스터(예를 들어, PMOS)로 대체하여 스테이지 그룹(STGm)을 구성할 수 있을 것이다.
제1 트랜지스터(T1)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제5 주사 클록 라인(SCCK5)에 연결되고, 타전극이 제n 주사 라인(SCn)(또는, 제1 주사 라인)에 연결될 수 있다.
제2 트랜지스터(T2)는 게이트 전극 및 일전극이 제n-3 캐리 라인(CR(n-3))(또는, 제1 주사 캐리 라인)과 연결되고, 타전극이 제1 Q 노드(Qn)에 연결될 수 있다. 예를 들어, 제n-3 캐리 라인(CR(n-3))에는 제n-3 주사 스테이지(ST(n-3))로부터 출력되는 캐리 신호가 인가될 수 있다.
일 실시예에서, 제2 트랜지스터(T2)는 직렬 연결된 제1 서브 트랜지스터(T2a) 및 제2 서브 트랜지스터(T2b)를 포함할 수 있다. 제1 서브 트랜지스터(T2a)의 게이트 전극 및 일전극은 제n-3 캐리 라인(CR(n-3))과 연결되고, 타전극은 제1 노드(N1)와 연결될 수 있다. 제2 서브 트랜지스터(T2b)의 게이트 전극은 제n-3 캐리 라인(CR(n-3))과 연결되고, 일전극은 제1 노드(N1)에 연결되고, 타전극은 제1 Q 노드(Qn)에 연결될 수 있다.
제3 트랜지스터(T3)는 게이트 전극이 제n 캐리 라인(CRn)(또는, 제1 센싱 캐리 라인)과 연결되고, 일전극이 제n+1 캐리 라인(CR(n+1))(또는, 제2 센싱 캐리 라인)과 연결되고, 타전극이 제4 트랜지스터(T4)의 일전극에 연결될 수 있다. 예를 들어, 제n 캐리 라인(CRn)에는 제n 주사 스테이지(STn)로부터 출력되는 캐리 신호가 인가될 수 있으며, 제n+1 캐리 라인(CR(n+1))에는 제n+1 주사 스테이지(ST(n+1))로부터 출력되는 캐리 신호가 인가될 수 있다.
제4 트랜지스터(T4)는 게이트 전극이 제1 제어 라인(CS1)과 연결되고, 일전극이 제3 트랜지스터(T3)의 타전극에 연결되고, 타전극이 제1 커패시터(C1)의 타전극에 연결될 수 있다.
제5 트랜지스터(T5)는 게이트 전극이 제4 트랜지스터(T4)의 타전극에 연결되고, 일전극이 제2 제어 라인(CS2)과 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 일전극이 제5 트랜지스터(T5)의 일전극과 연결되고, 타전극이 제5 트랜지스터(T5)의 게이트 전극과 연결될 수 있다.
제6 트랜지스터(T6)는 게이트 전극이 제3 제어 라인(CS3)과 연결되고, 일전극이 제1 노드(N1)에 연결되고, 타전극이 제1 Q 노드(Qn)에 연결될 수 있다.
제7 트랜지스터(T7)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제2 제어 라인(CS2)과 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다.
제2 커패시터(C2)는 일전극이 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타전극이 제1 트랜지스터(T1)의 타전극과 연결될 수 있다.
제8 트랜지스터(T8)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제5 센싱 클록 라인(SSCK5)에 연결되고, 타전극이 제n 센싱 라인(SSn)(또는, 제1 센싱 라인)에 연결될 수 있다.
제3 커패시터(C3)는 일전극이 제8 트랜지스터(T8)의 게이트 전극과 연결되고, 타전극이 제8 트랜지스터(T8)의 타전극과 연결될 수 있다.
제9 트랜지스터(T9)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제5 캐리 클록 라인(CRCK5)에 연결되고, 타전극이 제n 캐리 라인(CRn)(또는, 제1 캐리 라인)에 연결될 수 있다.
제10 트랜지스터(T10)는 게이트 전극이 제n+4 캐리 라인(CR(n+4))(또는, 제1 리셋 캐리 라인)과 연결되고, 일전극이 제1 Q 노드(Qn)와 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다. 예를 들어, 제n+4 캐리 라인(CR(n+4))에는 제n+4 주사 스테이지(ST(n+4))로부터 출력되는 캐리 신호가 인가될 수 있다.
일 실시예에서, 제10 트랜지스터(T10)는 직렬 연결된 제3 서브 트랜지스터(T10a) 및 제4 서브 트랜지스터(T10b)를 포함할 수 있다. 제3 서브 트랜지스터(T10a)의 게이트 전극은 제n+4 캐리 라인(CR(n+4))과 연결되고, 일전극은 제1 Q 노드(Qn)에 연결되고, 타전극은 제1 노드(N1)에 연결될 수 있다. 제4 서브 트랜지스터(T10b)의 게이트 전극은 제n+4 캐리 라인(CR(n+4))과 연결되고, 일전극은 제1 노드(N1)에 연결되고, 타전극은 제1 전원 라인(VSS1)과 연결될 수 있다.
제11 트랜지스터(T11)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
일 실시예에서, 제11 트랜지스터(T11)는 직렬 연결된 제5 서브 트랜지스터(T11a) 및 제6 서브 트랜지스터(T11b)를 포함할 수 있다. 제5 서브 트랜지스터(T11a)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다. 제6 서브 트랜지스터(T11b)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 노드(N1)에 연결되고, 타전극이 제1 전원 라인(VSS1)에 연결될 수 있다.
제12 트랜지스터(T12)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
일 실시예에서, 제12 트랜지스터(T12)는 직렬 연결된 제7 서브 트랜지스터(T12a) 및 제8 서브 트랜지스터(T12b)를 포함할 수 있다. 제7 서브 트랜지스터(T12a)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다. 제8 서브 트랜지스터(T12b)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 노드(N1)에 연결되고, 타전극이 제1 전원 라인(VSS1)에 연결될 수 있다.
제13 트랜지스터(T13)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제n 캐리 라인(CRn)과 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제14 트랜지스터(T14)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제n 캐리 라인(CRn)과 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제15 트랜지스터(T15)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제n 센싱 라인(SSn)과 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제16 트랜지스터(T16)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제n 센싱 라인(SSn)과 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제17 트랜지스터(T17)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제n 주사 라인(SCn)과 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제18 트랜지스터(T18)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제n 주사 라인(SCn)과 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제19 트랜지스터(T19a, T19b)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제5 트랜지스터(T5)의 게이트 전극(또는, 제1 커패시터(C1)의 타전극)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
일 실시예에서, 제19 트랜지스터(T19a, T19b)는 직렬 연결된 제9 서브 트랜지스터(T19a) 및 제10 서브 트랜지스터(T19b)를 포함할 수 있다. 제9 서브 트랜지스터(T19a)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제5 트랜지스터(T5)의 게이트 전극(또는, 제1 커패시터(C1)의 타전극)에 연결되고, 타전극이 제10 서브 트랜지스터(T19b)의 일전극(또는, 제3 트랜지스터(T3)의 타전극)에 연결될 수 있다. 제10 서브 트랜지스터(T19b)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제9 서브 트랜지스터(T19a)의 타전극에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제20 트랜지스터(T20a, T20b)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
일 실시예에서, 제20 트랜지스터는 직렬 연결된 제11 서브 트랜지스터(T20a) 및 제12 서브 트랜지스터(T20b)를 포함할 수 있다. 제11 서브 트랜지스터(T20a)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다. 제12 서브 트랜지스터(T20b)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 노드(N1)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제21 트랜지스터(T21)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제1 QB 노드(QBn)에 연결될 수 있다.
제22 트랜지스터(T22)는 게이트 전극이 제n-3 캐리 라인(CR(n-3))(또는, 제1 주사 캐리 라인)과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제1 QB 노드(QBn)에 연결될 수 있다.
제23 트랜지스터(T23)는 게이트 전극이 제4 트랜지스터(T4)의 타전극(또는, 제1 커패시터(C1)의 타전극)과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제24 트랜지스터(T24)의 일전극에 연결될 수 있다.
제24 트랜지스터(T24)는 게이트 전극이 제3 제어 라인(CS3)과 연결되고, 일전극이 제23 트랜지스터(T23)의 타전극과 연결되고, 타전극이 제1 QB 노드(QBn)와 연결될 수 있다.
제25 트랜지스터(T25)는 게이트 전극 및 일전극이 제5 제어 라인(CS5)과 연결되고, 타전극이 제26 트랜지스터(T26)의 게이트 전극에 연결될 수 있다.
제26 트랜지스터(T26)는 게이트 전극이 제25 트랜지스터(T25)의 타전극과 연결되고, 일전극이 제5 제어 라인(CS5)과 연결되고, 타전극이 제1 QB 노드(QBn)에 연결될 수 있다.
제27 트랜지스터(T27)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제26 트랜지스터(T26)의 게이트 전극에 연결되고, 타전극이 제3 전원 라인(VSS3)과 연결될 수 있다.
제28 트랜지스터(T28)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제26 트랜지스터(T26)의 게이트 전극과 연결되고, 타전극이 제3 전원 라인(VSS3)과 연결될 수 있다.
제29 트랜지스터(T29)는 게이트 전극이 제4 트랜지스터(T4)의 타전극과 연결되고, 일전극이 제4 트랜지스터(T4)의 일전극과 연결되고, 타전극이 제2 제어 라인(CS2)과 연결될 수 있다.
다음으로, 제n+1 주사 스테이지(ST(n+1))(또는, 제2 주사 스테이지)는 트랜지스터들(T30~T58) 및 커패시터들(C4~C6)을 포함할 수 있다.
제30 트랜지스터(T30)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제n+1 주사 라인(SC(n+1))(또는, 제2 주사 라인)과 연결되고, 타전극이 제6 주사 클록 라인(SCCK6)과 연결될 수 있다.
제4 커패시터(C4)는 제30 트랜지스터(T30)의 게이트 전극과 일전극을 연결할 수 있다.
제31 트랜지스터(T31)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제n+1 센싱 라인(SS(n+1))(또는, 제2 센싱 라인)과 연결되고, 타전극이 제6 센싱 클록 라인(SSCK6)과 연결될 수 있다.
제5 커패시터(C5)는 제31 트랜지스터(T31)의 게이트 전극과 일전극을 연결할 수 있다.
제32 트랜지스터(T32)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제n+1 캐리 라인(CR(n+1))(또는, 제2 캐리 라인)과 연결되고, 타전극이 제2 캐리 클록 라인(CRCK6)과 연결될 수 있다.
제33 트랜지스터(T33)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
일 실시예에서, 제33 트랜지스터(T33)는 직렬 연결된 제13 서브 트랜지스터(T33a) 및 제14 서브 트랜지스터(T33b)를 포함할 수 있다. 제13 서브 트랜지스터(T33a)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 제14 서브 트랜지스터(T33b)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
제34 트랜지스터(T34)는 게이트 전극이 제2 QB 노드(QB(n+1)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
일 실시예에서, 제34 트랜지스터(T34)는 직렬 연결된 제15 서브 트랜지스터(T34a) 및 제16 서브 트랜지스터(T34b)를 포함할 수 있다. 제15 서브 트랜지스터(T34a)는 게이트 전극이 제2 QB 노드(QB(n+1)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 제16 서브 트랜지스터(T34b)는 게이트 전극이 제2 QB 노드(QB(n+1)에 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
제35 트랜지스터(T35)는 게이트 전극이 제6 제어 라인(CS6)과 연결되고, 일전극이 제36 트랜지스터(T36)의 게이트 전극과 연결되고, 타전극이 제6 제어 라인(CS6)과 연결될 수 있다.
제36 트랜지스터(T36)는 게이트 전극이 제35 트랜지스터(T35)의 일전극과 연결되고, 일전극이 제2 QB 노드(QB(n+1))에 연결되고, 타전극이 제6 제어 라인(CS6)과 연결될 수 있다.
제37 트랜지스터(T37)는 게이트 전극이 제1 Q 노드(Qn)와 연결되고, 일전극이 제3 전원 라인(VSS3)과 연결되고, 타전극이 제36 트랜지스터(T36)의 게이트 전극에 연결될 수 있다.
제38 트랜지스터(T38)는 게이트 전극이 제2 Q 노드(Q(n+1))와 연결되고, 일전극이 제3 전원 라인(VSS3)과 연결되고, 타전극이 제36 트랜지스터(T36)의 게이트 전극과 연결될 수 있다.
제39 트랜지스터(T39)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제n+1 캐리 라인(CR(n+1))과 연결될 수 있다.
제40 트랜지스터(T40)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제n+1 캐리 라인(CR(n+1))과 연결될 수 있다.
제41 트랜지스터(T41)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제2 전원 라인(VSS2)과 연결되고, 타전극이 제n+1 센싱 라인(SS(n+1))과 연결될 수 있다.
제42 트랜지스터(T42)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제2 전원 라인(VSS2)과 연결되고, 타전극이 제n+1 센싱 라인(SS(n+1))과 연결될 수 있다.
제43 트랜지스터(T43)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제2 전원 라인(VSS2)과 연결되고, 타전극이 제n+1 주사 라인(SC(n+1))과 연결될 수 있다.
제44 트랜지스터(T44)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제2 전원 라인(VSS2)과 연결되고, 타전극이 제n+1 주사 라인(SC(n+1))과 연결될 수 있다.
제45 트랜지스터(T45)는 게이트 전극이 제n+1 캐리 라인(CR(n+1))(또는, 제2 센싱 캐리 라인)과 연결되고, 일전극이 제n+2 캐리 라인(CR(n+2))(또는, 제3 센싱 캐리 라인)과 연결되고, 타전극이 제46 트랜지스터(T46)의 일전극에 연결될 수 있다. 예를 들어, 제n 캐리 라인(CRn)에는 제n 주사 스테이지(STn)로부터 출력되는 캐리 신호가 인가될 수 있으며, 제n+1 캐리 라인(CR(n+1))에는 제n+1 주사 스테이지(ST(n+1))로부터 출력되는 캐리 신호가 인가될 수 있으며, 제n+2 캐리 라인(CR(n+2))에는 제n+2 주사 스테이지(ST(n+2))로부터 출력되는 캐리 신호가 인가될 수 있다.
제46 트랜지스터(T46)는 게이트 전극이 제1 제어 라인(CS1)과 연결되고, 일전극이 제45 트랜지스터(T45)의 타전극에 연결되고, 타전극이 제6 커패시터(C6)의 일전극에 연결될 수 있다.
제47 트랜지스터(T47)는 게이트 전극이 제3 제어 라인(CS3)과 연결되고, 일전극이 제2 Q 노드(Q(n+1))와 연결되고, 타전극이 제2 노드(N2)와 연결될 수 있다.
제48 트랜지스터(T48)는 게이트 전극이 제46 트랜지스터(T46)의 타전극(또는, 제6 커패시터(C6)의 일전극)과 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 제어 라인(CS2)과 연결될 수 있다.
제6 커패시터(C6)는 일전극이 제48 트랜지스터(T48)의 게이트 전극에 연결되고, 타전극이 제48 트랜지스터(T48)의 타전극과 연결될 수 있다.
제49 트랜지스터(T49)는 일전극이 제2 Q 노드(Q(n+1))와 연결되고, 게이트 전극 및 타전극이 제n-1 캐리 라인(CR(n-1))과 연결될 수 있다. 제n-1 캐리 라인(CR(n-1))에는 제n-1 주사 스테이지(ST(n-1))로부터 출력된 캐리 신호가 인가될 수 있다.
일 실시예에서, 제49 트랜지스터(T49)는 직렬 연결된 제17 서브 트랜지스터(T49a) 및 제18 서브 트랜지스터(T49b)를 포함할 수 있다. 제17 서브 트랜지스터(T49a)는 게이트 전극이 제n-1 캐리 라인(CR(n-1))과 연결되고, 일전극이 제2 Q 노드(Q(n+1))에 연결되고, 타전극이 제2 노드(N2)와 연결될 수 있다. 제18 서브 트랜지스터(T49b)는 게이트 전극이 제n-1 캐리 라인(CR(n-1))과 연결되고, 일전극이 제2 노드(N2)와 연결되고, 타전극이 제n-1 캐리 라인(CR(n-1))과 연결될 수 있다.
제50 트랜지스터(T50)는 게이트 전극이 제2 Q 노드(Q(n+1))와 연결되고, 일전극이 제2 제어 라인(CS2)과 연결되고, 타전극이 제2 노드(N2)와 연결될 수 있다.
제51 트랜지스터(T51)는 게이트 전극이 제46 트랜지스터(T46)의 타전극과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제52 트랜지스터(T52)의 일전극과 연결될 수 있다.
제52 트랜지스터(T52)는 게이트 전극이 제3 제어 라인(CS3)과 연결되고, 일전극이 제51 트랜지스터(T51)의 타전극과 연결되고, 타전극이 제2 QB 노드(QB(n+1))와 연결될 수 있다.
제53 트랜지스터(T53)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제2 QB 노드(QB(n+1))에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제54 트랜지스터(T54)는 게이트 전극이 제n-3 캐리 라인(CR(n-3))과 연결되고, 일전극이 제2 QB 노드(QB(n+1))에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제55 트랜지스터(T55)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
일 실시예에서, 제55 트랜지스터(T55)는 직렬 연결된 제19 서브 트랜지스터(T55a) 및 제20 서브 트랜지스터(T55b)를 포함할 수 있다. 제19 서브 트랜지스터(T55a)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 제20 서브 트랜지스터(T55b)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
제56 트랜지스터(T56)는 게이트 전극이 제n+4 캐리 라인(CR(n+4))(또는, 제1 리셋 캐리 라인)과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
일 실시예에서, 제56 트랜지스터(T56)는 직렬 연결된 제21 서브 트랜지스터(T56a) 및 제22 서브 트랜지스터(T56b)를 포함할 수 있다. 제21 서브 트랜지스터(T56a)는 게이트 전극이 제n+4 캐리 라인(CR(n+4))과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 제22 서브 트랜지스터(T56b)는 게이트 전극이 제n+4 캐리 라인(CR(n+4))과 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
제57 트랜지스터(T57)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제48 트랜지스터(T48)의 게이트 전극(또는, 제6 커패시터(C6)의 일전극)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
일 실시예에서, 제57 트랜지스터(T57)는 직렬 연결된 제23 서브 트랜지스터(T57a) 및 제24 서브 트랜지스터(T57b)를 포함할 수 있다. 제23 서브 트랜지스터(T57a)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제48 트랜지스터(T48)의 게이트 전극(또는, 제6 커패시터(C6)의 일전극)에 연결되고, 타전극이 제24 서브 트랜지스터(T57b)의 일전극(또는, 제45 트랜지스터(T45)의 타전극)에 연결될 수 있다. 제24 서브 트랜지스터(T57b)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제23 서브 트랜지스터(T57a)의 타전극에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제58 트랜지스터(T58)는 게이트 전극이 제46 트랜지스터(T46)의 타전극과 연결되고, 일전극이 제2 제어 라인(CS2)과 연결되고, 타전극이 제46 트랜지스터(T46)의 일전극과 연결될 수 있다.
도 5는 표시 기간에서 도 3의 주사 구동부의 구동 방법을 설명하는 파형도이다.
먼저 도 3 내지 도 5를 참조하면, 제1 제어 라인(CS1), 제2 제어 라인(CS2), 제3 제어 라인(CS3), 제4 제어 라인(CS4), 주사 클록 라인들(SCCK1~SCCK6), 센싱 클록 라인들(SSCK1~SSCK6), 캐리 클록 라인들(CRCK1~CRCK6), 제n-3 캐리 라인(CR(n-3))(또는, 제1 주사 캐리 라인), 제n 주사 라인(SCn)(또는, 제1 주사 라인), 제n+1 주사 라인(SC(n+1))(또는, 제2 주사 라인), 제n 센싱 라인(SSn)(또는, 제1 센싱 라인), 제n+1 센싱 라인(SS(n+1))(또는, 제n+1 센싱 라인), 제n 캐리 라인(CRn)(또는, 제1 캐리 라인, 또는, 제1 센싱 캐리 라인), 및 제n+1 캐리 라인(CR(n+1))(또는, 제2 캐리 라인, 또는, 제2 센싱 캐리 라인)에 인가되는 신호들이 도시된다.
표시 기간에서, 동일한 주사 스테이지에 연결되는 주사 클록 라인, 센싱 클록 라인, 및 캐리 클록 라인 각각에 인가되는 주사 클록 신호, 센싱 클록 신호, 및 캐리 클록 신호의 위상은 서로 동일할 수 있다. 따라서, 도 5에서 제1 클록 라인들(SCCK1, SSCK1, CRCK1)의 신호가 공통적으로 도시되고, 제2 클록 라인들(SCCK2, SSCK2, CRCK2)의 신호가 공통적으로 도시되고, 제3 클록 라인들(SCCK3, SSCK3, CRCK3)의 신호가 공통적으로 도시되고, 제4 클록 라인들(SCCK4, SSCK4, CRCK4)의 신호가 공통적으로 도시되고, 제5 클록 라인들(SCCK5, SSCK5, CRCK5)의 신호가 공통적으로 도시되고, 제6 클록 라인들(SCCK6, SSCK6, CRCK6)의 신호가 공통적으로 도시되었다.
다만, 동일한 주사 스테이지에 연결되는 주사 클록 라인, 센싱 클록 라인, 및 캐리 클록 라인 각각에 인가되는 주사 클록 신호, 센싱 클록 신호, 및 캐리 클록 신호의 크기는 서로 다를 수 있다. 예를 들어, 주사 클록 신호들 및 센싱 클록 신호들의 로우 레벨(또는, 논리 로우 레벨)은 제2 전원 라인(VSS2)에 인가되는 전압의 크기와 대응하고, 하이 레벨(또는, 논리 하이 레벨)은 턴-온 전압의 크기와 대응할 수 있다. 또한, 캐리 클록 신호들의 로우 레벨은 제1 전원 라인(VSS1) 또는 제3 전원 라인(VSS3)에 인가되는 전압의 크기와 대응하고, 하이 레벨은 턴-온 전압의 크기와 대응할 수 있다. 예를 들어, 제2 전원 라인(VSS2)에 인가되는 전압은 제1 전원 라인(VSS1) 또는 제3 전원 라인(VSS3)에 인가되는 전압보다 클 수 있다.
턴-온 전압의 크기는 트랜지스터들을 턴-온시키기에 충분한 크기이고, 전원 라인들(VSS1, VSS2, VSS3)에 인가되는 전압들은 트랜지스터들을 턴-오프시키기에 충분한 크기일 수 있다. 이하에서, 턴-온 전압의 크기에 대응하는 전압 레벨을 하이 레벨(high level)로 표현하고, 전원 라인들(VSS1, VSS2, VSS3)에 인가되는 전압들의 크기에 대응하는 전압 레벨을 로우 레벨(low level)로 표현할 수 있다.
제2 클록 라인들(SCCK2, SSCK2, CRCK2)의 하이 레벨의 펄스들은 제1 클록 라인들(SCCK1, SSCK1, CRCK1)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있다. 예를 들어, 하이 레벨의 펄스들은 2 수평 주기(horizontal period)의 길이(또는, 폭)를 갖고, 중첩되는 길이는 1 수평 주기에 해당할 수 있다. 예를 들어, 제2 클록 라인들(SCCK2, SSCK2, CRCK2)의 하이 레벨의 펄스들은 제1 클록 라인들(SCCK1, SSCK1, CRCK1)의 하이 레벨의 펄스들 보다 1 수평 주기만큼 지연될 수 있다.
유사하게, 제3 클록 라인들(SCCK3, SSCK3, CRCK3)의 하이 레벨의 펄스들은 제2 클록 라인들(SCCK2, SSCK2, CRCK2)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있고, 제4 클록 라인들(SCCK4, SSCK4, CRCK4)의 하이 레벨의 펄스들은 제3 클록 라인들(SCCK3, SSCK3, CRCK3)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있고, 제5 클록 라인들(SCCK5, SSCK5, CRCK5)의 하이 레벨의 펄스들은 제4 클록 라인들(SCCK4, SSCK4, CRCK4)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있고, 제6 클록 라인들(SCCK6, SSCK6, CRCK6)의 하이 레벨의 펄스들은 제5 클록 라인들(SCCK5, SSCK5, CRCK5)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있다. 또한, 반복적으로, 제1 클록 라인들(SCCK1, SSCK1, CRCK1)의 하이 레벨의 펄스들은 제6 클록 라인들(SCCK6, SSCK6, CRCK6)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있다.
이하에서 표시 기간에서의 제n 주사 스테이지(STn)의 동작을 설명한다. 다른 주사 스테이지들의 동작은 제n 주사 스테이지(STn)의 동작과 유사하므로, 중복된 설명은 생략한다.
제1 시점(TP1)에서, 제4 제어 라인(CS4)에 하이 레벨의 펄스가 인가될 수 있다. 이 경우, 제20 트랜지스터(T20a, T20b)가 턴-온되고, 제1 Q 노드(Qn)가 로우 레벨로 방전될 수 있다. 또한, 제19 트랜지스터(T19a, T19b)가 턴-온되고, 제1 커패시터(C1)가 방전될 수 있다. 예를 들어, 제1 커패시터(C1)에 기록된 전압 및 제5 트랜지스터(T5)의 게이트 전극이 리셋될 수 있다.
제2 시점(TP2)에서, 제n-3 캐리 라인(CR(n-3))에 하이 레벨의 펄스가 발생할 수 있다. 이 경우, 제2 트랜지스터(T2a, T2b)가 턴-온되고 제1 Q 노드(Qn)가 하이 레벨로 충전될 수 있다. 제1 Q 노드(Qn)의 노드 전압에 응답하여 제7 트랜지스터(T7)가 턴-온되고, 제1 노드(N1)가 제2 제어 라인(CS2)에 인가된 하이 레벨로 충전될 수 있다.
제3 시점(TP3)에서, 제5 클록 라인들(SCCK5, SSCK5, CRCK5)에 하이 레벨의 펄스가 발생할 수 있다. 이 경우, 제2 및 제3 커패시터들(C2, C3)에 의해 제1 Q 노드(Qn)의 전압이 하이 레벨보다 높게 부스팅되며, 제n 주사 라인(SCn), 제n 센싱 라인(SSn), 및 제n 캐리 라인(CRn)에 하이 레벨의 펄스가 출력될 수 있다. 이 경우, 제n 캐리 라인(CRn)의 하이 레벨의 펄스에 응답하여 제3 트랜지스터(T3)가 턴-온될 수 있다.
한편, 제1 Q 노드(Qn)의 전압 부스팅에도 불구하고, 제1 노드(N1)에 하이 레벨의 전압이 인가된 상태이므로, 트랜지스터들(T5, T2b, T20a, T10a, T12a, T11a)의 드레인 전극 및 소스 전극 간 전압 차가 비교적 크지 않을 수 있다. 따라서, 트랜지스터들(T5, T2b, T20a, T10a, T12a, T11a)의 열화가 방지될 수 있다.
제4 시점(TP4)에서, 제6 클록 라인들(SCCK6, SSCK6, CRCK6)에 하이 레벨의 펄스가 발생하면, 제3 시점(TP3)에서 제n 주사 스테이지(STn)의 동작과 유사하게, 제n+1 주사 스테이지(ST(n+1))로부터 제n+1 주사 라인(SC(n+1)), 제n+1 센싱 라인(SS(n+1)), 및 제n+1 캐리 라인(CR(n+1))에 하이 레벨의 펄스가 출력될 수 있다.
제4 시점(TP4)에서, 제1 제어 라인(CS1)에 하이 레벨의 펄스(또는, 제1 펄스)가 발생할 수 있다. 이 경우, 제4 트랜지스터(T4)가 턴-온될 수 있다. 턴-온된 제3 트랜지스터(T3) 및 턴-온된 제4 트랜지스터(T4)를 통해서 제1 커패시터(C1)의 타전극에 하이 레벨의 전압이 기록될 수 있다. 즉, 제1 제어 라인(CS1)에 하이 레벨의 펄스가 발생한 경우, 제n 캐리 라인(CRn) 및 제n+1 캐리 라인(CR(n+1))에 하이 레벨의 펄스가 발생하는 제n 주사 스테이지(STn)의 제1 커패시터(C1)의 타전극에만 하이 레벨의 전압이 기록되며, 제n 주사 스테이지(STn)가 후술하는 센싱 기간에서 동작할 스테이지들 중 하나로 선택될 수 있다.
제5 시점(TP5)에서, 제5 클록 라인들(SCCK5, SSCK5, CRCK5)에 로우 레벨의 신호가 인가되므로, 하이 레벨보다 높게 부스팅되었던 제1 Q 노드(Qn)의 전압은 하이 레벨로 떨어질 수 있다. 예를 들어, 제5 시점(TP5)에서 제1 Q 노드(Qn)의 전압은 제2 시점(TP2)에서 하이 레벨로 충전된 제1 Q 노드(Qn)의 전압과 동일한 값으로 떨어질 수 있다.
제6 시점(TP6)에서, 제1 리셋 캐리 라인(CR(n+4))에 하이 레벨의 펄스가 발생할 수 있다. 이 경우, 제1 Q 노드(Qn)는 제10 트랜지스터(T10a, T10b)를 통해서 제1 전원 라인(VSS1)과 연결되고, 로우 레벨로 방전될 수 있다.
제7 시점(TP7)에서, 제n+5 캐리 라인(CR(n+5))에 하이 레벨의 펄스가 발생할 수 있다.
제8 시점(TP8)에서, 제1 제어 라인(CS1)에 하이 레벨의 펄스(또는, 제2 펄스)가 발생할 수 있다. 이 경우, 제4 트랜지스터(T4)가 턴-온될 수 있다.
다만, 제8 시점(TP8)에서, 제n 캐리 라인(CRn)에 로우 레벨의 신호가 인가되므로, 제3 트랜지스터(T3)는 턴-오프되거나 턴-오프 상태를 유지하며, 제1 커패시터(C1)의 타전극에 제n+1 캐리 라인(CR(n+1))의 로우 레벨의 신호가 전달되지 않고, 제4 시점(TP4)에서 제1 커패시터(C1)의 타전극에 기록된 하이 레벨의 전압은 유지될 수 있다.
한편, 제8 시점(TP8)에서, 제n+5 캐리 라인(CR(n+5))에는 제7 시점(TP7)에서 출력된 하이 레벨의 펄스가 유지될 수 있다. 즉, 제n+5 캐리 라인(CR(n+5))에는 하이 레벨의 펄스가 인가될 수 있다. 또한, 제8 시점(TP8)에서, 제n+6 캐리 라인(CR(n+6))에 하이 레벨의 펄스가 발생할 수 있다. 이 경우, 제n+5 캐리 라인(CR(n+5)) 및 제n+6 캐리 라인(CR(n+6))을 제1 센싱 캐리 라인 및 제2 센싱 캐리 라인으로 이용하는 주사 스테이지(예를 들어, 제n 주사 스테이지(STn)으로부터 5번째 이후인, 제n+5 주사 스테이지)의 제1 커패시터(C1)에 하이 레벨의 전압이 기록되며, 상기 스테이지가 제n 주사 스테이지(STn)와 함께, 센싱 기간에서 동작할 스테이지들 중 하나로 선택될 수 있다.
일 실시예에서, 특정 기간 단위로 제5 제어 라인(CS5) 및 제6 제어 라인(CS6)에 교번적으로 하이 레벨의 제어 신호가 인가될 수 있다. 특정 기간 단위는 예를 들어, 복수의 프레임 구간들에 해당할 수 있다. 제5 제어 라인(CS5) 및 제6 제어 라인(CS6)에 인가되는 제어 신호를 설명하기 위해, 도 6이 참조될 수 있다.
도 6은 도 3의 주사 구동부에 인가되는 제어 신호들을 나타내는 도면이다.
도 6을 참조하면, 프레임 구간들(FRAME1, FRAME2)(또는, 프레임들) 각각은 표시 기간(P_DISP) 및 센싱 기간(P_BLANK)을 포함할 수 있다. 표시 기간(P_DISP)에서 제1 제어 라인(CS1)의 신호, 제2 제어 라인(CS2)의 신호, 제3 제어 라인(CS3)의 신호, 및 제4 제어 라인(CS4)의 신호는 도 5를 참조하여 설명한 제1 제어 라인(CS1)의 신호, 제2 제어 라인(CS2)의 신호, 제3 제어 라인(CS3)의 신호, 및 제4 제어 라인(CS4)의 신호와 각각 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다. 한편, 센싱 기간(P_BLANK)에서의 제1 제어 라인(CS1)의 신호, 제2 제어 라인(CS2)의 신호, 제3 제어 라인(CS3)의 신호, 및 제4 제어 라인(CS4)의 신호에 대해서는 도 7을 참조하여 후술하기로 한다.
제1 프레임 구간(FRAME1) 동안, 제5 제어 라인(CCS5)에 하이 레벨의 제어 신호가 인가되고, 제6 제어 라인(CCS6)에 로우 레벨의 제어 신호가 인가될 수 있다. 이 경우, 제25 및 제26 트랜지스터들(T25, T26)이 턴-온되고, 제1 QB 노드(QBn)가 하이 레벨로 충전될 수 있다. 따라서, 제11 트랜지스터(T11a, T11b)가 턴-온되어 제1 Q 노드(Qn)가 로우 레벨로 방전되며, 제13 트랜지스터(T13)가 턴-온되어 제n 캐리 라인(CRn)이 로우 레벨로 방전되고, 제15 트랜지스터(T15)가 턴-온되어 제n 센싱 라인(SSn)이 로우 레벨로 방전되며, 제17 트랜지스터(T17)가 턴-온되어 제n 주사 라인(SCn)이 로우 레벨로 방전될 수 있다.
제2 프레임 구간(FRAME2) 동안, 제5 제어 라인(CCS5)에 로우 레벨의 제어 신호가 인가되고, 제6 제어 라인(CCS6)에 하이 레벨의 제어 신호가 인가될 수 있다. 이 경우, 제35 및 제36 트랜지스터들(T35, T36)이 턴-온되어, 제2 QB 노드(QB(n+1))가 하이 레벨로 충전될 수 있다. 따라서, 제12 트랜지스터(T12a, T12b)가 턴-온되어 제1 Q 노드(Qn)가 로우 레벨로 방전되고, 제14 트랜지스터(T14)가 턴-온되어 제n 캐리 라인(CRn)이 로우 레벨로 방전되며, 제16 트랜지스터(T16)가 턴-온되어 제n 센싱 라인(SSn)이 로우 레벨로 방전되고, 제18 트랜지스터(T18)가 턴-온되어 제n 주사 라인(SCn)이 로우 레벨로 방전될 수 있다.
따라서, 제1 및 제2 프레임 구간들(FRAME1, FRAME2) 동안 사용되는 트랜지스터들에 온-바이어스가 인가되는 기간이 짧아질 수 있고, 트랜지스터들의 열화가 방지될 수 있다.
도 5를 참조하여 설명한 주사 구동부의 구동에 따라, 한 프레임 구간의 표시 기간 중에, 도 2를 참조하여 설명한 주사 라인(SCi) 및 센싱 라인(SSi)에 하이 레벨의 펄스가 인가될 수 있다. 이때, 데이터 라인(Dj)에는 대응하는 데이터 신호가 인가된 상태이고, 수신 라인(Ri)에는 제1 기준 전압이 인가된 상태일 수 있다. 따라서, 도 2를 참조하여 설명한 스토리지 커패시터(Cst)는 제2 및 제3 박막 트랜지스터들(M2, M3)이 턴-온 상태인 동안 데이터 신호와 제1 기준 전압의 차이에 해당하는 전압을 저장할 수 있다. 이후, 제2 및 제3 박막 트랜지스터들(M2, M3)이 턴-오프되면, 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 제1 박막 트랜지스터(M1)를 통해 흐르는 구동 전류량이 결정되고, 발광 소자(LD)는 구동 전류량에 대응하는 휘도로 발광할 수 있다.
도 4 및 도 5를 참조하여 설명한 바와 같이, 인접한 2개의 캐리 라인들에 모두 하이 레벨의 신호가 인가되는 기간에 대응하여 제1 제어 라인(CS1)에 하이 레벨의 신호가 인가될 수 있다. 이에 따라, 제1 제어 라인(CS1)의 신호에 대응하여 상기 인접한 2개의 캐리 라인들을 제1 센싱 캐리 라인 및 제2 센싱 캐리 라인으로 이용하는 주사 스테이지의 제1 커패시터(C1)(또는, 제6 커패시터(C6))에 하이 레벨의 전압이 기록되며, 상기 주사 스테이지가 센싱 기간에서 동작할 스테이지들 중 하나로 선택되어, 센싱 기간에 신호를 출력할 수 있다. 이와 다르게, 상기 인접한 2개의 캐리 라인들 중 하나라도 센싱 캐리 라인들(제1 센싱 캐리 라인 및 제2 센싱 캐리 라인)로 이용하지 않는 주사 스테이지의 제1 커패시터(C1)(또는, 제6 커패시터(C6))에는 로우 레벨의 전압이 유지되며, 상기 주사 스테이지는 센싱 기간에서 주사 라인 및 센싱 라인으로 신호를 출력하지 않을 수 있다. 따라서, 센싱 기간에서 동작할 스테이지들로 선택된 주사 스테이지들만 센싱 기간에서 신호를 출력하도록 할 수 있다.
도 7은 센싱 기간에서 도 3의 주사 구동부의 구동 방법을 설명하는 파형도이다.
도 4 및 도 7을 참조하면, 제3 제어 라인(CS3), 제4 주사 클록 라인(SCCK4), 제4 센싱 클록 라인(SSCK4), 제5 주사 클록 라인(SCCK5), 제5 센싱 클록 라인(SSCK5), 캐리 클록 라인들(CRCK1~CRCK6), 제n 주사 라인(SCn), 제n+5 주사 라인(SC(n+5)), 제n 캐리 라인(CRn), 제n+5 캐리 라인(CR(n+5)), 제n 센싱 라인(SSn), 제n+5 센싱 라인(SS(n+5))에 인가되는 신호들이 도시된다.
제9 시점(TP9)에서, 제3 제어 라인(CS3)에 하이 레벨의 펄스가 발생할 수 있다. 이 경우, 제6 트랜지스터(T6, 도 4 참조)가 턴-온될 수 있다. 제1 커패시터(C1)는 표시 기간(즉, 도 5를 참조하여 설명한 제4 시점(TP4) 내지 제5 시점(TP5) 사이의 기간) 동안 전압이 충전된 상태이므로, 제5 트랜지스터(T5)는 턴-온 상태일 수 있다. 이에 따라, 제2 제어 라인(CS2)에 인가된 하이 레벨의 전압이 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 통해서 제1 Q 노드(Qn)에 인가될 수 있다.
이때, 제n 주사 스테이지(STn)를 제외한 다른 주사 스테이지들에서는 제5 트랜지스터(또는, 제48 트랜지스터)가 턴-오프 상태이기 때문에, 다른 주사 스테이지들의 제1 Q 노드 및 제2 Q 노드는 로우 레벨을 유지할 수 있다.
도 4를 참조하여 설명한 바와 같이, 제n+5 주사 스테이지(ST(n+5))는 제n+1 주사 스테이지(ST(n+1))와 실질적으로 동일한 구성을 포함할 수 있다. 일 실시예에서, 제n+5 주사 스테이지(ST(n+5))의 제6 커패시터(C6)는 표시 기간 동안 전압이 충전된 상태일 수 있다. 이 경우, 제48 트랜지스터(T48)는 턴-온 상태일 수 있다. 또한, 제3 제어 라인(CS3)에 하이 레벨의 펄스가 발생하여, 제47 트랜지스터(T47)도 턴-온되므로, 제2 제어 라인(CS2)에 인가된 하이 레벨의 전압이 제47 트랜지스터(T47) 및 제48 트랜지스터(T48)를 통해서 제2 Q 노드(Q(n+1))에 인가될 수도 있다.
이후, 제10 시점(TP10)에서, 제5 주사 클록 라인(SCCK5) 및 제5 센싱 클록 라인(SSCK5)에 하이 레벨의 신호가 인가될 수 있다. 이 경우, 제2 및 제3 커패시터들(C2, C3, 도 4 참조)에 의해 제1 Q 노드(Qn)의 전압이 부스팅되며, 제n 주사 라인(SCn) 및 제n 센싱 라인(SSn)으로 하이 레벨의 신호가 출력될 수 있다.
따라서, 제n 주사 라인(SCn) 및 제n 센싱 라인(SSn)에 연결된 화소들의 박막 트랜지스터들(M2, M3, 도 2 참조)이 턴-온될 수 있다. 이 경우, 데이터 라인들에는 제2 기준 전압이 인가되고, 센싱부(14, 도 1 참조)는 수신 라인들(Rj, ...)을 통해서 수신되는 전류 값 또는 전압 값에 따라 화소들의 열화 정보 또는 특성 정보를 측정할 수 있다.
다만, 제10 시점(TP10)에서, 제4 주사 클록 라인(SCCK4) 및 제4 센싱 클록 라인(SSCK4)에 로우 레벨의 신호가 인가될 수 있다. 따라서, 제n+5 주사 라인(SC(n+5)) 및 제n+5 센싱 라인(SS(n+5))으로 로우 레벨의 신호가 출력될 수 있다.
또한, 제n 주사 스테이지(STn)를 제외한 다른 주사 스테이지들(예를 들어, 제5 주사 클록 라인(SCCK5) 및 제5 센싱 클록 라인(SSCK5)에 연결된 스테이지들)에서 제1 Q 노드 또는 제2 Q 노드에 대응하는 노드들은 로우 레벨이므로, 제5 주사 클록 라인(SCCK5) 및 제5 센싱 클록 라인(SSCK5)에 인가되는 하이 레벨의 펄스들에도 불구하고, 대응하는 주사 라인들 및 센싱 라인들로 로우 레벨의 신호가 출력될 수 있다.
제11 시점(TP11)에서, 제5 주사 클록 라인(SCCK5) 및 제5 센싱 클록 라인(SSCK5)에 하이 레벨의 신호가 인가될 수 있다. 이 경우, 데이터 라인들에 직전 데이터 신호들이 다시 인가될 수 있다. 따라서, 제n 주사 라인(SCn) 및 제n 센싱 라인(SSn)에 연결된 화소들은 다시 직전 데이터 신호들에 기초한 계조들로 발광할 수 있다.
즉, 제10 시점(TP10) 및 제11 시점(TP11) 사이의 기간 동안 제n 주사 라인(SCn) 및 제n 센싱 라인(SSn)에 연결된 화소들이 데이터 신호들에 기초한 계조들로 발광하지 못하지만, 제11 시점(TP11) 이후에 제n 주사 라인(SCn) 및 제n 센싱 라인(SSn)에 연결된 화소들이 데이터 신호들에 기초한 계조들로 다시 발광하며, 센싱 기간 동안 다른 주사 라인들 및 센싱 라인들에 연결된 화소들은 데이터 신호들에 기초한 계조들로 계속 발광할 수 있다. 따라서, 사용자가 프레임을 인식하는 데는 문제가 없을 수 있다.
이후, 제12 시점(TP12)에서, 제4 주사 클록 라인(SCCK4) 및 제4 센싱 클록 라인(SSCK4)에 하이 레벨의 신호가 인가될 수 있다. 이 경우, 제4 주사 클록 라인(SCCK4) 및 제4 센싱 클록 라인(SSCK4)에 연결된 제n+5 주사 스테이지(ST(n+5))의 제4 및 제5 커패시터들(C4, C5, 도 4 참조)에 의해 제2 Q 노드(Q(n+1))의 전압이 부스팅되며, 제n+5 주사 라인(SC(n+5)) 및 제n+5 센싱 라인(SS(n+5))으로 하이 레벨의 신호가 출력될 수 있다.
따라서, 제n+5 주사 라인(SC(n+5)) 및 제n+5 센싱 라인(SS(n+5))에 연결된 화소들의 박막 트랜지스터들(M2, M3, 도 2 참조)이 턴-온될 수 있다. 이 경우, 데이터 라인들에는 제2 기준 전압이 인가되고, 센싱부(14, 도 1 참조)는 수신 라인들(Rj, ...)을 통해서 수신되는 전류 값 또는 전압 값에 따라 화소들의 열화 정보 또는 특성 정보를 측정할 수 있다.
제13 시점(TP13)에서, 제4 주사 클록 라인(SCCK4) 및 제4 센싱 클록 라인(SSCK4)에 하이 레벨의 신호가 인가될 수 있다. 이 경우, 데이터 라인들에 직전 데이터 신호들이 다시 인가될 수 있다. 따라서, 제n+5 주사 라인(SC(n+5)) 및 제n+5 센싱 라인(SS(n+5))에 연결된 화소들은 다시 직전 데이터 신호들에 기초한 계조들로 발광할 수 있다.
다만, 센싱 기간에서 주사 클록 라인들(SCCK4, SCCK5) 및 센싱 클록 라인들(SSCK4, SSCK5)에 하이 레벨의 신호가 인가되는 시점은 예시적인 것이며, 제10 시점(TP10)에서 제4 주사 클록 라인(SCCK4) 및 제4 센싱 클록 라인(SSCK4)에 하이 레벨의 신호가 인가되고, 제12 시점(TP12)에서 제5 주사 클록 라인(SCCK5) 및 제5 센싱 클록 라인(SSCK5)에 하이 레벨의 신호가 인가될 수 있다.
도 7을 참조하여 설명한 바와 같이, 제10 시점(TP10) 및 제11 시점(TP11) 사이의 구간에서 제5 주사 클록 라인(SCCK5) 및 제5 센싱 클록 라인(SSCK5)에 하이 레벨의 신호를 인가함으로써, 제n 주사 라인(SCn) 및 제n 센싱 라인(SSn)에 연결된 화소들의 열화 정보 또는 특성 정보가 측정될 수 있다. 또한, 제12 시점(TP12) 및 제13 시점(TP13) 사이의 구간에서 제4 주사 클록 라인(SCCK4) 및 제4 센싱 클록 라인(SSCK4)에 하이 레벨의 신호를 인가함으로써, 제n+5 주사 라인(SC(n+5)) 및 제n+5 센싱 라인(SS(n+5))에 연결된 화소들의 열화 정보 또는 특성 정보가 측정될 수 있다. 즉, 하나의 프레임 구간 동안 다른 화소 행들에 포함된 화소들의 특성들이 센싱(또는, 멀티 센싱)될 수 있으며, 표시 패널 내 모든 화소들의 특성들을 센싱하는 총 시간(또는, 센싱 주기)이 감소되며, 화소들의 특성들이 보다 실시간으로 보상될 수 있다.
도 8은 도 3의 주사 구동부의 구동 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 제1 제어 라인(CS1), 주사 클록 라인들(SCCK1~SCCK6), 및 센싱 클록 라인들(SSCK1~SSCK6)에 인가되는 신호들이 도시된다.
표시 기간(P_DISP)에서 주사 클록 라인들(SCCK1~SCCK6) 및 센싱 클록 라인들(SSCK1~SSCK6)은 도 5를 참조하여 설명한 주사 클록 라인들(SCCK1~SCCK6) 및 센싱 클록 라인들(SSCK1~SSCK6)과 각각 실질적으로 동일하므로 중복되는 설명은 반복하지 않기로 한다.
표시 기간(P_DISP)에서, 제1 제어 라인(CS1)의 신호는 복수의 하이 레벨의 펄스를 포함할 수 있다. 예를 들어, 제1 제어 라인(CS1)의 신호는 하이 레벨을 가지는 제1 내지 제6 펄스들(PS1~PS6)을 포함할 수 있다.
제1 펄스(PS1)는 제1 주사 클록 라인(SCCK1) 및 제1 센싱 클록 라인(SSCK1)에 하이 레벨의 신호가 인가되며, 제2 주사 클록 라인(SCCK2) 및 제2 센싱 클록 라인(SSCK2)에 하이 레벨의 신호가 인가되는 구간과 중첩할 수 있다. 다만, 이는 예시적인 것으로, 제1 펄스(PS1)는 제2 주사 클록 라인(SCCK2) 및 제2 센싱 클록 라인(SSCK2)에 하이 레벨의 신호가 인가되며, 제3 주사 클록 라인(SCCK3) 및 제3 센싱 클록 라인(SSCK3)에 하이 레벨의 신호가 인가되는 구간과 중첩할 수도 있다.
유사하게, 제2 펄스(PS2)는 제2 주사 클록 라인(SCCK2) 및 제2 센싱 클록 라인(SSCK2)에 하이 레벨의 신호가 인가되며, 제3 주사 클록 라인(SCCK3) 및 제3 센싱 클록 라인(SSCK2)에 하이 레벨의 신호가 인가되는 구간과 중첩하며, 제3 펄스(PS3)는 제3 주사 클록 라인(SCCK3) 및 제3 센싱 클록 라인(SSCK3)에 하이 레벨의 신호가 인가되며, 제4 주사 클록 라인(SCCK4) 및 제4 센싱 클록 라인(SSCK4)에 하이 레벨의 신호가 인가되는 구간과 중첩하며, 제4 펄스(PS4)는 제4 주사 클록 라인(SCCK4) 및 제4 센싱 클록 라인(SSCK4)에 하이 레벨의 신호가 인가되며, 제5 주사 클록 라인(SCCK5) 및 제5 센싱 클록 라인(SSCK5)에 하이 레벨의 신호가 인가되는 구간과 중첩하며, 제5 펄스(PS5)는 제5 주사 클록 라인(SCCK5) 및 제5 센싱 클록 라인(SSCK5)에 하이 레벨의 신호가 인가되며, 제6 주사 클록 라인(SCCK6) 및 제6 센싱 클록 라인(SSCK6)에 하이 레벨의 신호가 인가되는 구간과 중첩하며, 제6 펄스(PS6)는 제6 주사 클록 라인(SCCK6) 및 제6 센싱 클록 라인(SSCK6)에 하이 레벨의 신호가 인가되며, 제1 주사 클록 라인(SCCK1) 및 제1 센싱 클록 라인(SSCK1)에 하이 레벨의 신호가 인가되는 구간과 중첩할 수 있다. 즉, 제1 내지 제6 펄스들(PS1 내지 PS6)은 상호 다른 인접한 2개의 주사 클록 라인들(및 상호 다른 인접한 2개의 임의의 센싱 클록 라인들)에 대응하여 하이 레벨을 가질 수 있다. 이 경우, 상호 다른 인접한 2개의 주사 클록 라인들(및 상호 다른 인접한 2개의 센싱 클록 라인들)에 각각 연결된 2개의 주사 스테이지들 중 앞단의 주사 스테이지들이, 센싱 기간에서 동작할 스테이지들로서 선택될 수 있다.
이후, 센싱 기간(P_BLANK)에서, 주사 클록 라인들(SCCK1~SCCK6) 및 센싱 클록 라인들(SSCK1~SSCK6)에 하이 레벨의 신호가 순차적으로 인가될 수 있다. 주사 클록 라인들(SCCK1~SCCK6)에 각각 인가되는 신호는 도 7을 참조하여 설명한 신호(즉, 제5 주사 클록 라인(SCCK5)에 인가되는 신호)와 실질적으로 동일하거나 동일한 파형을 가지며, 센싱 클록 라인들(SSCK1~SSCK6)에 각각 인가되는 신호는 도 7을 참조하여 설명한 신호(즉, 제5 센싱 클록 라인(SSCK5)에 인가되는 신호)와 실질적으로 동일하거나 동일한 파형을 가질 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
주사 클록 라인들(SCCK1~SCCK6) 및 센싱 클록 라인들(SSCK1~SSCK6)에 하이 레벨의 신호가 순차적으로 인가됨으로써, 표시 기간(P_DISP)에 선택된 스테이지들이 순차적으로 동작하며, 대응되는 주사 라인들 및 센싱 라인들에 하이 레벨의 신호를 출력할 수 있다. 따라서, 센싱 기간(P_BLANK) 동안 6개의 화소 행들에 포함된 화소들의 특성들이 센싱(또는, 멀티 센싱)될 수 있다.
한편, 도 8에서 제1 제어 라인(CS1)에 인가되는 신호가 표시 기간(P_DISP) 동안 6개의 펄스들을 포함하는 것으로 도시되어 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 예를 들어, 제1 제어 라인(CS1)에 인가되는 신호가 표시 기간(P_DISP) 동안 2개 내지 5개의 펄스들을 포함할 수 있다. 다른 예로, 주사 구동부(13, 도 1 참조)가 상호 다른 k개의 주사 클록 라인들 및 k개의 센싱 클록 라인들을 포함하는 경우, 제1 제어 라인(CS1)에 인가되는 신호가 표시 기간(P_DISP) 동안 k개의 펄스들을 포함할 수도 있다.
도 9는 도 3의 주사 구동부에 포함된 제m 스테이지 그룹의 다른 예를 나타내는 회로도이다.
도 4 및 도 9를 참조하면, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제45 트랜지스터(T45), 및 제46 트랜지스터(T46)의 연결 구성을 제외하고, 도 9의 제m 스테이지 그룹(STGm_1)은 도 4의 제m 스테이지 그룹(STGm)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제3 트랜지스터(T3)의 일전극이 제1 제어 라인(CS1)과 연결되며, 제4 트랜지스터(T4)의 게이트 전극이 제n+1 캐리 라인(CR(n+1))(또는, 제2 센싱 캐리 라인)과 연결될 수 있다.
제45 트랜지스터(T45)의 일전극이 제1 제어 라인(CS1)과 연결되며, 제46 트랜지스터(T46)의 게이트 전극이 제n+2 캐리 라인(CR(n+2))과 연결될 수 있다.
도 5 및 도 9를 참조하면, 제4 시점(TP4)에서, 제n 캐리 라인(CRn) 및 제n+1 캐리 라인(CR(n+1))에 하이 레벨의 펄스가 인가될 수 있다. 이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온되거나 턴-온 상태를 유지할 수 있다.
또한, 제4 시점(TP4)에서, 제1 제어 라인(CS1)에 하이 레벨의 펄스가 발생할 수 있다. 이에 따라, 턴-온된 제3 트랜지스터(T3) 및 턴-온된 제4 트랜지스터(T4)를 통해서 제1 커패시터(C1)의 타전극에 하이 레벨의 전압이 기록될 수 있다. 즉, 제1 제어 라인(CS1)에 하이 레벨의 펄스가 발생한 경우, 제n 캐리 라인(CRn) 및 제n+1 캐리 라인(CR(n+1))에 하이 레벨의 펄스가 발생하는 제n 주사 스테이지(STn)의 제1 커패시터(C1)의 타전극에만 하이 레벨의 전압이 기록되며, 제n 주사 스테이지(STn)가 후술하는 센싱 기간에서 동작할 스테이지들 중 하나로 선택될 수 있다.
도 10은 도 1의 표시 장치에 포함된 주사 구동부의 다른 예를 나타내는 도면이다.
도 3 및 도 10을 참조하면, 도 10의 주사 구동부(13_1)는 제1 제어 라인(CS1) 대신 제1 서브 제어 라인(CS1a) 및 제2 서브 제어 라인(CS1b)에 연결된다는 점에서, 도 3의 주사 구동부(13)와 상이하다. 도 10의 주사 구동부(13_1)는 도 3의 주사 구동부(13)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
주사 구동부(13_1)는 복수의 스테이지 그룹들(..., STG(m-2)_2, STG(m-1)_2, STGm_2, STG(m+1)_2, STG(m+2)_2, ...)을 포함할 수 있다.
각각의 스테이지 그룹들(STG(m-2)_2~STG(m+2)_2)은 제1 주사 스테이지 및 제2 주사 스테이지를 포함할 수 있다. 제1 주사 스테이지는 홀수 번째 주사 스테이지이고, 제2 주사 스테이지는 짝수 번째 주사 스테이지일 수 있다. 예를 들어, 제m-2 스테이지 그룹(STG(m-2)_2)은 제n-4 주사 스테이지(ST(n-4)_2, 단 n은 4 이상의 정수) 및 제n-3 주사 스테이지(ST(n-3)_2)를 포함하고, 제m-1 스테이지 그룹(STG(m-1)_2)은 제n-2 주사 스테이지(ST(n-2)_2) 및 제n-1 주사 스테이지(ST(n-1)_2)를 포함하고, 제m 스테이지 그룹(STGm_2)은 제n 주사 스테이지(STn_2) 및 제n+1 주사 스테이지(ST(n+1)_2)를 포함하고, 제m+1 스테이지 그룹(STG(m+1)_2)은 제n+2 주사 스테이지(ST(n+2)_2) 및 제n+3 주사 스테이지(ST(n+3)_2)를 포함하고, 제m+2 스테이지 그룹(STG(m+2)_2)은 제n+4 주사 스테이지(ST(n+4)_2) 및 제n+5 주사 스테이지(ST(n+5)_2)를 포함할 수 있다. 제n-4 주사 스테이지(ST(n-4)_2), 제n-2 주사 스테이지(ST(n-2)_2), 제n 주사 스테이지(STn_2), 제n+2 주사 스테이지(ST(n+2)_2), 제n+4 주사 스테이지(ST(n+4)_2) 각각은 홀수 번째 주사 스테이지이고, 제n-3 주사 스테이지(ST(n-3)_2), 제n-1 주사 스테이지(ST(n-1)_2), 제n+1 주사 스테이지(ST(n+1)_2), 제n+3 주사 스테이지(ST(n+3)_2), 제n+5 주사 스테이지(ST(n+5)_2) 각각은 짝수 번째 주사 스테이지일 수 있다.
각각의 주사 스테이지들(ST(n-4)_2~ST(n+5)_2)은 제1 서브 제어 라인(CS1a) 또는 제2 서브 제어 라인(CS1b)에 연결될 수 있다. 각각의 스테이지 그룹들(STG(m-2)_2~STG(m+2)_2)에 포함되는 제1 주사 스테이지들(또는, 홀수 번째 주사 스테이지들) 각각은 제1 서브 제어 라인(CS1a)과 연결될 수 있다. 제1 서브 제어 라인(CS1a)을 통해서 공통된 제어 신호가 제1 주사 스테이지들(또는, 홀수 번째 주사 스테이지들)로 인가될 수 있다.
유사하게, 각각의 스테이지 그룹들(STG(m-2)_2~STG(m+2)_2)에 포함되는 제2 주사 스테이지들(또는, 짝수 번째 주사 스테이지들) 각각은 제2 서브 제어 라인(CS1b)과 연결될 수 있다. 제2 서브 제어 라인(CS1b)을 통해서 공통된 제어 신호가 제2 주사 스테이지들(또는, 짝수 번째 주사 스테이지들)로 인가될 수 있다.
다만, 이는 예시적인 것으로, 스테이지 그룹들(STG(m-2)_2~STG(m+2)_2) 및 제1 및 제2 서브 제어 라인들(CS1a, CS1b) 간의 연결 관계가 이에 한정되는 것은 아니다. 예를 들어, 각각의 스테이지 그룹들(STG(m-2)_2~STG(m+2)_2)에 포함되는 제1 주사 스테이지들(또는, 홀수 번째 주사 스테이지들) 각각은 제2 서브 제어 라인(CS1b)과 연결되고, 각각의 스테이지 그룹들(STG(m-2)_2~STG(m+2)_2)에 포함되는 제2 주사 스테이지들(또는, 짝수 번째 주사 스테이지들) 각각은 제1 서브 제어 라인(CS1a)과 연결될 수 있다.
도 11은 도 10의 주사 구동부에 포함된 제m 스테이지 그룹의 일 예를 나타내는 회로도이다.
도 4 및 도 11을 참조하면, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제45 트랜지스터(T45), 및 제46 트랜지스터(T46)의 연결 구성을 제외하고, 도 11의 제m 스테이지 그룹(STGm_2)은 도 4의 제m 스테이지 그룹(STGm)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제3 트랜지스터(T3)의 게이트 전극 및 일전극이 제n 캐리 라인(CRn)(또는, 제1 센싱 캐리 라인)과 연결되며, 제4 트랜지스터(T4)의 게이트 전극이 제1 서브 제어 라인(CS1a)과 연결될 수 있다.
제45 트랜지스터(T45)의 게이트 전극 및 일전극이 제n+1 캐리 라인(CR(n+1))과 연결되며, 제46 트랜지스터(T46)의 게이트 전극이 제2 서브 제어 라인(CS1b)과 연결될 수 있다.
도 12는 표시 기간에서 도 10의 주사 구동부의 구동 방법을 설명하는 파형도이다.
도 10 내지 도 12에서는, 도 3 내지 도 5를 참조하여 설명한 주사 구동부의 구동 방법이 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 10 내지 도 12를 참조하면, 제1 서브 제어 라인(CS1a), 제2 서브 제어 라인(CS1b), 제2 제어 라인(CS2), 제3 제어 라인(CS3), 제4 제어 라인(CS4), 주사 클록 라인들(SCCK1~SCCK6), 센싱 클록 라인들(SSCK1~SSCK6), 캐리 클록 라인들(CRCK1~CRCK6), 제n-3 캐리 라인(CR(n-3))(또는, 제1 주사 캐리 라인), 제n 주사 라인(SCn)(또는, 제1 주사 라인), 제n+1 주사 라인(SC(n+1))(또는, 제2 주사 라인), 제n 센싱 라인(SSn)(또는, 제1 센싱 라인), 제n+1 센싱 라인(SS(n+1))(또는, 제n+1 센싱 라인), 제n 캐리 라인(CRn)(또는, 제1 캐리 라인, 또는, 제1 센싱 캐리 라인), 및 제n+1 캐리 라인(CR(n+1))(또는, 제2 캐리 라인, 또는, 제2 센싱 캐리 라인)에 인가되는 신호들이 도시된다.
제3 시점(TP3)에서, 제n 캐리 라인(CRn)에 하이 레벨의 펄스가 출력될 수 있다. 이 경우, 제n 캐리 라인(CRn)의 하이 레벨의 펄스에 응답하여 제3 트랜지스터(T3)가 턴-온될 수 있다.
또한, 제4 시점(TP4)에서, 제1 서브 제어 라인(CS1a)에 하이 레벨의 펄스가 발생할 수 있다. 이 경우, 제4 트랜지스터(T4)가 턴-온될 수 있다. 턴-온된 제3 트랜지스터(T3) 및 턴-온된 제4 트랜지스터(T4)를 통해서 제1 커패시터(C1)의 타전극에 하이 레벨의 전압이 기록될 수 있다. 즉, 제1 서브 제어 라인(CS1a)에 하이 레벨의 펄스가 발생한 경우, 제n 캐리 라인(CRn)에 하이 레벨의 펄스가 발생하는 제n 주사 스테이지(STn)의 제1 커패시터(C1)의 타전극에만 하이 레벨의 전압이 기록되며, 제n 주사 스테이지(STn)가 센싱 기간에서 동작할 스테이지들 중 하나로 선택될 수 있다.
한편, 제4 시점(TP4)에서, 제n+1 캐리 라인(CR(n+1))에 하이 레벨의 펄스가 인가될 수 있다. 이 경우, 제45 트랜지스터(T45)가 턴-온될 수 있다.
다만, 제4 시점(TP4)에서, 제2 서브 제어 라인(CS1b)에 로우 레벨의 펄스가 인가되므로, 제46 트랜지스터(T46)는 턴-오프되거나 턴-오프 상태를 유지할 수 있다. 제46 트랜지스터(T46)가 턴-오프 상태이므로, 제6 커패시터(C6)의 일전극의 로우 레벨의 전압은 유지될 수 있다. 이에 따라, 제n+1 캐리 라인(CR(n+1))에 하이 레벨의 펄스가 발생하는 제n+1 주사 스테이지(ST(n+1))의 제6 커패시터(C6)의 일전극에 로우 레벨의 전압이 유지되며, 제n+1 주사 스테이지(ST(n+1))는 센싱 기간에서 동작할 스테이지로 선택되지 않을 수 있다.
제8 시점(TP8)에서, 제2 서브 제어 라인(CS1b)에 하이 레벨의 펄스가 발생할 수 있다.
다만, 제8 시점(TP8)에서, 제n 캐리 라인(CRn)에 로우 레벨의 신호가 인가되므로, 제3 트랜지스터(T3)는 턴-오프되거나 턴-오프 상태를 유지하고, 제1 서브 제어 라인(CS1a)에 로우 레벨의 신호가 인가되므로, 제4 트랜지스터(T4)는 턴-오프되거나 턴-오프 상태를 유지할 수 있다. 이에 따라, 제1 커패시터(C1)의 타전극에 제n 캐리 라인(CRn)의 로우 레벨의 신호가 전달되지 않고, 제4 시점(TP4)에서 제1 커패시터(C1)의 타전극에 기록된 하이 레벨의 전압은 유지될 수 있다.
한편, 제8 시점(TP8)에서, 제n+5 캐리 라인(CR(n+5))에는 제7 시점(TP7)에서 출력된 하이 레벨의 펄스가 유지될 수 있다. 즉, 제n+5 캐리 라인(CR(n+5))에는 하이 레벨의 펄스가 인가될 수 있다. 이 경우, 제n+5 캐리 라인(CR(n+5))을 제1 센싱 캐리 라인으로 이용하는 주사 스테이지(예를 들어, 제n 주사 스테이지(STn)으로부터 5번째 이후인, 제n+5 주사 스테이지)의 제1 커패시터(C1)에 하이 레벨의 전압이 기록되며, 상기 스테이지가 제n 주사 스테이지(STn)와 함께, 센싱 기간에서 동작할 스테이지들 중 하나로 선택될 수 있다.
도 11 및 도 12를 참조하여 설명한 바와 같이, 제1 서브 제어 라인(CS1a)과 제2 서브 제어 라인(CS1b)이 교번하여 주사 스테이지들에 연결되므로, 제1 서브 제어 라인(CS1a)에 하이 레벨의 신호가 인가되더라도, 제1 서브 제어 라인(CS1a)과 연결되어 센싱 기간에서 동작할 스테이지들 중 하나로 선택된 주사 스테이지와 인접하여 제2 서브 제어 라인(CS1b)과 연결된 주사 스테이지들은, 캐리 라인에 하이 레벨의 신호가 인가되어 제45 트랜지스터(T45)(또는, 제3 트랜지스터(T3))가 턴-온되더라도, 제2 서브 제어 라인(CS1b)에 로우 레벨의 신호가 인가되므로, 제46 트래지스터(T46)(또는, 제4 트랜지스터(T4))가 턴-오프되거나 턴-오프 상태를 유지하므로, 센싱 기간에서 주사 라인 및 센싱 라인으로 신호를 출력하지 않을 수 있다. 따라서, 센싱 기간에서 동작할 스테이지들로 선택된 주사 스테이지들만 센싱 기간에서 신호를 출력하도록 할 수 있다.
도 13은 도 10의 주사 구동부에 인가되는 제어 신호들을 나타내는 도면이다.
도 13을 참조하면, 제1 서브 제어 라인(CS1a)의 신호 및 제2 서브 제어 라인(CS1b)의 신호를 제외하고, 제어 신호들(CS2, CS3, CS4, CS5, CS6)의 파형들은 도 6에 도시된 제어 신호들(CS2, CS3, CS4, CS5, CS6)의 파형들과 각각 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
표시 기간(P_DISP)에서 제1 서브 제어 라인(CS1a)의 신호 및 제2 서브 제어 라인(CS1b)의 신호를 제외하고, 제어 신호들(CS2, CS3, CS4, CS5, CS6)의 파형들은 도 6에 도시된 제어 신호들(CS2, CS3, CS4, CS5, CS6)의 파형들과 각각 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
또한, 표시 기간(P_DISP)에서 제1 서브 제어 라인(CS1a)의 신호 및 제2 서브 제어 라인(CS1b)의 신호는 도 12를 참조하여 설명한 제1 서브 제어 라인(CS1a)의 신호 및 제2 서브 제어 라인(CS1b)의 신호와 각각 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
표시 기간(P_DISP)에서 제1 서브 제어 라인(CS1a) 및 제2 서브 제어 라인(CS1b)에는 서로 다른 시점에서 하이 레벨의 신호가 인가될 수 있다. 이에 따라, 도 11 및 도 12를 참조하여 설명한 바와 같이, 제1 서브 제어 라인(CS1a)에 하이 레벨의 신호가 인가되더라도, 제1 서브 제어 라인(CS1a)과 연결되어 센싱 기간에서 동작할 스테이지들 중 하나로 선택된 주사 스테이지와 인접하여 제2 서브 제어 라인(CS1b)과 연결된 주사 스테이지들은 센싱 기간에서 주사 라인 및 센싱 라인으로 신호를 출력하지 않도록 할 수 있다.
하나의 프레임 구간(예를 들어, FRAME1)에 포함된 표시 기간(D_DISP)에서 제1 서브 제어 라인(CS1a)에 발생하는 하이 레벨의 펄스들의 개수는 상기 프레임 구간에 포함된 표시 기간(D_DISP)에서 제2 서브 제어 라인(CS1b)에 발생하는 하이 레벨의 펄스들의 개수와 동일할 수 있다. 다만, 이는 예시적인 것이며, 각각의 펄스들의 개수는 다를 수 있다. 예를 들어, 하나의 프레임 구간 동안 3개의 화소 행들에 포함된 화소들의 특성들이 센싱되는 경우, 하나의 프레임 구간에 포함된 표시 기간(D_DISP)에서 제1 서브 제어 라인(CS1a)에 발생하는 하이 레벨의 펄스들의 개수는 3개이며, 상기 프레임 구간에 포함된 표시 기간(D_DISP)에서 제2 서브 제어 라인(CS1b)에 발생하는 하이 레벨의 펄스는 없을 수 있다. 이와 다르게, 하나의 프레임 구간 동안 3개의 화소 행들에 포함된 화소들의 특성들이 센싱되는 경우, 하나의 프레임 구간에 포함된 표시 기간(D_DISP)에서 제1 서브 제어 라인(CS1a)에 발생하는 하이 레벨의 펄스들의 개수는 2개이며, 상기 프레임 구간에 포함된 표시 기간(D_DISP)에서 제2 서브 제어 라인(CS1b)에 발생하는 하이 레벨의 펄스의 개수는 1개일 수 있다.
한편, 센싱 기간(P_BLANK)에서 제1 제어 라인(CS1, 도 6 참조)의 신호, 제1 서브 제어 라인(CS1a)의 신호, 및 제2 서브 제어 라인(CS1b)의 신호에 모두 로우 레벨의 신호가 인가되며, 센싱 기간(P_BLANK)에서 제2 제어 라인(CS2)의 신호, 제3 제어 라인(CS3)의 신호, 제4 제어 라인(CS4)의 신호, 제5 제어 라인(CS5)의 신호, 및 제6 제어 라인(CS6)의 신호는 도 6 및 도 7을 참조하여 설명한 제2 제어 라인(CS2)의 신호, 제3 제어 라인(CS3)의 신호, 제4 제어 라인(CS4)의 신호, 제5 제어 라인(CS5)의 신호, 및 제6 제어 라인(CS6)의 신호와 실질적으로 동일하므로, 도 13의 센싱 기간에서 주사 구동부(13_1, 도 10 참조)의 동작은 도 7을 참조하여 설명한 센싱 기간에서 주사 구동부(13, 도 3 참조)의 동작과 실질적으로 동일할 수 있다. 따라서, 센싱 기간에서 주사 구동부(13_1, 도 10 참조)의 동작과 관련하여 중복되는 설명은 반복하지 않기로 한다.
도 14는 도 10의 주사 구동부의 구동 방법을 설명하기 위한 도면이다.
도 14를 참조하면, 제1 서브 제어 라인(CS1a), 제2 서브 제어 라인(CS1b), 주사 클록 라인들(SCCK1~SCCK6), 및 센싱 클록 라인들(SSCK1~SSCK6)에 인가되는 신호들이 도시된다.
표시 기간(P_DISP)에서 주사 클록 라인들(SCCK1~SCCK6) 및 센싱 클록 라인들(SSCK1~SSCK6)은 도 5 및 도 12를 참조하여 설명한 주사 클록 라인들(SCCK1~SCCK6) 및 센싱 클록 라인들(SSCK1~SSCK6)과 각각 실질적으로 동일하므로 중복되는 설명은 반복하지 않기로 한다.
표시 기간(P_DISP)에서, 제1 서브 제어 라인(CS1a)의 신호는 복수의 하이 레벨의 펄스를 포함할 수 있다. 유사하게, 제2 서브 제어 라인(CS1b)의 신호는 복수의 하이 레벨의 펄스를 포함할 수 있다. 일 실시예에서, 제1 서브 제어 라인(CS1a) 및 제2 서브 제어 라인(CS1b)에 교번적으로 하이 레벨의 제어 신호가 인가될 수 있다. 예를 들어, 제1 서브 제어 라인(CS1a)의 신호는 하이 레벨을 가지는 제1 펄스(PS1), 제3 펄스(PS3), 및 제5 펄스(PS5)를 포함할 수 있다. 또한, 제2 서브 제어 라인(CS1b)의 신호는 하이 레벨을 가지는 제2 펄스(PS2), 제4 펄스(PS4), 및 제6 펄스(PS6)를 포함할 수 있다. 다만, 이는 예시적인 것이며, 제1 서브 제어 라인(CS1a)의 신호는 하이 레벨을 가지는 제2 펄스(PS2), 제4 펄스(PS4), 및 제6 펄스(PS6)를 포함할 수 있고, 제2 서브 제어 라인(CS1b)의 신호는 하이 레벨을 가지는 제1 펄스(PS1), 제3 펄스(PS3), 및 제5 펄스(PS5)를 포함할 수도 있다.
도 8 및 도 14를 참조하면, 제1 서브 제어 라인(CS1a)의 신호 및 제2 서브 제어 라인(CS1b)의 신호가 각각 복수의 하이 레벨의 펄스를 포함하는 점을 제외하고, 도 14의 주사 구동부(13_1, 도 10 참조)의 동작은 도 8을 참조하여 설명한 주사 구동부(13, 도 3 참조)의 동작과 실질적으로 동일할 수 있다. 따라서, 주사 구동부(13_1, 도 10 참조)의 동작과 관련하여 중복되는 설명은 반복하지 않기로 한다.
도 15는 도 10의 주사 구동부에 포함된 제m 스테이지 그룹의 다른 예를 나타내는 회로도이다.
도 11 및 도 15를 참조하면, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제45 트랜지스터(T45), 및 제46 트랜지스터(T46)의 연결 구성을 제외하고, 도 15의 제m 스테이지 그룹(STGm_3)은 도 11의 제m 스테이지 그룹(STGm_2)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제3 트랜지스터(T3)의 일전극이 제1 서브 제어 라인(CS1a)과 연결되며, 제4 트랜지스터(T4)의 게이트 전극이 제n 캐리 라인(CRn)(또는, 제1 센싱 캐리 라인)과 연결될 수 있다.
제45 트랜지스터(T45)의 일전극이 제2 서브 제어 라인(CS1b)과 연결되며, 제46 트랜지스터(T46)의 게이트 전극이 제n+1 캐리 라인(CR(n+1))과 연결될 수 있다.
도 12 및 도 15를 참조하면, 제3 시점(TP3)에서, 제n 캐리 라인(CRn)에 하이 레벨의 펄스가 인가될 수 있다. 이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온될 수 있다.
또한, 제4 시점(TP4)에서, 제1 서브 제어 라인(CS1a)에 하이 레벨의 펄스가 발생할 수 있다. 턴-온된 제3 트랜지스터(T3) 및 턴-온된 제4 트랜지스터(T4)를 통해서 제1 커패시터(C1)의 타전극에 하이 레벨의 전압이 기록될 수 있다. 즉, 제1 서브 제어 라인(CS1a)에 하이 레벨의 펄스가 발생한 경우, 제n 캐리 라인(CRn)에 하이 레벨의 펄스가 인가되는 제n 주사 스테이지(STn)의 제1 커패시터(C1)의 타전극에만 하이 레벨의 전압이 기록되며, 제n 주사 스테이지(STn)가 센싱 기간에서 동작할 스테이지들 중 하나로 선택될 수 있다.
한편, 제4 시점(TP4)에서, 제n+1 캐리 라인(CR(n+1))에 하이 레벨의 펄스가 인가될 수 있다. 이 경우, 제45 트랜지스터(T45) 및 제46 트랜지스터(T46)가 턴-온될 수 있다.
다만, 제4 시점(TP4)에서, 제2 서브 제어 라인(CS1b)에 로우 레벨의 펄스가 인가되므로, 턴-온된 제45 트랜지스터(T45) 및 턴-온된 제46 트랜지스터(T46)를 통해서 제6 커패시터(C6)의 일전극의 로우 레벨의 전압이 기록되며, 제n+1 주사 스테이지(ST(n+1))는 센싱 기간에서 동작할 스테이지로 선택되지 않을 수 있다.
지금까지 참조한 도면과 기재된 발명의 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
STGm: 스테이지 그룹
STn: 제1 주사 스테이지
ST(n+1): 제2 주사 스테이지

Claims (28)

  1. 복수의 주사 스테이지들을 포함하고,
    상기 복수의 주사 스테이지들 중 제1 주사 스테이지는,
    게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결되는 제1 트랜지스터;
    게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제2 트랜지스터;
    게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 제2 센싱 캐리 라인과 연결되는 제3 트랜지스터;
    게이트 전극이 제1 제어 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결되는 제4 트랜지스터;
    게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결되는 제5 트랜지스터;
    일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결되는 제1 커패시터; 및
    게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제6 트랜지스터를 포함하는,
    주사 구동부.
  2. 제1 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극이 제1 Q 노드에 연결되고, 일전극이 상기 제2 제어 라인과 연결되고, 타전극이 상기 제1 노드와 연결되는 제7 트랜지스터를 더 포함하는,
    주사 구동부.
  3. 제1 항에 있어서, 상기 제1 제어 라인을 통해 제공되는 제1 제어 신호는 하나의 프레임 동안 복수의 펄스들을 포함하고,
    상기 제1 센싱 캐리 라인을 통해 제공되는 제1 센싱 캐리 신호의 펄스 및 상기 제2 센싱 캐리 라인을 통해 제공되는 제2 센싱 캐리 신호의 펄스가 모두 상기 제1 제어 신호의 상기 펄스들 중 하나와 중첩하는 동안, 상기 제2 센싱 캐리 신호가 상기 제1 커패시터에 기록되는,
    주사 구동부.
  4. 제1 항에 있어서, 상기 제1 주사 스테이지는,
    일전극이 상기 제1 트랜지스터의 게이트 전극에 연결되고, 타전극이 상기 제1 트랜지스터의 타전극과 연결되는 제2 커패시터;
    게이트 전극이 상기 제1 Q 노드에 연결되고, 일전극이 제1 센싱 클록 라인에 연결되고, 타전극이 제1 센싱 라인에 연결되는 제8 트랜지스터;
    일전극이 상기 제8 트랜지스터의 게이트 전극과 연결되고, 타전극이 상기 제8 트랜지스터의 타전극과 연결되는 제3 커패시터; 및
    게이트 전극이 상기 제1 Q 노드에 연결되고, 일전극이 제1 캐리 클록 라인에 연결되고, 타전극이 제1 캐리 라인에 연결되는 제9 트랜지스터를 더 포함하는,
    주사 구동부.
  5. 제4 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극이 제1 리셋 캐리 라인과 연결되고, 일전극이 상기 제1 Q 노드와 연결되고, 타전극이 제1 전원 라인과 연결되는 제10 트랜지스터를 더 포함하는,
    주사 구동부.
  6. 제5 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극이 제1 QB 노드에 연결되고, 일전극이 상기 제1 Q 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제11 트랜지스터; 및
    게이트 전극이 제2 QB 노드에 연결되고, 일전극이 상기 제1 Q 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제12 트랜지스터를 더 포함하는,
    주사 구동부.
  7. 제6 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 캐리 라인과 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제13 트랜지스터;
    게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 캐리 라인과 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제14 트랜지스터;
    게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 센싱 라인과 연결되고, 타전극이 제2 전원 라인과 연결되는 제15 트랜지스터;
    게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 센싱 라인과 연결되고, 타전극이 상기 제2 전원 라인과 연결되는 제16 트랜지스터;
    게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 주사 라인과 연결되고, 타전극이 상기 제2 전원 라인과 연결되는 제17 트랜지스터; 및
    게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 주사 라인과 연결되고, 타전극이 상기 제2 전원 라인과 연결되는 제18 트랜지스터를 더 포함하는,
    주사 구동부.
  8. 제7 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극이 제4 제어 라인과 연결되고, 일전극이 상기 제5 트랜지스터의 게이트 전극에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제19 트랜지스터를 더 포함하는,
    주사 구동부.
  9. 제8 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제1 Q 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제20 트랜지스터;
    게이트 전극이 상기 제1 Q 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제1 QB 노드에 연결되는 제21 트랜지스터; 및
    게이트 전극이 상기 제1 주사 캐리 라인과 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제1 QB 노드에 연결되는 제22 트랜지스터를 더 포함하는,
    주사 구동부.
  10. 제9 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 상기 제1 전원 라인과 연결되는 제23 트랜지스터; 및
    게이트 전극이 상기 제3 제어 라인과 연결되고, 일전극이 상기 제23 트랜지스터의 타전극과 연결되고, 타전극이 상기 제1 QB 노드와 연결되는 제24 트랜지스터를 더 포함하는,
    주사 구동부.
  11. 제10 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극 및 일전극이 제5 제어 라인과 연결되는 제25 트랜지스터; 및
    게이트 전극이 상기 제25 트랜지스터의 타전극과 연결되고, 일전극이 상기 제5 제어 라인과 연결되고, 타전극이 상기 제1 QB 노드에 연결되는 제26 트랜지스터를 더 포함하는,
    주사 구동부.
  12. 제11 항에 있어서, 상기 제1 주사 스테이지는,
    게이트 전극이 상기 제1 Q 노드에 연결되고, 일전극이 상기 제26 트랜지스터의 게이트 전극에 연결되고, 타전극이 제3 전원 라인과 연결되는 제27 트랜지스터; 및
    게이트 전극이 제2 Q 노드에 연결되고, 일전극이 상기 제26 트랜지스터의 게이트 전극과 연결되고, 타전극이 상기 제3 전원 라인과 연결되는 제28 트랜지스터를 더 포함하는,
    주사 구동부.
  13. 제12 항에 있어서, 상기 제19 트랜지스터는,
    게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제4 트랜지스터의 타전극과 연결되는 제1 서브 트랜지스터; 및
    게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제1 서브 트랜지스터의 타전극과 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제2 서브 트랜지스터를 포함하고,
    상기 제1 주사 스테이지는,
    게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 상기 제4 트랜지스터의 일전극과 연결되고, 타전극이 상기 제2 제어 라인과 연결되는 제29 트랜지스터를 더 포함하는,
    주사 구동부.
  14. 제13 항에 있어서, 상기 복수의 주사 스테이지들 중 제2 주사 스테이지는,
    게이트 전극이 상기 제2 Q 노드에 연결되고, 일전극이 제2 주사 라인과 연결되고, 타전극이 제2 주사 클록 라인과 연결되는 제30 트랜지스터;
    상기 제30 트랜지스터의 게이트 전극과 일전극을 연결하는 제4 커패시터;
    게이트 전극이 상기 제2 Q 노드에 연결되고, 일전극이 제2 센싱 라인과 연결되고, 타전극이 제2 센싱 클록 라인과 연결되는 제31 트랜지스터;
    상기 제31 트랜지스터의 게이트 전극과 일전극을 연결하는 제5 커패시터; 및
    게이트 전극이 상기 제2 Q 노드에 연결되고, 일전극이 제2 캐리 라인과 연결되고, 타전극이 제2 캐리 클록 라인과 연결되는 제32 트랜지스터를 포함하는,
    주사 구동부.
  15. 제14 항에 있어서, 상기 제2 주사 스테이지는,
    게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제33 트랜지스터; 및
    게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제34 트랜지스터를 더 포함하는,
    주사 구동부.
  16. 제15 항에 있어서, 상기 제2 주사 스테이지는,
    게이트 전극, 일전극, 및 타전극을 포함하고, 게이트 전극과 타전극이 제6 제어 라인과 연결되는 제35 트랜지스터;
    게이트 전극이 상기 제35 트랜지스터의 일전극과 연결되고, 일전극이 상기 제2 QB 노드에 연결되고, 타전극이 상기 제6 제어 라인과 연결되는 제36 트랜지스터;
    게이트 전극이 상기 제1 Q 노드와 연결되고, 일전극이 상기 제3 전원 라인과 연결되고, 타전극이 상기 제36 트랜지스터의 게이트 전극에 연결되는 제37 트랜지스터; 및
    게이트 전극이 상기 제2 Q 노드와 연결되고, 일전극이 상기 제3 전원 라인과 연결되고, 타전극이 제36 트랜지스터의 게이트 전극과 연결되는 제38 트랜지스터를 더 포함하는,
    주사 구동부.
  17. 제16 항에 있어서, 상기 제2 주사 스테이지는,
    게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 캐리 라인과 연결되는 제39 트랜지스터;
    게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 캐리 라인과 연결되는 제40 트랜지스터;
    게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제2 전원 라인과 연결되고, 타전극이 상기 제2 센싱 라인과 연결되는 제41 트랜지스터;
    게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제2 전원 라인과 연결되고, 타전극이 상기 제2 센싱 라인과 연결되는 제42 트랜지스터;
    게이트 전극이 상기 제1 QB 노드에 연결되고, 일전극이 상기 제2 전원 라인과 연결되고, 타전극이 상기 제2 주사 라인과 연결되는 제43 트랜지스터; 및
    게이트 전극이 상기 제2 QB 노드에 연결되고, 일전극이 상기 제2 전원 라인과 연결되고, 타전극이 상기 제2 주사 라인과 연결되는 제44 트랜지스터를 더 포함하는,
    주사 구동부.
  18. 제17 항에 있어서, 상기 제2 주사 스테이지는,
    게이트 전극이 상기 제2 센싱 캐리 라인과 연결되고, 일전극이 제3 센싱 캐리 라인과 연결되는 제45 트랜지스터;
    게이트 전극이 상기 제1 제어 라인에 연결되고, 일전극이 상기 제45 트랜지스터의 타전극과 연결되는 제46 트랜지스터;
    게이트 전극이 상기 제3 제어 라인과 연결되고, 일전극이 상기 제2 Q 노드와 연결되고, 타전극이 제2 노드와 연결되는 제47 트랜지스터;
    게이트 전극이 상기 제46 트랜지스터의 타전극과 연결되고, 일전극이 상기 제2 노드에 연결되고, 타전극이 상기 제2 제어 라인과 연결되는 제48 트랜지스터; 및
    일전극이 상기 제48 트랜지스터의 게이트 전극에 연결되고, 타전극이 상기 제48 트랜지스터의 타전극과 연결되는 제6 커패시터를 더 포함하는,
    주사 구동부.
  19. 제18 항에 있어서, 상기 제2 주사 스테이지는,
    일전극이 상기 제2 Q 노드와 연결되고, 게이트 전극 및 타전극이 제2 주사 캐리 라인과 연결되는 제49 트랜지스터; 및
    게이트 전극이 상기 제2 Q 노드와 연결되고, 일전극이 상기 제2 제어 라인과 연결되고, 타전극이 상기 제2 노드와 연결된 제50 트랜지스터를 더 포함하는,
    주사 구동부.
  20. 제19 항에 있어서, 상기 제2 주사 스테이지는,
    게이트 전극이 상기 제46 트랜지스터의 타전극과 연결되고, 일전극이 상기 제1 전원 라인과 연결되는 제51 트랜지스터; 및
    게이트 전극이 상기 제3 제어 라인과 연결되고, 일전극이 상기 제51 트랜지스터의 타전극과 연결되고, 타전극이 상기 제2 QB 노드와 연결되는 제52 트랜지스터를 더 포함하는,
    주사 구동부.
  21. 제20 항에 있어서, 상기 제2 주사 스테이지는,
    게이트 전극이 상기 제2 Q 노드에 연결되고, 일전극이 상기 제2 QB 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제53 트랜지스터; 및
    게이트 전극이 상기 제1 주사 캐리 라인과 연결되고, 일전극이 상기 제2 QB 노드에 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 제54 트랜지스터를 더 포함하는,
    주사 구동부.
  22. 제21 항에 있어서, 상기 제2 주사 스테이지는,
    게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제55 트랜지스터; 및
    게이트 전극이 상기 제1 리셋 캐리 라인과 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제56 트랜지스터를 더 포함하는,
    주사 구동부.
  23. 제22 항에 있어서, 상기 제2 주사 스테이지는,
    게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제1 전원 라인과 연결되고, 타전극이 상기 제48 트랜지스터의 게이트 전극에 연결되는 제57 트랜지스터를 더 포함하는,
    주사 구동부.
  24. 제23 항에 있어서, 상기 제57 트랜지스터는,
    게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제46 트랜지스터의 타전극과 연결되는 제3 서브 트랜지스터; 및
    게이트 전극이 상기 제4 제어 라인과 연결되고, 일전극이 상기 제3 서브 트랜지스터의 타전극과 연결되고, 타전극이 상기 제1 전원 라인과 연결되는 연결되는 제4 서브 트랜지스터를 포함하고,
    상기 제2 주사 스테이지는,
    게이트 전극이 상기 제46의 타전극과 연결되고, 일전극이 상기 제2 제어 라인과 연결되고, 타전극이 상기 제46 트랜지스터의 일전극과 연결되는 제58 트랜지스터를 더 포함하는,
    주사 구동부.
  25. 복수의 주사 스테이지들을 포함하고,
    상기 복수의 주사 스테이지들 중 제1 주사 스테이지는,
    게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결되는 제1 트랜지스터;
    게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제2 트랜지스터;
    게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 제1 제어 라인과 연결되는 제3 트랜지스터;
    게이트 전극이 제2 센싱 캐리 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결되는 제4 트랜지스터;
    게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결되는 제5 트랜지스터;
    일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결되는 제1 커패시터; 및
    게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제6 트랜지스터를 포함하는,
    주사 구동부.
  26. 복수의 주사 스테이지들을 포함하고,
    상기 주사 스테이지들 중 홀수 번째 스테이지들은 제1 서브 제어 라인에 연결되고, 상기 주사 스테이지들 중 짝수 번째 스테이지들은 제2 서브 제어 라인에 연결되며,
    상기 복수의 주사 스테이지들 중 제1 주사 스테이지는,
    게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결되는 제1 트랜지스터;
    게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제2 트랜지스터;
    게이트 전극 및 일전극이 제1 센싱 캐리 라인과 연결되는 제3 트랜지스터;
    게이트 전극이 제1 서브 제어 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결되는 제4 트랜지스터;
    게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결되는 제5 트랜지스터;
    일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결되는 제1 커패시터; 및
    게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제6 트랜지스터를 포함하는,
    주사 구동부.
  27. 제26 항에 있어서, 상기 복수의 주사 스테이지들 중 제2 주사 스테이지는,
    게이트 전극이 제2 Q 노드에 연결되고, 일전극이 제2 주사 클록 라인에 연결되고, 타전극이 제2 주사 라인에 연결되는 제7 트랜지스터;
    게이트 전극 및 일전극이 제2 주사 캐리 라인과 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제8 트랜지스터;
    게이트 전극 및 일전극이 제2 센싱 캐리 라인과 연결되는 제9 트랜지스터;
    게이트 전극이 제2 서브 제어 라인과 연결되고, 일전극이 상기 제9 트랜지스터의 타전극과 연결되는 제10 트랜지스터;
    게이트 전극이 상기 제10 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제2 노드에 연결되는 제11 트랜지스터;
    일전극이 상기 제11 트랜지스터의 일전극과 연결되고, 타전극이 상기 제11 트랜지스터의 게이트 전극과 연결되는 제2 커패시터; 및
    게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제2 노드에 연결되고, 타전극이 상기 제2 Q 노드에 연결되는 제12 트랜지스터를 포함하는,
    주사 구동부.
  28. 복수의 주사 스테이지들을 포함하고,
    상기 주사 스테이지들 중 홀수 번째 스테이지들은 제1 서브 제어 라인에 연결되고, 상기 주사 스테이지들 중 짝수 번째 스테이지들은 제2 서브 제어 라인에 연결되며,
    상기 복수의 주사 스테이지들 중 제1 주사 스테이지는,
    게이트 전극이 제1 Q 노드에 연결되고, 일전극이 제1 주사 클록 라인에 연결되고, 타전극이 제1 주사 라인에 연결되는 제1 트랜지스터;
    게이트 전극 및 일전극이 제1 주사 캐리 라인과 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제2 트랜지스터;
    게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 제1 서브 제어 라인과 연결되는 제3 트랜지스터;
    게이트 전극이 제1 센싱 캐리 라인과 연결되고, 일전극이 상기 제3 트랜지스터의 타전극과 연결되는 제4 트랜지스터;
    게이트 전극이 상기 제4 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인과 연결되고, 타전극이 제1 노드에 연결되는 제5 트랜지스터;
    일전극이 상기 제5 트랜지스터의 일전극과 연결되고, 타전극이 상기 제5 트랜지스터의 게이트 전극과 연결되는 제1 커패시터; 및
    게이트 전극이 제3 제어 라인과 연결되고, 일전극이 상기 제1 노드에 연결되고, 타전극이 상기 제1 Q 노드에 연결되는 제6 트랜지스터를 포함하는,
    주사 구동부.
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