CN115101011A - 配置成控制发光元件的像素电路 - Google Patents

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CN115101011A
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柳濑慈郎
松枝洋二郎
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Wuhan Tianma Microelectronics Co Ltd
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Abstract

本发明涉及配置成控制发光元件的像素电路。该像素电路包括驱动晶体管，该驱动晶体管配置成控制发光元件的驱动电流。第一电容元件和第二电容元件串联连接在驱动晶体管的栅极和源极之间。第一开关晶体管配置成切换数据线与位于第一电容元件和第二电容元件之间的中间节点之间的连接/断开。第二开关晶体管配置成切换驱动晶体管的栅极和漏极之间的连接/断开。第三开关晶体管配置成切换中间节点和基准电源线之间的连接/断开。第四开关晶体管配置成切换驱动电流从驱动晶体管向发光元件的供应/不供应。第五开关晶体管配置成切换发光元件的阳极和复位电源线之间的连接/断开。

Description

配置成控制发光元件的像素电路
技术领域
本发明涉及配置成控制发光元件的像素电路。
背景技术
有机发光二极管(OLED)元件是电流驱动型的自发光元件，因此不需要背光源。除此之外，OLED元件还具有实现低功耗、宽视角和高对比度的优点。有望为平板显示设备的发展做出贡献。
有源矩阵(AM)OLED显示装置包括用于选择像素的晶体管和用于向像素供应电流的驱动晶体管。OLED显示装置中的晶体管是薄膜晶体管(TFT)；通常，使用低温多晶硅(LTPS)TFT。
TFT的阈值电压和电荷迁移率具有变化。由于驱动晶体管决定了OLED显示装置的发光强度，因此它们的电气特性的变化可能会引起亮度不均匀。因此，典型的OLED显示装置包括用于补偿驱动晶体管的阈值电压的变化和偏移的调整电路。
OLED显示装置可能会出现重影，这种现象称为图像残留。例如，在显示黑白棋盘格图案一定时间后显示中间发光水平的全屏图像时，OLED显示装置会显示一段时间的不同发光水平的棋盘格图案的重影。
这是由驱动晶体管的迟滞效应引起的。迟滞效应会引起一种现象，使得场效应晶体管中的漏电流在栅极-源极电压从高电压变化到低电压的情况和栅极-源极电压从低电压变化到高电压的情况下不同地流过。
也就是说，在发光强度从黑色灰度变为中间灰度的像素和发光强度从白色灰度变为中间灰度的像素之间流过不同的漏极电流。为此，OLED显示装置发出不同强度的光。漏极电流的这种差异持续了几帧，因此，发光强度的差异被视觉识别为重影。漏极电流的这种行为可以通过滞后效应由电流瞬态响应特性来解释。
发明内容
由显示黑白棋盘格图案后的图像残留引起的重影可以是显示黑色的区域变得相对较暗的类型或显示黑色的区域变得相对较亮的类型。这同样适用于显示白色的区域。图像残留取决于驱动TFT的滞后效应引起的电流瞬态响应特性以及像素电路对驱动TFT施加的阈值电压补偿的特性。因此，需要一种减少像素电路的图像残留的技术。
本发明的一个方面是一种像素电路，其配置成控制发光元件的发光，所述像素电路包括：发光元件；驱动晶体管，其配置成控制发光元件的驱动电流；第一电容元件和第二电容元件，它们串联连接在驱动晶体管的栅极和源极之间；第一开关晶体管，其配置成切换数据线与位于第一电容元件和第二电容元件之间的中间节点之间的连接/断开；第二开关晶体管，其配置成切换驱动晶体管的栅极和漏极之间的连接/断开；第三开关晶体管，其配置成切换中间节点和基准电源线之间的连接/断开；第四开关晶体管，其配置成切换驱动电流从驱动晶体管向发光元件的供应/不供应；以及第五开关晶体管，其配置成切换发光元件的阳极和复位电源线之间的连接/断开，其中，在初始化时段期间，第一开关晶体管截止，并且第二开关晶体管、第三开关晶体管、第四开关晶体管和第五开关晶体管导通，其中，在初始化时段之后的阈值补偿时段期间，第一开关晶体管和第四开关晶体管截止，并且第二开关晶体管、第三开关晶体管和第五开关晶体管导通，其中，在阈值补偿时段之后的数据写入时段期间，第一开关晶体管导通，并且第二开关晶体管、第三开关晶体管、第四开关晶体管和第五开关晶体管截止，以及其中，在数据写入时段之后的发光时段期间，第四开关晶体管导通，并且第一开关晶体管、第二开关晶体管、第三开关晶体管和第五开关晶体管截止。
本发明的一个方面是一种像素电路，其配置成控制发光元件的发光，该像素电路包括：发光元件；驱动晶体管，其配置成控制发光元件的驱动电流；第三电容元件和第四电容元件，它们串联连接在驱动晶体管的栅极和源极之间；第六开关晶体管，其配置成切换驱动晶体管的栅极和数据线之间的连接/断开；第七开关晶体管，其配置成切换电流从正电源线向驱动晶体管的供应/不供应；连接线，其连接位于驱动晶体管和第七开关晶体管之间的中间节点和位于第三电容元件和第四电容元件之间的中间节点；第八开关晶体管，其配置成切换驱动晶体管的栅极和基准电源线之间的连接/断开；第九开关晶体管，其配置成切换电流从驱动晶体管向发光元件的供应/不供应；以及第十开关晶体管，其配置成切换复位电源线与位于驱动晶体管和第九开关晶体管之间的中间节点之间的连接/断开，其中，在初始化时段期间，第六开关晶体管截止，并且第七开关晶体管、第八开关晶体管、第九开关晶体管和第十开关晶体管导通，其中，在初始化时段之后的阈值补偿时段期间，第八开关晶体管和第十开关晶体管导通，并且第六开关晶体管、第七开关晶体管和第九开关晶体管截止，其中，在阈值补偿时段之后的数据写入时段期间，第六开关晶体管导通，并且第七开关晶体管、第八开关晶体管、第九开关晶体管和第十开关晶体管截止，以及其中，在数据写入时段之后的发光时段期间，第七开关晶体管和第九开关晶体管导通，并且第六开关晶体管、第八开关晶体管和第十开关晶体管截止。
本发明的一个方面是一种像素电路，其配置成控制发光元件的发光，该像素电路包括：发光元件；驱动晶体管，其配置成控制发光元件的驱动电流；第五电容元件和第六电容元件，它们串联连接在驱动晶体管的栅极和源极之间；第十一开关晶体管，其配置成切换数据线与位于第五电容元件和第六电容元件之间的中间节点之间的连接/断开；第十二开关晶体管，其配置成切换电流从正电源线向驱动晶体管的供应/不供应；第十三开关晶体管，其配置成切换驱动晶体管的栅极和基准电源线之间的连接/断开；第十四开关晶体管，其配置成切换位于驱动晶体管和第十二开关晶体管之间的中间节点与位于第五电容元件和第六电容元件之间的中间节点之间的连接/断开；以及第十五开关晶体管，其配置成切换发光元件的阳极和复位电源线之间的连接/断开，其中，在初始化时段期间，第十一开关晶体管截止，并且第十二开关晶体管、第十三开关晶体管、第十四开关晶体管和第十五开关晶体管导通，其中，在初始化时段之后的阈值补偿时段期间，第十一开关晶体管和第十二开关晶体管截止，并且第十三开关晶体管、第十四开关晶体管和第十五开关晶体管导通，其中，在阈值补偿时段之后的数据写入时段期间，第十一开关晶体管导通，并且第十二开关晶体管、第十三开关晶体管、第十四开关晶体管和第十五开关晶体管截止，以及其中,在数据写入时段之后的发光时段期间，第十二开关晶体管导通，并且第十一开关晶体管、第十三开关晶体管、第十四开关晶体管和第十五开关晶体管截止。
本发明的一个方面减少了显示设备的图像残留。
应当理解，上面的概述和以下详细描述都是示例性和解释性的，而不是对本发明的限制。
附图说明
图1示意性地示出了显示设备的OLED显示装置的配置示例；
图2示出了本说明书的一个实施方式的像素电路及其控制信号的配置示例；
图3是在一帧时段内控制图2所示的像素电路的信号的时序图；
图4A示出了在初始化时段中，图2所示的像素电路中的晶体管导通、一些节点处的电位、以及电流的流动；
图4B示出了在Vth补偿时段中，图2所示的像素电路中的晶体管导通、一些节点处的电位、以及电流的流动；
图4C示出了在数据写入时段中，图2所示的像素电路中的晶体管导通以及一些节点处的电位；
图5A示出了连续像素行的一种选择信号的时间变化；
图5B示出了连续像素行的另一种选择信号的时间变化；
图5C示出了连续像素行的发光控制信号的时间变化；
图6示出了本说明书的一个实施方式的另一配置示例中的像素电路；
图7A示出了在初始化时段中，图6所示的像素电路中的晶体管导通；
图7B示出了在Vth补偿时段中，图6所示的像素电路中的晶体管导通、一些节点处的电位、以及电流的流动；
图8示出了本说明书的一个实施方式的又一配置示例中的像素电路；
图9示出了本说明书的一个实施方式的再一配置示例中的像素电路；
图10是用于在一帧时段内控制图9所示的像素电路的信号的时序图；
图11A示出了在初始化时段中，图9所示的像素电路中的晶体管导通以及一些节点处的电位；
图11B示出了在Vth补偿时段中，图9所示的像素电路中的晶体管导通以及一些节点处的电位；
图11C示出了在数据写入时段中，图9所示的像素电路中的晶体管导通以及一些节点处的电位；
图12A示出了本说明书的一个实施方式的像素电路及其控制信号的另一配置示例；
图12B是用于控制图12A所示的像素电路的信号的时序图；
图13A示出了本说明书的一个实施方式的像素电路及其控制信号的又一配置示例；
图13B是用于说明图13A的像素电路防止直通电流从一个电源流到另一个电源的效果的图；
图14是用于在一帧时段内控制图13A所示的像素电路的信号的时序图；
图15示意性地示出了用于将控制信号供应给图13A所示的像素电路的电路布局的示例；
图16示出了负图像残留中的两个像素的驱动电流(瞬态电流)的变化；
图17是指示瞬态电流之差与预期电流L的比值│ΔIR│/L与Vth补偿时段之间的关系的测量值的图；
图18示出了选择信号和数据信号之间的相位差的示例；
图19A提供了关于驱动晶体管的栅极电压Vg、选择信号S2和数据信号Vdata的时间变化的相关示例的模拟结果；
图19B提供了本说明书的一个实施方式的关于驱动晶体管的栅极电压Vg、选择信号S2和数据信号Vdata的时间变化的模拟结果；
图20A提供了关于栅极电压对相位差的依赖性的相关示例的模拟结果；
图20B提供了本说明书的一个实施方式的关于栅极电压对相位差的依赖性的模拟结果；
图21A示出了在初始化时段中，像素电路中的电流的流动；
图21B示出了图21A所示的电路的等效电路；以及
图22示出了选择信号和发光控制信号的电位的示例。
具体实施方式
在下文中，将参照附图具体描述本发明的实施方式。附图中共同的元件由相同的附图标记表示，并且附图中的每个元件可能在尺寸和/或形状上被夸大以便清楚理解描述。
以下公开的是改善电致发光显示装置中的驱动电流控制的技术，更具体地，是减少电致发光显示装置中的图像残留的技术。电致发光显示装置是利用响应于驱动电流而发光的发光元件的显示装置，例如有机发光二极管(OLED)显示装置。
显示设备的配置
图1示意性地示出了显示设备的OLED显示装置10的配置示例。图1中的水平方向为X轴方向，竖直方向为Y轴方向，Y轴方向与X轴方向垂直。OLED显示装置10包括在其上形成OLED元件(有机发光元件)的薄膜晶体管(TFT)基板100、用于封装OLED元件的封装基板150。
TFT基板100与封装基板150之间的空间填充有诸如干燥氮气的惰性气体并被密封。代替封装基板150，可以采用具有不同结构的结构封装单元，例如利用薄膜封装的结构封装单元。
在TFT基板100的显示区域125的外侧的阴极电极区域114的周边，设置有扫描电路131和132、驱动器IC 134、和解复用器136。驱动器IC 134通过柔性印刷电路(FPC)135连接到外部装置。扫描电路131和132驱动TFT基板100上的扫描线。
例如，驱动器IC 134安装有各向异性导电膜(ACF)。驱动器IC 134向扫描电路131和132提供电源信号和时序信号(控制信号)，并且进一步向解复用器136提供数据信号。
解复用器136将驱动器IC 134的一个引脚的输出依次输出到d条数据线(d是大于1的整数)。解复用器136在每个扫描时段将来自驱动器IC 134的数据信号的输出数据线改变d次，以驱动驱动器IC 134的输出引脚的d倍的数据线。
显示区域125包括多个OLED元件(像素)和用于控制多个像素的发光的多个像素电路。在彩色OLED显示装置的示例中，每个OLED元件发射红色、蓝色和绿色中的一种颜色的光。多个像素电路构成像素电路阵列。
如稍后将描述的，每个像素电路包括驱动TFT(驱动晶体管)和存储用于确定驱动TFT的驱动电流的信号电压的存储电容器。由数据线传输的数据信号被调整用于驱动TFT的阈值电压Vth并且被存储到存储电容器。存储电容器的电压决定驱动TFT的栅极电压(Vgs)。存储电容器中的调整后的控制电压以模拟方式改变驱动TFT的电导，以将与发光水平相对应的正向偏置电流供应给OLED元件。
像素电路的配置
图2示出了本说明书的一个实施方式中的像素电路200及其控制信号的配置示例。像素电路200包含在第k像素电路行(k是整数)中。像素电路200包括六个晶体管(TFT)P1至P6，每个晶体管都具有栅极、源极和漏极。本示例中的所有晶体管P1到P6都是p型TFT。p型TFT可以是低温多晶硅TFT。晶体管P2、晶体管P3、晶体管P4、晶体管P5和晶体管P6分别为第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管和第五开关晶体管。
晶体管P1是用于控制流向OLED元件E1的电流量的驱动晶体管。驱动晶体管P1的源极连接到用于传输正电源电位VDD的电源线241。驱动晶体管P1根据串联连接的存储电容元件C1、C2中存储的电压，控制从电源线241向OLED元件E1供应的电流量。存储电容元件C1和C2在整个一帧时段中保持写入电压。OLED元件E1的阴极连接到用于传输来自阴极电源的负电源电位VEE的电源线204。存储电容元件C1和C2分别是第一电容元件和第二电容元件。
电容元件C1和C2串联连接在用于传输正电源电位VDD的电源线241和驱动晶体管P1的栅极之间。电容元件C1的一端与电源线241连接，电容元件C1的另一端与电容元件C2的一端连接。电容元件C2的另一端连接到驱动晶体管P1的栅极。晶体管P4的源极/漏极和晶体管P2的源极/漏极连接到电容元件C1和C2之间的中间节点。
串联的存储电容元件C1和C2的复合电容器存储驱动晶体管P1的栅极与电源线241或驱动晶体管P1的源极之间的电压。驱动晶体管P1的源极连接到电源线241；源极电位处于正电源电位VDD。因此，存储电容元件C1和C2存储驱动晶体管P1的栅极-源极电压。
晶体管P5是发光控制开关晶体管，用于控制驱动电流向OLED元件E1的供应的开/关以及由此产生的OLED元件E1的发光。晶体管P5的源极连接到驱动晶体管P1的漏极。晶体管P5切换从其漏极连接的OLED元件E1的电流供应的开/关。晶体管P5的栅极连接到用于传输发光控制信号Em的控制信号线233，晶体管P5由来自扫描电路132的发光控制信号Em控制。发光控制信号是用于控制OLED元件E1的发光的选择信号。
晶体管P6用于向OLED元件E1的阳极提供复位电位Vrst。晶体管P6的源极/漏极的一端连接到用于传输复位电位Vrst的电源线242，另一端连接到OLED元件E1的阳极。复位电位Vrst可以等于负电源电位VEE。然后，可以在复位电位Vrst和负电源电位VEE之间共享传输线(电源线)。
晶体管P6的栅极连接至用于传输选择信号S1的控制信号线231，晶体管P6由选择信号S1控制。当晶体管P6通过来自扫描电路131的选择信号S1导通时，晶体管P6将由电源线242传输的复位电位Vrst供应给OLED元件E1的阳极。晶体管P5和P6还通过晶体管P3将复位电位Vrst供应给驱动晶体管P1的栅极。
晶体管P3是将用于对驱动晶体管P1施加阈值校准(阈值补偿)的电压写入存储电容元件C1和C2的开关晶体管(阈值补偿晶体管)，并且也是用于复位驱动晶体管P1的栅极电位的晶体管。晶体管P3的源极和漏极连接驱动晶体管P1的栅极和漏极。因此，当晶体管P3导通时，驱动晶体管P1是二极管连接的。
晶体管P4用于将用于对驱动晶体管P1施加阈值补偿的电压写入存储电容元件C1和C2。晶体管P4控制是否向存储电容元件C1和C2供应基准电位Vref。基准电位Vref可以等于正电源电位VDD。然后，可以在基准电位Vref和正电源电位VDD之间共享传输线(电源线)。晶体管P4的源极/漏极的一端连接到用于传输基准电位Vref的电源线202，另一端连接到电容元件C1和C2之间的中间节点。晶体管P4的栅极连接到用于传输选择信号S1的控制信号线231，晶体管P4由从扫描电路131输入到其栅极的选择信号S1控制。
晶体管P3、P6和P4由选择信号S1控制。因此，这些晶体管P3、P6和P4同时导通/截止。在这些晶体管导通的时段中，晶体管P5导通以复位驱动晶体管P1的栅极电位，然后截止。当晶体管P3和P4导通时，晶体管P1为二极管连接的晶体管。基于正电源电位VDD和基准电位Vref的阈值补偿电压被写入存储电容元件C1和C2。
晶体管P2是用于选择要被供应数据信号的像素电路并将数据信号(数据信号电压)Vdata写入存储电容元件C1和C2的开关晶体管。晶体管P2的源极/漏极的一端连接到存储电容元件C1和C2，另一端连接到用于传输数据信号Vdata的数据线237。
晶体管P2的栅极连接到用于传输来自扫描电路131的选择信号S2的控制信号线232。晶体管P2由选择信号S2控制。选择信号S2是与选择信号S1不同的信号。对于像素电路200，选择信号S2是用于控制将数据信号Vdata供应给存储电容元件C1和C2的选择信号。当晶体管P2导通时，晶体管P2将从驱动器IC 134通过数据线237供应的数据信号Vdata供应给存储电容元件C1和C2。
像素电路的操作
图3是用于在一帧时段内控制图2所示的像素电路200的信号的时序图。图3是用于选择第k像素电路行并将数据信号Vdata写入像素电路200的时序图。具体地，图3所示的信号是选择信号S1、选择信号S2、发光控制信号Em和数据信号Vdata。
时间T1之前的时段是发光时段。选择信号S1和S2为高电平，发光控制信号Em为低电平。在此时段期间，晶体管P5导通，其余晶体管截止。因此，串联的存储电容元件C1和C2的复合电容器中存储的电压使得驱动电流从电源线241通过驱动晶体管P1和晶体管P5供应给OLED元件E1，从而OLED元件E1发光。
从时间T1到时间T2的时段是初始化时段。在时间T1，选择信号S1从高电平变为低电平。选择信号S2保持高电平并且发光控制信号Em保持低电平。晶体管P3、P4和P6在时间T1导通。晶体管P2保持截止，晶体管P5保持导通。
图4A示出了在初始化时段，像素电路200中晶体管导通、一些节点处的电位以及电流的流动。电流从基准电位Vref的传输线202通过晶体管P4、P3、P5和P6流到复位电位Vrst的传输线242。另一电流从正电源电位VDD的传输线241通过晶体管P1、P5和P6流到复位电位Vrst的传输线242。
电容元件C1和C2之间的中间节点处的电位变为基准电位Vref。存储在电容元件C2中的电荷被放电以初始化(复位)驱动晶体管P1的栅极电位。驱动晶体管P1的栅极电位变为复位电位Vrst。每帧供应给驱动晶体管P1的栅极的复位电位Vrst复位与前一帧的发光灰度相对应的电压并减小滞后效应。此外，OLED元件的阳极电位被初始化。阳极电位降低到复位电位Vrst，这防止OLED元件E1在除了发光时段之外的时段中异常发光。
返回图3，发光控制信号Em在时间T2从低电平变为高电平。选择信号S1保持低电平，选择信号S2保持高电平。响应于发光控制信号Em的变化，晶体管P5截止。该状态从时间T2保持到时间T3。从时间T2到时间T3的时间段是驱动晶体管P1的阈值电压(Vth)补偿时段。
图4B示出了在Vth补偿时段(阈值补偿时段)中，像素电路200中的晶体管导通、一些节点处的电位以及电流的流动。晶体管P3保持导通；驱动晶体管P1的漏极和栅极连接。驱动晶体管P1处于二极管连接状态。电流从正电源电位VDD的传输线241通过晶体管P1和P3流到电容元件C2。
驱动晶体管P1的栅极-源极电压下降到阈值电压并且电流停止。驱动晶体管P1的源极电位是正电源电位VDD，栅极电位变成电位(VDD+Vth)。电容元件C1和C2之间的节点处的电位是基准电位Vref。
返回图3，在时间T3，选择信号S1从低电平变为高电平，选择信号S2从高电平变为低电平。发光控制信号Em保持高电平。晶体管P3、P4和P6响应于选择信号S1的变化而截止。晶体管P2响应于选择信号S2的变化而导通。由于发光控制信号Em保持高电平，因此晶体管P5保持截止。从时间T3到时间T4的时段是向存储电容元件C1和C2写入数据信号的数据写入时段。
图4C示出了在数据写入时段中，像素电路200中的晶体管导通和一些节点处的电位。只有晶体管P2导通。电容元件C1和C2之间的中间节点被供应数据信号(数据电位)Vdata并且其电位从基准电位Vref变为数据信号Vdata。驱动晶体管P1的栅极电位根据电荷守恒定律而变为(VDD+Vth+Vdata-Vref)。
返回图3，在时间T4，选择信号S2从低电平变为高电平，发光控制信号Em从高电平变为低电平。选择信号S1保持高电平。晶体管P2响应于选择信号S2的变化而截止。晶体管P5响应于发光控制信号Em的变化而导通。晶体管P3、P4和P6保持截止。
时间T4之后的时段是发光时段。驱动晶体管P1根据正电源电位VDD与上述电位(VDD+Vth+Vdata-Vref)之间的电压，通过晶体管P5向OLED元件E1供应驱动电流。该状态持续到下一帧的时间T1。
将数据写入时段(也称为一个水平(1H)时段)定义为基准时段，图3所示示例中的初始化时段的长度等于基准时段的长度。Vth补偿时段的长度大于基准时段并且是基准时段的整数倍。图3的示例中的Vth补偿时段是基准时段的六倍。该电路允许在不改变数据写入时段的情况下调整Vth补偿时段的长度。通过调整Vth补偿时段，可以有效减少图像残留。
例如，初始化时段可以被确定为具有1H到3H的长度并且Vth补偿时段可以被确定为具有3H到40H的长度。换言之，可以将Vth补偿时段确定为数据写入时段的3至40倍。如上所述，1H的长度是数据写入时段的长度，其可以是大约3μs。
图5A示出了连续像素行的选择信号S1的时间变化。选择信号S1从扫描电路131的移位寄存器电路依次输出到各个像素行。图5A示出了移位寄存器电路的起始脉冲ST、第一行的选择信号S1_1和第二行的选择信号S1_2的时间变化。
各个行的这些选择信号S1偏移单位时间(1H时段)。每个选择信号S1的长度与图3的示例中的相同。
图5B示出了连续像素行的选择信号S2的时间变化。选择信号S2从扫描电路131的移位寄存器电路依次输出到各个像素行。图5B示出了移位寄存器电路的起始脉冲ST、第一行的选择信号S2_1和第二行的选择信号S2_2的时间变化。
各个行的这些选择信号S2偏移单位时间(1H时段)。每个选择信号S2的长度与图3的示例中的相同。
图5C示出了连续像素行的发光控制信号Em的时间变化。发光控制信号Em从扫描电路132中的移位寄存器电路依次输出到各个像素行。图5C示出了移位寄存器电路的起始脉冲ST、第一行的发光控制信号Em_1和第二行的发光控制信号Em_2的时间变化。各个行的这些发光控制信号Em偏移单位时间(1H时段)。每个发光控制信号Em的长度与图3的示例中的相同。
参照图3至图5C描述的像素电路200包括六个晶体管P1至P6和两个电容元件C1和C2，并由三种控制信号S1、S2和Em控制。由于这种小电路尺寸和这种少量控制信号，像素电路200有助于实现窄边框和高分辨率，同时有效地减少图像残留。
如上所述，像素电路200将OLED元件E1的阳极电位用复位电位Vrst复位。因此，防止了OLED元件E1在不期望发光的时段异常发光，从而实现高对比度。
此外，像素电路200在Vth补偿时段中是可调整的，而与数据写入时段无关。通过确定Vth补偿时段的适当长度来实现适当的Vth补偿和由此产生的图像残留的减少。该特征产生了很好的效果，尤其是在高帧率驱动下。
像素电路200包括串联连接在驱动晶体管P1的栅极和源极之间的两个电容元件C1和C2。这些串联的电容元件C1和C2存储用于控制要从驱动晶体管P1供应的驱动电流量的控制电压。如上所述，数据写入后的驱动晶体管P1的栅极电位不依赖于电容元件C1和C2的电容。因此，OLED元件的驱动电流不受电容元件C1和C2的制造偏差的影响。
同时，包括串联电容元件的像素电路表现出OLED元件中的电流Ioled相对于数据信号Vdata的陡峭变化(斜率)(大的Ioled-Vdata特性)。因此，通过缩小数据信号Vdata的范围来实现低功耗。从相反的角度来看，在数据信号Vdata的窄范围内实现高亮度显示。
其他像素电路
在下文中，描述像素电路的其他示例。图6示出了本说明书的一个实施方式的另一配置示例中的像素电路300。像素电路300包括六个晶体管P11至P16以及两个存储电容元件C11和C12。晶体管P11至P16是p型TFT。
晶体管P12、晶体管P13、晶体管P14、晶体管P15和晶体管P16分别为第六开关晶体管、第七开关晶体管、第八开关晶体管、第九开关晶体管和第十开关晶体管。对应于图6所示的像素电路的像素电路可以配置有n型TFT。存储电容元件C11和C12分别是第三电容元件和第四电容元件。
晶体管P11是用于控制流向OLED元件E1的电流量的驱动晶体管。驱动晶体管P11根据存储在存储电容元件C12中的电压控制要从正电源电位VDD的电源供应给OLED元件E1的电流量。这是因为存储电容元件C11的两端都连接到电位VDD。存储电容元件C12在整个一帧时段中保持写入电压。
一般来说，当数据线的电位以一个水平时段为周期变化时，数据线与驱动晶体管的栅极节点之间的寄生电容会影响驱动晶体管的栅极节点电位，从而改变亮度(串扰)。在数据电压存储在串联电容器C1和C2的复合电容器中的情况下，电容很小，容易引起串扰。相反，配置成将数据电压存储在单个电容器(例如图6中的电容器C12)中的电路的特征在于由于电容大，串扰发生的频率较低。存储电容元件C11有助于阈值电压补偿。OLED元件E1的阴极连接到用于传输来自阴极电源的负电源电位VEE的电源线304。
在图6的配置示例中，电容元件C11和C12串联连接在用于传输正电源电位VDD的电源线341和驱动晶体管P11的栅极之间。存储电容元件C11的一端连接到电源线341。存储电容元件C12的一端连接到驱动晶体管P11的栅极。存储电容元件C11和C12之间的中间节点连接到驱动晶体管P11的源极。
存储电容元件C11和C12的电压是驱动晶体管P11的栅极和电源线341之间的电压。驱动晶体管P11的源极通过开关晶体管P13连接到电源线341。当晶体管P13导通时，存储电容元件C12存储驱动晶体管P11的栅极-源极电压。
晶体管P13和P15是用于控制OLED元件E1的发光的开/关的开关晶体管。晶体管P13的源极被供应正电源电位VDD，晶体管P13的漏极连接到驱动晶体管P11的源极。晶体管P15的源极连接到驱动晶体管P11的漏极。晶体管P13和P15的栅极连接到发光控制线333；晶体管P13和P15由从扫描电路132输入到它们的栅极的发光控制信号Em相同地控制。
晶体管P16用于向OLED元件E1的阳极提供复位电位Vrst。晶体管P16的源极/漏极的一端连接到用于传输复位电位Vrst的电源线342，另一端连接到驱动晶体管P11的漏极和开关晶体管P15的源极之间的节点。
晶体管P16的栅极连接到用于传输选择信号S1的选择信号线331；晶体管P16由选择信号S1控制。当晶体管P16通过从扫描电路131输入到其栅极的选择信号S1而导通时，晶体管P16在晶体管P15导通的时段期间将由电源线342传输的复位电位Vrst供应给OLED元件E1的阳极。
晶体管P14是将用于对驱动晶体管P11施加阈值补偿的电压写入存储电容元件C12的开关晶体管。晶体管P14控制是否向存储电容元件C12供应基准电位Vref。
晶体管P14的源极/漏极的一端连接到用于传输基准电位Vref的电源线302，另一端连接到存储电容元件C12的一端。晶体管P14的栅极连接到用于传输选择信号S1的选择信号线331；晶体管P14由从扫描电路131输入到其栅极的选择信号S1控制。
当晶体管P14导通时，驱动晶体管P11作为源极跟随器电路工作，使得其阈值电压被写入位于驱动晶体管P11的栅极和源极之间的电容元件C12。存储电容元件C11的电压由驱动晶体管P11的阈值电压和正电源电位VDD与基准电位Vref之间的电压决定。
晶体管P12是用于选择要被供应数据信号Vdata的像素电路并将数据信号(数据信号电压)Vdata写入驱动晶体管P11的栅极的开关晶体管。晶体管P12的源极/漏极的一端连接到用于传输数据信号Vdata的数据线337，另一端连接到存储电容元件C12。
晶体管P12的栅极连接到用于传输选择信号S2的选择信号线332。晶体管P12由从扫描电路131供应的选择信号S2控制。当晶体管P12导通时，晶体管P12通过数据线337将从驱动器IC 134供应的数据信号Vdata供应给驱动晶体管P11的栅极。
存储电容元件C11和C12串联连接在用于传输正电源电位VDD的电源线341和驱动晶体管P11的栅极之间。存储电容元件C11和C12之间的节点处的电位被供应给驱动晶体管P11的源极。存储电容元件C11和C12之间的节点处的电位基于数据信号Vdata、基准电位Vref、驱动晶体管P11的阈值电压Vth以及存储电容元件C11和C12的电容。具体地，表示为(Vdata*C1/(C1+C2)-Vth+Vref*C1/(C1+C2)。
之后，当发光控制信号Em变为低电平时，该节点处的电位变为VDD，但存储在存储电容元件C12中的电压被保持。因此，驱动晶体管P11的栅极节点的电位变为((Vdata-Vref)*C1/(C1+C2)+VDD+Vth)。换言之，驱动晶体管P11的栅极-源极电压在发光时段期间保持在((Vdata-Vref)*C1/(C1+C2)+Vth)。
图6中用于控制像素电路300的信号在一帧时段内的时序图与图3的时序图相同。图7A示出了在初始化时段期间晶体管导通。在初始化时段中，晶体管P16和P15导通。因此，复位电位Vrst被供应给OLED元件E1的阳极。因此，防止了OLED元件E1在不期望发光的时段异常发光。晶体管P14导通并将驱动晶体管P11的栅极用电位Vref复位。
图7B示出了在Vth补偿时段中，像素电路300中的晶体管导通、一些节点处的电位以及电流的流动。晶体管P14和P16导通，其他晶体管截止。
由于晶体管P14导通，所以基准电位Vref被供应给驱动晶体管P11的栅极。由于晶体管P16导通，所以复位电位Vrst被供应给驱动晶体管P11的漏极。驱动晶体管P11的源极或存储电容元件C11和C12之间的节点处的电位变为Vref-Vth。存储电容元件C12存储驱动晶体管P11的阈值电压Vth。在Vth补偿时段之后，数据信号Vdata被供应给驱动晶体管P11的栅极和存储电容元件C12。
如上所述，该像素电路300将OLED元件E1的阳极电位用复位电位Vrst复位。因此，防止了OLED元件E1在不期望发光的时段异常发光，从而实现高对比度。
此外，像素电路300在Vth补偿时段中是可调整的，而与数据写入时段无关。通过确定Vth补偿时段的适当长度来实现适当的Vth补偿和由此产生的图像残留的减少。尤其是在高帧率驱动下，其短的水平时段1H使得问题更加突出；该特征产生了很大的效果。
该像素电路300在Vth补偿时段期间向驱动晶体管P11的漏极供应复位电位Vrst或低电位。因此，驱动晶体管P11的漏极-源极电压一直都足够大。即使驱动晶体管P11具有常导通(normally-on)特性并且栅极-源极电压变为正，电流也流过驱动晶体管P11以施加Vth补偿，这是因为漏极的电位固定在Vrst。
接下来，描述像素电路的又一示例。图8示出了本说明书的一个实施方式的又一配置示例中的像素电路400。像素电路400包括六个晶体管P21至P26以及两个存储电容元件C21和C22。晶体管P21至P26是p型TFT。
晶体管P22、晶体管P23、晶体管P24、晶体管P25、晶体管P26分别为第十一开关晶体管、第十二开关晶体管、第十三开关晶体管、第十四开关晶体管和第十五开关晶体管。对应于图8所示的像素电路的像素电路可以配置有n型TFT。存储电容元件C21和C22分别是第五电容元件和第六电容元件。
晶体管P21是用于控制流向OLED元件E1的电流量的驱动晶体管。驱动晶体管P21根据存储在存储电容元件C21和C22中的电压控制要从正电源电位VDD的电源供应给OLED元件E1的电流量。存储电容元件C21和C22在整个一帧时段中保持写入电压。OLED元件E1的阴极连接到用于传输来自阴极电源的负电源电位VEE的电源线404。
在图8的配置示例中，存储电容元件C21和C22串联连接在用于传输正电源电位VDD的电源线441和驱动晶体管P21的栅极之间。存储电容元件C21的一端连接到电源线441。存储电容元件C22的一端连接到驱动晶体管P21的栅极。存储电容元件C21和C22之间的中间节点连接到晶体管P25的源极/漏极。
存储电容元件C21和C22的电压是驱动晶体管P21的栅极和电源线441之间的电压。驱动晶体管P21的源极通过开关晶体管P23连接到电源线441。当晶体管P23导通时，存储电容元件C21和C22存储驱动晶体管P21的栅极-源极电压。
晶体管P23是用于控制OLED元件E1的发光的开/关的开关晶体管。晶体管P23的源极被供应正电源电位VDD，晶体管P23的漏极连接到驱动晶体管P21的源极。晶体管P23的栅极连接到发光控制线433，晶体管P23由从扫描电路132输入到其栅极的发光控制信号Em控制。
晶体管P26用于向OLED元件E1的阳极供应复位电位Vrst。晶体管P26的源极/漏极的一端连接到用于传输复位电位Vrst的电源线442，另一端连接到OLED元件E1的阳极。
晶体管P26的栅极连接到用于传输选择信号S1的选择信号线431；晶体管P26由选择信号S1控制。当晶体管P26被从扫描电路131输入到其栅极的选择信号S1导通时，晶体管P26将由电源线442传输的复位电位Vrst供应给OLED元件E1的阳极。
晶体管P24、P25和P26是将用于对驱动晶体管P21施加阈值补偿的电压写入存储电容元件C22的开关晶体管。晶体管P24控制是否向存储电容元件C22供应基准电位Vref。晶体管P26控制是否向驱动晶体管P21的漏极供应复位电位Vrst。晶体管P25切换驱动晶体管P21的源极与存储电容元件C21和C22之间的中间节点之间的连接的接通/断开。
晶体管P24的源极/漏极的一端连接到用于传输基准电位Vref的电源线402，另一端连接到存储电容元件C22的一端。晶体管P24的栅极连接到用于传输选择信号S1的选择信号线431；晶体管P24由从扫描电路131输入到其栅极的选择信号S1控制。
晶体管P25的源极/漏极的一端连接到驱动晶体管P21的源极，另一端连接到存储电容元件C21和C22之间的中间节点。晶体管P25的栅极连接到用于传输选择信号S1的选择信号线431；晶体管P25由从扫描电路131输入到其栅极的选择信号S1控制。
当晶体管P24和P25导通时，驱动晶体管P21用作源极跟随器电路，使得其阈值电压被写入位于驱动晶体管P21的栅极和源极之间的电容元件C22。存储电容元件C21的电压由存储在存储电容元件C22中的阈值电压和正电源电位VDD与基准电位Vref之间的电压决定。在该状态下，驱动晶体管P21的栅极电位为Vref，存储电容元件C21和C22之间的中间节点的电位为(Vref-Vth)。
晶体管P22是用于选择要被供应数据信号Vdata的像素电路并将数据信号Vdata写入存储电容元件C21和C22的开关晶体管。晶体管P22的源极/漏极的一端连接到用于传输数据信号Vdata的数据线437，另一端连接到存储电容元件C21和C22之间的中间节点。
晶体管P22的栅极连接到用于传输选择信号S2的选择信号线432。晶体管P22由从扫描电路131供应的选择信号S2控制。当晶体管P22导通时，晶体管P22通过数据线437将从驱动器IC 134供应的数据信号Vdata供应给存储电容元件C21和C22；存储电容元件C21和C22之间的中间节点的电位变为Vdata，驱动晶体管P21的栅极的电位变为(Vdata+Vth)。
在发光时段开始时，晶体管P23导通并将正电源电位VDD供应给驱动晶体管P21的源极。然而，驱动晶体管P21的栅极电位保持在(Vdata+Vth)，这是因为驱动晶体管P21的栅极电位由串联存储电容元件C21和C22的复合电容器保持。
图8中用于在一帧时段内控制像素电路400的信号的时序图与图3的时序图相同。在发光时段，晶体管P25截止，晶体管P23导通。存储在存储电容元件C21和C22中的电压被供应到驱动晶体管P21的栅极和源极上，从而驱动晶体管P21根据该电压向OLED元件E1供应驱动电流。
如上所述，该像素电路400将OLED元件E1的阳极电位用复位电位Vrst复位。因此，防止了OLED元件E1在不期望发光的时段异常发光，从而实现高对比度。
此外，像素电路400在Vth补偿时段中是可调整的，而与数据写入时段无关。通过确定Vth补偿时段的适当长度来实现适当的Vth补偿和由此产生的图像残留的减少。该特征产生了很好的效果，尤其是在高帧率驱动下。
数据写入后的驱动晶体管P21的栅极电位不依赖于电容元件C21和C22的电容。因此，OLED元件的驱动电流不受电容元件C21和C22的制造偏差的影响。
像素电路400表现出OLED元件中的电流Ioled相对于数据信号Vdata的陡峭变化(斜率)(大的Ioled-Vdata特性)。因此，通过缩小数据信号Vdata的范围来实现低功耗，这是因为当显示的图像像电影一样改变时数据线的电位变化很小，以实现更少的电荷存储到连接到数据线的电容器和从连接到数据线的电容器释放。这是因为驱动晶体管P21的栅极-源极电压为(Vdata+Vth-Vdata)并且不受存储电容元件C21和C22的电容影响。从相反的角度来看，通过窄范围的数据信号Vdata实现高亮度显示。
像素电路400在Vth补偿时段期间向驱动晶体管P21的漏极供应复位电位Vrst或低电位。因此，驱动晶体管P21的漏极-源极电压始终足够大。即使驱动晶体管P21具有常导通特性，电流也流过驱动晶体管P21以施加Vth补偿。
接下来，描述像素电路的又一示例。图9示出了本说明书的一个实施方式的又一配置示例中的像素电路500。下面主要描述与图2所示的像素电路的不同之处。像素电路500包括六个晶体管N1至N6以及两个存储电容元件C31和C32。晶体管N2、晶体管N3、晶体管N4、晶体管N5和晶体管N6分别为第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管和第五开关晶体管。
晶体管N1至N6是n型TFT。n型TFT例如是氧化物半导体TFT。像素电路500具有这样的电路配置，使得图2的像素电路200中的p型晶体管被n型晶体管取代。存储电容元件C31和C32分别对应于存储电容元件C1和C2。存储电容元件C31和C32分别是第一电容元件和第二电容元件。
图10是用于在一帧时段内控制图9所示的像素电路500的信号的时序图。控制信号S11、S21和Em1显示出与图3所示的控制信号S1、S2和Em相反的时间变化。因此，晶体管N1至N6以与图2的像素电路200中的晶体管P1至P6相同的方式操作。像素电路500产生上述关于图2中的像素电路200的效果。
电源线502、504、541和542分别传输基准电位Vref、负电源电位VEE、正电源电位VDD和复位电位Vrst。信号线537传输数据信号Vdata；控制线531和532分别传输选择信号S11和S21；控制线533传输发光控制信号Em1。
图11A、图11B和图11C分别示出了在初始化时段、Vth补偿时段和数据写入时段中，像素电路500中的晶体管导通以及一些节点处的电位。
如图11A所示，晶体管N3至N6在初始化时段期间导通。驱动晶体管N1的漏极和栅极处于正电源电位VDD。存储电容元件C31和C32之间的中间节点处于基准电位Vref，OLED元件E1的阳极处于复位电位Vrst。
如图11B所示，晶体管N3、N4和N6在Vth补偿时段期间导通。驱动晶体管N1的栅极处于电位(Vrst+Vth)。存储电容元件C31和C32之间的中间节点处于基准电位Vref，OLED元件E1的阳极处于复位电位Vrst。
如图11C所示，晶体管N2在数据写入时段期间导通。存储电容元件C31和C32之间的中间节点处于数据信号(电位)Vdata，OLED元件E1的阳极处于复位电位Vrst。驱动晶体管N1的栅极处于电位(Vdata-Vref+Vrst+Vth)。驱动晶体管N1的栅极电位在发光时段内保持在(Vdata-Vref+Vrst+Vth)。
接下来，描述像素电路的又一示例。图12A示出了本说明书的一个实施方式中的像素电路600及其控制信号的配置示例。主要描述与图2中的像素电路200的不同之处。像素电路600包括n型晶体管N12、N13、N14和N16来代替像素电路200中的p型晶体管P2、P3、P4和P6。晶体管N12、N13、N14和N16可以是氧化物半导体晶体管。p型晶体管P1和P5可以是低温多晶硅薄膜晶体管。在发光时段期间，驱动晶体管P1的栅极电压Vgs为(Vdata-Vref+Vth)。
晶体管N12、N13和N14的源/漏区连接到存储电容器。氧化物半导体晶体管产生小的截止泄漏电流，因此，存储在存储电容器中的电压(电荷)可以保持很长时间。低频驱动具有较长的帧时段或较长的发光时段。因此，在通过写入视频信号等进行刷新之前，亮度的变化很大，这会导致闪烁(光的闪烁或亮度波动)的问题。这种像素电路的配置减少了低频驱动中的闪烁。
在图12A所示的电路配置示例中的晶体管N16与晶体管N13和N14具有相同的导电类型，因此，该像素电路可以用更少的几种控制信号(图12A中有3种)来控制，例如用单个信号S1控制三个晶体管N13、N14和N16。
像素电路600的控制信号包括选择信号S31和S32以及发光控制信号Em。图12B是用于在一帧时段内控制图12A所示的像素电路600的信号的时序图。图12B是用于选择第k行并将数据信号写入像素电路600的时序图。具体地，图12B中所示的信号是选择信号S31、选择信号S32和发光控制信号Em。
时间T11之前的时段是发光时段。选择信号S31和S32以及发光控制信号Em为低电平。在此时段期间，晶体管P5导通，其余晶体管截止。因此，串联的存储电容元件C1和C2的复合电容器中存储的电压使得驱动电流从电源线241通过驱动晶体管P1和晶体管P5供应给OLED元件E1，从而OLED元件E1发光。
从时间T11到时间T12的时间段是初始化时间段。在时间T11，选择信号S31从低电平变为高电平。选择信号S32保持低电平并且发光控制信号Em保持低电平。晶体管N13、N14和N16在时间T11导通。晶体管N12保持截止，晶体管P5保持导通。
发光控制信号Em在时间T12从低电平变为高电平。选择信号S31保持高电平并且选择信号S32保持低电平。响应于发光控制信号Em的变化，晶体管P5截止。该状态从时间T12保持到时间T13。从时间T12到时间T13的时段是驱动晶体管P1的阈值电压(Vth)补偿时间段。在图12B的示例中，Vth补偿时段的长度为7H(7个水平时段)。在帧频为120Hz的情况下，1H的长度为3μs。
选择信号S31在时间T13从高电平变为低电平。发光控制信号Em保持高电平。响应于选择信号S31的变化，晶体管N13、N14和N16截止。
在从时间T13开始的几个(在图12B的示例中为五个)水平时段之后的时间T14，选择信号S32从低电平变为高电平。选择信号S31保持低电平并且发光控制信号Em保持高电平。晶体管N12响应于选择信号S32的变化而导通。由于发光控制信号Em保持高电平，因此晶体管P5保持截止。从时间T14到时间T15的时段是向存储电容元件C1和C2写入数据信号的数据写入时段(1H)。
选择信号S32在时间T15从高电平变为低电平。选择信号S31保持低电平并且发光控制信号Em保持高电平。晶体管N12响应于选择信号S32的变化而截止。
在从时间T15开始的几个(在图12B的示例中为五个)水平时段之后的时间T16，发光控制信号Em从高电平变为低电平。选择信号S31和S32保持低电平。晶体管P5响应于发光控制信号Em的变化而导通。晶体管N12、N13、N14和N16保持截止。
时间T16之后的时段是发光时段。驱动晶体管P1根据上述电压(Vdata-Vref+Vth)通过晶体管P5向OLED元件E1供应驱动电流。该状态持续到下一帧的时间T11。
将像素电路200与像素电路600的关系应用到像素电路300或400，可以将像素电路300或400中的一个或多个p型晶体管替换为n型晶体管。例如，像素电路300中的晶体管P12、P14和P16或像素电路400中的晶体管P22、P24、P25和P26可以用n型晶体管替换。
接下来，描述像素电路的又一示例。图13A示出了本说明书的一个实施方式中的像素电路700及其控制信号的配置示例。主要描述与图2中的像素电路200的不同之处。除了像素电路200的配置之外，像素电路700还包括p型开关晶体管P7。晶体管P7是第十六开关晶体管。晶体管P7连接在驱动晶体管P1和电源线241之间；其源极连接到电源线241，其漏极连接到驱动晶体管P1的源极。
晶体管P7在初始化时段期间截止以断开像素电路700与电源线241的连接。这防止了直通电流从电源VDD流到电源Vrst。参照图13B更具体地描述这种效果。响应于晶体管P7截止，存储的电荷流向复位电源线242，从而流过驱动晶体管P1的电流逐渐减小。OLED元件E1的降低的阳极电位降低了黑色的亮度并防止了直通电流，从而降低了功耗。
图14是用于在一帧时段内控制图13A所示的像素电路700的信号的时序图。主要描述与图3的时序图的不同之处。除了选择信号S1和S2以及发光控制信号Em的时间变化外，图14还包括要供应给晶体管P7的栅极的第二发光控制信号Em2的时间变化。第二发光控制信号Em2在初始化时段(从T1到T2)期间为高电平并且在其余时段期间为低电平。晶体管P7在初始化时段期间截止，在其余时段期间导通。
图15示意性地示出了用于将控制信号S1、S2、Em和Em2供应给像素电路700的电路布局的示例。两个扫描电路131A和131B布置在显示区域的左侧，并且两个扫描电路132A和131B布置在显示区域的右侧。每个扫描电路都包括移位寄存器。扫描电路131A和131B分别输出选择信号S1和S2。扫描电路132A和132B分别输出发光控制信号Em和Em2。
Vth补偿时段
在下文中，描述Vth补偿时段。发明人的研究表明，通过确定特定范围内的Vth补偿时段，可以将图像残留减少到可忽略的水平。首先，说明图像残留的示例。
例如，当OLED显示装置上显示的图像从固定的黑白棋盘格图案变为均匀的中间发光灰度的图像时，会显示一段时间的受固定图案影响的重影。重影的强度(亮度差异)和寿命取决于固定图案的显示时段(应力时间)；重影会随着时间消逝。图像残留产生两种类型的重影：具有与固定图案的明暗相反(具有相反极性)的负重影和具有与固定图案的明暗相同(具有相同极性)的正重影。
图16示出了负图像残留中的两个像素的驱动电流(瞬态电流)的变化。驱动电流是在OLED元件中流动的电流。驱动电流越大，OLED元件的亮度越高。在图16中，横轴表示时间，纵轴表示驱动电流。电流LB表示从黑色(最低灰度)变为中间灰度的像素的驱动电流。电流LA表示从白色(最高灰度)变为中间灰度的像素的驱动电流。
在时间T0，像素的数据信号从初始图像的值变为预期图像的值。已显示黑色的像素的驱动电流LB增加至高于(过冲)预期驱动电流L，然后朝着预期驱动电流L逐渐减小。相反，已显示白色的像素的驱动电流LA减小至低于(下冲)预期驱动电流L，然后朝着预期驱动电流L逐渐增加。
在正图像残留中，已显示黑色的像素的驱动电流LB急剧增加至低于预期驱动电流L的值，然后朝着预期驱动电流L逐渐增加。相反，已显示白色的像素的驱动电流LA急剧减小到高于预期驱动电流L的值，然后朝着预期驱动电流L逐渐减小。
瞬态电流之间的电流差定义为│ΔIR│＝│LA–LB│。电流差│ΔIR│是T0时间电流LA与电流LB之差的绝对值。
发明人研究了图像残留与瞬态电流之间的电流差之间的关系，发现当瞬态电流之差与预期电流L的比值(│ΔIR│/L)较小时，不会感知到图像残留。具体地，当瞬态电流之差与预期电流L的比值│ΔIR│/L不高于1％(0.01)时，发明人能够忽略图像残留的影响。
图17是指示瞬态电流之差与预期电流L的比值│ΔIR│/L与Vth补偿时段之间的关系的测量值的曲线图。横轴表示Vth补偿时段的长度，纵轴表示瞬态电流之差与预期电流L的比值│ΔIR│/L。测量表明，当Vth补偿时段在10微秒(μs)至120μs范围内时，瞬态电流之差与预期电流L的比值│ΔIR│/L可以保持不超过1％。因此，通过将Vth补偿时段确定在从10μs到120μs的范围内，可以有效地减少图像残留。
控制信号
在下文中，描述像素电路的控制信号。本说明书的一个实施方式指定选择信号(扫描信号)S2和数据信号Vdata之间的相位差θ。选择信号S2是控制信号，用于导通/截止晶体管P2、P12、P22等，以控制向像素电路写入数据信号。
在本说明书的一个实施方式中，两个信号之间的相位差θ指定如下：
–π/3≤θ≤0(当f＝120Hz时，-2μs≤t≤0)，
其中f表示帧频，t表示两个信号之间的时间间隔。
图18示意性地示出了选择信号S2和数据信号Vdata之间的相位关系。每个信号的相位定义为脉冲上升和下降之间的中点(低电平脉冲的中心)。当选择信号S2的相位相对于数据信号Vdata的相位超前时，将相位差定义为正，当选择信号S2的相位延迟时，将相位差定义为负。图18从顶部到底部示出了相位差θ为–2π、–π/3和0的选择信号S2和数据信号Vdata。–2π的相位差与0的相位差相同。
根据上述用于像素电路的控制序列，Vth补偿和数据写入通过分时执行。然而，在包括七个晶体管和一个电容元件的像素电路(7T1C像素电路)的相关示例中，同时执行Vth补偿和数据写入；驱动晶体管P1的栅极电压Vg需要时间来收敛。在本实施方式中，Vth补偿在数据写入开始时完成；写入数据电压(视频信号)是单独执行的。因此，驱动晶体管P1的栅极电压随着S2脉冲的下降而一起变化。
如上所述，相关示例和本实施方式在栅极电压对相位差的依赖性方面存在差异。该实施方式对于相位差具有较宽的裕度，并且在图18中，相位差裕度在左侧延伸。确定上述范围内的相位差防止了相邻行的数据信号混入并减少了显示缺陷。前述关于相位差的描述适用于包括n型晶体管的像素电路。
图19A提供了7T1C像素电路的相关示例的关于驱动晶体管的栅极电压Vg、选择信号S2和数据信号Vdata的时间变化的模拟结果。线601、602和603分别表示选择信号S2、数据信号Vdata和栅极电压Vg的时间变化。
图19B提供了本实施方式的关于驱动晶体管的栅极电压Vg、选择信号S2和数据信号Vdata的时间变化的模拟结果。线611、612和613分别表示选择信号S2、数据信号Vdata和栅极电压Vg的时间变化。比较图19B和图19A，本实施方式中的栅极电压Vg随着S2信号脉冲的下降而一起变化。
图20A提供了7T1C像素电路的相关示例的关于栅极电压对相位差的依赖性的模拟结果。图20B提供了本实施方式的关于栅极电压对相位差的依赖性的模拟结果。比较图20B与图20A，本实施方式具有较大的相位差裕度。
接下来，描述控制信号的电位。在本说明书的一个实施方式中，选择信号S1的低电位被确定为低值。选择信号S1是用于导通/截止晶体管P6、P16、P26等的控制信号，以将复位电位Vrst供应给OLED元件E1的阳极。尽管以下描述以晶体管P6为例，但是相同的描述适用于晶体管P16和P26。
例如，选择信号S1的低电位Vgl被确定为不高于(VEE-6.3)V。如果阴极电源电位VEE为-2.7V，则选择信号S1的低电位Vgl为不高于-9V。
图21A示出了初始化时段中像素电路200中的电流流动。图中排除了一些元素。图21B示出了图21A中的电路的等效电路。已经参照图4A描述了初始化时段中的操作。在初始化时段期间，晶体管P6中的电流是恒定的，因此晶体管P6的栅极-源极电压Vgs是恒定的。由于晶体管P6的源极和OLED元件E1的阳极处于相同电位，因此降低选择信号S1的低电位Vgl会降低OLED元件E1的阳极电位Vanode并降低OLED元件E1的电压。发明人的实验表明，通过确定选择信号S1的低电位Vgl在上述范围内，OLED元件E1的异常发光减少并且在初始化时段黑色的亮度降低。
代替降低选择信号S1的低电位Vgl，降低晶体管P6的阈值电压Vth用于防止OLED元件E1的异常发光并降低黑色的亮度。阈值电压Vth可以定义为Vth＝Vgs@Id＝1e–7A，其中Id表示流过晶体管P6的电流。发明人的实验表明，通过将晶体管P6的阈值电压Vth确定为不高于(VEE-1.3)V，可以减少OLED元件E1的异常发光并降低黑色的亮度。如果阴极电源电位VEE为-2.7V，则晶体管P6的阈值电压Vth应不高于-4V。
图22示出了选择信号S1和S2以及发光控制信号Em的电位的示例。选择信号S1和S2以及发光控制信号Em的高电位为8V，这对所有信号都是通用的。尽管选择信号S2和发光控制信号Em的低电位为-7V，但选择信号S1的低电位被确定为不高于-9V。
如上所述，已经描述了本发明的实施方式；然而，本发明不限于上述实施方式。本领域技术人员可以在本发明的范围内容易地修改、添加或转换前述实施方式中的每个元素。可以将一个实施方式的配置的一部分替换为另一个实施方式的配置，或者可以将一个实施方式的配置并入到另一个实施方式的配置中。

Claims (19)

1.一种像素电路，所述像素电路配置成控制发光元件的发光，所述像素电路包括：
发光元件；
驱动晶体管，所述驱动晶体管配置成控制所述发光元件的驱动电流；
第一电容元件和第二电容元件，所述第一电容元件和所述第二电容元件串联连接在所述驱动晶体管的栅极和源极之间；
第一开关晶体管，所述第一开关晶体管配置成切换数据线与位于所述第一电容元件和所述第二电容元件之间的中间节点之间的连接/断开；
第二开关晶体管，所述第二开关晶体管配置成切换所述驱动晶体管的栅极和漏极之间的连接/断开；
第三开关晶体管，所述第三开关晶体管配置成切换所述中间节点和基准电源线之间的连接/断开；
第四开关晶体管，所述第四开关晶体管配置成切换驱动电流从所述驱动晶体管向所述发光元件的供应/不供应；以及
第五开关晶体管，所述第五开关晶体管配置成切换所述发光元件的阳极和复位电源线之间的连接/断开，
其中，在初始化时段期间，所述第一开关晶体管截止，并且所述第二开关晶体管、所述第三开关晶体管、所述第四开关晶体管和所述第五开关晶体管导通，
其中，在所述初始化时段之后的阈值补偿时段期间，所述第一开关晶体管和所述第四开关晶体管截止，并且所述第二开关晶体管、所述第三开关晶体管和所述第五开关晶体管导通，
其中，在所述阈值补偿时段之后的数据写入时段期间，所述第一开关晶体管导通，并且所述第二开关晶体管、所述第三开关晶体管、所述第四开关晶体管和所述第五开关晶体管截止，以及
其中，在所述数据写入时段之后的发光时段期间，所述第四开关晶体管导通，并且所述第一开关晶体管、所述第二开关晶体管、所述第三开关晶体管和所述第五开关晶体管截止。
2.根据权利要求1所述的像素电路，
其中，所述第一开关晶体管、所述第二开关晶体管、所述第三开关晶体管、所述第四开关晶体管和所述第五开关晶体管为p型薄膜晶体管，以及
其中，所述第一电容元件和所述第二电容元件串联连接在所述发光元件的正电源线和所述驱动晶体管的栅极之间。
3.根据权利要求1所述的像素电路，
其中，所述第一开关晶体管、所述第二开关晶体管、所述第三开关晶体管、所述第四开关晶体管和所述第五开关晶体管为n型薄膜晶体管，以及
其中，所述第一电容元件和所述第二电容元件串联连接在所述发光元件的阳极和所述驱动晶体管的栅极之间。
4.根据权利要求1所述的像素电路，其中，在所述初始化时段中，所述第一开关晶体管的控制信号相对于所述数据线上的信号的相位的相位差θ满足以下关系：
–π/3≤θ≤0。
5.根据权利要求1所述的像素电路，
其中，所述第五开关晶体管是p型薄膜晶体管，以及
其中，满足以下关系：
Vgl≤VEE–6.3V，
其中，Vgl表示所述第五开关晶体管的控制信号的低电位，VEE表示所述发光元件的阴极电位。
6.根据权利要求1所述的像素电路，
其中，所述第一开关晶体管、所述第二开关晶体管、所述第三开关晶体管和所述第五开关晶体管为n型氧化物半导体薄膜晶体管，以及
其中，所述驱动晶体管和所述第四开关晶体管为p型低温多晶硅薄膜晶体管。
7.根据权利要求1所述的像素电路，还包括：
第十六开关晶体管，
其中，所述第四开关晶体管连接在所述驱动晶体管和所述发光元件之间，
其中，所述第十六开关晶体管连接在所述驱动晶体管和配置成传输所述驱动电流的电源线之间，
其中，所述第十六开关晶体管在所述初始化时段期间截止，以及
其中，所述第十六开关晶体管在所述阈值补偿时段、所述数据写入时段和所述发光时段期间导通。
8.一种像素电路，所述像素电路配置成控制发光元件的发光，所述像素电路包括：
发光元件；
驱动晶体管，所述驱动晶体管配置成控制所述发光元件的驱动电流；
第三电容元件和第四电容元件，所述第三电容元件和所述第四电容元件串联连接在所述驱动晶体管的栅极和源极之间；
第六开关晶体管，所述第六开关晶体管配置成切换所述驱动晶体管的栅极和数据线之间的连接/断开；
第七开关晶体管，所述第七开关晶体管配置成切换电流从正电源线向所述驱动晶体管的供应/不供应；
连接线，所述连接线连接位于所述驱动晶体管和所述第七开关晶体管之间的中间节点与位于所述第三电容元件和所述第四电容元件之间的中间节点；
第八开关晶体管，所述第八开关晶体管配置成切换所述驱动晶体管的栅极和基准电源线之间的连接/断开；
第九开关晶体管，所述第九开关晶体管配置成切换电流从所述驱动晶体管向所述发光元件的供应/不供应；以及
第十开关晶体管，所述第十开关晶体管配置成切换复位电源线与位于所述驱动晶体管和所述第九开关晶体管之间的中间节点之间的连接/断开，
其中，在初始化时段期间，所述第六开关晶体管截止，并且所述第七开关晶体管、所述第八开关晶体管、所述第九开关晶体管和所述第十开关晶体管导通，
其中，在所述初始化时段之后的阈值补偿时段期间，所述第八开关晶体管和所述第十开关晶体管导通，并且所述第六开关晶体管、所述第七开关晶体管和所述第九开关晶体管截止，
其中，在所述阈值补偿时段之后的数据写入时段期间，所述第六开关晶体管导通，并且所述第七开关晶体管、所述第八开关晶体管、所述第九开关晶体管和所述第十开关晶体管截止，以及
其中，在所述数据写入时段之后的发光时段期间，所述第七开关晶体管和所述第九开关晶体管导通，并且所述第六开关晶体管、所述第八开关晶体管和所述第十开关晶体管截止。
9.根据权利要求8所述的像素电路，其中，所述第六开关晶体管、所述第七开关晶体管、所述第八开关晶体管、所述第九开关晶体管和所述第十开关晶体管为p型薄膜晶体管。
10.根据权利要求8所述的像素电路，其中，在所述初始化时段中，所述第六开关晶体管的控制信号相对于所述数据线传输的信号的相位的相位差θ满足以下关系：
–π/3≤θ≤0。
11.根据权利要求8所述的像素电路，
其中，所述第十开关晶体管是p型薄膜晶体管，以及
其中，满足以下关系：
Vgl≤VEE–6.3V，
其中，Vgl表示所述第十开关晶体管的控制信号的低电位，VEE表示所述发光元件的阴极电位。
12.根据权利要求8所述的像素电路，
其中，所述第六开关晶体管、所述第八开关晶体管和所述第十开关晶体管为n型氧化物半导体薄膜晶体管，以及
其中，所述驱动晶体管、所述第七开关晶体管和所述第九开关晶体管为p型低温多晶硅薄膜晶体管。
13.一种像素电路，所述像素电路配置成控制发光元件的发光，所述像素电路包括：
发光元件；
驱动晶体管，所述驱动晶体管配置成控制所述发光元件的驱动电流；
第五电容元件和第六电容元件，所述第五电容元件和所述第六电容元件串联连接在所述驱动晶体管的栅极和源极之间；
第十一开关晶体管，所述第十一开关晶体管配置成切换数据线与位于所述第五电容元件和所述第六电容元件之间的中间节点之间的连接/断开；
第十二开关晶体管，所述第十二开关晶体管配置成切换电流从正电源线向所述驱动晶体管的供应/不供应；
第十三开关晶体管，所述第十三开关晶体管配置成切换所述驱动晶体管的栅极和基准电源线之间的连接/断开；
第十四开关晶体管，所述第十四开关晶体管配置成切换位于所述驱动晶体管和所述第十二开关晶体管之间的中间节点与位于所述第五电容元件和所述第六电容元件之间的所述中间节点之间的连接/断开；以及
第十五开关晶体管，所述第十五开关晶体管配置成切换所述发光元件的阳极和复位电源线之间的连接/断开，
其中，在初始化时段期间，所述第十一开关晶体管截止，并且所述第十二开关晶体管、所述第十三开关晶体管、所述第十四开关晶体管和所述第十五开关晶体管导通，
其中，在所述初始化时段之后的阈值补偿时段期间，所述第十一开关晶体管和所述第十二开关晶体管截止，并且所述第十三开关晶体管、所述第十四开关晶体管和所述第十五开关晶体管导通，
其中，在所述阈值补偿时段之后的数据写入时段期间，所述第十一开关晶体管导通，并且所述第十二开关晶体管、所述第十三开关晶体管、所述第十四开关晶体管和所述第十五开关晶体管截止，以及
其中,在所述数据写入时段之后的发光时段期间，所述第十二开关晶体管导通，并且所述第十一开关晶体管、所述第十三开关晶体管、所述第十四开关晶体管和所述第十五开关晶体管截止。
14.根据权利要求13所述的像素电路，其中，所述第十一开关晶体管、所述第十二开关晶体管、所述第十三开关晶体管、所述第十四开关晶体管和所述第十五开关晶体管为p型薄膜晶体管。
15.根据权利要求1、8和13中任一项所述的像素电路，其中，所述阈值补偿时段不短于10μs且不长于120μs。
16.根据权利要求1、8和13中任一项所述的像素电路，其中，所述阈值补偿时段不小于所述数据写入时段的三倍且不大于所述数据写入时段的四十倍。
17.根据权利要求13所述的像素电路，其中，在所述初始化时段中，所述第十一开关晶体管的控制信号相对于所述数据线传输的信号的相位的相位差θ满足以下关系：
–π/3≤θ≤0。
18.根据权利要求13所述的像素电路，
其中，所述第十五开关晶体管是p型薄膜晶体管，以及
其中，满足以下关系：
Vgl≤VEE–6.3V，
其中，Vgl表示所述第十五开关晶体管的控制信号的低电位，VEE表示所述发光元件的阴极电位。
19.根据权利要求13所述的像素电路，
其中，所述第十一开关晶体管、所述第十三开关晶体管、所述第十四开关晶体管和所述第十五开关晶体管为n型氧化物半导体薄膜晶体管，以及
其中，所述驱动晶体管和所述第十二开关晶体管为p型低温多晶硅薄膜晶体管。
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