JP6419312B2 - アクティブマトリクス型表示装置およびその駆動方法 - Google Patents

Description

本発明は、表示すべき画像を形成するための複数の画素形成部に接続される複数のデータ信号線のそれぞれにアナログ映像信号を与えるアクティブマトリクス型表示装置およびその駆動方法に関する。

アクティブマトリクス型液晶表示装置等の表示装置では、複数のデータ信号線（「ソースライン」とも呼ばれる）と、当該複数データ信号線に交差する複数の走査信号線（「ゲートライン」とも呼ばれる）と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが液晶パネル等の表示部に形成されている。このようなアクティブマトリクス型表示装置において、点順次駆動方式またはＳＳＤ（Source Shared Driving）方式が採用されているものがある。ここで、ＳＳＤ方式とは、表示部における複数のデータ信号線を２以上の所定数のデータ信号線を１組として複数組のデータ信号線群にグループ化し、各組の当該所定数のデータ信号線に時分割的にアナログビデオ信号を与える方式である。

アクティブマトリクス型表示装置において点順次駆動方式またはＳＳＤ方式が採用されている場合には、各データ信号線にはオン状態のアナログスイッチを介してアナログビデオ信号が与えられ、その後、アナログスイッチの制御信号のレベルを変化させて当該アナログスイッチがオフ状態とされることで、アナログビデオ信号の電圧が当該データ信号線に保持される。このようにしてアナログビデオ信号の電圧が各データ信号線に保持された状態で、上記複数の走査信号線のいずれかが活性化される（選択される）ことにより、当該活性化された走査信号線に接続される画素形成部に当該データ信号線の電圧が画素データとして書き込まれる。

図９は、このような表示装置においてアナログビデオ信号をサンプリングして各データ信号線ＳＬｉ（ｉ＝１〜Ｎ）に保持させるためのサンプルホールド回路のうち１つのデータ信号線ＳＬｋに対応する部分（以下「単位サンプルホールド回路」という）の構成を示す回路図である。この単位サンプルホールド回路は、アナログスイッチとしてのＮチャネル形の電界効果トランジスタ（以下「Ｎｃｈトランジスタ」と略記する）ＳＷｋと、このＮｃｈトランジスタＳＷｋのゲート端子とデータ信号線ＳＬｋに接続される一方の導通端子との間に形成された寄生容量Ｃｇｄとを含んでいる。ＮｃｈトランジスタＳＷｋの他方の導通端子には、アナログビデオ信号Ｓｖ１が与えられ、ＮｃｈトランジスタＳＷｋのゲート端子には、そのＮｃｈトランジスタＳＷｋのオン／オフを制御する制御信号Ｓｃｋが与えられる。このようなＮｃｈトランジスタＳＷｋ（寄生容量Ｃｇｄを含む）によってアナログビデオ信号Ｓｖ１のサンプリング回路が構成され、このサンプリング回路とデータ信号線ＳＬｋの容量（データ信号線ＳＬｋと他の電極とで形成される総容量）Ｃｓｌとによって上記単位サンプルホールド回路が構成される。

上記サンプリング回路において、アナログスイッチをオンさせるときには、制御信号Ｓｃｋとしてオン電圧（アナログスイッチがＮｃｈトランジスタで構成される場合にはハイレベルの電圧（以下「Ｈレベル電圧」という））がＮｃｈトランジスタＳＷｋのゲート端子に与えられ、このアナログスイッチをオフさせるときには、制御信号Ｓｃｋとしてオフ電圧（アナログスイッチがＮｃｈトランジスタで構成される場合には、ローレベルの電圧（以下「Ｌレベル電圧」という））がＮｃｈトランジスタＳＷｋのゲート端子に与えられる。

図１０に示すように、制御信号ＳｃｋとしてＨレベル電圧ＶＣＨがＮｃｈトランジスタＳＷｋのゲート端子に与えられると、このＮｃｈトランジスタＳＷｋはオン状態となり、このＮｃｈトランジスタＳＷｋを介してアナログビデオ信号Ｓｖ１がデータ信号線ＳＬｋに与えられる。その結果、データ信号線ＳＬｋの電圧（以下「データ信号線電圧」という）Ｖｓｌは、アナログビデオ信号Ｓｖ１の電圧Ｖｖ１に等しくなる。その後、制御信号ＳｃｋとしてＮｃｈトランジスタＳＷｋのゲート端子に与えられている電圧がＨレベル電圧ＶＣＨからＬレベル電圧ＶＣＬに変化すると、ＮｃｈトランジスタＳＷｋはオフ状態となる。このとき、ＮｃｈトランジスタＳＷｋのゲート端子における電圧変化（ＶＣＨ→ＶＣＬ）が寄生容量Ｃｇｄを介してデータ信号線電圧Ｖｓｌに影響を与え、データ信号線電圧Ｖｓｌがその電圧変化に応じて上記アナログビデオ信号Ｓｖ１の電圧Ｖｖ１から低下する。この電圧低下量ΔＶｓｌは、上記電圧変化が瞬時に生じるとすると（ＮｃｈトランジスタＳＷｋが瞬時にオフ状態に遷移するものとすると）、次式で表される。
ΔＶｓｌ＝｛Ｃｇｄ／（Ｃｓｌ＋Ｃｇｄ）｝（ＶＣＨ−ＶＣＬ） …（１）

また、アクティブマトリクス型液晶表示装置では、各画素形成部においても、画素スイッチング素子としてのトランジスタ（通常は薄膜トランジスタ）における寄生容量に起因して、そのスイッチング素子（以下ではＮｃｈトランジスタで構成されるものとする）がオフするときに画素電極の電圧（以下「画素電圧」という）Ｖｐが低下する（図１４、図１５参照）。このとき、画素電圧低下量ΔＶｐは、画素容量を記号“Ｃｐ”で示し、当該Ｎｃｈトランジスタのゲート端子に与えられる走査信号の電圧がオン電圧としてのＨレベルゲート電圧ＶＧＨからオフ電圧としてのＬレベルゲート電圧ＶＧＬに瞬時に変化するものとすると、すなわち画素スイッチング素子としてのＮｃｈトランジスタが瞬時にオフ状態に遷移するものとすると、次式で表される。
ΔＶｐ＝｛Ｃｇｄ／（Ｃｐ＋Ｃｇｄ）｝（ＶＧＨ−ＶＧＬ） …（２）

本願に関連する発明として、特許文献１には、ＳＳＤ方式のアクティブマトリクス型表示装置の発明が記載されている。この表示装置は、データ線選択のためのスイッチ部の駆動における消費電力の削減を目的として、データ線選択信号のオン電圧とオフ電圧との間での電圧レベルの切り換えを、中間電圧となる期間を介して行うように構成されたスイッチ部駆動回路を備えている。また特許文献２には、走査線駆動用電圧（出力信号）が急激に立ち下がることなく、スイッチング素子の駆動能力に応じて緩やかな立ち下がり波形を示すように構成された液晶表示パネル走査線ドライバの発明が記載されている。この発明は、走査線ドライバの出力信号が“Ｈ”から“Ｌ”になる際に生じる表示電極電圧の変動ΔＶを低減しうる手段を講じることにより画面のちらつきを抑制することを目的としている。

日本国特開２００３−１１４６５７号公報 日本国特開２００２−１６９５１３号公報 日本国特開２００６−１８４７１８号公報

ところで、アクティブマトリクス型表示装置の表示部は通常は矩形であるが、用途によっては円形等の矩形以外の形状（以下「非矩形」という）の表示部を有するアクティブマトリクス型表示装置も提案されている。このような非矩形の表示部を有するアクティブマトリクス表示装置では、各データ信号線の容量Ｃｓｌが一定ではなくデータ信号線によって異なる。このため、上記式（１）で示される電圧低下量ΔＶｓｌもデータ信号線によって異なる。その結果、矩形の表示部を有する表示装置に比べ、上記電圧低下による表示品位への影響が大きい。

非矩形の表示部を有するアクティブマトリクス型表示装置では、既述のように、上記サンプリング回路におけるアナログスイッチとしてのＮｃｈトランジスタの寄生容量に起因する電圧低下量ΔＶｓｌがデータ信号線によって異なるため、表示ムラが生じ、良好な表示を行うことができない。

また、非矩形の表示部を有するアクティブマトリクス型表示装置では、各走査信号線の容量Ｃｇｌも一定ではなく走査信号線によって異なる。上記式（２）には走査信号線容量Ｃｇｌは含まれないので、画素スイッチング素子としてのＮｃｈトランジスタが瞬時にオフ状態となる場合、すなわち当該Ｎｃｈトランジスタのゲート端子に接続される走査信号がオン電圧ＶＧＨからオフ電圧ＶＧＬに瞬時に変化する場合には、走査信号線によって画素電圧低下量ΔＶｐが変わることはない。しかし実際には、この走査信号は、走査信号線容量Ｃｇｌの存在により、オン電圧ＶＧＨからオフ電圧ＶＧＬに瞬時に変化することはなく、走査信号の立ち下がり波形が鈍る。走査信号線容量Ｃｇｌが大きくなるにしたがって、この立ち下がり波形の鈍りは大きくなり（立ち下がり時間が長くなり）、その走査信号の電圧がオン電圧ＶＧＨからオフ電圧ＶＧＬに変化する過程において画素電極（画素容量）に流入する電荷量が多くなる。したがって、表示部が円形等である場合には、各走査信号線容量Ｃｇｌが走査信号線によって異なることから、画素電圧低下量ΔＶｐは画素スイッチング素子に接続される走査信号線によって異なる。その結果、表示ムラが生じ、良好な表示を行うことができない。

そこで本発明は、円形等の非矩形の表示部で良好な表示を行えるアクティブマトリクス型表示装置およびその駆動方法を提供することを目的とする。

本発明の第１の局面は、アクティブマトリクス型表示装置であって、
複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含み、前記複数のデータ信号線のうち少なくとも２つのデータ信号線の長さが互いに異なるような非矩形の形状を有する表示部と、
前記複数のデータ信号線のそれぞれに対応して設けられ、対応するデータ信号線に接続された画素形成部に与えるべきアナログ映像信号を受け取るための第１導通端子と、当該対応するデータ信号線に接続された第２導通端子と、オン状態とオフ状態とを切り替えるための接続切替制御信号を受け取るための制御端子とを有する電界効果トランジスタを接続制御スイッチング素子として含むアナログスイッチと、
前記接続制御スイッチング素子をオフさせるときに、前記接続切替制御信号の電圧が前記接続制御スイッチング素子をオン状態とするための第１レベル電圧からオフ状態とするための第２レベル電圧に変化するまでの時間が、前記制御端子と前記第２導通端子との間の寄生容量の前記接続制御スイッチング素子を介した充放電に要する時間に応じた所定時間となるように、前記接続切替制御信号を生成する接続制御回路とを備え、
前記接続制御回路は、前記対応するデータ信号線が長いほど前記接続制御スイッチング素子の前記制御端子に与えるべき前記接続切替制御信号における前記所定時間が短くなるように、前記接続切替制御信号を生成することを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記接続制御回路は、前記接続制御スイッチング素子をオフさせるときに前記接続切替制御信号の電圧が前記第１レベル電圧から前記第２レベル電圧またはその近傍の電圧まで連続的に変化するように前記接続切替制御信号を生成することを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記接続制御回路は、前記接続制御スイッチング素子をオフさせるときに前記接続切替制御信号の電圧が前記第１レベル電圧から前記第２レベル電圧まで少なくとも１つの中間レベル電圧の期間を介して段階的に変化するように前記接続切替制御信号を生成することを特徴とする。

本発明の第４の局面は、本発明の第１から第３の局面において、
前記複数の走査信号線にそれぞれに与えられる複数の走査信号を生成する走査信号線駆動回路を更に備え、
前記表示部は、前記複数の走査信号線のうち少なくとも２つの走査信号線の長さが互いに異なるような非矩形の形状を有し、
前記複数の画素形成部のそれぞれは、
所定容量を形成する電極の１つとしての画素電極と、
前記複数のデータ信号線のいずれか１つに接続された第１導通端子と、前記画素電極に接続された第２導通端子と、前記複数の走査信号線のいずれか１つに接続された制御端子とを有する画素スイッチング素子としての電界効果トランジスタとを含み、
前記走査信号線駆動回路は、前記画素スイッチング素子をオフさせるときに、前記画素スイッチング素子の前記制御端子に与えられる走査信号の電圧が前記画素スイッチング素子をオン状態とするための第３レベル電圧からオフ状態とするための第４レベル電圧に変化するまでの時間が、前記制御端子と前記第２導通端子との間の寄生容量の前記画素スイッチング素子を介した充放電に要する時間に応じた所定時間となるように、前記複数の走査信号を生成することを特徴とする。

本発明の第５の局面は、本発明の第４の局面において、
前記走査信号線駆動回路は、前記走査信号線が長いほどそれに与えるべき前記走査信号における前記所定時間が短くなるように、前記複数の走査信号を生成することを特徴とする。

本発明の第６の局面は、本発明の第４または第５の局面において、
前記走査信号線駆動回路は、前記画素スイッチング素子をオフさせるときに、前記画素スイッチング素子の前記制御端子に与えられる前記走査信号の電圧が前記第３レベル電圧から前記第４レベル電圧またはその近傍の電圧まで連続的に変化するように、前記複数の走査信号を生成することを特徴とする。

本発明の第７の局面は、本発明の第４または第５の局面において、
前記走査信号線駆動回路は、前記画素スイッチング素子をオフさせるときに、前記画素スイッチング素子の前記制御端子に与えられる前記走査信号の電圧が前記第３レベル電圧から前記第４レベル電圧まで少なくとも１つの中間電圧の期間を介して段階的に変化するように、前記複数の走査信号を生成することを特徴とする。

本発明の第８の局面は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含み、前記複数のデータ信号線のうち少なくとも２つのデータ信号線の長さが互いに異なるような非矩形の形状を有する表示部が設けられたアクティブマトリクス型表示装置の駆動方法であって、
前記複数のデータ信号線のそれぞれに対応して設けられ、対応するデータ信号線に接続された画素形成部に与えるべきアナログ映像信号を受け取るための第１導通端子、当該対応するデータ信号線に接続された第２導通端子、および、オン状態とオフ状態を切り替えるための接続切替制御信号を受け取るための制御端子を有する電界効果トランジスタを接続制御スイッチング素子として含むアナログスイッチにより、当該対応するデータ信号線への前記アナログ映像信号の供給を制御するステップと、
前記接続制御スイッチング素子をオフさせるときに、前記接続切替制御信号の電圧が前記接続制御スイッチング素子をオン状態とするための第１レベル電圧からオフ状態とするための第２レベル電圧に変化するまでの時間が、前記制御端子と前記第２導通端子との間の寄生容量の前記接続制御スイッチング素子を介した充放電に要する時間に応じた所定時間となり、かつ、前記対応するデータ信号線が長いほど前記接続制御スイッチング素子の前記制御端子に与えるべき前記接続切替制御信号における前記所定時間が短くなるように、前記接続切替制御信号を生成するステップとを備えることを特徴とする。

本発明の第９の局面は、本発明の第８の局面において、
前記複数の走査信号線にそれぞれに与えられる複数の走査信号を生成する走査信号線駆動ステップを更に備え、
前記表示部は、前記複数の走査信号線のうち少なくとも２つの走査信号線の長さが互いに異なるような非矩形の形状を有し、
前記複数の画素形成部のそれぞれは、
所定容量を形成する電極の１つとしての画素電極と、
前記複数のデータ信号線のいずれか１つに接続された第１導通端子、前記画素電極に接続された第２導通端子、および、前記複数の走査信号線のいずれか１つに接続された制御端子を有する画素スイッチング素子としての電界効果トランジスタとを含み、
前記走査信号線駆動ステップでは、前記画素スイッチング素子をオフさせるときに、前記画素スイッチング素子の前記制御端子に与えられる走査信号の電圧が前記画素スイッチング素子をオン状態とするための第３レベル電圧からオフ状態とするための第４レベル電圧に変化するまでの時間が、前記画素スイッチング素子の前記制御端子と前記第２導通端子との間の寄生容量の前記画素スイッチング素子を介した充放電に要する時間に応じた所定時間となるように、前記複数の走査信号が生成されることを特徴とする。

本発明の他の局面は、本発明の上記第１から第９の局面および後述の各実施形態に関する説明から明らかであるので、その説明を省略する。

本発明の第１の局面によれば、各データ信号線に設けられたアナログスイッチがオフされるとき、すなわち接続制御スイッチング素子としての電界効果トランジスタのオフ遷移過程において、接続切替制御信号の電圧がオン電圧としての第１レベル電圧からオフ電圧としての第２レベル電圧に変化するまでの時間は、接続制御スイッチング素子の制御端子と第２導通端子との間の寄生容量の当該接続制御スイッチング素子を介した充放電に要する時間に応じた所定時間となる。このため、オフ遷移過程において接続制御スイッチング素子を介してデータ信号線への電荷移動またはデータ信号線からの電荷移動が生じ、これにより、接続制御スイッチング素子の制御端子と第２導通端子との間の寄生容量に起因するデータ信号線電圧の変動が低減される。その結果、非矩形の表示部においてデータ信号線の長さが互いに異なることにより生じるデータ信号線電圧の変動量の差異も軽減される。したがって、円形等の非矩形の表示部においても、表示ムラの抑制された良好な表示を行うことができる。また本発明の第１の局面によれば、接続制御スイッチング素子の制御端子に与えられる接続切替制御信号においてそのオフ遷移過程に対応する所定時間は、その接続制御スイッチング素子に対応するデータ信号線が長いほど短くなるので、表示部において接続制御スイッチング素子のオフ遷移過程でのデータ信号線の電圧変動量がより均一化される。これにより、非矩形の表示部において、より有効に表示ムラが抑制された良好な表示を行うことができる。

本発明の第２の局面によれば、各データ信号線に設けられたアナログスイッチがオフされるときに（オフ遷移過程において）、上記所定時間をかけて、接続切替制御信号の電圧がオン電圧としての第１レベル電圧からオフ電圧としての第２レベル電圧またはその近傍の電圧まで連続的に変化する。これにより、オフ遷移過程において接続制御スイッチング素子を介してデータ信号線への電荷移動またはデータ信号線からの電荷移動が生じるので、本発明の第１の局面と同様の効果が得られる。

本発明の第３の局面によれば、各データ信号線に設けられたアナログスイッチがオフされるときに（オフ遷移過程において）、接続制御信号の電圧がオン電圧としての第１レベル電圧からオフ電圧としての第２レベル電圧まで少なくとも１つの中間レベル電圧の期間を介して段階的に変化する。オフ遷移過程における当該中間レベル電圧の期間において接続制御スイッチング素子を介してデータ信号線に電荷が移動するので、本発明の第１の局面と同様の効果が得られる。

本発明の第４の局面によれば、各アナログスイッチにおける接続制御スイッチング素子の第１導通端子に与えられるアナログ映像信号は、その接続制御スイッチング素子がオン状態のとき対応するデータ信号線に与えられ、その接続制御スイッチング素子がオフされると、データ信号線電圧として当該対応するデータ信号線（の容量）に保持される。一方、各画素形成部では、画素スイッチング素子がオン状態のとき、その第１導通端子に接続されたデータ信号線の電圧すなわちアナログ映像信号を示す電圧は、画素電極に与えられ、その画素スイッチング素子がオフされると、その画素電極を有する所定容量（画素容量）に画素電圧として保持される。この画素スイッチング素子のオフ遷移過程において、その制御端子に与えられる走査信号の電圧がオン電圧としての第３レベル電圧からオフ電圧としての第４レベル電圧に変化するまでの時間は、その画素スイッチング素子の制御端子と第２導通端子との間の寄生容量をその画素スイッチング素子を介して充放電するのに要する時間に応じた所定時間となる。このため、画素スイッチング素子のオフ遷移過程において、その画素スイッチング素子を介して画素電極への電荷移動または画素電極からの電荷移動が生じ、その画素スイッチング素子の制御端子と第２導通端子との間の寄生容量に起因する画素電圧の変動が低減される。その結果、非矩形の表示部において、データ信号線の長さが互いに異なることにより生じるデータ信号線電圧の変動量の差異だけでなく、走査信号線の長さが互いに異なることにより生じる画素電圧の変動量の差異も軽減される。したがって、円形等の非矩形の表示部において、表示ムラの抑制された良好な表示を行うことができる。

本発明の第５の局面によれば、各画素形成部において、画素スイッチング素子がオン状態のとき、その第１導通端子に接続されたデータ信号線の電圧は、画素電極に与えられ、その画素スイッチング素子がオフされると、その画素電極を有する所定容量（画素容量）に画素電圧として保持される。この画素スイッチング素子のオフ遷移過程において、その制御端子に与えられる走査信号の電圧がオン電圧としての第３レベル電圧からオフ電圧としての第４レベル電圧に変化するまでの時間は、その画素スイッチング素子の制御端子と第２導通端子との間の寄生容量をその画素スイッチング素子を介して充放電するのに要する時間に応じた所定時間となる。このため、画素スイッチング素子のオフ遷移過程において、その画素スイッチング素子を介して画素電極への電荷移動または画素電極からの電荷移動が生じ、その画素スイッチング素子の制御端子と第２導通端子との間の寄生容量に起因する画素電圧の変動が低減される。その結果、非矩形の表示部において、走査信号線の長さが互いに異なることにより生じる画素電圧の変動量の差異が軽減される。これにより、円形等の非矩形の表示部において、表示ムラの抑制された良好な表示を行うことができる。また本発明の第５の局面によれば、走査信号において画素スイッチング素子のオフ遷移過程に対応する所定時間は、その走査信号が与えられる走査信号線が長いほど短くなるので、表示部において画素スイッチング素子のオフ遷移過程での画素電圧の変動量がより均一化される。これにより、非矩形の表示部において、より有効に表示ムラが抑制された良好な表示を行うことができる。

本発明の第６の局面によれば、各画素形成部における画素スイッチング素子がオフされるときに（オフ遷移過程において）、上記所定時間をかけて、その画素スイッチング素子の制御端子に与えられる走査信号の電圧がオン電圧としての第３レベル電圧からオフ電圧としての第４レベル電圧またはその近傍の電圧まで連続的に変化する。これにより、オフ遷移過程において画素スイッチング素子を介して電荷が移動するので、本発明の第５の局面と同様の効果が得られる。

本発明の第７の局面によれば、各画素形成部における画素スイッチング素子がオフされるときに（オフ遷移過程において）、その画素スイッチング素子の制御端子に与えられる走査信号の電圧がオン電圧としての第３レベル電圧からオフ電圧としての第４レベル電圧まで少なくとも１つの中間レベル電圧の期間を介して段階的に変化する。オフ遷移過程における当該中間レベル電圧の期間において画素スイッチング素子を介して電荷が移動するので、本発明の第５の局面と同様の効果が得られる。

本発明の第８の局面は、アクティブマトリクス型表示装置の駆動方法において、本発明の第１の局面と同様の効果を奏する。

本発明の第９の局面は、アクティブマトリクス型表示装置の駆動方法において、本発明の第４の局面と同様の効果を奏する。

本発明の他の局面の効果は、本発明の上記第１から第９の局面の効果および下記実施形態についての説明から明らかであるので、その説明を省略する。

本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 上記第１の実施形態における画素形成部の等価回路を示す回路図である。 上記第１の実施形態における走査信号線駆動回路の構成例を示すブロック図である。 上記第１実施形態における走査信号および接続切替制御信号の生成を説明するための信号波形図である。 上記第１の実施形態における表示部の駆動部（走査信号線駆動回路、データ信号線駆動回路およびデマルチプレクス回路）の動作を説明するためのタイミングチャートである。 上記第１の実施形態におけるデマルチプレクス回路の配置例を示す図である。 上記第１の実施形態におけるデマルチプレクス回路内の１つのデマルチプレクサの表現方法を説明するための図（Ａ，Ｂ）である。 上記第１の実施形態におけるデマルチプレクス回路によるビデオ信号のサンプリングおよびホールドのための構成を示す回路図である。 上記第１の実施形態におけるデータ信号線駆動のための単位サンプルホールド回路の構成を示す回路図である。 従来の単位サンプルホールド回路の動作を示す信号波形図である。 上記第１の実施形態における単位サンプルホールド回路の動作を示す信号波形図（Ａ，Ｂ）である。 上記第１の実施形態における単位サンプルホールド回路の他の動作例を示す信号波形図（Ａ，Ｂ）である。 上記第１の実施形態における走査信号線の容量を説明するための図である。 上記第１の実施形態における画素データサンプルホールド回路の構成を示す回路図である。 従来の画素形成部の画素データサンプルホールド回路としての動作を示す信号波形図である。 上記第１の実施形態における画素データサンプルホールド回路の動作を示す信号波形図（Ａ，Ｂ）である。 上記第１の実施形態における画素データサンプルホールド回路の他の動作例を示す信号波形図（Ａ，Ｂ）である。 上記第１の実施形態における画素データサンプルホールド回路のための他の構成例を説明するための信号波形図である。 上記第１の実施形態の変形例におけるデータ信号線駆動のための単位サンプルホールド回路を説明するための回路図（Ａ）および信号波形図（Ｂ）である。 本発明の他の実施形態におけるデータ信号線駆動回路を説明するための回路図（Ａ，Ｂ）である。 上記他の実施形態の変形例におけるデータ信号線駆動回路の構成を示すブロック図である。 上記他の実施形態の変形例におけるデータ信号線駆動回路の動作を説明するためのタイミングチャートである。 上記他の実施形態におけるデータ信号線駆動回路の他の構成例を説明するための信号波形図である。

以下、本発明の実施形態について添付図面を参照して説明する。
＜１．第１の実施形態＞
＜１．１ 全体構成＞
図１は、本発明の第１の実施形態に係る液晶表示装置の全体的な構成を示すブロック図である。この液晶表示装置は、アクティブマトリクス型の円形の表示部１２０を含む表示パネル１００と、走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）２００と、データ信号線駆動回路（「ソースドライバ」とも呼ばれる）３００と、表示制御回路４００とを備えており、表示パネル１００には後述のデマルチプレクス回路３２０が含まれている。表示制御回路４００には外部から入力信号Ｓｉｎが与えられ、この入力信号Ｓｉｎには、表示すべき画像を表す画像信号および当該画像の表示のためのタイミング制御信号が含まれている。

表示部１２０には、複数本（３ｎ本）のデータ信号線（「ソースライン」とも呼ばれる）ＳＬ１〜ＳＬ3nと、複数本（ｍ本）の走査信号線（「ゲートライン」とも呼ばれる）ＧＬ１〜ＧＬｍと、これらのデータ信号線ＳＬ１〜ＳＬ3nおよび走査信号線ＧＬ１〜ＧＬｍに沿ってマトリクス状に配置された複数（ｍ×３ｎ個）の画素形成部１０が配設されている（このようにマトリクス状に配置された複数の画素形成部を以下では「画素マトリクス」ともいう）。なお図１では、図示の便宜上、ｎ＝６、ｍ＝２０である。

各画素形成部１０は、これらのデータ信号線ＳＬ１〜ＳＬ3nのいずれか１つに対応すると共に、これらの走査信号線ＧＬ１〜ＧＬｍのいずれか１つに対応する。以下、３ｎ本のデータ信号線ＳＬ１〜ＳＬ3nを区別しない場合にはこれらを単に「データ信号線ＳＬ」といい、ｍ本の走査信号線ＧＬ１〜ＧＬｍを区別しない場合にはこれらを単に「走査信号線ＧＬ」という。図２に示すように、各画素形成部１０は、対応する走査信号線ＧＬｉに制御端子としてのゲート端子が接続されると共に対応するデータ信号線ＳＬｊにソース端子が接続されたスイッチング素子としての薄膜トランジスタ（以下「ＴＦＴ」と略記する）１２と、そのＴＦＴ１２のドレイン端子に接続された画素電極Ｅｐと、ｍ×３ｎ個の画素形成部１０に共通的に設けられた共通電極Ｅｃと、画素電極Ｅｐと共通電極Ｅｃとの間に挟持されｍ×３ｎ個の画素形成部１０に共通的に設けられた液晶層とにより構成される。そして、画素電極Ｅｐおよび共通電極Ｅｃにより形成される液晶容量により画素容量Ｃｐが構成される。典型的には、画素容量Ｃｐに確実に電圧を保持すべく液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

なお後述のように、各画素形成部１０におけるスイッチング素子（以下「画素スイッチング素子」という）としてのＴＦＴ１２のゲート端子とドレイン端子の間には寄生容量Ｃｇｄが存在し、この寄生容量Ｃｇｄは、走査信号線ＧＬｉと画素電極Ｅｐによって形成される容量を含む。また、ＴＦＴ１２の種類は特に限定されず、ＴＦＴ１２のチャネル層には、アモルファスシリコン、ポリシリコン、微結晶シリコン、連続粒界結晶シリコン（ＣＧシリコン）、酸化物半導体等のいずれを使用してもよい（この点は、後述のデマルチプレクス回路３２０に含まれるスイッチング素子としてのＴＦＴにおいても同様である）。また、表示部１２０を含む表示パネル１００としての液晶パネルの方式も、液晶層に垂直な方向に電界が印加されるＶＡ（Vertical Alignment）方式やＴＮ（Twisted Nematic）方式等に限定されるものではなく、液晶層に略平行な方向に電界が印加されるＩＰＳ（In-Plane Switching）方式であってもよい。

表示制御回路４００は、入力信号Ｓｉｎを外部から受け取り、この入力信号Ｓｉｎに基づき、デジタル画像信号Ｓｄｖ、データ側制御信号ＳＣＴ、走査側制御信号ＧＣＴ、および共通電圧Ｖｃｏｍ（不図示）を生成し出力する。デジタル画像信号Ｓｄｖおよびデータ側制御信号ＳＣＴはデータ信号線駆動回路３００に与えられ、走査側制御信号ＧＣＴは走査信号線駆動回路２００に与えられ、共通電圧Ｖｃｏｍは表示部１２０における共通電極Ｅｃに与えられる。

データ信号線駆動回路３００は、デジタル画像信号Ｓｄｖおよびデータ側制御信号ＳＣＴに基づき、表示パネル１００を駆動するためのデータ信号としてｎ個のビデオ信号Ｓｖ１〜Ｓｖｎを生成する。すなわち、表示制御回路４００からのデータ側制御信号ＳＣＴには、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号Ｌｓ、および極性切替制御信号Ｃｐｎ等が含まれており、データ信号線駆動回路３００は、これらの信号に基づき、その内部の図示しないシフトレジスタおよびサンプリングラッチ回路等を動作させることにより、デジタル画像信号Ｓｄｖに基づくｎ個のデジタル信号を生成し、これらのデジタル信号を図示しないＤＡ変換回路でアナログ信号に変換することにより、表示パネル１００を駆動するための信号としてｎ個のビデオ信号Ｓｖ１〜Ｓｖｎを生成する。これらのビデオ信号Ｓｖ１〜Ｓｖｎは、アナログの電圧信号であり、デマルチプレクス回路３２０に与えられる。なお、極性切替制御信号Ｃｐｎは、液晶の劣化を防止すべく表示部１２０を交流駆動するための制御信号であり、所定のタイミングで上記ビデオ信号Ｓｖ１〜Ｓｖｎの極性を切り替えるために使用される。ただし、この交流駆動は、当業者には周知である一方、本発明の特徴とは直接的には関係しないので、詳しい説明を省略する。

デマルチプレクス回路３２０は、表示パネル１００に上記の表示部１２０と一体的に形成されており、データ信号線駆動回路３００から上記ビデオ信号Ｓｖ１〜Ｓｖｎを受け取り（図１ではｎ＝６）、これらのビデオ信号Ｓｖ１〜ＳｖｎをＳＳＤ方式により３ｎ個のデータ信号Ｓ１〜Ｓ3nとしてデータ信号線ＳＬ１〜ＳＬ3nにそれぞれ与える。すなわち本実施形態では、表示パネル１００において隣接する３本のデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iを１組としてｎ組のデータ信号線群にグループ化し（ｉ＝１〜ｎ）、各組に対応するデマルチプレクサ３２２により当該組における３本のデータ信号線に時分割的にビデオ信号が与えられるＳＳＤ方式が採用されている。このＳＳＤ方式にしたがってビデオ信号Ｓｖｉをデータ信号として与えるべきデータ信号線を切り替えるための接続切替制御信号Ｓｃ１〜Ｓｃ３は、本実施形態では後述のように走査信号線駆動回路２００において生成される。

走査信号線駆動回路２００は、走査側制御信号ＧＣＴに基づき走査信号Ｇ１〜Ｇｍを生成して走査信号線ＧＬ１〜ＧＬｍに印加し、これによりアクティブな走査信号の走査信号線ＧＬ１〜ＧＬｍへの印加を所定周期で繰り返す。図３は、この走査信号線駆動回路２００の構成例を示すブロック図である。この構成例による走査信号線駆動回路２００は、シフトレジスタ２１０とレベルシフタ２２０と出力回路２３０を備え、更に、上記接続切替制御信号Ｓｃ１〜Ｓｃ３を生成する接続制御回路５０を備えている。表示制御回路４００からの走査側制御信号ＧＣＴは、ゲートクロック信号ＧＣＫおよびゲートスタートパルス信号ＧＳＰを含み、更に、後述のゲート中間レベル期間信号ＧＩおよび接続制御信号ＳＣを含んでいる。また、この走査信号線駆動回路２００には、図示しない電源回路から、デマルチプレクス回路３２０におけるスイッチング素子（以下「接続制御スイッチング素子」という）としてのＴＦＴをオンさせるためのオン電圧（第１レベル電圧）としてのＨレベル接続制御電圧ＶＣＨと、接続制御スイッチング素子をオフさせるためのオフ電圧（第２レベル電圧）としてのＬレベル接続制御電圧ＶＣＬと、これらの電圧ＶＣＨ、ＶＣＬの中間レベルを示す中間レベル接続制御電圧ＶＣＩと、画素スイッチング素子としてのＴＦＴ１２をオンさせるためのオン電圧（第３レベル電圧）としてのＨレベルゲート電圧ＶＧＨと、ＴＦＴ１２をオフさせるためのオフ電圧（第４レベル電圧）としてのＬレベルゲート電圧ＶＧＬと、これらゲート電圧ＶＧＨ，ＶＧＬの中間レベルを示す中間レベルゲート電圧ＶＧＩも与えられる。

このような走査信号線駆動回路２００において、シフトレジスタ２１０は、ゲートスタートパルス信号ＧＳＰに含まれるスタートパルスをゲートクロック信号ＧＣＫにしたがって内部において順次転送し、これに応じてシフトレジスタ２１０の各段はアクティブな信号を出力する。レベルシフタ２２０は、シフトレジスタ２１０から出力される信号のレベルを上記のＬレベルゲート電圧ＶＧＬおよびＨレベルゲート電圧ＶＧＨに基づいて変換し、変換後の信号を図４に示すような走査側内部信号Ｆ１〜Ｆｍとして出力する。出力回路２３０は、中間レベルゲート電圧ＶＧＩおよびゲート中間レベル期間信号ＧＩに基づき、走査側内部信号Ｆ１〜Ｆｍの立ち下がり（Ｈレベルゲート電圧ＶＧＨからＬレベルゲート電圧ＶＧＬへの変化、より一般的には画素スイッチング素子のオン電圧からオフ電圧への変化）が中間レベルの期間を介して行われるように走査側内部信号Ｆ１〜Ｆｍを修正し、修正後の信号を図４に示すような走査信号Ｇ１〜Ｇｍとして出力する。このようにして生成される各走査信号Ｇｉ（ｉ＝１〜ｍ）は、その立ち下がりにおいて、まずＨレベルゲート電圧ＶＧＨから中間レベルゲート電圧ＶＧＩに変化し、その中間レベルゲート電圧ＶＧＩをゲート中間レベル期間信号が示す期間ＴＧＩだけ維持し、その後、Ｌレベルゲート電圧ＶＧＬへと変化する。

走査信号線駆動回路２００における接続制御回路５０は、Ｈレベル接続制御電圧ＶＣＨ、Ｌレベル接続制御電圧ＶＣＬ、および接続制御信号ＳＣに基づき、接続切替制御信号Ｓｃ１〜Ｓｃ３を生成し、デマルチプレクス回路３２０における各デマルチプレクサ３２２に与える。ここで、接続制御信号ＳＣは、図４に示すような第１から第３の接続タイミング信号ＳＳ１〜ＳＳ３と接続制御中間レベル期間信号ＳＣＩから構成される。第１の接続タイミング信号ＳＳ１は、各組のデータ信号線ＳＬ3j-2，ＳＬ3j-1，SL3j（ｊ＝１〜ｎ）のうち１番目のデータ信号線ＳＬ3j-2にビデオ信号Ｓｖｊを与えるべき期間だけアクティブ（本実施形態ではハイレベル（Ｈレベル））となり、第２の接続タイミング信号ＳＳ２は、２番目のデータ信号線ＳＬ3j-1にビデオ信号Ｓｖｊを与えるべき期間だけアクティブ（Ｈレベル）となり、第３の接続タイミング信号ＳＳ３は、３番目のデータ信号線ＳＬ3jにビデオ信号Ｓｖｊを与えるべき期間だけアクティブ（Ｈレベル）となる。すなわち、第１から第３の接続タイミング信号ＳＳ１〜ＳＳ３は、後述のように、各水平期間を３つの期間に分割して得られる第１から第３期間、それぞれＨレベルとなる。

接続制御回路５０は、このような第１から第３の接続タイミング信号ＳＳ１〜ＳＳ３の電圧レベルをＨレベル接続制御電圧ＶＣＨおよびＬレベル接続制御電圧ＶＣＬに基づいて変換すると共に、中間レベル接続制御電圧ＶＣＩおよび接続制御中間レベル期間信号ＳＣＩに基づき、第１から第３の接続タイミング信号ＳＳ１〜ＳＳ３の立ち下がり（Ｈレベル接続制御電圧ＶＣＨからＬレベル接続制御電圧ＶＣＬへの変化、より一般的には接続制御スイッチング素子のオン電圧からオフ電圧への変化）が中間レベルを介して行われるように当該接続タイミング信号ＳＳ１〜ＳＳ３を修正し、修正後の信号を図４に示すような第１から第３の接続切替制御信号Ｓｃ１〜Ｓｃ３として出力する。このようにして生成される各接続切替制御信号Ｓｃｋ（ｋ＝１，２，３）は、その立ち下がりにおいて、まずＨレベル接続制御電圧ＶＣＨから中間レベル接続制御電圧ＶＣＩに変化し、その中間レベル接続制御電圧ＶＣＩを接続制御中間レベル期間信号ＳＣＩが示す期間ＴＣＩだけ維持し、その後、Ｌレベル接続制御電圧ＶＣＬへと変化する。既述のように、これら第１から第３の接続切替制御信号Ｓｃ１〜Ｓｃ３は、デマルチプレクス回路３２０に与えられ、そこで、各ビデオ信号Ｓｖｉを与えるべきデータ信号線を対応する組のデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iの間で切り替えるための制御信号として使用される。

表示パネル１００の背面側には、図示しないバックライトユニットが設けられており、これにより表示パネル１００の背面にバックライト光が照射される。このバックライトユニットも表示制御回路４００により駆動されるが、その他の方法により駆動される構成であってもよい。なお、表示パネル１００が反射型である場合には、バックライトユニットは不要である。

以上のようにして、データ信号線ＳＬ１〜ＳＬ3nにデータ信号Ｓ１〜Ｓ3nがそれぞれ印加され、走査信号線ＧＬ１〜ＧＬｍに走査信号Ｇ１〜Ｇｍがそれぞれ印加され、表示パネル１００の背面にバックライト光が照射されることにより、外部から与えられる入力信号Ｓｉｎの表す画像が表示パネル１００の表示領域を構成する表示部１２０に表示される。

なお、図１〜図３に示す上記構成では、デマルチプレクス回路３２０に与えられる接続切替制御信号Ｓｃ１〜Ｓｃ３を生成する接続制御回路５０は、走査信号線駆動回路２００に含まれているが、これに代えて、表示制御回路４００に含まれていてもよい。また、データ信号線駆動回路３００および走査信号線駆動回路２００の双方または一方は表示制御回路４００内に設けられていてもよい。さらに、データ信号線駆動回路３００および走査信号線駆動回路２００の双方または一方は表示部１２０と一体的に形成されていてもよい。

＜１．２ 表示部の駆動＞
図５は、本実施形態において表示部１２０を駆動する駆動部の動作を説明するためのタイミングチャートである。この駆動部は、既述の走査信号線駆動回路２００、データ信号線駆動回路３００、およびデマルチプレクス回路３２０からなる。以下、図１と共に図５を参照して、この駆動部の動作すなわち表示部１２０におけるデータ信号線ＳＬ１〜ＳＬ3nおよび走査信号線ＧＬ１〜ＧＬｍの駆動について説明する。ただし図５では、走査信号Ｇ１〜Ｇｍおよび接続切替制御信号Ｓｃ１〜Ｓｃ３の波形は、便宜上、立ち上がりおよび立ち下がりの時間や、立ち下がりにおける上記中間レベル等を捨象した単純な矩形波として描かれている。なお本実施形態では、画素スイッチング素子としてのＴＦＴおよび接続制御スイッチング素子としてのＴＦＴはいずれもＮｃｈトランジスタであるが、これらＴＦＴの一方または双方がＰｃｈ形の電界効果トランジスタ（以下「Ｐｃｈトランジスタ」という）であってもよい。

走査信号線駆動回路２００から走査信号線ＧＬ１〜ＧＬｍにそれぞれ印加される走査信号Ｇ１〜Ｇｍは、図５に示す走査信号Ｇ１〜Ｇ３のように１水平期間毎に順次アクティブとなる。本実施形態では、画素スイッチング素子としてのＴＦＴおよび接続制御スイッチング素子としてのＴＦＴはＮｃｈトランジスタであるので、ハイレベル（Ｈレベル）をアクティブとしローレベル（Ｌレベル）を非アクティブとするが、Ｐｃｈトランジスタが使用される場合には、ＬレベルがアクティブとされＨレベルが非アクティブとされる。

デマルチプレクス回路３２０はｎ個のデマルチプレクサ３２２を含み、ｉ番目のデマルチプレクサ３２２にはｉ番目のビデオ信号Ｓｖｉが入力され（ｉ＝１〜ｎ）、各デマルチプレクサ３２２には、図５に示すような接続切替制御信号Ｓｃ１〜Ｓｃ３が入力される。各水平期間を３つに分割して得られる期間を順に第１、第２、および第３期間と呼ぶものとすると、これらの接続切替制御信号Ｓｃ１〜Ｓｃ３のうち、第１の接続切替制御信号Ｓｃ１は第１期間でのみアクティブとなり、第２の接続切替制御信号Ｓｃ２は第２期間でのみアクティブとなり、第３の接続切替制御信号Ｓｃ３は第３期間でのみアクティブとなる。各デマルチプレクサ３２２には、それに入力されるビデオ信号Ｓｖｉを時分割で印加すべき３つのデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iが接続されている。各デマルチプレクサ３２２は、ビデオ信号Ｓｖｉを、第１の接続切替制御信号Ｓｃ１がアクティブ（Ｈレベル）のときにデータ信号線ＳＬ3i-2に与え、第２の接続切替制御信号Ｓｃ２がアクティブ（Ｈレベル）のときにデータ信号線ＳＬ3i-1に与え、 第３の接続切替制御信号Ｓｃ３がアクティブ（Ｈレベル）のときにデータ信号線ＳＬ3iに与える。これにより、ビデオ信号Ｓｖｉの与えられるデータ信号線が、各水平期間において３つのデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iの間で順に切り替えられる。

このような動作により、図５に示すデータ信号Ｓ１〜Ｓ３がデータ信号線ＳＬ１〜ＳＬ３にそれぞれ印加される。他のデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3i（ｉ＝２〜ｎ）についても同様である。図５に示すビデオ信号Ｓｖ１〜Ｓｖ３およびデータ信号Ｓ１〜Ｓ３に付されている記号ｄｉｊは、ｉ番目の走査信号線ＧＬｉおよびｊ番目のデータ信号線ＳＬｊに接続される画素形成部１０に書き込むべき画素データを示すものとする（ｉ＝１〜ｍ、ｊ＝１〜３ｎ）。各データ信号線ＳＬｊは、他の電極（共通電極Ｅｃや走査信号線ＧＬを構成する電極等）との間に容量を形成されている（以下この容量を「データ信号線容量Ｃｓｌ」という）。このデータ信号線容量Ｃｓｌとデマルチプレクサ３２２との作用により、ビデオ信号Ｓｖｉが接続切替制御信号Ｓｃｋによってサンプリングされてデータ信号線ＳＬ3(i-1)+kに保持される（ｉ＝１〜ｎ；ｋ＝１，２，３）（図５のデータ信号Ｓ１〜Ｓ３参照）。なお、ビデオ信号Ｓｖｉの極性は既述の極性切替制御信号Ｃｐｎにしたがって変化し（不図示）、これに応じてデータ信号Ｓ3i-2，Ｓ3i-1，Ｓ3iの極性も変化する（図５参照）。

なお図５は、各画素形成部１０に与えられるデータ信号の極性が１フレーム期間毎に反転するだけでなく、データ信号線ＳＬの延びる方向に隣接する画素形成部に互いに逆極性のデータ信号が与えられると共に、走査信号線ＧＬの延びる方向に隣接する画素形成部にも互いに逆極性のデータ信号が与えられるように、表示パネル１００が駆動される方式、すなわちドット反転駆動方式が採用されていることを前提としている。しかし、本発明に係る液晶表示装置の交流駆動方式はドット反転駆動方式に限定されるものではなく、例えば、データ信号線ＳＬの延びる方向に隣接する画素形成部に互いに逆極性のデータ信号が与えられ、走査信号線ＧＬの延びる方向に隣接する画素形成部には互いに同極性のデータ信号が与えられるように、表示パネル１００が駆動される方式、すなわちライン反転駆動方式が採用されてもよい。

＜１．３ データ信号線駆動のためのサンプルホールド回路＞
図１に示すように本実施形態では、表示部１２０が円形であることから、データ信号線ＳＬ１〜ＳＬ3nの長さが同一である矩形の表示部の場合とは異なり、データ信号線ＳＬｊ（ｊ＝１〜３ｎ）は中央部で最も長く、端部に近づくにしたがって短くなる。このようなデータ信号線間での長さの相違は、図６に示すようにデマルチプレクス回路３２０における接続制御スイッチング素子としてのＴＦＴ（Ｎｃｈトランジスタ）を円形の表示部１２０の外縁部にその表示部１２０に沿って配置する場合には、より大きなものとなる。図６に示すような配置構成によれば、表示装置の形状を表示部１２０の形状に応じたものとして装置全体のサイズを小さくすることができる。なお図６では、便宜上、回路表現が図１の表現と若干異なっており、図７（Ｂ）に示す回路が図７（Ａ）の回路図で表現されている。

図１または図６に示すような円形の表示部１２０を有する本実施形態では、データ信号線容量Ｃｓｌは、表示部１２０の領域（以下「表示領域」という）の中央部すなわちデータ信号線ＳＬが最長となる部分で最も大きく、表示領域の両端部すなわちデータ信号線ＳＬが最短となる部分で最も小さい。

ここで、接続切替制御信号Ｓｃｋ（ｋ＝１，２，３）の立ち下がりにおいて、オン電圧としてのＨレベル接続制御電圧ＶＣＨからオフ電圧としてのＬレベル接続制御電圧ＶＣＬに瞬時に変化するものとすると、接続制御スイッチング素子としてのＴＦＴ（Ｎｃｈトランジスタ）のゲート端子とドレイン端子の間の寄生容量Ｃｇｄに起因して、そのＴＦＴに接続されたデータ信号線ＳＬｊの電圧Ｖｓｌが低下する。このデータ信号線電圧Ｖｓｌの低下量（以下「信号線電圧低下量」という）ΔＶｓｌは、そのデータ信号線ＳＬｊの容量Ｃｓｌが大きいほど小さくなる。したがって、本実施形態におけるように表示領域が円形の場合には、この電圧低下量ΔＶｓｌが表示領域内の位置によって大きく異なる。その結果、同一の画素データを各画素形成部１０に書き込んでも、画素形成部１０（の画素容量Ｃｐ）に保持される電圧（画素電圧）が表示領域内の位置によって異なり、表示ムラが生じる。本実施形態では、データ信号線ＳＬの長さまたは容量Ｃｓｌが表示領域内の位置によって異なることにより生じるこのような表示品位の低下を防止するための構成を有している。以下、この点につき詳しく説明する。

図８は、本実施形態におけるデマルチプレクス回路３２０によるビデオ信号Ｓｖｉのサンプリングおよびホールドのための構成を示す回路図である。図８に示すように本実施形態では、デマルチプレクス回路３２０における各デマルチプレクサ３２２は、３個のアナログスイッチとしてＮｃｈトランジスタ（接続制御スイッチング素子としてのＴＦＴ）ＳＷ１〜ＳＷ３を含む。各デマルチプレクサにおけるＮｃｈトランジスタＳＷ１〜ＳＷ３の第１導通端子は互いに接続されてビデオ信号Ｓｖｉを与えられ、これらＮｃｈトランジスタＳＷ１〜ＳＷ３の第２導通端子はデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iにそれぞれ接続されている（ｉ＝１〜ｎ）。また、各デマルチプレクサ３２２におけるＮｃｈトランジスタＳＷ１〜ＳＷ３の制御端子としてのゲート端子には、第１から第３の接続切替制御信号Ｓｃ１〜Ｓｃ３がそれぞれ与えられる。なお、ＮｃｈトランジスタＳＷ１〜ＳＷ３の第１および第２導通端子のいずれがドレイン端子か（またはソース端子か）は、ＮｃｈトランジスタＳＷ１〜ＳＷ３を流れる電流の方向に依存するが、以下では便宜上、上記第１導通端子をソース端子とし、上記第２導通端子をドレイン端子として説明を進める。

サンプリング回路としてのデマルチプレクス回路３２０における各デマルチプレクサ３２２の各ＮｃｎトランジスタＳＷｋは、そのゲート端子とドレイン端子（第２導通端子）の間に形成された寄生容量Ｃｇｄを有する。このため、ｉ番目のデマルチプレクサ３２２におけるＮｃｈトランジスタＳＷｋがオン状態からオフ状態に変化するときの接続切替制御信号Ｓｃｋの電圧変化が、この寄生容量Ｃｇｄを介してデータ信号線ＳＬ3(i-1)+kの電圧に影響を与える（ｉ＝１〜ｎ；ｋ＝１，２，３）。その結果、ＮｃｈトランジスタＳＷｋがオフされた直後におけるデータ信号線ＳＬ3(i-1)+kの電圧すなわちデータ信号Ｓ3(i-1)+kの電圧Ｖｓｌは、ＮｃｈトランジスタＳＷｋがオン状態のときに当該データ信号Ｓ3(i-1)+kに与えられるビデオ信号Ｓｖｉの電圧よりも低下する。すなわち、ビデオ信号Ｓｖｉを接続切替制御信号Ｓｃｋでサンプリングすることにより得られるデータ信号線電圧Ｖｓｌは、寄生容量Ｃｇｄに起因して本来の電圧（Ｓｖｉ）よりも低下する。本実施形態では、この電圧低下を抑制するために、ＮｃｈトランジスタＳＷｋがオフするときのオン電圧からオフ電圧への変化すなわちＨレベル接続制御電圧ＶＣＨからＬレベル接続制御電圧ＶＣＬへの変化が中間レベル（ＶＣＩ）の期間ＴＣＩを介して行われるように構成されている（図４参照）。

以下、上記のようなビデオ信号Ｓｖｉのサンプリングの際のデータ信号線電圧Ｖｓｌの低下を抑制するための動作を、１番目のビデオ信号Ｓｖ１のサンプリングを例にとり図９〜図１１を参照して更に詳しく説明する。

図９は、本実施形態においてビデオ信号Ｓｖ１をサンプリングして１つのデータ信号線ＳＬｋに与えて保持させるための回路に相当する部分すなわち単位サンプルホールド回路（以下「データ信号線駆動のための単位サンプルホールド回路」または単に「単位サンプルホールド回路」という）の構成を示す回路図である。ＳＳＤ方式等が採用される従来の表示装置におけるデータ信号線駆動のための単位サンプルホールド回路（以下「従来の単位サンプルホールド回路」という）の構成も、図９に示す構成と同一である。そこで、これらの単位サンプルホールド回路において対応する部分および信号には同一の参照符号および記号をそれぞれ付すものとする。

図１０は、従来の単位サンプルホールド回路の動作を示す信号波形図であり、図１１は、本実施形態における単位サンプルホールド回路の動作を示す信号波形図である。

図１０に示すように、従来の単位サンプルホールド回路では、ＮｃｈトランジスタＳＷｋをオフさせるときに、上記のように、接続切替制御信号Ｓｃｋの電圧すなわちＮｃｈトランジスタＳＷｋのゲート端子の電圧ＶｇがＨレベル接続制御電圧ＶＣＨから直ちにＬレベル接続制御電圧ＶＣＬに変化し、この変化がゲート端子とドレイン端子の間の寄生容量Ｃｇｄを介してデータ信号線ＳＬｋの電圧に影響を与える。その結果、データ信号線ＳＬｋの電圧Ｖｓｌすなわちデータ信号Ｓｋの電圧は、ＮｃｈトランジスタＳＷｋがオン状態のときにデータ信号線ＳＬｋに与えられるビデオ信号Ｓｖｉの電圧よりも低下する。すなわち、ビデオ信号Ｓｖｉを接続切替制御信号Ｓｃｋでサンプリングすることにより得られるデータ信号線電圧Ｖｓｌが寄生容量Ｃｇｄに起因して本来の電圧（Ｖｖｉ）よりも低下する。このときのデータ信号線電圧Ｖｓｌの低下量ΔＶｓｌは、接続切替制御信号Ｓｃｋの電圧ＶｇがＨレベル接続制御電圧ＶＣＨからＬレベル接続制御電圧ＶＣＬに瞬時に変化するものとすると、次式で表される。
ΔＶｓｌ＝｛Ｃｇｄ／（Ｃｓｌ＋Ｃｇｄ）｝（ＶＣＨ−ＶＣＬ） …（３）
ここで、“Ｃｓｌ”はデータ信号線ＳＬｋの容量である。

図１１（Ａ）に示すように、本実施形態における単位サンプルホールド回路では、上記従来の単位サンプルホールド回路とは異なり、ＮｃｈトランジスタＳＷｋをオフさせるときに、接続切替制御信号Ｓｃｋの電圧（ＮｃｈトランジスタＳＷｋのゲート端子の電圧）ＶｇがＨレベル接続制御電圧ＶＣＨから中間レベル接続制御電圧ＶＣＩの期間（以下「接続制御中間レベル期間」という）ＴＣＩを介してＬレベル接続制御電圧ＶＣＬに変化する。すなわち、接続切替制御信号Ｓｃｋの電圧ＶｇがＨレベル接続制御電圧ＶＣＨからＬレベル接続制御電圧ＶＣＬに変化するまでの過程、すなわちオン電圧からオフ電圧まで変化するまでの過程（オフ遷移過程）において、まず、Ｈレベル接続制御電圧ＶＣＨから中間レベル接続制御電圧ＶＣＩまでの変化によりデータ信号線電圧Ｖｓｌが低下する。しかし、この後、接続切替制御信号Ｓｃｋの電圧Ｖｇは接続制御中間レベル期間ＴＣＩだけ中間レベル接続制御電圧ＶＣＩに維持される。この接続制御中間レベル期間ＴＣＩでは、ＮｃｈトランジスタＳＷｋは完全なオフ状態ではないので（オン状態ともオフ状態とも言えない中間的な状態であるので）、ビデオ信号Ｓｖ１を出力するデータ信号線駆動回路３００の端子Ｔｄ１からＮｃｈトランジスタＳＷｋを介してデータ信号線ＳＬｋに電荷が移動する。これにより、データ信号線電圧Ｖｓｌは、ビデオ信号Ｓｖ１の電圧Ｖｖ１の近傍まで上昇する。この接続制御中間レベル期間ＴＣＩが終了すると、接続切替制御信号Ｓｃｋの電圧Ｖｇは、中間レベル接続制御電圧ＶＣＩからＬレベル接続制御電圧ＶＣＬまで変化し、この変化により、データ信号線電圧Ｖｓｌは再び低下する。このようにして、接続切替制御信号Ｓｃｋの電圧Ｖｇがオフ電圧としてのＬレベル接続制御電圧ＶＣＬに到達した時点では、データ信号線電圧Ｖｓｌはビデオ信号Ｓｖ１の電圧Ｖｖ１よりも低下しているが、信号線電圧低下量ΔＶｓｌは、上記接続制御中間レベル期間ＴＣＩでのデータ信号線ＳＬｋへの電荷の移動により、従来の単位サンプリングホールド回路における信号線電圧低下量ΔＶｓｌよりも低減されている（図１１（Ａ）および図１０参照）。

上記のように、デマルチプレクス回路３２０の接続切替制御信号Ｓｃｋとして図１１（Ａ）に示すような波形の信号Ｓｃｋを使用する本実施形態によれば、ＮｃｈトランジスタＳＷｋのオフ遷移過程で寄生容量Ｃｇｄに起因する信号線電圧低下量ΔＶｓｌが低減される。また、図１に示すような円形の表示部１２０を有する表示装置において、従来の単位サンプルホールド回路を使用した場合には、データ信号線容量Ｃｓｌがデータ信号線ＳＬによって異なることから信号線電圧低下量ΔＶｓｌもデータ信号線ＳＬｋによって異なる（図８参照）。これに対し本実施形態によれば、信号線電圧低下量ΔＶｓｌが低減されることによって、データ信号線ＳＬｊによる信号線電圧低下量ΔＶｓｌの差異も低減される。これにより、円形（より一般的には非矩形）の表示部１２０を有するためにデータ信号線ＳＬ１〜ＳＬ3nの長さや容量Ｃｓｌが互いに異なっていても、表示ムラの抑制された良好な表示を行うことができる。

＜１．４ データ信号線駆動のための単位サンプルホールド回路の他の動作例＞
上述のように本実施形態では、デマルチプレクス回路３２０の接続切替制御信号Ｓｃｋとして図１１（Ａ）に示すような波形の信号が接続制御回路５０（図３）で生成され、接続制御スイッチング素子ＳＷｋ（図９）のオフ遷移過程において中間レベルの期間ＴＣＩが設けられている。このオフ遷移過程で設けられる中間レベルは１つに限られるものではなく、複数の中間レベルが設けられてもよい。例えば図１１（Ｂ）に示すように、２つの中間レベルＶＣＩ１，ＶＣＩ２がオフ遷移過程に設けられ、接続切替制御信号Ｓｃｋの電圧がオン電圧（Ｈレベル接続制御電圧ＶＣＨ）から２つの中間レベルＶＣＩ１，ＶＣＩ２の期間を順次介して段階的にオフ電圧（Ｌレベル接続制御電圧ＶＣＬ）に変化するようにしてもよい。

ここで、中間レベルの期間ＴＣＩは、接続切替制御信号Ｓｃｋの電圧変化によるデータ信号線電圧Ｖｓｌの低下をＮｃｈトランジスタ（接続制御スイッチング素子）ＳＷｋを介した寄生容量Ｃｇｄおよびデータ信号線容量Ｃｓｌの充電によって低減または補償するための時間であり、既述の式（３）を考慮して、ＮｃｈトランジスタＳＷｋを介した寄生容量Ｃｇｄの充放電に要する時間に基づき予め決定される。この中間レベル期間ＴＣＩは、信号線電圧低下量ΔＶｓｌの低減の観点からは長い方が好ましいが、中間レベル期間ＴＣＩを長くすると、ビデオ信号Ｓｖｉによるデータ信号線ＳＬｋの充電のための時間が短くなる。また、中間レベルの電圧値としてどのような値が好ましいかは、接続制御スイッチング素子としてのＮｃｈトランジスタＳＷｋの特性に依存する。したがって、中間レベル期間の長さや中間レベルの設定数および電圧値については、表示部１２０の仕様（解像度やサイズ等）および電気的特性（寄生容量Ｃｇｄや、データ信号線容量Ｃｓｌ、ＮｃｈトランジスタＳＷｋの特性等）に基づき上記複数の観点から適切な値を決定する。具体的には、図９に示す単位サンプルホールド回路についての実験または計算機シミュレーションの結果に基づき、適切な中間レベル期間の長さや中間レベルの設定数および電圧値を求めることができる。

また、上記のように中間レベルを設けてオン電圧からオフ電圧に段階的に変化するような接続切替制御信号Ｓｃｋを生成する代わりに、図１２（Ａ）に示すように、予め決定された中間レベル期間ＴＣＩでオン電圧（Ｈレベル接続制御電圧ＶＣＨ）からオフ電圧（Ｌレベル接続制御電圧ＶＣＬ）へ連続的に変化するように（典型的には単調かつ滑らかに変化するように）接続切替制御信号Ｓｃｋが接続制御回路５０（図３）で生成される構成としてもよい。

また、接続切替制御信号Ｓｃｋがオフ電圧としてのＬレベル接続制御電圧ＶＣＬに近づくとＮｃｈトランジスタＳＷｋに電流が流れなくなるので、この点に着目し、図１２（Ｂ）に示すような波形の接続切替制御信号Ｓｃｋが接続制御回路５０（図３）で生成される構成としてもよい。すなわち、ＮｃｈトランジスタＳＷｋの閾値電圧に相当する中間Ｌレベル接続制御電圧ＶＣＬ２を設定し（ＶＣＬ２＞ＶＣＬ）、予め決定された中間レベル期間ＴＣＩでオン電圧（Ｈレベル接続制御電圧ＶＣＨ）から中間Ｌレベル接続制御電圧ＶＣＬ２へ連続的に変化し（典型的には単調かつ滑らかに変化し）、その後、直ちにオフ電圧（Ｌレベル接続制御電圧ＶＣＬ）に変化するように、接続切替制御信号Ｓｃｋが生成される構成であってもよい。

図１２（Ａ）または図１２（Ｂ）に示される波形の接続切替制御信号Ｓｃｋが生成される構成においても、接続制御スイッチング素子としてのＮｃｈトランジスタＳＷｋのオフ遷移過程の中間レベルの期間ＴＣＩで、ビデオ信号Ｓｖ１を出力するデータ信号線駆動回路３００の端子Ｔｄ１からＮｃｈトランジスタＳＷｋを介してデータ信号線ＳＬｋに電荷が移動する。これにより、図１２（Ａ）および図１２（Ｂ）に示すように、ＮｃｈトランジスタＳＷｋがオフするときの信号線電圧低下量ΔＶｓｌは、従来に比べ低減されている。その結果、図１１に示すように接続切替制御信号Ｓｃｋの電圧がオフ遷移過程で段階的に変化する場合と同様、円形（より一般的には非矩形）の表示部１２０を有するためにデータ信号線ＳＬの長さや容量Ｃｓｌが表示領域内の位置によって異なっても、表示ムラの抑制された良好な表示を行うことができる。

＜１．５ 画素データの書き込みのためのサンプルホールド回路＞
図１に示すように本実施形態では、表示部１２０が円形であることから、データ信号線ＳＬ１〜ＳＬ3nの長さのみならず、走査信号線ＧＬ１〜ＧＬｍの長さも互いに異なっており、走査信号線ＧＬは中央部で最も長く、端部に近づくにしたがって短くなる。

図１３は、本実施形態においてデータ信号Ｓ１〜Ｓ3nにより示される画素データ（画素電圧）を各画素形成部１０に書き込むために駆動される走査信号線ＧＬ１〜ＧＬｍの容量を説明するための図である。各走査信号線ＧＬｉは、他の電極（共通電極Ｅｃやデータ信号線ＳＬを構成する電極）との間に容量を形成されている（以下この容量を「走査信号線容量Ｃｇｌ」という）。図１に示すように円形の表示領域を有する本実施形態では、図１３に示すように、この走査信号線容量Ｃｇｌは、走査信号線ＧＬの長さに応じて異なり、表示領域の中央部すなわち走査信号線ＧＬが最長となる部分で最も大きく、表示領域の両端部すなわち走査信号線ＧＬが最短となる部分で最も小さい。

図１４は、本実施形態においてデータ信号Ｓｊにより示される画素データを走査信号線ＧＬｉに接続された画素形成部１０に書き込むためのサンプルホールド回路を示す回路図である（ｉ＝１〜ｍ、ｊ＝１〜３ｎ）。この画素形成部１０において、走査信号線ＧＬｉに印加される走査信号Ｇｉがアクティブ（Ｈレベルゲート電圧ＶＧＨ）になると、画素スイッチング素子としてのＴＦＴ１２（Ｎｃｈトランジスタ）がオン状態となり、データ信号線ＳＬｊ上のデータ信号Ｓｊが画素データとしてＴＦＴ１２を介して画素容量Ｃｐに与えられる。これにより画素容量Ｃｐは、データ信号Ｓｊによって充電され、画素電極Ｅｐの電圧すなわち画素電圧Ｖｐはデータ信号線ＳＬｊの電圧Ｖｓｌに等しくなる。このとき、ＴＦＴ１２のゲート端子とドレイン端子の間の寄生容量Ｃｇｄも充電される。走査信号Ｇｉは、１水平期間程度の所定期間だけアクティブ状態（Ｈレベルゲート電圧ＶＧＨ）を維持し、その後、非アクティブ（Ｌレベルゲート電圧ＶＧＬ）となる。これにより、画素電圧Ｖｐは、走査信号Ｇｉが次にアクティブとなるまで画素容量Ｃｐに保持される。このようにして、データ信号Ｓｉの電圧であるデータ信号線電圧Ｖｓｌが画素データとして画素形成部１０に書き込まれて保持される。なお、このような動作から、画素形成部１０はＴＦＴ１２をサンプリングスイッチとし画素容量Ｃｐをホールド容量とするサンプルホールド回路（以下「画素データサンプルホールド回路」という）を構成する。

従来の画素形成部も、図１４に示した画素データのサンプルホールド回路と同様の電気的構成を有しており、その画素形成部にデータ信号線電圧Ｖｓｌが画素データとして書き込まれた後、走査信号Ｇｉが非アクティブとなるときに、画素容量Ｃｐに保持されている画素電圧Ｖｐが低下する。すなわち従来の画素形成部では、走査信号Ｇｉを非アクティブとすることによってＮｃｈトランジスタであるＴＦＴ１２をオフさせるときに、図１５に示すように、走査信号Ｇｉの電圧すなわちＴＦＴ１２のゲート端子の電圧がＨレベルゲート電圧ＶＧＨから直ちにＬレベルゲート電圧ＶＧＬに変化し、寄生容量Ｃｇｄを介して画素電極Ｅｐの電圧（画素電圧）Ｖｐに影響を与える。その結果、画素電圧Ｖｐは、ＴＦＴ１２がオン状態のときに画素電極Ｅｐに与えられたデータ信号線電圧Ｖｓｌよりも低下する。すなわち、データ信号Ｓｉを走査信号Ｇｉでサンプリングすることにより得られる画素電圧Ｖｐが寄生容量Ｃｇｄに起因して本来の電圧（Ｖｓｌ）よりも低下する。このときの画素電圧Ｖｐの低下量（以下「画素電圧低下量」という）ΔＶｐは、走査信号Ｇｉの電圧がＨレベルゲート電圧ＶＧＨからＬレベルゲート電圧ＶＧＬに瞬時に変化するものとすると、次式で表される。
ΔＶｐ＝｛Ｃｇｄ／（Ｃｐ＋Ｃｇｄ）｝（ＶＧＨ−ＶＧＬ） …（４）

図１に示すように本実施形態では、表示部１２０が円形であることから、既述のように、走査信号線容量Ｃｇｌは、走査信号線ＧＬｉの長さによって異なり、走査信号線ＧＬが最長となる中央部で最も大きく、走査信号線ＧＬが最短となる端部で最も小さい（図１３参照）。ここで、従来のように走査信号Ｇｉが矩形波の電圧信号であるものとすると、走査信号線容量Ｃｇｌに応じてその波形が鈍る。すなわち、矩形の電圧信号である走査信号Ｇｉの波形の鈍りは、走査信号線ＧＬｉの容量Ｃｇｌが大きくなるにしたがって大きくなる。走査信号Ｇｉの波形の鈍りが大きくなると、走査信号Ｇｉの立ち下がりにおいて（ＴＦＴ１２のオフ遷移過程において）、データ信号線ＳＬｊから画素スイッチング素子としてのＴＦＴ１２を介して画素電極Ｅｐに移動する電荷量が多くなる。したがって、画素電圧低下量ΔＶｐ（＞０）は、走査信号Ｇｉの波形の鈍りが大きくなるほど小さくなり、図１３に示すように、走査信号線ＧＬが最長となる表示領域の中央部で最も小さく、走査信号線ＧＬが最短となる表示領域の両端部で最も大きい。

本実施形態における画素データのサンプルホールド回路としての画素形成部１０では、上記従来の画素形成部とは異なり、ＮｃｈトランジスタであるＴＦＴ１２をオフさせるときに、走査信号Ｇｉの電圧（ＴＦＴ１２のゲート端子の電圧）ＶｇがＨレベルゲート電圧ＶＧＨから中間レベルゲート電圧ＶＧＩの期間（以下「ゲート中間レベル期間」という）ＴＧＩを介してＬレベルゲート電圧ＶＧＬに変化する。ここで、走査信号Ｇｉの電圧ＶｇがＨレベルゲート電圧ＶＧＨからＬレベルゲート電圧ＶＧＬに変化するための過程すなわちオフ遷移過程において、まず、走査信号Ｇｉの電圧ＶｇのＨレベルゲート電圧ＶＧＨから中間レベルゲート電圧ＶＧＩまでの変化により画素電圧Ｖｐが低下する。しかし、この後、走査信号Ｇｉの電圧Ｖｇはゲート中間レベル期間ＴＧＩだけ中間レベルゲート電圧ＶＧＩに維持される。このゲート中間レベル期間ＴＧＩでは、ＴＦＴ１２は完全なオフ状態ではないので（オン状態ともオフ状態とも言えない中間的な状態であるので）、データ信号線ＳＬｊからＴＦＴ１２を介して画素電極Ｅｐに電荷が移動する。これにより画素電圧Ｖｐは、画素データとして書き込まれたデータ信号線電圧Ｖｓｌの近傍まで上昇する。このゲート中間レベル期間ＴＧＩが終了すると、走査信号Ｇｉの電圧Ｖｇは、中間レベルゲート電圧ＶＧＩからＬレベルゲート電圧ＶＧＬまで変化し、この変化により、画素電圧Ｖｐは再び低下する。このようにして、走査信号Ｇｉの電圧Ｖｇがオフ電圧としてのＬレベルゲート電圧ＶＧＬに到達した時点では、画素電圧Ｖｐはデータ信号線電圧Ｖｓｌよりも低下しているが、図１６（Ａ）に示すように、画素電圧低下量ΔＶｐは、上記ゲート中間レベル期間ＴＧＩでの画素電極Ｅｐへの電荷の移動により、従来の画素形成部における画素電圧低下量ΔＶｐよりも低減されている。

上記のように、走査信号Ｇｉとして図１６（Ａ）に示すような波形の電圧Ｖｇを使用する本実施形態によれば、画素スイッチング素子としてのＴＦＴ１２のオフ遷移過程で寄生容量Ｃｇｄに起因して生じる画素電圧低下量ΔＶｐが低減される。また、図１に示すような円形の表示部１２０を有する表示装置において、走査信号線容量Ｃｇｌが走査信号線ＧＬｊによって異なるが（図１３参照）、上記のような本実施形態によれば、画素電圧低下量ΔＶｐに低減に伴って、走査信号線ＧＬによる信号線電圧低下量ΔＶｓｌの差異も低減される。これにより、円形（より一般的には非矩形）の表示部１２０を有するために走査信号線ＧＬ１〜ＧＬｍの長さや容量Ｃｇｌが互いに異なっていても、表示ムラの抑制された良好な表示を行うことができる。

＜１．６ 画素データのサンプルホールド回路の他の動作例＞
上述のように本実施形態では、走査信号Ｇｉとして図１６（Ａ）に示すような波形の電圧Ｖｇが走査信号線駆動回路２００で生成され（図３）、画素スイッチング素子としてのＴＦＴ１２（図１４）のオフ遷移過程において中間レベルの期間ＴＧＩが設けられている。このオフ遷移過程で設けられる中間レベルは１つに限られるものではなく、複数の中間レベルが設けられてもよい。例えば図１６（Ｂ）に示すように、２つの中間レベルＶＧＩ１，ＶＧＩ２がオフ遷移過程に設けられ、走査信号Ｇｉの電圧Ｖｇがオン電圧（Ｈレベルゲート電圧ＶＧＨ）から２つの中間レベルＶＧＩ１，ＶＧＩ２の期間を順次介して段階的にオフ電圧（Ｌレベルゲート電圧ＶＧＬ）に変化するようにしてもよい。

ここで、走査信号Ｇｉにおける中間レベルの期間ＴＧＩは、走査信号Ｇｉの電圧変化による画素電圧Ｖｐの低下をＴＦＴ１２（Ｎｃｈトランジスタ）を介した寄生容量Ｃｇｄおよび画素容量Ｃｐの充電によって低減または補償するための時間であり、既述の式（４）を考慮して、ＴＦＴ１２を介した寄生容量Ｃｇｄの充放電に要する時間に基づき予め決定される。この中間レベル期間ＴＧＩは、画素電圧低下量ΔＶｐの低減の観点からは長い方が好ましいが、中間レベル期間ＴＧＩを長くすると、データ信号Ｓｊによる画素容量Ｃｐの充電（画素データの書き込み）のための時間が短くなる。また、中間レベルの電圧値としてどのような値が好ましいかは、画素スイッチング素子としてのＴＦＴ１２の特性に依存する。したがって、中間レベル期間の長さや中間レベルの設定数および電圧値については、表示部１２０の仕様（解像度やサイズ等）および電気的特性（寄生容量Ｃｇｄや、画素容量Ｃｐ、ＴＦＴ１２の特性等）に基づき上記複数の観点から適切な値を決定する。具体的には、図１４に示す画素データのサンプルホールド回路（走査信号線容量Ｃｇｌを含む）についての実験または計算機シミュレーションの結果に基づき、適切な中間レベル期間の長さや中間レベルの設定数および電圧値を求めることができる。

なお、本実施形態における中間レベルの期間ＴＧＩは、いずれの走査信号Ｇｉにおいても同じ長さとなっているが、画素電圧低下量ΔＶｐが表示部１２０において均一化されるように、走査信号Ｇｉによって中間レベルの期間ＴＧＩの長さが異なるようにしてもよい。すなわち、走査信号線容量Ｃｇｌは、表示領域の中央部すなわち走査信号線ＧＬが最長となる部分で最も大きく、表示領域の両端部すなわち走査信号線ＧＬが最短となる部分で最も小さいことから（図１、図１３）、図１６〜図１７に示す走査信号Ｇｉにおける中間レベルの期間ＴＧＩを、表示領域の中央部に供給される走査信号Ｇｉにおいて最も短く、表示領域の両端部に供給される走査信号Ｇｉにおいて最も長くなるようにしてもよい。このような中間レベル期間ＴＧＩを有する走査信号Ｇ１〜Ｇｍが走査信号線駆動回路２００で生成される構成とすれば、より有効に表示ムラを抑えることができる。

例えば図１６（Ａ）に示す波形の走査信号Ｇｉを生成する当該構成を実現するには、図１８に示すように、各フレーム期間において、ゲート中間レベル期間信号ＧＩに含まれるパルス（これらのパルスの幅がゲート中間レベル期間ＴＧＩに相当する）のうち当該フレーム期間の中心時点に最も近いパルスの幅が最短となり、その中心時点から離れるにしたがってパルス幅が長くなり、当該フレーム期間の開始時点または終了時点に最も近いパルスの幅が最長となるように、ゲート中間レベル期間信号ＧＩを生成すればよい。このようなゲート中間レベル期間信号ＧＩが表示制御回路４００で生成されて走査信号線駆動回路２００に与えられると、走査信号線駆動回路２００は、そのゲート中間レベル期間信号ＧＩに基づき上記のような走査信号Ｇｉ（ｉ＝１〜ｍ）を生成する（図３、図１８参照）。

また、図１６に示すように中間レベルを設けてオン電圧からオフ電圧に段階的に変化するような走査信号Ｇｉを生成する代わりに、図１７（Ａ）に示すように、予め決定された中間レベル期間ＴＧＩでオン電圧（Ｈレベルゲート電圧ＶＧＨ）からオフ電圧（Ｌレベルゲート電圧ＶＧＬ）へ連続的に変化するように（典型的には単調かつ滑らかに変化するように）走査信号Ｇｉが走査信号線駆動回路２００（図３）で生成される構成としてもよい。

また、走査信号Ｇｉがオフ電圧としてのＬレベルゲート電圧ＶＧＬに近づくとＮｃｈトランジスタとしてのＴＦＴ１２に電流が流れなくなるので、この点に着目し、図１７（Ｂ）に示すような波形の走査信号Ｇｉが走査信号線駆動回路２００（図３）で生成される構成としてもよい。すなわち、ＴＦＴ１２の閾値電圧に相当する中間Ｌレベルゲート電圧ＶＧＬ２を設定し（ＶＧＬ２＞ＶＧＬ）、予め決定された中間レベル期間ＴＧＩでオン電圧（Ｈレベルゲート電圧ＶＧＨ）から中間Ｌレベルゲート電圧ＶＧＬ２へ連続的に変化し（典型的には単調かつ滑らかに変化し）、その後、直ちにオフ電圧（Ｌレベルゲート電圧ＶＧＬ）に変化するように、走査信号Ｇｉが生成される構成であってもよい。

図１７（Ａ）または図１７（Ｂ）に示される波形の走査信号Ｇｉが生成される構成であっても、ＮｃｈトランジスタとしてのＴＦＴ１２のオフ遷移過程の中間レベル期間ＴＧＩで、データ信号線ＳＬｊからＴＦＴ１２を介して画素電極Ｅｐに電荷が移動する。これにより、図１７（Ａ）および図１７（Ｂ）に示すように、ＴＦＴ１２がオフするときの画素電圧低下量ΔＶｐは、従来に比べ低減されている。その結果、図１６に示すように走査信号Ｇｉの電圧Ｖｇがオフ遷移過程で段階的に変化する場合と同様、円形（より一般的には非矩形）の表示部１２０を有するために走査信号線ＧＬの長さや容量Ｃｇｌが表示領域内の位置によって異なっても、表示ムラの抑制された良好な表示を行うことができる。

＜１．７ 効果＞
以上のように本実施形態では、デマルチプレクス回路３２０の接続切替制御信号Ｓｃｋすなわちデータ信号線駆動のためのサンプルホールド回路（図８、図９）の接続切替制御信号Ｓｃｋとして図１１〜図１２に示すような波形の信号が接続制御回路５０（図３）で生成され、このような接続切替制御信号Ｓｃｋによりビデオ信号Ｓｖｉがサンプリングされ、データ信号線電圧Ｖｓｌとしてデータ信号線ＳＬｊ（データ信号線容量Ｃｓｌ）に保持される。これにより、接続制御スイッチング素子としてのＮｃｈトランジスタＳＷｋのオフ遷移過程で寄生容量Ｃｇｄに起因して生じる信号線電圧低下量ΔＶｓｌが低減される。また、走査信号Ｇｉとして図１６〜図１７に示すような波形の電圧Ｖｇが走査信号線駆動回路２００（図３）で生成され、このような走査信号Ｇｉによりデータ信号線電圧Ｖｓｌがサンプリングされ、画素電圧Ｖｐとして画素容量Ｃｐに保持される（図１４）。これにより、画素スイッチング素子としてのＴＦＴ１２のオフ遷移過程で寄生容量Ｃｇｄに起因して生じる画素電圧低下量ΔＶｐが低減される。したがって、円形（より一般的には非矩形）の表示部１２０を有するために（図１）、データ信号線ＳＬ１〜ＳＬ3nの長さ（したがってデータ信号線容量Ｃｓｌ）が互いに異なっても（図８）、また走査信号線ＧＬ１〜ＧＬｍの長さ（したがって走査信号線容量Ｃｇｌ）が互いに異なっても（図１３）、信号線電圧低下量ΔＶｓｌの表示領域内位置による差異が低減されると共に、画素電圧低下量ΔＶｐの表示領域内位置による差異が低減される。その結果、画素形成部１０における画素電圧低下量ΔＶｐが表示領域全体で均一化されるので、表示ムラが抑制された良好な表示を行うことができる。

＜２．変形例＞
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。

例えば、上記実施形態では、画素形成部１０における画素スイッチング素子（ＴＦＴ１２）およびデマルチプレクス回路３２０における接続制御スイッチング素子ＳＷ１〜ＳＷ３としてＮｃｈトランジスタが使用されているが（図２、図８）、これに代えて、画素スイッチング素子および接続制御スイッチング素子の一方または双方がＰｃｈトランジスタであってもよく、また、ＰｃｈトランジスタとＮｃｈトランジスタが互いに並列に接続された構成のアナログスイッチ（以下「ＣＭＯＳアナログスイッチ」という）であってもよい。

例えば、デマルチプレクス回路３２０を用いたデータ信号線駆動のための単位サンプルホールド回路（図９）は、接続制御スイッチング素子ＳＷｋとしてＮｃｈトランジスタの代わりにＰｃｈトランジスタを使用する場合には、図１９（Ａ）に示すような構成となり、接続切替制御信号ＳｃｋにおいてＬレベル接続制御電圧ＶＣＬがオン電圧に相当しＨレベル接続制御電圧ＶＣＨがオフ電圧に相当する。この場合、接続切替制御信号Ｓｃｋおよびデータ信号線電圧Ｖｓｌの波形は、図１９（Ｂ）に示すような波形となる。接続制御スイッチング素子ＳＷｋのオフ遷移過程における接続切替制御信号Ｓｃｋの電圧変化は、上記実施形態にようにＮｃｈトランジスタが使用される場合には、データ信号線電圧Ｖｓｌを低下させる方向に働くが（図１０〜図１２）、図１９（Ａ）に示すようにＰｃｈトランジスタＳＷｋが使用される場合には、データ信号線電圧Ｖｓｌを上昇させる方向に働く（図１９（Ｂ））。すなわち、接続制御スイッチング素子ＳＷｋのオフ遷移過程において寄生容量Ｃｇｄに起因して生じるデータ信号線ＳＬの電圧変動は、そのスイッチング素子ＳＷｋがＮｃｈトランジスタの場合は電圧低下となり、Ｐｃｈトランジスタの場合は電圧上昇となる。このように接続制御スイッチング素子ＳＷｋとしてＰｃｈトランジスタが使用される場合であっても、上記実施形態と同様の効果が得られる。

また例えば、接続制御スイッチング素子ＳＷｋとしてＮｃｈトランジスタの代わりにＣＭＯＳスイッチを使用する場合には、そのＣＭＯＳスイッチを構成するＮｃｈトランジスタおよびＰｃｈトランジスタのゲート端子に、上記実施形態における接続切替制御信号Ｓｃｋと同じ波形の接続切替制御信号Ｓｃｋおよびその接続切替制御信号Ｓｃｋを反転させた波形の反転接続切替制御信号ＳｃｋＲがそれぞれ与えられる。このように接続制御スイッチング素子ＳＷｋとしてＣＭＯＳスイッチが使用される場合であっても、上記実施形態と同様の効果が得られる。

また上記実施形態では、表示領域（表示部１２０の領域）が円形であるために、データ信号線ＳＬまたは走査信号線ＧＬが表示領域の中央部で最も長く両端部で最も短いが、表示部１２０が円形以外の非矩形であって、少なくとも２つのデータ信号線ＳＬi1，ＳＬi2の長さが互いに異なるか、または、少なくとも２つの走査信号線ＧＬj1，ＧＬj2の長さが互いに異なるアクティブマトリクス型の表示装置には、本発明の適用が可能である。

また、本実施形態に係る液晶表示装置が赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色に基づくカラー画像を表示する表示装置である場合には、例えば、赤色画素を表示するためのデータ信号を伝達するデータ信号線ＳＬ3i-2と、緑色画素を表示するためのデータ信号を伝達するデータ信号線ＳＬ3i-1と、青色画素を表示するためのデータ信号を伝達するデータ信号線ＳＬ3iを１組として、各データ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3i（ｉ＝１〜ｎ）が表示部１２０に配設される構成となる。この場合、白色を良好に表示するために、同一組における３本のデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iの長さを同一とするのが好ましい。

なお上記実施形態では、データ信号線駆動のためのサンプルホールド回路に与えられる接続切替制御信号Ｓｃｋの波形に既述の特徴を有すると共に（図９、図１１、図１２）、画素データサンプルホールド回路に与えられる走査信号Ｇｉの波形に既述の特徴を有しているが（図１４、図１６、図１７）、これらの特徴のいずれか一方のみの特徴を有する構成であってもよい。

＜３．他の実施形態＞
上記第１の実施形態は、ＳＳＤ方式の液晶表示装置に本発明を適用したものであるが、本発明は、これに限定されず、アナログビデオ信号の電圧をサンプリングしてデータ信号線に保持させ、そのデータ信号線の保持電圧を表示部の画素形成部に書き込む表示装置であれば、ＳＳＤ方式以外の液晶表示装置や液晶表示装置以外の表示装置にも適用可能である。

例えば、点順次駆動方式の表示装置にも本発明を適用することができる。図２０（Ａ）は、本発明が適用可能な点順次駆動方式の表示装置におけるデータ信号線駆動回路の構成をアナログスイッチ部の詳細構成と共に示す図である。この点順次駆動方式の表示装置におけるデータ信号線駆動に関する構成以外については、上記第１の実施形態と実質的に同様であるので（図１参照）、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。

このデータ信号線駆動回路は、サンプリングパルス生成回路５１０と、複数のデータ信号線ＳＬ１，ＳＬ２，…，ＳＬＮにそれぞれ対応する複数のアナログスイッチ部５２１，５２２，…，５２Ｎと、上記複数のデータ信号線ＳＬ１，ＳＬ２，…，ＳＬＮのそれぞれがそれら複数のアナログスイッチ部５２１，５２２，…，５２Ｎのいずれか１つを介して接続されるビデオライン５４とを備えている。サンプリングパルス生成回路５１０には、１水平期間毎にＨレベルとなるスタートパルス信号ＳＳＰと、クロック信号ＳＣＫとが入力され、ビデオライン５４にはアナログビデオ信号Ｖideoが与えられる。

サンプリングパルス生成回路５１０は、スタートパルスＳＳＰをクロック信号ＳＣＫに応じて１水平期間の間に入力端から出力端まで順次シフトさせるシフトレジスタを含んでおり、このシフトレジスタの各段の出力信号に基づき、所定時間ずつ順次アクティブとなる複数のサンプリング信号ＳＡＭ１，ＳＡＭ２，…，ＳＡＭＮを出力する。これら複数のサンプリング信号ＳＡＭ１，ＳＡＭ２，…，ＳＡＭＮは、上記複数のデータ信号線ＳＬ１，ＳＬ２，…，ＳＬＮにそれぞれ対応している。各サンプリング信号ＳＡＭｊ（ｊ＝１，２，…，Ｎ）は、当該サンプリング信号ＳＡＭｊに対応するデータ信号線ＳＬｊに接続されるアナログスイッチ部５２ｊに制御信号として入力される。これにより、各アナログスイッチ部５２ｊは、それに制御信号として入力されるサンプリング信号ＳＡＭｊがアクティブのときにはオン状態となり、非アクティブのときにはオフ状態となる。したがって、各データ信号線ＳＬｊは、それに対応するサンプリング信号ＳＡＭｊがアクティブのときにアナログビデオ信号Ｖideoを与えられ、非アクティブのときにビデオライン５４から電気的に切り離される。各データ信号線ＳＬｊは上記第１の実施形態と同様のデータ信号線容量Ｃｓｌを有しているので、アナログビデオ信号Videoは、サンプリング信号ＳＡＭｊで順次サンプリングされて各データ信号線容量Ｃｓｌに保持されていく。

図２０（Ｂ）は、上記のような点順次駆動方式のデータ信号線駆動回路における１つデータ信号線ＳＬｊに関する部分すなわち単位サンプルホールド回路を示す回路図である。この図２０（Ｂ）の単位サンプルホールド回路は、上記第１の実施形態における単位サンプルホールド回路（図９）に相当し、この図２０（Ｂ）の単位サンプルホールド回路に与えられるアナログビデオ信号Videoおよびサンプリング信号ＳＡＭｊは、上記第１の実施形態における単位サンプルホールド回路（図９）に与えられるビデオ信号Ｓｖ１および接続切替制御信号Ｓｃｋにそれぞれ対応している。また、各アナログスイッチ部５２ｊは、Ｎｃｈトランジスタ６１で構成されており、このＮｃｈトランジスタ６１のゲート端子とデータ信号線ＳＬｊとの間には寄生容量ＣｇｄＮが存在する。このため、図２０（Ｂ）の単位サンプルホールド回路においても、上記第１の実施形態と同様、寄生容量起因のデータ信号線電圧低下が生じる。

そこで、本発明を適用してこのデータ信号線電圧低下を低減するために、各単位サンプルホールド回路のスイッチング素子としてのＮｃｈトランジスタ６１のゲート端子に与えられるサンプリング信号ＳＡＭｊの波形を、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）および図１２（Ｂ）のいずれかに示される接続切替制御信号Ｓｃｋと同様の波形とすることが考えられる（ｊ＝１〜Ｎ）。上記第１の実施形態における図４に示す接続制御中間レベル期間信号ＳＣＩに相当する信号（この信号も「接続制御中間レベル期間信号ＳＣＩ」と呼ぶものとする）が表示制御回路４００から与えられると、サンプリングパルス生成回路５１０においてこのような波形のサンプリング信号ＳＡＭｊを生成することができる。サンプリングパルス生成回路５１０がこのような波形のサンプリング信号ＳＡＭｊを生成するように構成されると、上記データ信号線電圧低下が低減され、上記第１の実施形態と同様の効果が得られる。なお、上記第１の実施形態の変形例（図１９）と同様、スイッチング素子として、Ｎｃｈトランジスタ６１に代えてＰｃｈトランジスタを使用してもよく、また、Ｎｃｈトランジスタ６１に代えてＣＭＯＳアナログスイッチを使用してもよい。

上記のような点順次駆動方式では、線順次駆動方式に比べ、各画素形成部における画素容量の充電のために確保できる時間が短い。このため、表示画像の解像度が高い場合には、画素容量に本来の電圧（アナログビデオ信号Videoの電圧）を保持できない場合すなわち画素容量の充電不足が生じる場合がある。これに対し、画素容量の充電につき十分な時間を確保するためにアナログビデオ信号を時間軸伸張してサンプリング周期を長くする方式（「相展開方式」等と呼ばれる）を採用した表示装置が知られている。この相展開方式では、アナログビデオ信号をｐ倍（ｐは２以上の整数）に時間軸伸張した信号（「ｐ相展開信号」と呼ばれる）がｐ本のビデオラインでデータ信号線駆動回路に与えられる。このような相展開方式の表示装置に対しても、下記のように本発明を適用することができる。

図２１は、相展開方式の表示装置におけるデータ信号線駆動回路の構成を示すブロック図であり、図２２は、この相展開方式の表示装置におけるデータ信号線駆動回路の動作を説明するためのタイミングチャートである。このデータ信号線駆動回路は、サンプリングパルス生成回路６１０と、２本のビデオライン６３，６４と、各データ信号線ＳＬｊに対応して設けられたアナログスイッチ部６２ｊを備えている（ｊ＝１〜Ｎ）。この相展開方式の表示装置におけるデータ信号線駆動に関する構成以外については、上記第１の実施形態と基本的に同様であるので（図１参照）、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。なお、図２２において、アナログビデオ信号としての２相展開信号Video1，Video2に付されている記号ｄｉｊは、ｉ番目の走査信号線ＧＬｉおよびｊ番目のデータ信号線ＳＬｊに接続される画素形成部１０（の画素容量Ｃｐ）に書き込むべき画素データを示すものとする（ｉ＝１〜ｍ、ｊ＝１〜Ｎ）。

この相展開方式の表示装置では、アナログビデオ信号を２倍に時間軸伸張した２相展開信号Video1、Video2が表示制御回路（不図示）で生成され、データ信号線駆動回路内に配設された２本のビデオライン６３，６４にそれぞれ与えられる。これにより、図２０に示した点順次駆動方式のデータ信号線駆動回路に比べ、２倍のサンプリング周期でアナログビデオ信号（２相展開信号Video1，Video2）がサンプリングされる。しかし、このサンプリングのための各アナログスイッチ部６２ｊは、図２０に示したデータ信号線駆動回路におけるアナログスイッチ部５２ｊと同じ構成を有している（ｊ＝１〜Ｎ）。したがって、この相展開方式のデータ信号線駆動回路（図２１）においても寄生容量起因のデータ信号線電圧低下の問題が生じる。そこで、この相展開方式のデータ信号線駆動回路（図２１）においても、本発明を適用してこのデータ信号線電圧低下を低減するために、アナログスイッチ部６２ｊを構成するＮｃｈトランジスタのゲート端子に与えられるサンプリング信号ＳＡＭｊを、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）および図１２（Ｂ）のいずれかに示す接続切替制御信号Ｓｃｋと同様の波形とすることが考えられる（ｊ＝１〜Ｎ）。上記第１の実施形態における図４に示す接続制御中間レベル期間信号ＳＣＩに相当する信号（この信号も「接続制御中間レベル期間信号ＳＣＩ」と呼ぶものとする）が表示制御回路４００から与えられると、サンプリングパルス生成回路６１０においてこのような波形のサンプリング信号ＳＡＭｊを生成することができる。サンプリングパルス生成回路６１０がこのような波形のサンプリング信号ＳＡＭｊを生成するように構成されると、上記データ信号線電圧低下が低減され、上記第１の実施形態と同様の効果が得られる。なお、上記第１の実施形態の変形例（図１９）と同様、アナログスイッチ部６２ｊがＮｃｈトランジスタに代えてＰｃｈトランジスタで構成されていてもよく、また、Ｎｃｈトランジスタに代えてＣＭＯＳアナログスイッチで構成されていてもよい。

図２０に示すようなデータ信号線駆動回路を備える点順次駆動方式の表示装置では、アナログスイッチ部５２ｊ（ｊ＝１，２，３，…）のオフ遷移過程における中間レベルの期間ＴＣＩ（図１１〜図１２参照）は、いずれのサンプリング信号ＳＡＭｊにおいても同じ長さとなっているが、信号線電圧低下量ΔＶｓｌが表示部１２０において均一化されるように、サンプリング信号ＳＡＭｊによって中間レベルの期間ＴＣＩの長さが異なるようにしてもよい。すなわち、データ信号線容量Ｃｓｌは、表示領域の中央部すなわちデータ信号線ＳＬが最長となる部分で最も大きく、表示領域の両端部すなわちデータ信号線ＳＬが最短となる部分で最も小さいことから（図１）、図１１〜図１２に示す接続切替制御信号Ｓｃｋに相当するサンプリング信号ＳＡＭｊにおける中間レベルの期間ＴＣＩを、表示領域の中央部に供給されるデータ信号Ｓｊを得るためのサンプリング信号ＳＡＭｊにおいて最も短く、表示領域の両端部に供給されるデータ信号Ｓｊを得るためのサンプリング信号ＳＡＭｊにおいて最も長くなるようにしてもよい。この点は、図２１に示すようなデータ信号線駆動回路を備える相展開方式の表示装置においても同様である。このような中間レベル期間ＴＣＩを有するサンプリング信号ＳＡＭ１，ＳＡＭ２，ＳＡＭ３，…が図２０のサンプリングパルス生成回路５１０（または図２１のサンプリングパルス生成回路６１０）で生成される構成とすれば、より有効に表示ムラを抑えることができる。

例えば図１１（Ａ）に示す波形の接続切替制御信号Ｓｃｋに相当するサンプリング信号ＳＡＭｊを生成する当該構成を実現するには、図２３に示すように、各水平期間において、接続制御中間レベル期間信号ＳＣＩに含まれるパルス（これらのパルスの幅が接続制御中間レベル期間ＴＣＩに相当する）のうち当該水平期間の中心時点に最も近いパルスの幅が最短となり、その中心時点から離れるにしたがってパルス幅が長くなり、当該水平期間の開始時点または終了時点に最も近いパルスの幅が最長となるように、接続制御中間レベル期間信号ＳＣＩを生成すればよい。このような接続制御中間レベル期間信号ＳＣＩが表示制御回路４００で生成されてデータ信号線駆動回路内のサンプリングパルス生成回路５１０に与えられると、サンプリングパルス生成回路５１０は、その接続制御中間レベル期間信号ＳＣＩに基づき、上記のようなサンプリング信号ＳＭＡｊを生成することができる（図２０、図２３参照）。

本発明は、表示すべき画像を形成するための複数の画素形成部に接続される複数のデータ信号線のそれぞれにアナログ映像信号を与えるアクティブマトリクス型表示装置およびその駆動方法に適用することができ、特に、そのような表示装置であって非矩形状の表示部を有する表示装置およびその駆動方法に適している。

１０ …画素形成部
１２ …ＴＦＴ（薄膜トランジスタ）
５０ …接続制御回路
１００ …表示パネル
１２０ …表示部（表示領域）
２００ …走査信号線駆動回路（ゲートドライバ）
２３０ …出力回路
３００ …データ信号線駆動回路（ソースドライバ）
３２０ …デマルチプレクス回路（サンプリング回路）
３２２ …デマルチプレクサ
４００ …表示制御回路
Ｃｇｄ …寄生容量
Ｃｓｌ …データ信号線容量
Ｃｇｌ …走査信号線容量
Ｃｐ …画素容量
Ｅｐ …画素電極
ＳＷ１，ＳＷ２，ＳＷ３ …アナログスイッチ（トランジスタ）
ＧＬ１〜ＧＬｍ …走査信号線（ゲートライン）
ＳＬ１〜ＳＬ3n …データ信号線（ソースライン）
Ｓ１〜Ｓ3n …データ信号
Ｓｃ１，Ｓｃ２，Ｓｃ３ …接続切替制御信号（アナログスイッチの制御信号）
Ｓｖ１〜Ｓｖｎ …ビデオ信号（アナログ映像信号）
ＶＣＨ …Ｈレベル接続制御電圧（オン電圧、第１レベル電圧）
ＶＣＬ …Ｌレベル接続制御電圧（オフ電圧、第２レベル電圧）
ＶＣＩ …中間レベル接続制御電圧（中間レベル電圧）
ＶＧＨ …Ｈレベルゲート電圧（オン電圧、第３レベル電圧）
ＶＧＬ …Ｌレベルゲート電圧（オフ電圧、第４レベル電圧）
ＶＧＩ …中間レベルゲート電圧（中間レベル電圧）
ＴＣＩ …接続制御中間レベル期間
ＴＧＩ …ゲート中間レベル期間

Claims (10)

1. 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含み、前記複数のデータ信号線のうち少なくとも２つのデータ信号線の長さが互いに異なるような非矩形の形状を有する表示部と、
   前記複数のデータ信号線のそれぞれに対応して設けられ、対応するデータ信号線に接続された画素形成部に与えるべきアナログ映像信号を受け取るための第１導通端子と、当該対応するデータ信号線に接続された第２導通端子と、オン状態とオフ状態とを切り替えるための接続切替制御信号を受け取るための制御端子とを有する電界効果トランジスタを接続制御スイッチング素子として含むアナログスイッチと、
   前記接続制御スイッチング素子をオフさせるときに、前記接続切替制御信号の電圧が前記接続制御スイッチング素子をオン状態とするための第１レベル電圧からオフ状態とするための第２レベル電圧に変化するまでの時間が、前記制御端子と前記第２導通端子との間の寄生容量の前記接続制御スイッチング素子を介した充放電に要する時間に応じた所定時間となるように、前記接続切替制御信号を生成する接続制御回路と
   を備え、
   前記接続制御回路は、前記対応するデータ信号線が長いほど前記接続制御スイッチング素子の前記制御端子に与えるべき前記接続切替制御信号における前記所定時間が短くなるように、前記接続切替制御信号を生成することを特徴とする、アクティブマトリクス型表示装置。
2. 前記接続制御回路は、前記接続制御スイッチング素子をオフさせるときに前記接続切替制御信号の電圧が前記第１レベル電圧から前記第２レベル電圧またはその近傍の電圧まで連続的に変化するように前記接続切替制御信号を生成することを特徴とする、請求項１に記載のアクティブマトリクス型表示装置。
3. 前記接続制御回路は、前記接続制御スイッチング素子をオフさせるときに前記接続切替制御信号の電圧が前記第１レベル電圧から前記第２レベル電圧まで少なくとも１つの中間レベル電圧の期間を介して段階的に変化するように前記接続切替制御信号を生成することを特徴とする、請求項１に記載のアクティブマトリクス型表示装置。
4. 前記複数の走査信号線にそれぞれに与えられる複数の走査信号を生成する走査信号線駆動回路を更に備え、
   前記表示部は、前記複数の走査信号線のうち少なくとも２つの走査信号線の長さが互いに異なるような非矩形の形状を有し、
   前記複数の画素形成部のそれぞれは、
   所定容量を形成する電極の１つとしての画素電極と、
   前記複数のデータ信号線のいずれか１つに接続された第１導通端子、前記画素電極に接続された第２導通端子、および、前記複数の走査信号線のいずれか１つに接続された制御端子を有する画素スイッチング素子としての電界効果トランジスタとを含み、
   前記走査信号線駆動回路は、前記画素スイッチング素子をオフさせるときに、前記制御端子に与えられる走査信号の電圧が前記画素スイッチング素子をオン状態とするための第３レベル電圧からオフ状態とするための第４レベル電圧に変化するまでの時間が、前記画素スイッチング素子の前記制御端子と前記第２導通端子との間の寄生容量の前記画素スイッチング素子を介した充放電に要する時間に応じた所定時間となるように、前記複数の走査信号を生成することを特徴とする、請求項１から３のいずれか１項に記載のアクティブマトリクス型表示装置。
5. 前記走査信号線駆動回路は、前記走査信号線が長いほどそれに与えるべき前記走査信号における前記所定時間が短くなるように、前記複数の走査信号を生成することを特徴とする、請求項４に記載のアクティブマトリクス型表示装置。
6. 前記走査信号線駆動回路は、前記画素スイッチング素子をオフさせるときに、前記画素スイッチング素子の前記制御端子に与えられる前記走査信号の電圧が前記第３レベル電圧から前記第４レベル電圧またはその近傍の電圧まで連続的に変化するように、前記複数の走査信号を生成することを特徴とする、請求項４または５に記載のアクティブマトリクス型表示装置。
7. 前記走査信号線駆動回路は、前記画素スイッチング素子をオフさせるときに、前記画素スイッチング素子の前記制御端子に与えられる前記走査信号の電圧が前記第３レベル電圧から前記第４レベル電圧まで少なくとも１つの中間電圧の期間を介して段階的に変化するように、前記複数の走査信号を生成することを特徴とする、請求項４または５に記載のアクティブマトリクス型表示装置。
8. 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含み、前記複数のデータ信号線のうち少なくとも２つのデータ信号線の長さが互いに異なるような非矩形の形状を有する表示部が設けられたアクティブマトリクス型表示装置の駆動方法であって、
   前記複数のデータ信号線のそれぞれに対応して設けられ、対応するデータ信号線に接続された画素形成部に与えるべきアナログ映像信号を受け取るための第１導通端子、当該対応するデータ信号線に接続された第２導通端子、および、オン状態とオフ状態を切り替えるための接続切替制御信号を受け取るための制御端子を有する電界効果トランジスタを接続制御スイッチング素子として含むアナログスイッチにより、当該対応するデータ信号線への前記アナログ映像信号の供給を制御するステップと、
   前記接続制御スイッチング素子をオフさせるときに、前記接続切替制御信号の電圧が前記接続制御スイッチング素子をオン状態とするための第１レベル電圧からオフ状態とするための第２レベル電圧に変化するまでの時間が、前記制御端子と前記第２導通端子との間の寄生容量の前記接続制御スイッチング素子を介した充放電に要する時間に応じた所定時間となり、かつ、前記対応するデータ信号線が長いほど前記接続制御スイッチング素子の前記制御端子に与えるべき前記接続切替制御信号における前記所定時間が短くなるように、前記接続切替制御信号を生成するステップと
   を備えることを特徴とする、アクティブマトリクス型表示装置の駆動方法。
9. 前記複数の走査信号線にそれぞれに与えられる複数の走査信号を生成する走査信号線駆動ステップを更に備え、
   前記表示部は、前記複数の走査信号線のうち少なくとも２つの走査信号線の長さが互いに異なるような非矩形の形状を有し、
   前記複数の画素形成部のそれぞれは、
   所定容量を形成する電極の１つとしての画素電極と、
   前記複数のデータ信号線のいずれか１つに接続された第１導通端子、前記画素電極に接続された第２導通端子、および、前記複数の走査信号線のいずれか１つに接続された制御端子を有する画素スイッチング素子としての電界効果トランジスタとを含み、
   前記走査信号線駆動ステップでは、前記画素スイッチング素子をオフさせるときに、前記画素スイッチング素子の前記制御端子に与えられる走査信号の電圧が前記画素スイッチング素子をオン状態とするための第３レベル電圧からオフ状態とするための第４レベル電圧に変化するまでの時間が、前記画素スイッチング素子の前記制御端子と前記第２導通端子との間の寄生容量の前記画素スイッチング素子を介した充放電に要する時間に応じた所定時間となるように、前記複数の走査信号が生成されることを特徴とする、請求項８に記載のアクティブマトリクス型表示装置の駆動方法。
10. 前記走査信号線駆動ステップでは、前記走査信号線が長いほどそれに与えるべき前記走査信号における前記所定時間が短くなるように、前記複数の走査信号が生成されることを特徴とする、請求項９に記載のアクティブマトリクス型表示装置の駆動方法。

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