JP3868983B2 - アクティブマトリクス型液晶表示装置 - Google Patents
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Description
図45は、アクティブマトリクス型液晶表示装置の基本的な構成を示す図である。なお、以下に示す図においては、同一の機能部分には同一の参照番号を付して表し、説明の一部を省略する。
図46において、参照番号11は液晶パネル1のTFT等が形成される基板であり、ここではTFT基板と称する。TFT基板11上には、データバスライン12と走査バスライン13を垂直に交差するように設けると共に、データバスライン12に接続する多結晶シリコン或いはアモルファスシリコンからなる半導体層及び走査線に接続するゲート電極14を設けてゲート電極14をスイッチングするTFTを構成し、このTFTのソース16に接続する画素電極17を設ける。15はドレインである。
図47はアクティブマトリクス型液晶表示装置の動作を説明する図であり、(1)は各画素の等価回路を示す図であり、画素とそれに隣接するデータバスラインとの寄生容量も含めて示してある。(2)はデータバスライン12と走査バスライン13に印加される信号の波形と、液晶に印加される液晶電圧を示す図である。
図49の(1)に示すように、走査パルスが印加されるとTFTがオン状態になり、Vc1nは、n列目のデータバスラインに印加されるデータ電圧+V1nになる。図47の(2)に示すように、走査パルスの印加が終了するとΔVgsの変化が生じるが、ここでは無視して説明する。データバスラインに印加されるデータ電圧は、走査パルスの印加終了後、2行目の液晶画素に印加するデータ電圧に変化する。すなわち、n列目のデータバスラインに印加するデータ電圧は+V1nから+V2nに、n+1列目のデータバスラインに印加するデータ電圧は−V1(n+1)から−V2(n+1)に変化する。図45の(a)に示すように、n列の液晶画素は、n列目とn+1列目のデータバスラインとの間に寄生容量があるから、この変化に応じて、Vc1nは、数1の式で表されるΔV1nの変化を生じる。
次に、ΔV1nが実際の表示においてどのような表示品質の低下をもたらすかについて説明する。
図示のように、画素電極17をデータバスライン12に重ねて形成し、データバスライン12を遮光膜として利用する。対向基板に設ける遮光膜は縦方向幅のみを規定する。これにより、画素開口率を大幅に向上させた明るいLCDが実現できる。
図1に示すように、極性制御信号に従って、データドライバは、走査パルス信号の印加サイクルの1周期内、すなわち、1水平走査期間(1H)内に、正負両極性の信号を複数のデータバスラインのそれぞれに印加する。例えば、図においては、1H内に正負の電圧をそれぞれ1回出力するとして、その1Hで書き込まれるデータ電圧と、このデータ電圧の強度の逆極性の電圧が出力される。ここでは対向電極の電位が0Vに固定されるものとして、正負逆極性に変化させている。コモン反転と呼ばれる対向電極の電位を変化させる場合には、対向電極の電位に対して、同じ強度の反転した電圧を出力するようにするが、以下の記載においては、説明を簡単にするために、図示のように対向電極の電位が0Vに固定され、1H内で正負逆極性の電圧を印加するものとして説明する。図では、書き込むデータ電圧は正であり、正のデータ電圧が出力されるのに合わせて走査信号が出力される。図中の保持電圧波形は、最初のサイクルで画素に書き込まれ保持された電圧の変化を示す。2番目のサイクルからデータバスラインに印加されるデータ電圧は増加するため、保持電圧はデータバスラインに印加される電圧の変化に応じて変化するが、各1H内で同一強度の反転した信号が出力されるため、最初のサイクルで保持された電圧を中心に変動することになる。このように、データバスラインに印加する電圧を1H内で反転することにより、各データバスラインに印加される電圧は実効的に0Vになり一定となるため、0Vに固定されたのと同様になり、図48で説明した、既に書き込まれた画素の保持電圧が、その画素の接続されるデータバスライン及びその画素に容量結合されるデータバスラインに順次印加される電圧により変化する問題は生じなくなる。
ここで、例えば、n列目の画素がn−1列目のデータバスラインと容量結合しており、1列目の画素は1列目のデータバスラインと容量結合している場合、n−1列目のデータバスラインに印加するデータ電圧を補正すると、n列目のデータバスラインに印加する電圧が影響される。そのため、補正電圧を算出する場合には、1列目の画素は1列目のデータバスラインとのみ容量結合しているので、まず1列目のデータバスラインの補正電圧を算出し、2列目のデータバスライン以降は前の列の補正済の印加電圧に基づいて補正電圧を算出する。これをすべてのデータバスラインの印加電圧について順次行うことにより、1水平ライン分の補正電圧が得られる。もし、n列目の画素がn+1列目のデータバスラインと容量結合している場合には、逆方向から補正電圧を順次算出する。
本発明の第2の態様のLCDでは、データバスラインにデータ電圧を出力する期間Ton−dataを1Hより短くし、1H内にデータバスラインに印加される電圧が所定の電圧値になるToff−data期間を設けることを特徴とする。各走査バスラインに対する走査パルスの印加は、Ton−data中に終了する。Toff−data期間にデータバスラインに印加される電圧は、図3のようにデータバスラインに印加される電圧の最大値と最小値の平均値であっても、図4のように走査パルスのオフ電位に近い電圧であってもよい。
NチャンネルTFTの場合、ソース電圧として0Vを、ドレイン電圧として0Vより高い定電圧を与え、ゲート電圧VGを変化させた時の電流特性を示し、PチャンネルTFTの場合、ソース電圧として0Vを、ドレイン電圧として0Vより低い定電圧を与え、ゲート電圧VGを変化させた時の電流特性を示す。いずれの場合も、ドレインとソース間に流れる電流量に極小値が存在し、図5の例では、約0V付近になっている。例えば、NチャンネルTFTを使用した従来例では、図47の(2)に示すように、TFTをオフ状態にする時、走査パルスは画素電圧より十分に下がった電圧であり、データバスラインに印加される電圧と画素電圧のいずれがソース電圧になってもTFTのゲート電圧は大幅に低くなった状態であり、大きな電流が流れることになり、画素に保持される電圧の保持特性を悪くしていた。
図6において、参照番号101は液晶表示装置であり、102は液晶表示装置101で表示する表示データを生成する表示データ生成装置であり、例えば、パーソナルコンピュータやテレビジョン受像機である。1は液晶パネル、2は液晶パネル2のデータバスラインに印加するデータ信号を出力するデータドライバ、3は液晶パネル1の走査バスラインに順次印加する走査パルスを出力する走査ドライバ、4は表示データ生成装置4から表示信号を受け取って表示データを抽出すると共に垂直同期信号VSYNCと水平同期信号HSYNC及びクロック信号を生成する制御部である。データドライバ2は、ドライバ21と、制御部4から表示データを受け取って正確な表示を行うための補正値を算出する補正値算出部22と、補正値算出部22で算出した1ライン分の補正値を保持する補正データ保持部23と、制御部4からHSYNCとクロック信号を受け取り各画素に書き込むデータ信号の極性を制御すると共に1H内でデータ信号を反転するための制御を行う極性制御部24とを備える。
既に説明したように、数2の式に従って、データバスラインに印加するデータ電圧と保持電圧の差を算出し、その差の分だけデータ電圧を補正すると、補正した分に対して更に差が生じる。そのため、この差が収束するように差の算出計算を繰り返す必要がある。
既に決定されたn−1列目の印加電圧をV(n−1)、n列目の印加電圧をVnとし、n列目の画素に生じるデータ電圧と保持電圧の差が数2の式に従って算出されるとする。n列目のデータバスラインにVnを印加したとすると、目標とする電圧Vnに対して、数2の式で表されるΔVn(=α1Vn+α2V(n−1))の差が生じる。この差が生じても保持電圧が、所望の電圧Vnになるように補正する。補正値の算出はVn自体の影響による補正を行ない、その後V(n−1)のVnへの影響を補正する2段階で行なう。V(n−1)の影響がないものとすると、印加電圧をVnとすると−α1・Vnのずれが生じ、保持される電圧はVn−α1・Vnになる。このようなずれを補正するため、印加電圧をVn+α1・Vnとすると、−α1Vn−α12Vnのずれが生じ、保持される電圧はVn−α12Vnになる。このような補正をm回繰り返すと、保持される電圧のVnとの差はα1m+1・Vnとなる。α1は1より小さいので補正を適当な回数繰り返すと、その差は無視できる程小さくなる。差が充分に小さくなった時にVn自体の影響による補正を終了し、次にV(n−1)の影響の補正を行なう。V(n−1)の影響の補正では、Vn自体の影響を補正する値にα2・V(n−1)/(1−α1)を加える。これにより補正値が得られる。図ではVn自体の影響を補正する上記の補正を2回繰り返した例を示してある。いずれにしろVn自体の影響を補正する処理をm回繰り返し、V(n−1)の影響を補正すると、所望の電圧Vnと実際に保持される電圧の差はα1m+1・Vnになる。
図10において、参照番号221は制御部4から表示データを受け取り、極性制御部24からの信号に従って、表示データに極性情報を付加する極性情報付加部であり、222は制御部から出力される表示データの出力タイミングに対応したラッチ信号に従って極性情報付加部221の出力をラッチして保持する第n列データ保持部であり、223は第n列の補正済データを上記のラッチ信号に従って保持する第n−1列データ保持部であり、224は第n列データ保持部222の出力に補正値を加算してVn自体による補正を行った補正電圧を生成する補正値加算部であり、225は補正値加算部224からの出力にα1を乗じてVn自体による補正値を出力する第1減衰部であり、226は第n−1列データ保持部223の出力にα2/(1−α1)を乗じてV(n−1)に対する補正値を出力する第2減衰部であり、227はVn自体によるずれが充分に小さくなるように補正された補正値加算部224の出力にV(n−1)の補正分である第2減衰部226の出力を加える隣接表示データ加算部であり、228は極性制御信号に従って最終的な補正済データに必要に応じて極性反転処理を施す極性反転部である。
印加電圧がアナログ信号であれば、図10の補正値を算出する回路は、オペアンプ等を使用して容易に構成可能であり、上記のループでの繰り返しも短時間で行なわれるため、簡単な回路で高精度の補正値が得られる。
第1実施例においては、図8に示すように、1H内でデータ電圧が出力される期間とその反転された電圧が出力される期間は等しく、反転された電圧は絶対値がデータ電圧に等しく逆極性である。これによりデータ電圧の実効電圧は0Vになるが、他の方法でもデータ電圧の実効電圧を0Vにすることが可能である。その例を第2実施例で説明する。
図11は、第2実施例のLCDにおけるデータ電圧の印加波形を示す図である。本実施例では、書き込み期間の時間を補正期間(2t0)の2倍(4t0)にすると共に、補正期間を更に正負の2つの期間に分割する。書き込み期間4t0の間に印加するデータ電圧をV1nとすると、正の補正期間には2V1nを印加し、負の補正期間には−6V1nを印加する。これにより、1H内にデータバスラインに印加される実効電圧は0Vになる。このように、補正期間に印加する電圧とその印加期間を適当に設定することにより、1H内にデータバスラインに印加される実効電圧を0Vにすることが可能である。この場合、書き込み期間に印加するデータ電圧V1nは、補正されたデータ電圧である。
図12は、第3実施例のLCDにおけるデータ電圧の印加波形を示す図である。第3実施例のLCDは、第2実施例と同様に、第1実施例のLCDと同じ構成を有し、データ電圧の印加波形のみが異なる。
第4実施例のLCDは、第1実施例のLCDと同じ構成を有し、補正値算出部22の構成のみが異なる。従って、補正値算出部についてのみ説明し、他の部分の説明は省略する。
既に説明したように、数4の式を使用することにより、繰り返し計算を行わなくても補正データ電圧を直接算出することが可能である。第4実施例のLCDの補正値算出部は、数4の式を使用して補正データを算出する。図13において、参照番号231は制御部から入力される表示データVnをα倍するα乗算器であり、232は補正済の表示データをβ倍するβ乗算器であり、233はα乗算器231の出力とβ乗算器232の出力を加算する加算器であり、234はクロック信号を反転するインバータである。
数4の式を更に展開すると、数5の式になる。
図17において、261と263はデータラッチであり、262はルックアップテーブルを形成する読み出し専用メモリ(ROM)である。メモリ内にはV(n−1)’を下位アドレスとし、Vnを上位アドレスとして数4の式に従って演算した結果をあらかじめ書き込んでおく。補正済データをデータラッチ263で保持し、制御部から入力されたVnをデータラッチ261で保持し、それらの出力をアドレス入力としてROM262をアクセスすれば補正データVn’が出力される。
既に説明したように、従来のLCDは、図46に示すような画素構成を有しているが、これでは開口率を十分に大きくできないという問題があり、図51に示すようなデータバスラインや走査バスライン等の信号線が遮光膜を兼用するようにした高画素開口率型の液晶表示装置が提案されている。しかし、図51に示すような高画素開口率型の画素の場合、画素と隣接するデータバスラインとの間の寄生容量が大きくなり、クロストークが大きくなるという問題があった。図51の画素構成であれば、図46の画素構成に比べて対向基板に設けた遮光膜(BM)領域が少ないため、開口率を大きくできる。TFTやバスラインが設けられる基板(以下、TFT基板)上でのプロセスマージンは3μm以下であるのに対して、BMのプロセスマージンは7μm程度であり、BM領域をいかに少なくするかが開口率向上のポイントである。しかし、図51に示した画素構成は、ITO薄膜とデータバスライン間に絶縁膜を挟み込んである立体構成であるため、画素電極とデータバスラインに大きな容量が形成され、これが寄生容量になってクロストークを大きくしていた。
第7実施例においては、画素電極17に接続されるポリシリコン、すなわち、TFT14のソースに相当するポリシリコン16を図19のように延ばし、隣接するデータバスライン12’に接続されるポリシリコン、すなわち、TFTのドレインに相当するポリシリコン15’を図19のように延ばす。但し、これらのポリシリコンの間には接触しないようにある程度の間隔、例えば3μm程度の間隔にする。この部分を遮光するために、BM35を設ける。
更に、BMの替わりに近隣の走査バスライン13を延ばしてもよい。
図20は第8実施例の画素構成を示し、図21は第9実施例の画素構成を示す。
図22は、第10実施例の画素構成を示す図である。第10実施例においては、図19に示した隣接画素のTFTを構成するポリシリコンの延長部15’と、当該画素のデータバスライン12から延びるデータアルミ121を重なるように形成して遮光を行う。重なるように形成されるため、BMは必要ない。
図23は、第7乃至第10実施例及び図51に示した隣接するデータバスラインとの結合容量が大きい液晶パネルに点順次型データドライバ2を適用した従来例の構成を示す図である。図においては、走査バスラインと走査ドライバは省略してあり、第1行の走査バスラインが選択され、それに接続される画素TFTがオンとなり、他の行の走査バスラインは非選択となっている場合を示している。ここでは、シフトレジスタを用いた点順次型データドライバの例を示してあるが、デコーダ型等も可能である。
本実施例では、まず点順次型に特有のデータバスラインの電圧変化が多数のデータバスラインに影響する現象を、従来のデータドライバを使用したのと同様に隣接するデータバスラインだけに影響するように押さえ込み、その上で、これまでの実施例で説明したように、データ電圧を補正して印加すると共に1H内でデータバスラインに印加する電圧を反転させて実効的に0Vにする。従って、本実施例においても、印加するデータ電圧の補正と1H内でデータバスラインに印加する電圧を反転させて実効的に0Vにすることを行っているが、これはこれまで説明した実施例と同様に行われるので、ここでは説明を省略する。1H内でデータバスラインに印加する電圧を反転させる場合、図1、図8及び図11等のように、書き込み期間と補正期間を設け、書き込み期間には選択する走査バスラインに走査パルスを印加してTFTをオンさせた上でデータバスラインに順次データ電圧を印加し、補正期間には走査バスラインへの走査パルスの印加を停止してTFTをオフさせた上でデータバスラインに順次反転したデータ電圧を印加する。従って、ここでは、データバスラインにデータ電圧を順次印加する部分についてのみ説明する。
図示のように、シフトパルスは2クロック周期の幅を有し、1クロック周期づつシフトする。これにより、1個目のスイッチ素子がオン状態になってから1クロック周期後に2個目のスイッチ素子がオン状態になり、更に1クロック周期後に1個目のスイッチ素子がオフ状態になると同時に3個目のスイッチ素子がオン状態になる。奇数番目のデータバスラインは対応するスイッチ素子を介して第1の入力バスに接続され、偶数番目のデータバスラインは対応するスイッチ素子を介して第2の入力バスに接続され、それぞれの入力バスには接続されるスイッチ素子に供給されるシフトパルスに同期してデータ電圧が供給される。これにより、1個目のスイッチ素子がオン状態になって、第1の入力バスのデータ電圧が1本目のデータバスラインに印加され1列目の画素もこのデータ電圧になる。その1クロック周期後、2個目のスイッチ素子がオン状態になって、第2の入力バスのデータ電圧が2本目のデータバスラインに印加される。この電圧変化があっても、1本目のデータバスラインは第1の入力バスに接続されているため、そのデータ電圧は影響されない。更に1クロック周期後、シフトパルスS1がオフ状態になると1個目のスイッチ素子がオフ状態になってその時点で1本目のデータバスラインに印加されている電圧が保持されることになる。この時、2個目のスイッチ素子がオン状態になって、第2の入力バスのデータ電圧が2本目のデータバスラインに印加されている。そのため、更に1クロック周期後に2個目のスイッチ素子がオフ状態になって、2本目のデータバスラインの電圧が保持される時には、2本目のデータバスラインでは電圧変化を生じないため1本目のデータバスラインに保持された電圧は変化しないことになる。同様に、3個目のスイッチ素子がオフ状態になる時にも、3本目のデータバスラインでは電圧変化を生じないため2本目のデータバスラインに保持された電圧は変化しない。3個目のスイッチ素子がオン状態になると、3本目のデータバスラインの電圧が変化するが、その時点では、2本目のデータバスラインは第2の入力バスに接続されており、2本目のデータバスラインの電圧が変化することはないため、1本目のデータバスラインの電圧は変化しない。このように、書き込み順において後方にあるデータバスラインの電圧変化は、すでにデータバスラインに書き込まれて保持された電圧には影響しない。データバスラインに印加されるデータ電圧は、もちろん補正された電圧である。
なお、既に説明したように、本実施例ではデータドライバ内のアドレッシング手段としてシフトレジスタを使用したが、この他にデコーダ等を使用することも可能である。
図29は、2個の半クロックD−FFで構成される通常の全クロックD−FFの構成と動作を示す図である。図示のように、それぞれの半クロックD−FFが入力データを1/2クロック周期遅延させ、全体として1クロック周期遅延させて出力する。本実施例においては、シフトパルスは、図28に示すように、シフトパルスの半周期づつシフトする必要があり、入力データを1/2クロック周期遅延させて出力する半クロックD−FFを使用する。
図30は第12実施例のデータドライバの基本構成を説明する図である。ここにおいても、データドライバの一部と液晶パネルの一部のみを示し、他の部分は省略する。なお、第12実施例のデータドライバは、図3に示したような信号をデータバスラインに印加する。
第14実施例においては、図38に示すように、Csバスを設けて画素電極の保持容量を形成する。そして、図39に示すように、TFTとしてNチャンネル型を使用した場合には、Toff−data期間におけるCsバスの電圧の直流成分を、Ton−data期間における走査バスラインの電圧がVgonからVgoffへ変化する直前のCsバス電圧以上の高い電圧にする。Ton−data期間とToff−data期間におけるCsバス電圧を調整し、Cs容量と画素電極のその他の容量との容量分割を利用してToff−data期間の画素電極の電圧レベルを細かく調整することが可能になる。Pチャンネル型を使用する場合には、図39の走査バスラインの極性が反転した状態にし、Toff−data期間におけるCsバスの電圧の直流成分を、Ton−data期間における走査バスラインの電圧がVgonからVgoffへ変化する直前のCsバス電圧以下の低い電圧にする。
第15実施例においては、図41に示すように、隣接する走査バスラインを画素電極の補助容量の対向電極とするCsオンゲートの構成で、TFTとしてNチャンネル型を使用した場合には、Toff−data期間における隣接走査バスラインの電圧の直流成分を、Ton−data期間における走査バスラインの電圧がVgonからVgoffへ変化する直前の前記隣接走査バスラインの直流電圧成分以上の高い電圧にする。Ton−data期間とToff−data期間における隣接走査バスライン電圧を調整し、Cs容量と画素電極のその他の容量との容量分割を利用してToff−data期間の画素電極の電圧レベルを細かく調整することが可能になる。Pチャンネル型を使用する場合には、図42の走査バスラインの極性が反転した状態にし、Toff−data期間における前記隣接走査バスラインの電圧の直流成分を、Ton−data期間における走査バスラインの電圧がVgonからVgoffへ変化する直前の隣接走査バスライン電圧以下の低い電圧にする。
2 データドライバ
3 走査ドライバ
4 制御部
11 TFT基板
12 データバスライン
13 走査バスライン
14 TFT
15 ソース(ポリシリコン)
16 ドレイン(ポリシリコン)
17 画素電極
22 補正値算出部
101 アクティブマトリクス型液晶表示装置
102 表示データ生成装置(PC)
Claims (4)
- 平行に配置された複数のデータバスライン(12)と、該複数のデータバスライン(12)に垂直に配置された複数の走査バスライン(13)と、前記複数のデータバスライン(12)と前記走査バスライン(13)の交点に対応して配置され、それぞれが、画素電極(17)と、該画素電極(17)と対応する前記データバスライン(12)の間に接続され、対応する前記走査バスライン(13)に印加される走査パルス信号によって導通状態が制御されるスイッチング手段(TFT)とを有する複数の液晶画素とを有する液晶パネル(1)と、
前記複数のデータバスライン(12)のそれぞれに、各液晶画素に書き込むデータ信号を印加するデータドライバ(2)と、
前記複数の走査バスライン(13)に前記走査パルス信号を順次印加する走査ドライバ(3)と、
前記データドライバ(2)に表示データと水平同期信号とラッチ制御信号を出力し、前記走査ドライバ(3)に垂直同期信号を出力する表示制御手段とを備えるアクティブマトリクス型液晶表示装置において、
前記データドライバ(2)は、
前記水平同期信号が入力され、行・列極性制御信号と極性制御信号を出力する極性制御手段(24)と、
前記表示データと前記行・列極性制御信号が入力され、極性付き表示データを出力する極性情報付加手段(221)と、
前記ラッチ制御信号に同期して前記極性付き表示データをラッチして保持し、第n列補正前表示データとして出力する第n列表示データ保持手段(222)と、
前記ラッチ制御信号に同期して第n−1列補正済表示データをラッチして保持し、第n−1列表示データとして出力する第n−1列表示データ保持手段(223)と、
前記第n列補正前表示データと前記第n−1列表示データから第n列表示データの補正値を算出して前記第n列補正前表示データに加算し、第n列補正済表示データを出力する補正値算出手段とを備えることを特徴とするアクティブマトリクス型液晶表示装置。 - 前記補正値算出手段は、
第n列表示データ保持手段(222)が出力する前記第n列補正前表示データに補正値を加算した補正データを出力する補正値加算手段(224)と、前記補正データを印加した時の変動分を算出して前記補正値加算手段(224)に出力する第1減衰部(225)とで構成されるループと、
前記第n−1列表示データ保持手段(223)が出力する前記第n−1列表示データによる第n列での変動分を算出する第2減衰手段(226)と、
前記ループでの演算を所定回数繰り返した後の前記補正値加算手段(224)の出力と前記第2減衰手段(226)の出力とを加算して第n列補正済表示データを算出する隣接表示データ加算手段(227)とを備える請求項1に記載のアクティブマトリクス型液晶表示装置。 - 前記補正値算出手段は、
前記第n列表示データ保持手段(222)が出力する前記第n列補正前表示データを印加した時の変動分を算出する第1乗算器(271)と、
前記第n−1列表示データ保持手段(223)が出力する前記第n−1列表示データによる第n列での変動分を算出する第2乗算器(272)と、
前記第1乗算器(271)と前記第2乗算器(272)の出力を加算し最初の補正値を算出する第1加算器(273)と、
該第1加算器(273)の出力と補正値を加算する第2加算器(274)と、該第2加算器(274)の出力による補正を行った時の変動分を算出する第3乗算器(275)とで構成されるループと、
ループでの演算を所定回数繰り返した後の前記第2加算器(274)の出力と前記第n列表示データ保持手段(222)の出力とを加算して第n列補正済表示データを算出する第3加算器(276)とを備える請求項1に記載のアクティブマトリクス型液晶表示装置。 - 液晶画素と当該液晶画素に対応するデータバスラインとの結合容量をα、当該液晶画素と容量結合している前の列のデータバスラインとの結合容量をβとすると、
前記補正値算出手段は、
前記第n列表示データ保持手段(222)が出力する前記第n列補正前表示データに、αを乗ずる第1乗算器(231)と、
前記第n−1列表示データ保持手段(223)が出力する前記第n−1列表示データに、βを乗ずる第2乗算器(232)と、
前記第1乗算器(231)と前記第2乗算器(232)の出力を加算する加算器(233)とを備える請求項1に記載のアクティブマトリクス型液晶表示装置。
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