JPH0876864A

JPH0876864A - 定電位発生回路及びこれを用いた半導体装置

Info

Publication number: JPH0876864A
Application number: JP7170528A
Authority: JP
Inventors: Masaru Koyanagi; 勝小柳; Kazutada Hataoka; 一公畑岡
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1994-07-08
Filing date: 1995-07-06
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】半導体回路の中で、中間電位を必要とする場
合、高駆動能力を保ちながら、出力を安定化して、制御
性を高める。【構成】中間電位の出力電位Ｖｏｕｔを負荷に与える
トランジスタＰ１６、Ｎ１６からなる出力回路と、出力
電位Ｖｏｕｔに対応する電圧をノード１３に出力するト
ランジスタＰ１１、Ｎ１１からなる出力回路と、出力電
位Ｖｏｕｔの出力点とノード１３の間に介在する抵抗Ｒ
１１と、ノード１３の電圧を基準電位Ｖｒｅｆと比較し
て、トランジスタＰ１１、Ｎ１１、Ｐ１６、Ｎ１６に制
御信号を与える差動増幅回路Ａｄとを備え、差動増幅回
路Ａｄからの制御信号に対して、トランジスタＰ１１、
Ｎ１１による回路の方が、トランジスタＰ１６、Ｎ１６
による回路よりも、応答速度が速くなるように設定し、
出力電位Ｖｏｕｔが基準電位Ｖｒｅｆに対して変化した
場合、制御信号に対して応答速度の速いノード１３の電
位を、基準電位Ｖｒｅｆと比較しながら、差動増幅回路
Ａｄよりゲート制御信号を出力させ、出力電位Ｖｏｕｔ
の電圧を速く安定状態に制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は定電位発生回路及びこれ
を用いた半導体装置に関し、特に、中間電位を発生させ
る場合に、駆動能力を増加すると共に制御安定化に適し
た定電位発生回路及びこれを用いた半導体装置に関す
る。

【０００２】

【従来の技術】図２２は、従来の定電位発生回路装置の
回路図であり、特に中間電位の出力能力を増加させた回
路構成を示すものである。図において示すように、電源
電位ＶＤＤと接地電位ＶＳＳの間には、Ｐチャンネルト
ランジスタＰ１１とＮチャネルトランジスタＮ１１の直
列回路が接続されており、トランジスタＰ１１のドレイ
ンと、トランジスタＮ１１のドレインの接続点から、任
意の中間電位を有する出力電位Ｖｏｕｔが導出される。
この出力電位Ｖｏｕｔは、中間電位を必要とする負荷に
供給される。一方、差動増幅回路Ａｄには、所望の中間
電位を発生する基準電位Ｖｒｅｆと、この回路の出力電
位Ｖｏｕｔとが与えられており、差動増幅回路Ａｄから
はノード１１とノード１２に制御電圧が出力される。そ
して、ノード１１の制御電圧はトランジスタＰ１１のゲ
ートに、ノード１２の制御電圧はトランジスタＮ１１の
ゲートにそれぞれ与えられる。

【０００３】以上述べたような構成において、次に、そ
の動作を、図２３の波形図に基づいて説明する。ちなみ
に、図２３（ａ）は出力電位Ｖｏｕｔが基準電位Ｖｒｅ
ｆよりも高い場合の動作、同図（ｂ）は出力電位Ｖｏｕ
ｔが基準電位Ｖｒｅｆよりも低い場合、同図（ｃ）は出
力電位Ｖｏｕｔが基準電位Ｖｒｅｆに対して発振状態に
なった場合をそれぞれ示すものである。

【０００４】今、出力電位Ｖｏｕｔが基準電位Ｖｒｅｆ
とほぼ同一のレベルにある場合、つまり回路が安定点に
ある場合、ノード１１は、ほぼ電源電位ＶＤＤとなり、
ノード１２は、ほぼ接地電位ＶＳＳとなるので、トラン
ジスタＰ１１もトランジスタＮ１１も、オフ状態とな
る。

【０００５】差動増幅回路Ａｄは、基準電位Ｖｒｅｆと
出力電位Ｖｏｕｔのレベルを比較しており、出力電位Ｖ
ｏｕｔが基準電位Ｖｒｅｆになるように、トランジスタ
Ｐ１１およびトランジスタＮ１１のゲート電圧を制御す
る。

【０００６】さて、今、図２３（ａ）に示すように、出
力電位Ｖｏｕｔが基準電位Ｖｒｅｆよりも高い場合に
は、差動増幅回路Ａｄは、これを検出し、ノード１２を
ロウレベルから引き上げるように作用する。その結果、
トランジスタＮ１１をオン状態にして、出力電位Ｖｏｕ
ｔのレベルを引き下げるような動作を行う。

【０００７】その結果、出力電位Ｖｏｕｔのレベルが基
準電位Ｖｒｅｆのレベルに達すると、差動増幅回路Ａｄ
はノード１２をロウレベルに引き戻し、出力電位Ｖｏｕ
ｔが基準電位Ｖｒｅｆに近い値になったところで、安定
点となる。

【０００８】なお、出力電位Ｖｏｕｔを下げるに当た
り、この電圧が基準電位Ｖｒｅｆに対して、行き過ぎ
て、基準電位Ｖｒｅｆよりも低くなると、差動増幅回路
Ａｄはノード１１を電源電位ＶＤＤから引き下げ、出力
電位Ｖｏｕｔが基準電位Ｖｒｅｆに戻るように、補正動
作する。

【０００９】逆に、図２３（ｂ）に示すように、出力電
位Ｖｏｕｔが基準電位Ｖｒｅｆよりも低い場合には、差
動増幅回路Ａｄは、これを検出し、ノード１１をハイレ
ベルから引き下げるように作用する。その結果、トラン
ジスタＰ１１をオン状態にして、出力電位Ｖｏｕｔのレ
ベルを引き上げるような動作を行う。

【００１０】その結果、出力電位Ｖｏｕｔのレベルが基
準電位Ｖｒｅｆのレベルに達すると、差動増幅回路Ａｄ
はノード１１をハイレベルに引き戻し、出力電位Ｖｏｕ
ｔが基準電位Ｖｒｅｆに近い値になったところで、安定
点となる。

【００１１】なお、出力電位Ｖｏｕｔを上げるに当た
り、この電圧が基準電位Ｖｒｅｆに対して、行き過ぎ
て、基準電位Ｖｒｅｆよりも高くなると、差動増幅回路
Ａｄはノード１２を接地電位ＶＳＳから引き上げ、出力
電位Ｖｏｕｔが基準電位Ｖｒｅｆに戻るように、補正動
作する。

【００１２】

【発明が解決しようとする課題】従来の半導体装置は、
以上のように構成されるので、以下に述べるような問題
点がある。今、図２２の構成において、出力電位Ｖｏｕ
ｔを決定するためのトランジスタＰ１１、Ｎ１１の能力
を大きくすると、出力電位Ｖｏｕｔのレベルの変化速度
が速くなる。このようにすると、差動増幅回路Ａｄが基
準電位Ｖｒｅｆと出力電位Ｖｏｕｔのレベル差を検知し
て、ノード１１あるいはノード１２のレベルを制御する
速度よりも、出力電位Ｖｏｕｔのレベル変化の速度が速
くなる、という場合が発生し得る。このような状況は、
中間レベルとして出力される出力電位Ｖｏｕｔの駆動能
力を高めるために、トランジスタＰ１１、Ｎ１１の駆動
能力を高めれば、それだけ顕著に現れる。その結果、出
力電位Ｖｏｕｔが基準電位Ｖｒｅｆに収束する前に、オ
ーバーシュートやアンダーシュートが発生して、出力電
位Ｖｏｕｔのレベルが基準電位Ｖｒｅｆのレベルに安定
するのが遅れてしまう。この状態が極端になると、図２
３（ｃ）に示すように、出力電位Ｖｏｕｔがオーバーシ
ュートとアンダーシュートを繰り返し、これに伴い、ノ
ード１１、１２の制御電圧も発振状態になり、出力電位
Ｖｏｕｔのレベルを安定に保持できなくなってしまう。

【００１３】このような問題点を避けようとすると、出
力電位Ｖｏｕｔの出力の変化速度を差動増幅回路Ａｄの
レベル検知能力よりも十分に遅くする必要がある。しか
し、そのためには、トランジスタＰ１１、Ｎ１１の駆動
能力を低下させるか、あるいは出力電位Ｖｏｕｔのレベ
ル変化の応答速度を、基準電位Ｖｒｅｆとのレベル差を
見ながら、時間的に変化させるなどの対応が必要になっ
てくる。ところが、出力トランジスタの駆動能力を低下
させることは、中間電位に駆動能力を持たせるという本
来の目的を損なってしまい、また、レベル変化または時
間変化と共に、回路の応答性を変化させるという構成
は、回路定数の設定が難しく、回路の誤動作につながる
ために、好ましくないという問題点があった。

【００１４】本発明は、上記のような従来技術の問題点
に鑑みてなされたもので、その目的は、中間電位の駆動
能力を保ちながら、出力の安定化が容易な定電位発生回
路を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、入力される制御信号に応じた値の出力電圧を第１出
力端から出力する第１出力回路と、入力される前記制御
信号に応じた値の比較電圧を前記第１出力回路よりも応
答性良く第２出力端から出力する、第２出力回路と、前
記第１の出力端と前記第２出力端間に接続された接続回
路と、基準電圧と前記比較電圧とを比較し、その比較結
果に基づいて前記制御信号を出力し、この制御信号によ
り先ず前記比較電圧を制御し、制御されたこの比較電圧
と前記基準電圧を比較しつつ前記出力電圧を制御する比
較回路と、を備えることを特徴とする電源回路を提供す
るものである。

【００１６】

【作用】比較回路からの制御信号に対して、第１出力回
路より第２出力回路の方が、応答速度がはやくなるの
で、第１出力端の出力電圧が、基準電圧に対して変化し
た場合、制御信号に対して応答速度のはやい第２出力端
の比較電圧を、基準電圧と比較しながら、第１出力回路
の出力電圧はよりはやく安定状態に制御される。

【００１７】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。（実施例１）図１は、本発明の実施例１の定電位発生回
路（中間電位発生回路）の回路図である。図において示
すように、出力電位Ｖｏｕｔは、ソースが電源電位ＶＤ
Ｄに接続されたＰチャンネルトランジスタＰ１６と、ソ
ースが接地電位ＶＳＳに接続されたＮチャンネルトラン
ジスタＮ１６のドレイン同志の接続点から導出される。
トランジスタＰ１６のゲートにはノード１１が、トラン
ジスタＮ１６のゲートにはノード１２がそれぞれ接続さ
れる。ソースが電源電位ＶＤＤに接続されたトランジス
タＰ１１と、ソースが接地電位ＶＳＳに接続されたトラ
ンジスタＮ１１のドレイン同志の接続点は、ノード１３
に接続される。トランジタＰ１１のゲートにはノード１
１が、トランジスタＮ１１のゲートにはノード１２がそ
れぞれ接続される。ノード１３と出力電位Ｖｏｕｔの間
には、抵抗Ｒ１１が接続される。差動増幅回路Ａｄに
は、基準電位Ｖｒｅｆとノード１３の電位が与えられ
る。

【００１８】以上述べたような図１の構成において、次
にその動作を、図２の波形図にしたがって説明する。ち
なみに、図２（ａ）は出力電位Ｖｏｕｔが基準電位Ｖｒ
ｅｆよりも高い場合の動作、同図（ｂ）は出力電位Ｖｏ
ｕｔが基準電位Ｖｒｅｆよりも低い場合をそれぞれ示す
ものである。

【００１９】トランジスタＰ１６、Ｎ１６のコンプリメ
ンタリペアと、トランジスタＰ１１、Ｎ１１のコンプリ
メンタリペアの、それぞれの接続点の間には、抵抗Ｒ１
１が接続されている。トランジスタＰ１１、Ｐ１６は共
通のノード１１で制御され、トランジスタＮ１１、Ｎ１
６は共通のノード１２で制御される。これにより、ノー
ド１１、１２の変化に対する、出力電位Ｖｏｕｔの応答
速度と、ノード１３の応答速度では、ノード１３の応答
速度を速く設定可能である。この例では、トランジスタ
Ｐ１１、Ｎ１１に対しＰ１６、Ｎ１６は約２倍の駆動能
力を有しているが、ノード１３に寄生する容量（キャパ
シタンス）よりＶｏｕｔに寄生する容量の方が約１００
０倍大きいため、ノード１３の応答速度が速い。

【００２０】なお、中間電位を必要とする負荷に対して
は、トランジスタＰ１６とＮ１６のコンプリメンタリペ
アより、大部分の電力が供給される。実際にはＲ１１を
介してＰ１１／Ｎ１１の電力も少し供給される。

【００２１】この実施例では、トランジスタＰ１１、Ｐ
１６、Ｎ１１、Ｎ１６のそれぞれの駆動能力および抵抗
Ｒ１１の抵抗値を上記の条件を満足するように設定す
る。具体的な数値を挙げると、以下の通りとなる。ＭＯ
ＳトランジスタＰ１１のＷ／Ｌ（チャネル幅／チャネル
長）は２０／１．１（単位はμｍ、以下同じ）、Ｎ１１
は１０／１．１、Ｐ１６は５４／１．１、Ｎ１６は２７
／１．１でありＲ１１の抵抗値は約１０Ｋオームであ
る。チャネル幅を一定としたときには、ＮチャネルＭＯ
Ｓトランジスタの方がＰチャネルＭＯＳトランジスタよ
りも駆動能力が大きいため、以上のような設定となって
いる。

【００２２】以下の様な条件が満たされたときに、図１
の回路は最適の動作をする。すなわち、Ｐ１１のコンダクタンス＜Ｐ１６のコンダクタンスＮ１１のコンダクタンス＜Ｎ１６のコンダクタンスノード１３のキャパシタンス＜Ｖｏｕｔのキャパシタン
スである。

【００２３】続いて、図１の回路の動作を説明する。出
力電位Ｖｏｕｔが安定している場合は、出力電位Ｖｏｕ
ｔとノード１３の電位は同一のレベルになる。つまり、
出力電位Ｖｏｕｔが安定点にあり、基準電位Ｖｒｅｆと
ほぼ同一のレベルにある場合、ノード１１は、ほぼ電源
電位ＶＤＤのレベルにあり、ノード１２は、ほぼ接地電
位ＶＳＳのレベルにある。その結果、トランジスタＰ１
１、Ｎ１１、Ｐ１６、Ｎ１６は、ほぼオフ状態にある。

【００２４】以上のような状態で、差動増幅回路Ａｄは
ノード１３の電位を基準電位Ｖｒｅｆと比較している。
今、出力電位Ｖｏｕｔが基準電位Ｖｒｅｆよりも高くな
り、これに伴い、ノード１３のレベルが基準電位Ｖｒｅ
ｆよりも高くなるとする。このとき、差動増幅回路Ａｄ
はこれを検出して、ノード１２をロウレベルよりも引き
上げ、トランジスタＮ１１、Ｎ１６のゲートを制御し
て、これらをオン状態にする。その結果、出力電位Ｖｏ
ｕｔは基準電位Ｖｒｅｆに向かって引き下げられ、出力
電位Ｖｏｕｔが基準電位Ｖｒｅｆになるように制御され
る。ところが、この場合、ノード１３の方の電圧が、出
力電位Ｖｏｕｔよりも速く変化して、出力電位Ｖｏｕｔ
よりも先に基準電位Ｖｒｅｆのレベルに達する。このた
め、出力電位Ｖｏｕｔが基準電位Ｖｒｅｆに対して、ア
ンダーシュートして、発振を起こすのを防止することが
できる。

【００２５】なお、出力電位Ｖｏｕｔが基準電位Ｖｒｅ
ｆに達する前に、ノード１３の電圧が、基準電位Ｖｒｅ
ｆに対して、アンダーシュートとなってしまった場合、
図２（ａ）に示すように、差動増幅回路Ａｄはこれを検
出して、ノード１２をロウレベルとし、ノード１１をハ
イレベルよりも引き下げる。その結果、トランジスタＰ
１１、Ｐ１６のゲートを制御して、これらをオン状態に
する方向に動こうとするが、抵抗Ｒ１１により、ノード
１３は応答性良くＶｏｕｔレベル付近まで引き戻される
ので、差動増幅回路Ａｄはノード１１をハイレベルに戻
し、ノード１２を再びロウレベルよりも引き上げる。そ
の結果、再びトランジスタＮｌ１、Ｎ１６がオン状態と
なり、出力電位Ｖｏｕｔは基準電位Ｖｒｅｆに向かって
低下する。

【００２６】以上のような動作を、繰り返して、出力電
位Ｖｏｕｔは基準電位Ｖｒｅｆに向かって安定的に制御
されることになる。そして、出力電位Ｖｏｕｔが基準電
位Ｖｒｅｆに安定した時点で、ノード１１はハイレベル
に戻り、ノード１２はロウレベルに戻り、トランジスタ
Ｎ１１、Ｐ１１、Ｎ１６、Ｐ１６共にオフして安定状態
になる。

【００２７】逆に、出力電位Ｖｏｕｔが基準電位Ｖｒｅ
ｆよりも低くなり、これに伴い、ノード１３のレベルが
基準電位Ｖｒｅｆよりも低くなると、差動増幅回路Ａｄ
はこれを検出して、ノード１１をハイレベルよりも引き
下げ、トランジスタＰ１１、Ｐ１６のゲートを制御し
て、これらをオン状態にする。その結果、出力電位Ｖｏ
ｕｔは基準電位Ｖｒｅｆに向かって引き上げられ、出力
電位Ｖｏｕｔが基準電位Ｖｒｅｆになるように制御され
る。ところが、この場合、ノード１３の方の電圧が、出
力電位Ｖｏｕｔよりも速く変化して、出力電位Ｖｏｕｔ
よりも先に基準電位Ｖｒｅｆのレベルに達する。このた
め、出力電位Ｖｏｕｔが基準電位Ｖｒｅｆに対して、オ
ーバーシュートして、発振を起こすのを防止することが
できる。

【００２８】なお、出力電位Ｖｏｕｔが基準電位Ｖｒｅ
ｆに達する前に、ノード１３の電圧が、基準電位Ｖｒｅ
ｆに対して、オーバーシュートとなってしまった場合、
図２（ｂ）に示すように、差動増幅回路Ａｄはこれを検
出して、ノード１１をハイレベルとし、ノード１２をロ
ウレベルよりも引き上げる。その結果、トランジスタＮ
１１、Ｎ１６のゲートを制御して、これらをオン状態に
する方向に動こうとするが、抵抗Ｒ１１により、ノード
１３は応答性良くＶｏｕｔレベル付近まで引き戻される
ので、差動増幅回路Ａｄはノード１２をロウレベルに戻
し、ノード１１を再びハイレベルよりも引き下げる。そ
の結果、再びトランジスタＰ１１、Ｐ１６がオン状態と
なり、出力電位Ｖｏｕｔは基準電位Ｖｒｅｆに向かって
上昇する。

【００２９】以上のような動作を、繰り返して、出力電
位Ｖｏｕｔは基準電位Ｖｒｅｆに向かって安定的に制御
されることになる。そして、出力電位Ｖｏｕｔが基準電
位Ｖｒｅｆに安定した時点で、ノード１１はハイレベル
に戻り、ノード１２はロウレベルに戻り、トランジスタ
Ｎ１１、Ｎ１６、Ｐ１１、Ｐ１６共にオフして安定状態
になる。

【００３０】ちなみに、図１に示した差動増幅回路Ａｄ
は、例えば、図３または図４に示すような回路構成をと
る。図３は、差動増幅回路Ａｄの第１の例を示す回路図
である。図において示すように、基準電位ＶｒｅｆはＮ
チャンネルトランジスタＮ４３に、出力電位Ｖｏｕｔは
ＮチャンネルトランジスタＮ４２のゲートに、それぞれ
入力される。トランジスタＮ４２のドレインは、Ｐチャ
ンネルトランジスタＰ４２のドレインに、トランジスタ
Ｎ４３のドレインはＰチャンネルトランジスタＰ４３の
ドレインにそれぞれ接続される。また、トランジスタＮ
４２、Ｎ４３のソースは、そのソースを接地電位ＶＳＳ
に接続されるＮチャンネルトランジスタＮ４４のドレイ
ンに接続される。トランジスタＮ４４のゲート、トラン
ジスタＰ４２、Ｐ４３のゲートには、トランジスタＮ４
３とトランジスタＰ４３のドレイン同志の接続点が接続
される。一方、トランジスタＰ４２、トランジスタＰ４
３のソースは、ＰチャンネルトランジスタＰ４０のドレ
インに接続される。トランジスタＰ４０のソースは電源
電位ＶＤＤに、ゲートは接地電位ＶＳＳにそれぞれ接続
される。トランジスタＰ４２、Ｎ４２のドレインの接続
点は、インバータＩＮＶｌ、ＩＮＶ２に与えられる。そ
して、インバータＩＮＶ１の出力はノード１１に、イン
バータＩＮＶ２の出力はノード１２にそれぞれ接続され
る。

【００３１】また、図４は、差動増幅回路Ａｄの第２の
例を示す回路図である。図４の構成が図３と異なる点
は、トランジスタＮ１２にＮチャンネルトランジスタＮ
２４を並列に接続し、トランジスタＮ１３にＮチャンネ
ルトランジスタＮ１５を並列に接続し、トランジスタＰ
１２にＰチャンネルトランジスタＰ１４を並列に接続
し、トランジスタＰ１３にＰチャンネルトランジスタＰ
１５を並列に接続した点にある。このような図４の構成
において、トランジスタＮ２４、Ｎ１５のゲートは、ト
ランジスタＮ１３、Ｐ１３のドレインに接続され、トラ
ンジスタＰ１４のゲートは出力電位Ｖｏｕｔに、トラン
ジスタＰ１５のゲートは基準電位Ｖｒｅｆにそれぞれ接
続される。図４の構成は図３の構成より高速に動作し、
且つＶｒｅｆ、Ｖｏｕｔの動作電圧の範囲も広くなる
為、本発明に好適である。

【００３２】図３、図４の構成は、いずれもカレントミ
ラー回路を用いた周知の構成であり、出力電位Ｖｏｕｔ
と基準電位Ｖｒｅｆのレベル差に応じて、ノード１１と
ノード１２のレベルを適宜レベルに制御するものであ
る。

【００３３】また、ＩＮＶ１、２を構成するＰチャネル
トランジスタ、Ｎチャネルトランジスタをそれぞれ独立
に設定することによりＩＮＶ１、２のしきい値を独立に
設定することができる。これにより、中間電位の不感帯
を設けることができ、出力回路をさらに安定に制御可能
となる。（実施例２）図５は、本発明の実施例２の中間電位発生
回路装置の回路図である。図５の構成が図１の構成と異
なる点は、図１の構成の抵抗Ｒ１１の代わりに、Ｐチャ
ンネルトランジスタＰ１７とＮチャンネルトランジスタ
Ｎ１７によるトランスファー回路を配置した点にある。
つまり、このトランスファー回路は抵抗Ｒ１１に代え
て、可変抵抗回路として作用する。そして、その制御
は、ノード１１およびノード１２により行われる。

【００３４】以上述べた図５の構成において、次にその
動作を説明する。出力電位Ｖｏｕｔが安定点にあり、基
準電位Ｖｒｅｆとほぼ同一のレベルにあるとする。この
場合、ノード１１は、ほぼ電源電位ＶＤＤのレベルにあ
り、ノード１２は、ほぼ接地電位ＶＳＳのレベルにあ
る。その結果、トランジスタＰ１７、Ｎ１７共にオン状
態にあり、出力電位Ｖｏｕｔとノード１３の電位は同一
のレベルになる。一方、トランジスタＰ１１、Ｎ１１、
Ｐ１６、Ｎ１６は、ほぼオフ状態にある。以上のような
状態で、差動増幅回路Ａｄはノード１３の電位を基準電
位Ｖｒｅｆと比較している。

【００３５】今、出力電位Ｖｏｕｔが基準電位Ｖｒｅｆ
よりも高くなり、これに伴い、ノード１３のレベルが基
準電位Ｖｒｅｆよりも高くなるとする。このとき、差動
増幅回路Ａｄはこれを検出して、ノード１２をロウレベ
ルよりも引き上げ、トランジスタＮ１１、Ｎ１６のゲー
トを制御して、これらをオン状態にする。その結果、出
力電位Ｖｏｕｔは基準電位Ｖｒｅｆに向かって引き下げ
られ、出力電位Ｖｏｕｔが基準電位Ｖｒｅｆになるよう
に制御される。一方、トランジスタＰ１７はオフ状態ま
たは高抵抗状態になるので、ノード１３の電圧変化は、
出力電位Ｖｏｕｔの電圧変化よりも速くなる。つまり、
ノード１３の方の電圧が、出力電位Ｖｏｕｔよりも速く
変化して、出力電位Ｖｏｕｔよりも先に基準電位Ｖｒｅ
ｆのレベルに達する。このため、出力電位Ｖｏｕｔが基
準電位Ｖｒｅｆに対して、急激に変化してアンダーシュ
ートして、発振を起こすのを防止することができる。

【００３６】なお、出力電位Ｖｏｕｔが基準電位Ｖｒｅ
ｆに達する前に、ノード１３の電圧が、基準電位Ｖｒｅ
ｆに対して、アンダーシュートとなってしまった場合
も、ノード１３は、トランジスタＰ１７、Ｎ１７により
急速に出力電位Ｖｏｕｔ付近まで引き戻されるので図１
の場合と同様差動増幅回路Ａｄが誤動作することはな
い。

【００３７】逆に、出力電位Ｖｏｕｔが基準電位Ｖｒｅ
ｆよりも低くなり、これに伴い、ノード１３のレベルが
基準電位Ｖｒｅｆよりも低くなると、差動増幅回路Ａｄ
はこれを検出して、ノード１１をハイレベルよりも引き
下げ、トランジスタＰ１１、Ｐ１６のゲー卜を制御し
て、これらをオン状態にする。その結果、出力電位Ｖｏ
ｕｔは基準電位Ｖｒｅｆに向かって引き上げられ、出力
電位Ｖｏｕｔが基準電位Ｖｒｅｆになるように制御され
る。一方、トランジスタＮ１７はオフ状態または高抵抗
状態になるので、ノード１３の電圧変化は、出力電位Ｖ
ｏｕｔの電圧変化よりも速くなる。つまり、ノード１３
の方の電圧が、出力電位Ｖｏｕｔよりも速く変化して、
出力電位Ｖｏｕｔよりも先に基準電位Ｖｒｅｆのレベル
に達する。このため、出力電位Ｖｏｕｔが基準電位Ｖｒ
ｅｆに対して、急激に変化してオーバーシュートして、
発振を起こすのを防止することができる。

【００３８】なお、出力電位Ｖｏｕｔが基準電位Ｖｒｅ
ｆに達する前に、ノード１３の電圧が、基準電位Ｖｒｅ
ｆに対して、オーバーシュートとなってしまった場合
も、ノード１３は、トランジスタＰ１７、Ｎ１７により
急速に出力電位Ｖｏｕｔ付近まで引き戻されるので図１
の場合と同様差動増幅回路Ａｄが誤動作することはな
い。

【００３９】上述のように、実施例２の構成によれば、
出力電位Ｖｏｕｔとノード１３の間に介在するトランジ
スタＮｌ７、Ｐ１７がダイナミックにその抵抗値を変化
させる。このため、出力電位Ｖｏｕｔの変化に対して、
ノード１３の応答を速くできるので、結果として、差動
増幅回路Ａｄの応答速度を高めることができ、出力電位
Ｖｏｕｔの安定化をはかることができる。

【００４０】なお、トランジスタＮｌ７とトランジスタ
Ｐ１７で構成されるトランスファー回路に並列に抵抗素
子を挿入しても、程度の差があるだけであり、同様の効
果を期待することができる。この場合に、挿入する抵抗
素子の抵抗値は、トランジスタＮ１１、Ｐ１１、Ｎ１
６、Ｐ１６、Ｎ１７、Ｐ１７などのオン抵抗、オフ抵抗
などの関連から最適値に設定される。

【００４１】また、トランジスタＮ１７、トランジスタ
Ｐ１７のゲートに加える電位としては、必ずしも、ノー
ド１１、１２の電位である必要はなく、これらを機能的
に制御できる信号であればどのような信号であっても適
用可能である。（実施例３）図６は、本発明の実施例３の中間電位発生
回路装置の回路図である。図６の構成が図５の構成と異
なる点は、図５の構成のトランジスタＰ１７とトランジ
スタＮ１７のゲートの制御にそれぞれ、ノード１４、ノ
ード１５の信号を用いた点にある。ノード１４には、ノ
ア回路ＮＯＲ１１の出力が接続され、ノード１５には、
ナンド回路ＮＡＮＤ１１の出力が接続される。そして、
ノード１１は、インバータＩＮＶ３およびナンド回路Ｎ
ＡＮＤ１１にも接続され、ノード１２はノア回路ＮＯＲ
１１とインバータＩＮＶ４にも接続される。そして、イ
ンバータＩＮＶ３の出力はノア回路ＮＯＲ１１に与えら
れ、インバータＩＮＶ４の出力はナンド回路ＮＡＮＤ１
１に与えらえる。

【００４２】以上述べたような図６の構成において、次
にその作用を説明する。トランジスタＮ１７のゲートと
なるノード１４は、ノード１１を入力とするインバータ
ＩＮＶ３の出力と、ノード１２を入力とするノア回路Ｎ
ＯＲ１１の出力であるが、ここでインバータＩＮＶ３は
ノード１１のレベル変換をする役割を果たす。また、ノ
ア回路ＮＯＲ１１は、ノード１２がハイレベルとなった
時に、ノード１４をロウレベルにして、トランジスタＮ
１７をオフさせ易くする働きをする。一方、トランジス
タＰ１７のゲートとなるノード１５は、ノード１２を入
力とするインバータＩＮＶ４の出力と、ノード１１を入
力とするナンド回路ＮＡＮＤ１１の出力である。このイ
ンバータＩＮＶ４はノード１２のレベル変換をする役割
を果たす。また、ナンド回路ＮＡＮＤ１１は、ノード１
１がロウレベルとなった時に、ノード１５をハイレベル
にして、トランジスタＰ１７をオフさせ易くする働きを
する。このようなロジックの追加により、トランジスタ
Ｐ１１、Ｎ１１、Ｐ１６、Ｎ１６がオンした時の、出力
電位Ｖｏｕｔとノード１３の間の抵抗値をより高くする
ことができるので、ノード１３の電圧遷移速度を出力電
位Ｖｏｕｔに比べて、更に高速化できる。このため、差
動増幅回路Ａｄの応答速度を更に引き上げることができ
る。

【００４３】なお、実施例３の場合も、トランジスタＮ
１７、Ｐ１７に対して、抵抗素子などを適宜、組み合わ
せることにより、目的に応じた構成にすることができ
る。なお、上記実施例１、２、３において、出力電位Ｖ
ｏｕｔおよび差動増幅回路Ａｄのノード１３の充放電を
行うトランジスタは、必ずしも、図示の導電型である必
要はない。なお、これらのタイプを変更した場合、差動
増幅回路Ａｄのノード１１やノード１２の信号の位相や
レベルを変更すればよい。

【００４４】なお、図５、図６中の差動増幅回路Ａｄ
は、例えば、図３又は図４のものと同様に構成される。
以上述べたように、本発明の実施例によれば、差動増幅
回路に与える出力電圧検出値のレベル変化の応答速度を
実際の出力電圧のレベル変化よりも速くするように構成
したので、中間電位を出力するトランジスタの導通状態
を、基準レベルに達する前に、解除できるので、中間電
位の出力レベルを安定的に基準電位に制御でき、発振な
どの不具合の発生を抑制することができる。

【００４５】続いて、本発明の各種の応用例を説明す
る。応用例１はＤＲＡＭ等の半導体記憶装置の出力駆動
回路（出力パッドを駆動する回路）に好適な駆動回路に
関する。応用例２も同じくＤＲＡＭ等の半導体記憶装置
に好適な内部電源発生回路に関する。応用例３はＤＲＡ
Ｍのワード線駆動回路に関する。応用例４はＤＲＡＭの
ビット線電位発生回路及びプレート電位発生回路に関す
る。

【００４６】（応用例１）半導体集積回路装置は、高集
積化のニ−ズの高まりに伴って、その素子の微細化が急
速的に進んでいる。その微細化が進んだために、外部電
源電圧Ｖｃｃをそのまま半導体基板の集積回路に印加す
ると、素子のゲート酸化膜が破壊されたり、ホットキャ
リアが発生するなど様々な問題が生じ、集積回路の耐久
性並びに信頼性を低下させることになる。そこで、半導
体集積回路内部に外部電源電圧を降下させる内部電源降
圧回路を具備することが必要になってきている。例え
ば、５Ｖの外部電源電圧Ｖｃｃを内部電源降圧回路で３
Ｖ程度に下げ、これを電源として利用することにより半
導体装置の消費電力を低減させることもできる。

【００４７】このような理由で内部電源電圧降圧回路は
採用されるようになったが、同一集積回路内で低電圧動
作と高電圧動作のマージンを確保することは困難であっ
た。そこで、電源電圧が低電圧の際には、トランジスタ
の駆動能力が低下するためデータ出力用トランジスタ及
び内部電源駆動用トランジスタのコンダクタンスをより
大きくしてトランジスタの駆動能力低下を補完し、デー
タ出力の遅れ、内部降圧電源の電圧低下を補償する。ま
た、電源電圧が高電圧時では、そのトランジス夕の駆動
能力が上昇するため、出力ノイズが大きくなる。この様
な場合の対策として、高電圧時よりも低電圧時のデータ
出力用トランジスタ及び内部電源駆動用トランジスタの
コンダクタンスを大きくする切り替え回路が必要であ
る。

【００４８】まず、図７、図８、図９及び図１０を参照
して応用例１を説明する。図７は、半導体集積回路装置
の出力回路および出力回路のＰチャネル出力トランジス
タのゲート電圧制御に用いる基準電圧発生回路を示す回
路図、図１０は、基準電圧φ１及びコンダクタンスの外
部電源電圧依存性を示す特性図である。図８は、図７の
回路に用いる内部降圧回路の回路構成図、図９は、図８
の回路に用いる基準電位発生回路の回路構成図である。
図１０は、横軸に外部電源電圧Ｖｃｃをとり、縦軸に内
部電源電圧ＶＩＮＴ、基準電圧φ１及びＰチャネルトラ
ンジスタＰ１のコンダクタンスＧをとっている。この基
準電圧発生回路１は、ソースが外部電源電圧Ｖｃｃ、ゲ
ートが内部電源電圧ＶＩＮＴ、に接続されたＰチャネル
トランジスタＰ１と、一端が前記トランジスタＰ１のド
レインに直列接続され、他端が接地電位に接続された抵
抗Ｒ１とを備えている。そして、基準電圧φ１' は、接
続されたトランジスタＰ１と抵抗Ｒ１の中間タップより
取り出される。いま、このトランジスタＰ１のゲート−
ソース間電圧Ｖｇｓ（Ｖｃｃ−ＶＩＮＴ）がトランジス
タＰｌのしきい値電圧Ｖｔｈｐより小さい領域では、ト
ランジスタＰ１はカットオフしているため、前記基準電
圧φ１' の電圧は、ロウレベルとなる。このＶｃｃ−Ｖ
ＩＮＴが、前記トランジスタＰ１のしきい値電圧以上に
なるとトランジスタＰ１がオンし始める。

【００４９】このオンし始める領域では、Ｐチャネルト
ランジスタＰ１のコンダクタンスが小さいため、基準電
圧φ１' はトランジスタＰ１と抵抗Ｒ１との分圧比によ
って決定される。即ち、トランジスタＰｌの抵抗をＲと
し、抵抗Ｒｌの抵抗値をＲ１とすれば、φ１' は、Ｒ１
Ｖｃｃ／（Ｒ１＋Ｒ）で表わされる。従って、トランジ
スタＰｌのゲート電圧の上昇に伴って、トランジスタＰ
ｌのコンダクタンスＧが大きくなるため、結果的に外部
電源電圧Ｖｃｃの上昇に連動してアナログ的に前記基準
電圧φ１' が上昇していく。さらに外部電源電圧Ｖｃｃ
が高くなると、Ｐ１のゲート−ソース間電圧Ｖｃｃ−Ｖ
ＩＮＴが充分高くなり、トランジスタＰ１の抵抗Ｒが抵
抗Ｒｌの抵抗に比べ無視できるようになる。ここにおい
てトランジスタＰ１による電圧降下分がほぼ無くなるこ
とから前記基準電圧φ１' のレベルは、前記外部電源電
圧Ｖｃｃのレベルとほぼ等しくなる。

【００５０】前記特性を有する基準電圧φ１' を利用し
た出力回路を図７（ａ）に示す。この出力回路は、ソー
スが外部電源電圧Ｖｃｃ、ゲートが基準電圧発生回路１
の増幅回路ＡＭＰに接続されたＰチャネルトランジスタ
Ｐ４と、前記ＰチャネルトランジスタＰ４のドレインに
ソースが接続され、ゲートにデータ出力制御回路３が接
続されたＰチャネルトランジスタＰ３と、ソースが外部
電源電圧Ｖｃｃ、ゲートがデータ出力制御回路３に接続
されたＰチャネルトランジスタＰ２を有し、Ｐチャネル
トランジスタＰ２、Ｐ３のドレインは、入出力端子（１
／Ｏパッド）４に接続されている。そして、トランジス
タＰ２は、外部電源電圧に依存せずに動作する全電圧動
作出力部５を構成し、トランジスタＰ３、Ｐ４は、所定
電圧以下でのみ動作する低電圧動作出力部６を構成して
いる。トランジスタＰ４は、外部電源電圧Ｖｃｃが所定
電圧よりも低い場合のみ動作し、基準電圧発生回路１か
らの信号φ１’を増幅する増幅回路ＡＭＰにより増幅駆
動されたゲート信号φ１によって制御される。ＡＭＰは
図１、５、６のいずれかの構成をとっており、Ｖｒｅｆ
がφ１’に、Ｖｏｕｔがφ１に対応する。トランジスタ
Ｐ２は、外部電源電圧に依存せず、データ出力制御回路
３の制御信号φＨにより常時動作する。これに対し、前
記制御信号φＨにより制御されるトランジスタＰ３に直
列接続されたトランジスタＰ４の制御には、図１０に示
す外部電源電圧依存性を有する基準電圧φ１を用いる。
外部電源電圧Ｖｃｃが所定の電圧に達しない低電圧時に
は、前記トランジスタＰ４は、完全にオン状態となり、
出力トランジスタのコンダクタンスを大きくすることが
できる。

【００５１】低電圧と高電圧動作の切り替わり点近傍で
は、前記基準電圧φ１がアナログ的に連続して変化する
ため、切り替わり点近傍での急激なコンダクタンス変化
を低減できるため、出力ノイズなどの影響を大幅に改善
することが可能となる。さらに、外部電源電圧が上昇す
ると、前記基準電圧φ１のレベルは外部電源電圧とほぼ
等しくなるので、前記トランジスタＰ４は、完全にカッ
トオフされるため、高電圧動作では出力トランジスタの
コンダクタンスＧを下げて出力ノイズの低減化が可能に
なる。以上、図７の構成を説明したが、ＡＭＰを基準電
位発生回路１と回路６の間に挿入することにより、高速
かつ安定な出力制御を行うことができる。

【００５２】図７の半導体集積回路装置に用いられる内
部電源電圧ＶＩＮＴを生成する内部電源降圧回路（図７
（ｂ）参照）を図８に示す。内部電源電圧ＶＩＮＴは、
図１０に示すように、低電圧ではほぼ外部電源電圧Ｖｃ
ｃと同じ様に直線的に変化するが、所定の値からは、外
部電源電圧Ｖｃｃの変化に対して一定のレベルを維持
し、外部電源電圧Ｖｃｃが所定の値を越えると、内部電
源電圧ＶＩＮＴもほぼ外部電源電圧Ｖｃｃと同じ様に直
線的に上昇する。その内部電源電圧ＶＩＮＴが上昇する
時の電圧値をＶｃｕｒとする。この実施例では、この様
に変化する内部電源電圧を用いるが、本発明は、この様
に変化するものに限らず、一様に変化し、その変化率が
外部電源電圧より幾分小さい内部電源電圧を用いること
も可能である。

【００５３】この回路は、基準電位発生回路１２１と、
内部電源を駆動するＰチャネルトランジスタＰ１０３
と、このＰチャネルトランジスタＰ１０３のスイッチン
グを制御するためのＰチャネルトランジスタＰ１０１及
びＰ１０２、ＮチャネルトランジスタＮ１０１〜Ｎ１０
３からなるカレントミラー型差動増幅部１２２と、抵抗
Ｒ１０１及び抵抗Ｒ１０２とを備えている。基準電位発
生回路１２１は、外部電源電圧Ｖｃｃを供給されて、基
準電位Ｖｒｅｆを発生する。また、Ｐチャネルトランジ
スタＰ１０３から出力された内部電源電圧ＶＩＮＴと接
地電圧Ｖｓｓとの差が抵抗Ｒ１０１及びＰ１０２で分割
されて、電位ＶＡが発生する。

【００５４】この基準電位Ｖｒｅｆと電位ＶＡとが差動
増幅部１２２のＮチャネルトランジスタＮ１０１及びＮ
１０２のゲートにそれぞれ入力される。外部電源電圧Ｖ
ｃｃが低い場合を考えると、電位ＶＡは作動基準電位Ｖ
ｒｅｆよりも低い。このときは、差動増幅部１２２の出
力電圧ＶＢはロウレベルになり、Ｐチャネルトランジス
タＰ１０３はオンする。ここで、Ｐチャネルトランジス
タＰ１０３の抵抗値が抵抗Ｒ１０１、Ｒ１０２に対して
十分に小さくなるように寸法を設定しておくことでほぼ
外部電源電圧Ｖｃｃに等しい内部電源電圧ＶＩＮＴが得
られる。逆に、外部電源電圧Ｖｃｃが高い場合には、電
位ＶＡは基準電位Ｖｒｅｆよりも高くなる。このときは
差動増幅部１２２の出力電圧ＶＢはハイレベルになり、
ＰチャネルトランジスタＰ１０３がオフする。これによ
り、内部電源電圧ＶＩＮＴのレベルは、抵抗Ｒ１０１、
Ｒ１０２を介して放電するため低下していく。ここで電
位ＶＡが基準電位Ｖｒｅｆよりも低くなると、Ｐチャネ
ルトランジスタＰ１０３が再びオンするため、内部電源
電圧ＶＩＮＴが一定のレベルに保たれる。この結果電位
ＶＡが基準電位Ｖｒｅｆと等しくなる点で、内部電源電
圧ＶＩＮＴが一定に保たれることになる。

【００５５】このように、外部電源電圧Ｖｃｃが低い場
合には基準電位Ｖｒｅｆ＞電位ＶＡとなり、ほぼ外部電
源電圧Ｖｃｃに等しい内部電源電圧ＶＩＮＴが得られ
る。外部電源電圧Ｖｃｃが高い場合には、基準電位Ｖｒ
ｅｆ＝電位ＶＡとなる点で、内部電源電圧ＶＩＮＴは一
定に保たれる。

【００５６】次に、図８に示す内部電源電圧ＶｌＮＴを
形成する内部電源降圧回路に用いられる基準電位発生回
路１２１の具体的な回路構成を図９に示す。この基準電
圧発生回路１２１は、回路１３１と回路１３２とで構成
されている回路１３１は、外部電源電圧Ｖｃｃが０〜Ｖ
ｃｕｒの範囲にあるときの基準電位Ｖｒｅｆの特性を決
定するものである。ここで、電圧Ｖｃｕｒは、基準電圧
Ｖｒｅｆが後述する回路１３２における電圧ＶＥと等し
くなるときの外部電源電圧Ｖｃｃに相当するものであ
り、この電圧から内部電源電圧ＶＩＮＴ、は図１０に示
すように上昇する。また、回路１３２は、電源電圧Ｖｃ
ｃが電圧Ｖｃｕｒよりも大きい場合における基準電位Ｖ
ｒｅｆの特性を決定するものである。回路１３１におい
て、外部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列
に抵抗Ｒ１０３、Ｒ１０４とＰチャネルトランジスタＰ
１０４とか接続されており、抵抗Ｒ１０３とＲ１０４と
を接続するノードから電圧ＶＣが発生する。ここで抵抗
Ｒ１０３の抵抗値は抵抗Ｒ１０４の抵抗値よりも十分大
きく設定されている。このため、電圧ＶＣは外部電源電
圧Ｖｃｃにほとんど依存せず一定のレベルになる。この
電圧ＶＣが、ＰチャネルトランジスタＰ１０５及びＰ１
０６、ＮチャネルトランジスタＮ１０４〜Ｎ１０６で構
成された差動増幅部１４１に入力される。

【００５７】また、外部電源電圧Ｖｃｃと接地電圧Ｖｓ
ｓとの間に、ＰチャネルトランジスタＰ１０７と、抵抗
Ｒ１０５とＲ１０６とが直列に接続されており、抵抗Ｒ
１０５とＲ１０６との間のノードより電圧ＶＤが出力さ
れる。この電圧ＶＤとＶＣとが差動増幅部１４１に入力
される。この回路１３１において、図８における回路と
同様に、外部電源電圧Ｖｃｃが高い場合には、Ｐチャネ
ルトランジスタＰ１０７と抵抗Ｒ１０５とを接続するノ
ードから出力される基準電位Ｖｒｅｆは、一定の値に保
たれる。回路１３２は、抵抗Ｒ１０７及び抵抗Ｒ１０８
と差動増幅部１４２、駆動用トランジスタであるＰチャ
ネルトランジスタＰ１０８を備えている。差動増幅部１
４２には、抵抗Ｒ１０７及び抵抗Ｒ１０８で外部電源電
圧Ｖｃｃが分割された電位ＶＥと基準電位Ｖｒｅｆとが
入力されて比較される。外部電源電圧Ｖｃｃが０〜Ｖｃ
ｕｒの範囲にあるときは基準電位Ｖｒｅｆの方が電位Ｖ
Ｅより高くなる。

【００５８】この場合には、差動増幅部１４２の出力電
圧ＶＧはハイレベルになり、ＰチャネルトランジスタＰ
１０８がオフする。これにより、基準電位Ｖｒｅｆのレ
ベルは回路１３１によってのみ決定される。外部電源電
圧Ｖｃｃが電圧Ｖｃｕｒより高くなると、基準電位Ｖｒ
ｅｆの方が電位ＶＥよりも低くなる。差動増幅部１４２
の出力電圧ＶＧはロウレベルになり、Ｐチャネルトラン
ジスタＰ１０８がオンする。ＰチャネルトランジスタＰ
１０８がオンすると、回路１３１の電圧ＶＤが上昇す
る。これにより、回路１３１の差動増幅部１４１の出力
電圧ＶＦはハイレベルになり、Ｐチャネルトランジスタ
Ｐ１０７がオフする。その結果、基準電位Ｖｒｅｆのレ
ベルは、回路１３２によって決定されることになる。外
部電源電圧Ｖｃｃがさらに上昇すると基準電位Ｖｒｅｆ
も上昇する。また、外部電源電圧Ｖｃｃが電圧Ｖｃｕｒ
より高い範囲で内部電源電圧ＶＩＮＴが上昇している。
これは、外部電源電圧Ｖｃｃが５Ｖである製品では、電
圧使用範囲は、４．５Ｖ〜５．５Ｖであるが、これより
高い電圧でバーイン試験を行うためである。

【００５９】（応用例１の変形例１）続いて、上記応用
例１の第１の変形例を図１１を参照して説明する。図
は、ハイレベル出力とロウレベル出力を有する出力回路
を備えた半導体集積回路装置の回路構成図とこの出力回
路に用いる基準電圧φ２を発生する基準電圧発生回路図
である。この出力回路では、図７（ｂ）の基準電圧発生
回路１と図１１（ｂ）の基準電圧発生回路２を用いる。
この基準電圧発生回路２は、外部電源電圧Ｖｃｃに接続
された抵抗Ｒ２と、この抵抗と直列に接続されたＮチャ
ネルトランジスタＮ４とを備え、トランジスタＮ４のゲ
ートは、基準電圧発生回路１から出力する基準電圧φ１
に接続されている。そして、基準電圧φ２’は、接続さ
れたトランジスタＮ４と抵抗Ｒ２の中間タップより取り
出される。すでに前実施例で述べたように基準電圧発生
回路１から出力される基準電圧φ１は、外部電源電圧Ｖ
ｃｃの上昇にに伴ってアナログ的に連続して上昇してい
くので、基準電圧φ２は、その逆相で変化する。この出
力回路は、図７と同様にＰチャネルトランジスタＰ２
と、Ｐチャネルトランジス夕Ｐ３と、Ｐチャネルトラン
ジスタＰ４を有し、さらに、トランジスタＰ２に直列に
接続されたＮチャネルトランジスタＮ１と、トランジス
タＮ１に並列にトランジスタＰ２と直列に接続されたＮ
チャネルトランジスタＮ３と、トランジスタＮ３と直列
に接続されたＮチャネルトランジスタＮ２とを備えてい
る。

【００６０】トランジスタＰ２、Ｐ３、Ｎ１、Ｎ３のド
レインは、入出力端子（Ｉ／Ｏパッド）４に接続されて
いる。そしてトランジスタＰ２は、ハイレベル
（“１”）出力の全電圧動作出力部５を構成し、トラン
ジスタＰ３、Ｐ４は、ハイレベル出力の低電圧動作出力
部６を構成している。また、トランジスタＮ１は、ロウ
レベル（“０”）出力の全電圧動作出力部５１を構成
し、トランジスタＮ２、Ｎ３は、ロウレベル出力の低電
圧動作出力部６１を構成している。ハイレベル出力用ト
ランジスタＰ２とロウレベル出力用トランジスタＮ１は
外部電源電圧に依存せず、データ出力制御回路３のハイ
レベル制御信号φＨ及びロウレベル制御信号φＬにより
常時動作する。一方、前記制御信号φＨにより制御され
るトランジスタＰ３に直列に接続されたトランジスタＰ
４の制御に、図２の外部電源電圧依存性を有する基準電
圧φ１を用いれば、外部電源電圧が所定の電圧に達しな
い低電圧時には、前記トランジスタＰ４は完全にオン状
態となり、出力トランジスタのコンダクタンスを大きく
することができる。低電圧と高電圧動作の切り替わり点
近傍では、前記基準電圧φ１がアナログ的に連続して変
化するために切り替わり点近傍での急激なコンダクタン
ス変化を低減できる。その結果、出力ノイズなどの影響
が大幅に改善することが可能になる。

【００６１】さらに、外部電源電圧が上昇すると、前記
基準電圧φ１のレベルは、外部電源電圧Ｖｃｃとほぼ等
しくなるので、前記トランジスタＰ４は完全にカットオ
フし、高電圧動作で出力トランジスタのコンダクタンス
を下げ、出力ノイズの低減化がはかれる。また、ロウレ
ベル出力の場合も同様に応用することができる。この場
合には、前記制御信号φＬにより制御されるトランジス
タＮ３に直列に接続されたトランジスタＮ２を図７
（ｂ）に示す前記基準電圧φ１と逆相の図１１（ｂ）に
示す基準電圧φ２で制御する。

【００６２】なお、図１１（ｂ）に示した、基準電位発
生回路において、抵抗Ｒに接続した電源Ｖｃｃを内部電
源Ｖｉｎｔにすることも可能である。以上説明したよう
な変形例において、図１ないし図６で説明した構成のＡ
ＭＰが増幅動作を行うため、出力動作が安定かつ高速に
行える。

【００６３】（応用例１の変形例２）次ぎに、図１２を
参照して上記応用例の第２の変形例を説明する。図１２
は、この実施例において用いられる基準電圧発生回路の
回路構成図である。この基準電圧発生回路は、ソースが
外部電源電圧Ｖｃｃ、ゲートが内部電源電圧ＶＩＮＴに
接続されたＰチャネルトランジスタＰ１と、同じくソー
スが外部電源電圧Ｖｃｃ、ゲートが内部電源電圧ＶＩＮ
Ｔに接続されたＰチャネルトランジスタＰ８と、一端が
前記トランジスタＰ１、Ｐ８のドレインに直列接続さ
れ、他端がＶｓｓに接続された抵抗Ｒ１とを備えてい
る。そして、基準電圧φ１は、接続されたトランジスタ
Ｐ１、Ｐ８と抵抗Ｒ１の中間タップより取り出される。
前述のように、トランジスタのゲート−ソース間電圧Ｖ
ｇｓ（Ｖｃｃ−ＶＩＮＴ）がそのトランジスタのしきい
値電圧より小さい領域では、トランジスタはカットオフ
しているため、前記基準電圧φ１の電圧は、ロウレベル
となる。このＶｃｃ−ＶＩＮＴが、前記トランジスタの
しきい値電圧以上になるとトランジスタがオンし始め
る。このオンし始める領域では、トランジスタのコンダ
クタンスが小さいため、基準電圧φ１は、トランジスタ
と抵抗との分圧比によって決定される。

【００６４】従って、トランジスタのゲート電圧の上昇
に伴って、トランジスタのコンダクタンスが大きくなる
ため、結果的に外部電源電圧Ｖｃｃの上昇に連動してア
ナログ的に前記基準電圧φ１の電圧が上昇していく。さ
らに外部電源電圧Ｖｃｃが高くなると、トランジスタの
ゲート電圧が充分高くなり、トランジスタの抵抗が抵抗
Ｒ１に比べ無視できるようになる。ここにおいてトラン
ジスタによる電圧降下分がほぼ無くなることから前記基
準電圧φ１のレベルは、前記外部電源電圧Ｖｃｃのレベ
ルとほぼ等しくなる。この実施例では、このトランジス
タとして、しきい値電圧が互いに異なるそれぞれＶｔ１
及びＶｔ２であるトランジスタＰｌ、Ｐ８を用いてい
る。例えば、｜Ｖｔ１｜＜｜Ｖｔ２｜とすると、トラン
ジスタのゲート−ソース間電圧（Ｖｃｃ−ＶＩＮＴ）
は、トランジスタＰ１、Ｐ８のしきい値電圧｜Ｖｔ１
｜、｜Ｖｔ２｜より小さい領域では２つのトランジスタ
はカットオフしているので、基準電圧φ１は、ロウレベ
ルになる。このＶｃｃ−ＶＩＮＴがトランジスタＰ１の
しきい値電圧Ｖｔ１より大きく、トランジスタＰ８のし
きい値電圧Ｖｔ２より小さい領域では、トランジスタＰ
ｌのみがオンし始める。

【００６５】Ｖｃｃ−ＶＩＮＴがいずれのしきい値電圧
より大きくなると、トランジスタＰ８もオンし始め、外
部電源電圧Ｖｃｃが十分高くなると、両トランジスタの
ゲート電圧が十分高くなり、トランジスタの分圧がゼロ
に近くなって基準電圧φ１のレベルは、外部電源電圧Ｖ
ｃｃのレベルとほぼ等しくなる。したがって、基準電圧
φ１の上昇傾向は、前の領域より更に急になる。この実
施例ではトランジスタは、２つ用いているが、もっと多
く用いても良い。数を増やすと、基準電圧の上昇は、始
め緩やかに、外部電源電圧にほぼ等しくなる付近では急
上昇するように曲線的に変化させることができる。この
ように複数のトランジスタを用いることにより、トラン
ジスタのコンダクタンスに不連続点が生じるようなおそ
れがなく、高電圧動作領域で完全にオフさせることがで
きる。この基準電圧は、内部電源駆動用やデータ出力用
トランジスタに適用することができる。

【００６６】以上説明したような変形例において、図１
ないし図６で説明した構成のＡＭＰが増幅動作を行うた
め、出力動作が安定かつ高速に行える。（応用例１の変形例３）続いて、上記応用例１の第３の
変形例を図１３を参照して説明する。

【００６７】図１３（ａ）は、所定の電源電圧で動作す
るトランジスタの出力部を示す回路ブロック図である。
出力部の全電圧動作出力部５と低電圧動作出力部６が形
成されている。この半導体基板には、さらに、基準電圧
φ１' 、φ２' を発生する基準電圧発生回路と制御信号
φH/φL を発生する制御信号発生回路が形成されてい
る。この集積回路装置において、外部電源電圧Ｖｃｃが
所定電圧より高い場合には制御信号発生回路からの出力
信号φH/φL により制御されて全電圧動作出力部５が動
作し、出力電圧Ｖｏｕｔが出力する。外部電源電圧Ｖｃ
ｃが所定電圧より低い場合には、低電圧動作出力部６
は、前記出力信号φH/φL によって制御されて動作し、
その中の動作トランジスタ（図示せず）は基準電圧発生
回路１からの基準電圧φ１等によって図１〜６で説明し
たＡＭＰを介して制御され、前記出力電圧Ｖｏｕｔが出
力する。動作トランジスタが内部電源駆動用の場合は、
出力電圧Ｖｏｕｔとして内部電源電圧ＶＩＮＴが出力さ
れ、データ出力用の場合は、この出力電圧は、半導体基
板の出力端子（図示せず）から出力する。この時低電圧
動作出力部６に入力する基準電圧φ１’は、前記図１０
のような外部電源電圧依存性を有し、基準電圧発生回路
から発生する。そして、前記動作トランジスタのゲート
電圧に印加してこのトランジスタを制御する。この基準
電圧φ１を用いることにより、電源電圧の低電圧と高電
圧の切り替わる領域での動作トランジスタの急激なコン
ダクタンス変化による内部降圧電圧の急激な変化やスイ
ッチングノイズを防ぎ、マージンを確保した動作の実現
が可能になる。

【００６８】図１３（ｂ）は、図１３（ａ）の半導体集
積回路装置の出力回路を示す回路図である。外部電源電
圧Ｖｃｃが所定電圧より低い領域でのみ動作する低電圧
動作出力部２１と前記外部電源電圧Ｖｃｃの全ての電圧
領域で動作する全電圧動作出力部２０及びこれら出力部
の出力側に接続された入出力端子４とを備えており、さ
らに、低電圧動作出力部２１のトランジスタＰ４、Ｎ２
のゲートに印加される基準電圧φ１、φ２を発生する基
準電圧発生回路２２が形成されている。前記全電圧動作
出力部２０の出力トランジスタＰ２、Ｎｌは、このトラ
ンジスタのゲートに入力する出力制御回路（図示せず）
からの制御信号信号φＨ、φＬによって制御される。前
記基準電圧φ１、φ２は、それそれＣＭＯＳ転送ゲート
Ｃ２０、Ｃ２１を介して前記トランジスタＰ４、Ｎ２の
ゲートに接続される。ハイレベル出力の場合において、
転送ゲートＣ２０を構成するＰチャネルトランジスタの
ゲートにはハイレベル出力制御信号であるゲート信号φ
Ｈが接続され、そのＮチャネルトランジスタのゲートに
は前記ゲート信号φＨを入力とするインバータＩＮ２０
の出力が接続されている。このような構成により、ゲー
ト信号φＨがロウレベルになると、転送ゲートＣ２０が
オン状態（転送可能状態）となり、低電圧動作出力部２
１の出力トランジスタＰ４のゲートに基準電圧φ１が印
加されることになる。

【００６９】その結果、図１０に示すような外部電源電
圧依存性を示す基準電圧φ１により、出力トランジスタ
Ｐ４は、外部電源電圧Ｖｃｃに対して低電圧と高電圧動
作との切り替わり領域で実質的にそのコンダクタンスを
アナログ的に連続的に変化させることが可能になる。ま
た、ハイレベル出力をしない場合には、Ｐチャネルトラ
ンジスタＰ２２は出力トランジスタＰ４のゲートをハイ
レベルに固定し、このトランジスタをカットオフ状態に
保つ。

【００７０】ロウレベル出力の場合において、ハイレベ
ル出力の場合と同じくＣＭＯＳ転送ゲートＣ２１を構成
するＮチャネルトランジスタのゲートにロウレベル出力
制御信号であるゲート信号φＬを接続し、そのＰチャネ
ルトランジスタのゲートには、前記ゲート信号φＬを入
力とするインバータＩＮ２１の出力が接続されている。
ロウレベル出力時には、ゲート信号φＬがハイレベルに
なると、転送ゲートＣ２１がオン状態となり、低電圧動
作出力部２１の出力トランジスタＮ２のゲートに基準電
圧φ２が印加されることになる。その結果、前記基準電
圧φ１の逆相となる基準電圧φ２により前記出力トラン
ジスタＮ２が制御される。ロウレベル出力をしない場合
にはＮチャネルトランジスタＮ２２は出力トランジスタ
Ｎ２のゲート電圧をロウレベルに固定して出力トランジ
スタＮ２をカットオフ状態に保つ。

【００７１】所定レベルの基準電圧と電源電圧の差に応
じ、電源電圧に比例して実質的にアナログ的に変化する
電圧をゲート電圧として内部電源駆動用トランジスタや
出力用トランジスタに印加することにより低電圧と高電
圧の切り替わり点でのこれらトランジスタの急激なコン
ダクタンス変化による内部降圧電圧の急激な変化並びに
スイッチングノイズを防ぎ、マージンを碓保した動作の
実現が可能となる。ここでＡＭＰが挿入されていること
により安定かつ、高速な動作が保証される。

【００７２】（応用例１の変形例４）続いて、上記応用
例１の第４の変形例を図１４を参照して説明する。この
変形例においては、、パッド４を駆動する出力トランジ
スタはＰチャネルトランジスタＰ４とＮチャネルトラン
ジスタＮ２のみである。これら両トランジスタはインバ
ータ回路ＩＮ３０、３１、３２、３３により駆動され
る。φ１及びφ２の出力回路は図１３のそれとほぼ同様
であるため、省略する。ＩＮ３１はφ１を低電位側電源
として用い、ＩＮ３３はφ２を高電位側電源として用い
る。この結果、ＩＮ３１はφ１〜ＶＣＣの振幅でトラン
ジスタＰ４のゲートを駆動し、ＩＮ３３はＶＳＳ〜φ２
の振幅でトランジスタＮ２のゲートを駆動する。

【００７３】その結果、電源電圧に比例して実質的にア
ナログ的に変化する電圧をゲート電圧として内部電源駆
動用トランジスタや出力用トランジスタに印加すること
により、スイッチングノイズを防ぎ、マージンを碓保し
た動作の実現が可能となる。ここでＡＭＰが挿入されて
いることにより安定かつ、高速な動作が保証される。

【００７４】さらに、本変形例においては、図１３の構
成等と比較して、駆動されるべき出力トランジスタが２
つになることも集積化を図る上で好適である。（応用例２）続いて、応用例２を図１５を参照して説明
する。

【００７５】図は、図１０に示す特性を有する基準電圧
φ１を利用した内部電源降圧回路図であり、外部電源電
圧Ｖｃｃを受ける内部降圧電源駆動用トランジスタと内
部降圧制御回路の概略図を示したものである。この回路
は、ソースが外部電源電圧Ｖｃｃ、ゲートが基準電圧発
生回路１の増幅回路に接続されたＰチャネルトランジス
タＰ７と、前記トランジスタＰ７のドレインにソースが
接続され、ゲートに内部降圧制御回路７が接続されたＰ
チャネルトランジスタＰ６と、ソースが外部電源電圧Ｖ
ｃｃ、ゲー卜が内部降圧制御回路７に接続されたＰチャ
ネルトランジスタＰ５を有し、トランジスタＰ５、Ｐ６
のドレインから内部電源電圧ＶＩＮＴが出力されてい
る。図中トランジスタＰ５は、外部電源電圧に依存せず
に動作する。トランジスタＰ７は外部電源電圧が所定電
圧よりも低い場合のみ動作し、基準電圧発生回路１から
のゲート信号φ１によって制御される。また、この回路
は、トランジスタＰ５を有する高電圧動作領域５とトラ
ンジスタＰ６、Ｐ７を有する低電圧動作領域６とを備え
ている。内部電源駆動用トランジスタＰ５は、内部降圧
制御回路７からの制御信号φＤのみにより制御される。

【００７６】同じくこの制御信号φＤにより制御される
他のトランジスタＰ６に直列接続されたトランジスタＰ
７のゲート電圧に、前記基準電圧φ１を用いることによ
り、上述の例と同様の理由から低電圧と高電圧の切り替
わり点での内部降圧電源駆動用トランジスタの急激なコ
ンダクタンス変化による内部降圧電圧の急激な変化並び
にスイッチングノイズを防ぎ、マージンを確保した動作
の実現が可能となる。

【００７７】以上説明したような応用例２において、図
１ないし図６で説明した構成のＡＭＰが増幅動作を行う
ため、出力動作が安定かつ高速に行える。（応用例３）続いて、応用例３を説明する。

【００７８】以下、図面を参照して応用例３、４を説明
する。図１６は応用例にかかわるＤＲＡＭのコア部の回
路構成図ある。ビット線対はそれぞれ２つの領域に分割
されている。メモリセルが接続される第１領域のビット
線対ＢＬ’、／ＢＬ’、センスアンプが接続される第２
領域のビット線対ＢＬ、／ＢＬとに分割され、両者の間
には、ゲートにＶＤＤが印加されるＮチャネルＭ０Ｓト
ランジスタＱ０、Ｑ１か挿入されている。

【００７９】ビット線対ＢＬ’、／ＢＩ’には図示した
ように、転送トランジスタとキャパシタとから構成され
るＤＲＡＭセルＭＣが千鳥状に接続されている。これら
ＤＲＡＭセルのキャパシタは、半導体基板に拡散層によ
り形成した蓄積ノードとこれと絶縁膜を介して対向する
ポリシリコンからなるプレート電極とから構成される。
各メモリセルの転送ゲートトランジスタはそれぞれワー
ド線ＷＬが接続されている。これらＤＲＡＭセル等が行
列状に配置されることにより、メモリセルアレイ１００
が構成される。

【００８０】ビット線対ＢＬ’、／ＢＬ’にはＰ型セン
スアンプ１１０が接続されている。これは、Ｐチャネル
型ＭＯＳトランジスタを２つ交差状に直列に接続し、共
通ソースノードをＰチャネルセンスアンプ駆動線ＳＡＰ
に接続したものである。

【００８１】ビット線対ＢＬ’、／ＢＬ’にはイコライ
ズ回路１２０が接続されている。これは、ゲートが共通
に接続された３つのＮチャネルＭＯＳトランジスタから
なり、イコライズ信号線ＥＱのレベルに応じてビット線
対をビット線電位（中間電位）供給線ＶＢＬに選択的に
接続する。

【００８２】ビット線対ＢＬ、／ＢＬにはダミー容量部
１３０が接続されている。これは、ビット線対ＢＬにキ
ャパシタＣ０を介して接続されたダミーワード線ＤＷＬ
０とビット線対／ＢＬにキャパシタＣ１を介して接続さ
れたダミーワード線ＤＷＬ１とから構成されている。

【００８３】ビット線対ＢＬ、／ＢＬにはＮ型センスア
ンプ１４０が接続されている。これは、Ｎチャネル型Ｍ
ＯＳトランジスタを２つ交差状に直列に接続し、共通ソ
ースノードをＮチャネルセンスアンプ駆動線／ＳＡＮに
接続したものである。

【００８４】ビット線対は図示しないカラム選択ゲート
を介して図示しないデータ線に接続されており、データ
線を介して続み出しデータか出力バッファに転送され、
データ線を介して書き込みデータが入力バッファから転
送される。

【００８５】また、これら制御信号線の制御回路とし
て、ワード線ＷＬを選択的に駆動するロウデコード回路
２１０、ＳＡＰを避択的に駆動するＰチャネル型センス
アンプ駆動回路２２０、ＶＢＬに中間電位である１／２
・ＶＤＤを駆動するＶＢＬ発生回路２３０、イコライズ
回路を制御するイコライズ制御回路２４０、ダミーワー
ド線ＤＷＬを駆動制御するダミーワード線制御回路２５
０、／ＳＡＮを選択的に駆動するＮチャネル型センスア
ンプ駆動回路２６０等がコア部の周囲に配置されてい
る。

【００８６】また、メモリセルに用いるキャパシタの対
向電極を１／２・ＶＣＣに駆動するプレート電極駆動回
路２００が配置されている。図１７はＷＬＥ信号を／Ｒ
ＡＳに応じて発生させる回路３３−１である。／ＲＡＳ
の立ち下がりを所定時間遅延させる遅延回路３３１、及
びＮＡＮＤゲート３３２、インバータ３３３等から構成
される。

【００８７】図１８は昇圧制御回路３３の一部である昇
圧回路３３−２、昇圧ノードをプリチャージする回路３
３−３及び部分デコード回路３２０の詳細な回路構成を
示している。昇圧回路３３−２はインバータ遅延３３
４、キャパシタＣ５から構成され、昇圧ノードをプリチ
ャージする回路３３−３はキャパシタＣ６、充電回路３
３５、プリチャージトランジスタＱ５等から構成され
る。部分デコード回路３２０はアドレス信号をデコード
し、これをレベル変換するレベル変換回路３３６、ＷＤ
ＲＶ信号線を駆動する駆動回路（ＣＭＯＳインバータに
より構成される）３３７等から構成される。

【００８８】図１８には、さらに、電源電圧とは逆ある
いは、電源電圧よりは緩い傾きを持つ参照電位Ｖｄｒｅ
ｆを発生させる参照電位発生回路ＶＤＲＥＦと図１等で
説明した増幅回路ＡＭＰが配置されており、この増幅回
路ＡＭＰの出力がインバータ回路ＭＩＮＶ１あるいはＭ
ＩＮＶ２の電源として用いられている。参照電位発生回
路ＶＤＲＥＦは例えば、電源電位が５Ｖの時は４Ｖを出
力し、電源電位が３Ｖの時には３Ｖを出力する。この結
果、電源電位が高い時のワード線のレベルを抑制するこ
とが出来、ゲート酸化膜にかかるストレスを緩和するこ
とが可能となる為、信頼性の良いＤＲＡＭが提供でき
る。

【００８９】図１９はブロック選択信号ＢＬＳにより制
御されるブロック選択回路３１の詳細を示している。Ｗ
ＤＲＶ信号を受けてＰＷＤＲＶ信号を出力するブートス
トラップ型の転送ゲートにより構成される。ＢＬＳはブ
ロック選択信号である。

【００９０】図２０はロウデコード回路２１０の回路構
成の詳細を示している。これは、それぞれがブートスト
ラップ型の転送ゲートからなる複数のワード線駆動回路
２１１と、アドレス信号Ａ、Ｂ、Ｃおよびプリチャージ
信号ＰＲＥにより制御されるロウアドレスデコード回路
２１２から構成される。

【００９１】（応用例４）続いて、応用例４を図２１に
示す。これは、ＶＰＬ発生回路２００及びＶＢＬ発生回
路２３０に関するものである。抵抗素子Ｒ２０１、Ｒ２
０２が直列接続されて成る参照電位発生回路と図１等で
説明した増幅回路ＡＭＰから構成される。

【００９２】この結果、従来のＶＰＬ発生回路やＶＢＬ
発生回路等と比較して、増幅回路ＡＭＰが挿入されてい
るため、電源電圧等の変動に対して安定かつ、電源電圧
の変動に対するＶＢＬ、ＶＰＬ等の回復が高速なＤＲＡ
Ｍを提供できる。

【００９３】以上、本発明を図１ないし図２１を用いて
説明したが、本発明はこれに限られることはなく、本発
明の趣旨を逸脱しない限り種々の変形が可能であること
はいうまでもない。

【００９４】

【発明の効果】本発明によれば、駆動能力を高く保ちな
がら出力電圧を容易に安定させることができる。

【図面の簡単な説明】

【図１】本発明の実施例１の定電位発生回路装置の回路
図。

【図２】図１の構成の動作を説明するための波形図。

【図３】差動増幅回路の第１の例を示す回路図。

【図４】差動回路の第２の例を示す回路図。

【図５】本発明の実施例２の定電位発生回路装置の回路
図。

【図６】本発明の実施例３の定電位発生回路装置の回路
図。

【図７】本発明の第１の応用例の半導体集積回路装置及
びこの半導体集積回路装置に用いる基準電圧発生回路の
回路構成図。

【図８】図７に用いる内部降圧回路（内部電源降圧回
路）の回路図。

【図９】図８に用いる基準電位発生回路の回路図。

【図１０】図７の基準電圧発生回路の発生電圧及びトラ
ンジスタＰ１のコンダクタンスの外部電源電圧依存性を
示す特性図。

【図１１】本発明の第１の応用例の第１の変形例の回路
構成図。

【図１２】本発明の第１の応用例の第２の変形例の回路
構成図。

【図１３】本発明の第１の応用例の第３の変形例の回路
構成図。

【図１４】本発明の第１の応用例の第４の変形例の回路
構成図。

【図１５】本発明の第２の応用例の回路構成図。

【図１６】本発明の第３、第４の応用例にかかわるＤＲ
ＡＭのコア部の回路構成図。

【図１７】ロウ制御系の部分的な回路構成を示す回路
図。

【図１８】昇圧回路の一部及び部分デコード回路の詳細
を示す回路構成図。

【図１９】ブロック選択回路の詳細を示す回路構成図。

【図２０】ロウデコード回路の詳細を示す回路構成図。

【図２１】ＶＢＬ、ＶＰＬ発生回路の詳細を示す回路構
成図。

【図２２】従来の中間電位発生回路装置の回路図であ
る。

【図２３】図２２の構成の動作を説明するための波形図
である。

【符号の説明】

Ａｄ差動増幅回路Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１５，Ｐ１５，Ｐ
１６，Ｐ１７ＰチャンネルトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１５，Ｎ１５，Ｎ１６，Ｎ
１７ＮチャンネルトランジスタＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４インバータＮＯＲ１１ノア回路ＮＡＮＤ１１ナンド回路１１，１２，１３，１４，１５ノード

Claims

【特許請求の範囲】

【請求項１】入力される制御信号に応じた値の出力電圧
を第１出力端から出力する第１出力回路と、入力される前記制御信号に応じた値の比較電圧を前記第
１出力回路よりも応答良く第２出力端から出力する第２
出力回路と、前記第１の出力端と前記第２出力端間に接続された接続
回路と、基準電圧と前記比較電圧とを比較し、その比較結果に基
づいて前記制御信号を出力し、この制御信号により先ず
前記比較電圧を制御し、制御されたこの比較電圧と前記
基準電圧とを比較しつつ前記出力電圧を制御する比較回
路と、を備えることを特徴とする定電位発生回路。
【請求項２】前記第１出力回路は、一対の基準電圧電源
間に直列に接続された第１トランジスタ及び第２トラン
ジスタを有し、前記第１、第２トランジスタの接続中点
が前記第１出力端となっており、前記第２出力回路は、一対の基準電圧電源間に直列に接
続された第３トランジスタ及び第４トランジスタを有
し、前記第３、第４トランジスタの接続中点が第２出力
端となっており、前記比較回路は、前記制御信号として第１制御信号と第
２制御信号を出力するものであり、前記第１制御信号を
出力する第１制御信号出力端と前記第２制御信号を出力
する第２制御信号出力端を有し、前記第１制御信号出力
端は前記第１、第３トランジスタの制御端子に接続さ
れ、前記第２制御信号出力端は前記第２、第４トランジ
スタの制御端子に接続されていることを特徴とする請求
項１記載の定電位発生回路。
【請求項３】前記接続回路は抵抗であることを特徴とす
る請求項１又は２記載の定電位発生回路。
【請求項４】前記接続回路はトランジスタであり、この
トランジスタの制御端子は前記第１制御信号出力端に接
続されていることを特徴とする請求項２記載の定電位発
生回路。
【請求項５】前記接続回路はトランジスタであり、この
トランジスタの制御端子は前記第２制御信号出力端に接
続されていることを特徴とする請求項２記載の定電位発
生回路。
【請求項６】前記接続回路は互いに異なるタイプの一対
のトランジスタを並列に接続したものであり、一方のト
ランジスタの制御端子は前記第１制御信号出力端に接続
されており、他方のトランジスタの制御端子は前記第２
制御信号出力端に接続されていることを特徴とする請求
項２記載の定電位発生回路。
【請求項７】前記接続回路はトランジスタであり、前記
第１制御信号出力端はインバータを介してノア回路の一
方の入力端に接続され、前記第２制御信号出力端は前記
ノア回路の他方の入力端に接続され、前記ノア回路の出
力端が前記トランジスタの制御端子に接続されているこ
とを特徴とする請求項２記載の定電位発生回路。
【請求項８】前記接続回路はトランジスタであり、前記
第２制御信号出力端はインバータを介してナンド回路の
一方の入力端に接続され、前記第１制御信号出力端は前
記ナンド回路の他方の入力端に接続され、前記ナンド回
路の出力端が前記トランジスタの制御端子に接続されて
いることを特徴とする請求項２記載の定電位発生回路。
【請求項９】前記接続回路は互いに異なるタイプの一対
のトランジスタを並列に接続したものであり、前記第１
制御信号出力端はインバータを介してノア回路の一方の
入力端に接続され、前記第２制御信号出力端は前記ノア
回路の他方の入力端に接続され、前記ノア回路の出力端
が前記一方のトランジスタの制御端子に接続され、前記
第２制御信号出力端はインバータを介してナンド回路の
一方の入力端に接続され、前記第１制御信号出力端は前
記ナンド回路の他方の入力端に接続され、前記ナンド回
路の出力端が前記他方のトランジスタの制御端子に接続
されていることを特徴とする請求項２記載の定電位発生
回路。
【請求項１０】電源電位が印加されるノードと出力ノー
ドとの間に直列に接続された第１及び第２のＭＯＳトラ
ンジスタと、前記第１のＭＯＳトランジスタのゲートに接続され、出
力データに応じて前記第１のＭＯＳトランジスタを駆動
制御するデータ出力制御回路と、前記電源電位に応じて変化する基準電位を出力する基準
電位発生回路と、前記基準電位を受け、これとほぼ同一の電位に前記第１
のＭＯＳトランジスタのゲートを駆動制御する増幅回路
と、から構成され、前記増幅回路は、前記第１のＭＯＳトランジスタのゲートに出力ノードが
接続された第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードと抵抗素
子により接続され、前記第１の駆動回路と比較してより
応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記基準電位
とを比較し、前記第１及び第２の駆動回路を制御する差
動増幅回路とから構成されることを特徴とする半導体装
置。
【請求項１１】電源電位が印加されるノードと出力ノー
ドとの間に直列に接続された第１及び第２のＭＯＳトラ
ンジスタと、前記第１のＭＯＳトランジスタのゲートに接続され、出
力データに応じて前記第１のＭＯＳトランジスタを駆動
制御するデータ出力制御回路と、前記電源電位に応じて変化する基準電位を出力する基準
電位発生回路と、前記基準電位を受け、これとほぼ同一の電位に前記第１
のＭＯＳトランジスタのゲートを駆動制御する増幅回路
と、から構成され、前記増幅回路は、前記第１のＭＯＳトランジスタのゲートに出力ノードが
接続された第１の駆動回路と、出力ノードが前記第１の
駆動回路の出力ノードとスイッチ回路により接続され、
前記第１の駆動回路と比較してより応答性良く動作する
第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記基準電位
とを比較し、前記第１及び第２の駆動回路及び前記スイ
ッチ回路を制御する差動増幅回路から構成されることを
特徴とする半導体装置。
【請求項１２】電源電位に応じて変化する基準電圧を発
生する基準電圧発生回路と、出力ノードを有する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードと抵抗素
子により接続され、前記第１の駆動回路と比較してより
応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記基準電位
とを比較し、前記第１及び第２の駆動回路を制御する差
動増幅回路と、出力データに応じて制御信号を発生する制御信号発生回
路と、前記第１の駆動回路の出力ノード及び前記制御信号発生
回路に接続され、電源電圧が低電圧のときのみ作動する
第１の出力回路と、前記制御信号発生回路に接続され、電源電圧の値にかか
わりなく作動する第２の出力回路とから構成されること
を特徴とする半導体装置。
【請求項１３】電源電位に応じて変化する基準電圧を発
生する基準電圧発生回路と、出力ノードを有する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードとスイッ
チ回路により接続され、前記第１の駆動回路と比較して
より応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記基準電位
とを比較し、前記第１及び第２の駆動回路及び前記スイ
ッチ回路を制御する差動増幅回路と、出力データに応じて制御信号を発生する制御信号発生回
路と、前記第１の駆動回路の出力ノード及び前記制御信号発生
回路に接続され、電源電圧が低電圧のときのみ作動する
第１の出力回路と、前記制御信号発生回路に接続され、電源電圧の値にかか
わりなく作動する第２の出力回路とから構成されること
を特徴とする半導体装置。
【請求項１４】電源電位に応じて変化する基準電圧を発
生する基準電圧発生回路と、出力ノードを有する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードと抵抗素
子により接続され、前記第１の駆動回路と比較してより
応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記基準電位
とを比較し、前記第１及び第２の駆動回路を制御する差
動増幅回路と、昇圧ノードを充電する充電回路と、前記昇圧ノードに接続された容量素子と、前記容量素子の反対ノードを前記出力ノードのレベルま
で駆動する昇圧駆動回路と、前記昇圧ノードの電位をワード線に伝達するワード線駆
動回路と、前記ワード線に接続されたメモリセルとから構成される
半導体装置。
【請求項１５】電源電位に応じて変化する基準電圧を発
生する基準電圧発生回路と、出力ノードを有する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードとスイッ
チ回路により接続され、前記第１の駆動回路と比較して
より応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記基準電位
とを比較し、前記第１及び第２の駆動回路とスイッチ回
路とを制御する差動増幅回路と、昇圧ノードを充電する充電回路と、前記昇圧ノードに接続された容量素子と、前記容量素子の反対ノードを前記出力ノードのレベルま
で駆動する昇圧駆動回路と、前記昇圧ノードの電位をワード線に伝達するワード線駆
動回路と、前記ワード線に接続されたメモリセルとから構成される
半導体装置。
【請求項１６】ビット線対と、前記ビット線対に接続された複数のメモリセルと、接地
電位と電源電位との間の中間電位を発生する中間電位発
生回路と、出力ノードを有する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードと抵抗素
子により接続され、前記第１の駆動回路と比較してより
応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記中間電位
とを比較し、前記第１及び第２の駆動回路を制御する差
動増幅回路と、前記第１の駆動回路の出力ノードに接続され、この出力
ノードの電位に前記ビット線対をイコライズするビット
線イコライズ回路とから構成されることを特徴とする半
導体装置。
【請求項１７】ビット線対と、前記ビット線対に接続された複数のメモリセルと、接地電位と電源電位との間の中間電位を発生する中間電
位発生回路と、出力ノードを有する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードとスイッ
チ回路により接続され、前記第１の駆動回路と比較して
より応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記中間電位
とを比較し、前記第１及び第２の駆動回路とスイッチ回
路とを制御する差動増幅回路と、前記第１の駆動回路の出力ノードに接続され、この出力
ノードの電位に前記ビット線対をイコライズするビット
線イコライズ回路とから構成されることを特徴とする半
導体装置。
【請求項１８】ビット線対と、前記ビット線対に接続されたＭＯＳトランジスタと容量
素子とから構成されるダイナミックメモリセルを複数配
置して構成したメモリセルアレイと、接地電位と電源電位との間の中間電位を発生する中間電
位発生回路と、前記複数の容量素子に共通に接続された出力ノードを有
する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードと抵抗素
子により接続され、前記第１の駆動回路と比較してより
応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記中間電位
とを比較し、前記第１及び第２の駆動回路を制御する差
動増幅回路とから構成されることを特徴とする半導体装
置。
【請求項１９】ビット線対と、前記ビット線対に接続されたＭＯＳトランジスタと容量
素子から構成されるダイナミックメモリセルを複数配置
して構成したメモリセルアレイと、接地電位と電源電位との間の中間電位を発生する中間電
位発生回路と、前記複数の容量素子に共通に接続された出力ノードを有
する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードとスイッ
チ回路により接続され、前記第１の駆動回路と比較して
より応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記中間電位
とを比較し、前記第１及び第２の駆動回路とスイッチ回
路とを制御する差動増幅回路とから構成されることを特
徴とする半導体装置。
【請求項２０】基準電位を発生させる基準電位発生回路
と、出力ノードを有する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードと抵抗素
子により接続され、前記第１の駆動回路と比較してより
応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記基準電位
とを比較し、前記第１及び第２の駆動回路を制御する差
動増幅回路から構成され、前記第１の駆動回路の出力ノードを前記基準電位とほぼ
同レベルの電位に駆動することを特徴とする半導体装
置。
【請求項２１】基準電位を発生させる基準電位発生回路
と、出力ノードを有する第１の駆動回路と、出力ノードが前記第１の駆動回路の出力ノードとスイッ
チ回路により接続され、前記第１の駆動回路と比較して
より応答性良く動作する第２の駆動回路と、前記第２の駆動回路の出力ノードの電位と前記基準電位
とを比較し、前記第１及び第２の駆動回路と前記スイッ
チ回路とを制御する差動増幅回路とから構成され、前記第１の駆動回路の出力ノードを前記基準電位とほぼ
同レベルの電位に駆動することを特徴とする半導体装
置。
【請求項２２】第１の電源端子と出力端子との間に接続
された第１のＰチャネルＭＯＳトランジスタと、第２の電現端子と前記出力端子との間に接続された第１
のＮチャネルＭＯＳトランジスタと、前記第１の電源端子と比較端子との間に接続された第２
のＰチャネルＭＯＳトランジスタと、前記第２の電源端子と前記比較端子との間に接続された
第２のＮチャネルＭＯＳトランジスタと、前記出力端子と前記比較端子との間に接続された抵抗素
子と、基準電位を発生させる基準電位発生回路と、前記基準電位と前記比較端子上の電位とを比較し、比較
結果を出力する比較回路と、前記結果が入力され、前記第１のＰチャネルＭＯＳトラ
ンジスタと前記第２のＰチャネルＭＯＳトランジスタと
を共に駆動する第１のバッファ回路と、前記結果が入力され、前記第１のＮチャネルＭＯＳトラ
ンジスタと前記第２のＮチャネルＭＯＳトランジスタと
を共に駆動する前記第１のバッファ回路とは回路しきい
値の異なる第２のバッファ回路と、から構成されることを特徴とする半導体装置。
【請求項２３】第１の電源端子と出力端子との間に接続
された第１のＰチャネルＭＯＳトランジスタと、第２の電現端子と前記出力端子との間に接続された第１
のＮチャネルＭＯＳトランジスタと、前記第１の電源端子と比較端子との間に接続された第２
のＰチャネルＭＯＳトランジスタと、前記第２の電源端子と前記比較端子との間に接続された
第２のＮチャネルＭＯＳトランジスタと、基準電位を発生させる基準電位発生回路と、前記基準電位と前記比較端子上の電位とを比較し、比較
結果を出力する比較回路と、前記結果が入力され、前記第１のＰチャネルＭＯＳトラ
ンジスタと前記第２のＰチャネルＭＯＳトランジスタと
を共に駆動する第１のバッファ回路と、前記結果が入力され、前記第１のＮチャネルＭＯＳトラ
ンジスタと前記第２のＮチャネルＭＯＳトランジスタと
を共に駆動する前記第１のバッファ回路とは回路しきい
値の異なる第２のバッファ回路と、前記出力端子と前記比較端子との間に接続され、前記比
較結果に基づいて制御されるスイッチ素子と、から構成されることを特徴とする半導体装置。