KR20100009334A - 기준전압 발생회로 - Google Patents

기준전압 발생회로 Download PDF

Info

Publication number
KR20100009334A
KR20100009334A KR1020080070178A KR20080070178A KR20100009334A KR 20100009334 A KR20100009334 A KR 20100009334A KR 1020080070178 A KR1020080070178 A KR 1020080070178A KR 20080070178 A KR20080070178 A KR 20080070178A KR 20100009334 A KR20100009334 A KR 20100009334A
Authority
KR
South Korea
Prior art keywords
reference voltage
test
generating
test signal
signal
Prior art date
Application number
KR1020080070178A
Other languages
English (en)
Inventor
강길옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080070178A priority Critical patent/KR20100009334A/ko
Publication of KR20100009334A publication Critical patent/KR20100009334A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리장치 내부에서 사용되어지는 각종 전압 발생에 이용되어지는 기준전압을 발생하는 기준전압 발생회로에 관한 것이다. 본 발명은 퓨즈 및 테스트회로에서는 세개의 테스트신호만을 출력하고, 상기 제 2 기준전압발생기회로에서 상기 세개의 테스트신호를 받아 6개의 테스트신호를 생성 이용하는 것을 특징으로 한다. 이러한 구성으로 본 발명은 메탈 라인에 의한 면적 손실을 감소시키면서도 항상 안정된 기준전압을 생성하도록 한다. 이렇게 발생된 기준전압이 메모리장치 내부 전압 발생을 위한 기준전압으로 적용되어, 기준전압의 변화에 따른 메모리장치의 불량 발생을 방지하는 효과를 얻는다.
메모리장치, 기준전압, 메탈라인, 불량 방지, 전원 트리밍

Description

기준전압 발생회로{REFERENCE VOLTAGE GENERATING CIRCUIT}
본 발명은 메모리장치의 기준전압 발생회로에 관한 것으로, 더욱 상세하게는 메모리장치 내부에서 사용되어지는 각종 전압 발생에 이용되어지는 기준전압을 발생하는 기준전압 발생회로에 관한 것이다.
반도체장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인( Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없고, 현재는 1.5볼트 이하의 전원전압이 요구되고 있다.
그리고 반도체장치는 외부에서 공급되는 전원전압을 이용하여 여러 종류 레벨의 내부전압을 만들어서 사용하고 있다. 특히, 반도체 메모리장치(DRAM)의 경우는, 메모리장치의 코어(core) 지역에서 사용하는 전압인 VCORE, 셀 트랜지스터 게이트(워드라인)에 인가되는 외부전위(VDD)보다 높은 전압인 VPP전압, 셀 트랜지스터의 벌크에 사용되는 접지전압(VSS)보다 낮은 전압인 음전압(VBB) 등을 만들어 사용하고 있다.
이러한 내부전압들을 만들기 위해서는 차지펌핑(charge pumping) 방식(VBB, VPP의 경우)과 컨버팅(down converting)방식(VCORE의 경우) 등을 사용하고 있는데, 일반적으로 어떠한 방법을 사용하던지 1차적으로는 기준이 되는 내부전압(내부 기준전압 : VREF)을 만든 후, 이를 이용하여 다시 2차적으로 새로운 내부전압(VBB,VPP,VCORE)을 만드는 방법을 사용하고 있다.
한편, 반도체장치가 설계를 한 이후 공정을 진행하여 칩이 완성되면, 각각의 칩은 서로 다른 내부전압 값을 가지게 된다. 이것은 완벽한 공정을 진행하는게 불가능하기 때문이다.
일 예로 트랜지스터를 이루는 트랜지스터의 폭과 길이, 이온 도핑 농도 등이 각개의 칩이 모두 같을 수가 없다. 그러나 상기 내부전원(기준전압)의 전압값이 설계 목표치 대비 달라지면, 이를 이용하여 VPP 전압, VCORE 전압 등을 발생하는 내부 전압발생회로에서도 온도에 따라 다른 내부전압을 생성하게 되면서 메모리장치의 불량을 유발하는 문제점을 발생시킨다. 그렇기 때문에 전원 트리밍 회로를 두어 공정 변수에 의한 내부 전원 전압값이 틀어진 것을 목표치에 맞출 필요성이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 공정변수에 불구하고 변화없는 기준전압을 발생하는 기준전압 발생회로를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 면적 감소를 달성하면서 안정된 기준전압을 발생하는 것이 가능한 기준전압 발생회로를 제공함에 있다.
본 발명은 공정의 진행과정에 의해 기준전압의 변화를 방지하기 위하여, 외부 제어에 의한 전원 트리밍회로를 구비한다. 그리고 상기 전원 트리밍회로의 제어를 위하여 퓨즈 및 테스트회로로부터 제 2 기준전압발생기회로에 이르는 메탈 라인을 세개와, 상기 제 2 기준전압발생기회로에 인버터회로를 추가하여 구비한다. 따라서 상기 퓨즈 및 테스트회로에서는 세개의 테스트신호만을 출력하고, 상기 제 2 기준전압발생기회로에서 상기 세개의 테스트신호를 받아 6개의 테스트신호를 생성 이용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 기준전압 발생회로는, 전원 트리밍을 위한 테스트신호를 소정개 발생하는 테스트회로부; 상기 테스트회로부에서 발생한 테스트신호를 이용하여 테스트신호를 소정개 더 발생한 후, 상기 테스트신호들에 해당하는 다른 레벨의 기준전압을 발생하는 기준전압발생수단을 포함하여 구 성하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 기준전압 발생회로는, 외부 전원전압을 입력하고, 제 1 기준전압을 발생하는 제 1 기준전압발생수단; 전원 트리밍을 위한 테스트신호를 소정개 발생하는 테스트회로부; 상기 테스트회로부에서 발생한 테스트신호에 해당하는 다른 레벨의 기준전압을 발생하는 제 2 기준전압발생수단을 포함하여 구성하고, 상기 제 2 기준전압발생수단은, 테스트회로부에서 발생한 테스트신호를 소정개 입력받고, 상기 입력받은 소정개의 테스트신호를 이용하여 다른 테스트신호를 더 발생하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 기준전압 발생회로는, 두 입력신호를 비교하고, 그 차만큼의 신호를 출력하는 비교수단; 상기 비교수단의 출력만큼 턴-온되어 외부 공급전원을 인가하여 기준전압을 생성하는 드라이버수단; 상기 드라이버수단의 출력을 상기 비교수단으로 피드백시키는 피드백수단; 상기 드라이버수단의 출력전압을 분배하고, 상기 분배된 전압을 상기 비교수단의 입력으로 제공하는 디바이더수단; 입력되는 소정개의 테스트신호를 이용하여 다른 테스트신호를 더 발생하고, 상기 테스트신호들에 의해 상기 디바이더수단의 전압 분배저항을 조절하기 위한 조절수단을 포함하는 것을 특징으로 한다.
본 발명은 퓨즈 및 테스트회로에서는 세개의 테스트신호만을 출력하고, 상기 제 2 기준전압발생기회로에서 상기 세개의 테스트신호를 받아 6개의 테스트신호를 생성 이용하는 것을 특징으로 한다. 이러한 구성으로 본 발명은 메탈 라인에 의한 면적 손실을 감소시키면서도 항상 안정된 기준전압을 생성하도록 한다. 이렇게 발생된 기준전압이 메모리장치 내부 전압 발생을 위한 기준전압으로 적용되어, 기준전압의 변화에 따른 메모리장치의 불량 발생을 방지하는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 기준전압 발생회로에 대해서 자세하게 살펴보기로 한다.
도 1은 본 발명에 따른 메모리장치의 전원 블록도를 도시하고 있다.
도시하고 있는 바와 같이 본 발명은 외부 VDD 전원과 외부 접지 전원을 공급받아 기준전압(VREF1)을 발생하는 제 1기준전압발생기회로(10)와, 상기 제 1 기준전압을 입력받고 각각의 내부회로에서 필요로 하는 기준전압(VREF2)을 생성하는 제 2 기준전압발생기회로(20)를 포함한다.
상기 제 2 기준전압발생기회로(20)는, 내부 회로(40)에서 필요로 하는 VPP 전압, 코아전압 등의 내부전압을 생성할 때 이용될 기준전압(VREF2)을 생성한다. 예를 들어서 내부회로(40)가 VPP 전압을 이용하는 경우에서는 VPP 전압 발생에 이용될 VPP 기준전압을 생성한다.
그리고 본 발명은 상기 제 2 기준전압발생기회로(20)에서 발생된 기준전압을 이용하여 내부회로(40)에서 이용될 내부전압을 생성하는 내부전압회로(30)를 포함한다. 일 예로 상기 내부전압회로(30)는, 상기 제 2 기준전압발생기회로(20)에서 생성한 VPP 기준전압을 이용하여 VPP 전압을 생성한다. 이렇게 생성된 내부전압은, 메모리장치 내부회로(40)에 제공되어져서 메모리장치의 동작을 수행가능토록 한다.
그리고 본 발명은 공정변수에 따른 전원 트리밍을 위하여 테스트신호(TM01,TM1,TM2)를 생성하는 퓨즈 및 테스트회로(50)를 포함하고, 상기 생성된 테스트신호는 제 2기준전압발생기회로(20)로 제공되도록 구성되어진다. 상기 퓨즈 및 테스트회로(50)는, 공정변수에 의해 내부 기준전압들의 전압레벨이 틀어지는 것을 방지하기 위하여, 퓨즈와 테스트회로를 사용하여 원하는 설계치에 맞추기 위한 구성이다.
도 2는 본 발명에 따른 메모리장치에서 제 2 기준전압발생기회로의 상세 회로도를 도시하고 있다.
도시하고 있는 바와 같이 본 발명의 기준전압발생기회로는, 제 1,2 입력전압을 차동 비교하는 비교부(60), 상기 비교부(60)의 출력신호에 응답하여 증폭된 내부 기준전압을 출력하는 드라이버부(70), 상기 비교부(60)로 피드백되는 전압을 생성하는 피드백부(80)를 포함하여 구성되어진다. 그리고 상기 드라이버부(70)의 출력 저항값을 조정하는 디바이더부(85)와, 상기 디바이더부(85)의 저항값 조절, 선택을 위한 선택부(90)가 포함되어진다.
본 발명의 구성을 보다 상세히 살펴보면, 상기 비교부(60)는, 외부 VDD 전원과 외부 접지전원을 공급받아 제 1 기준전압발생기회로(10)에서 발생된 기준전압(VREF1)과 피드백전압을 비교하는 OP앰프(65)로 구성된다.
상기 드라이버부(70)는, 상기 OP앰프(65)의 출력에 턴온/오프되는 PMOS 트랜지스터(P0)로 구성되고, 상기 비교부(60)의 출력이 로우레벨로 천이함에 따라서 상기 PMOS 트랜지스터(P0)는 턴 온되어진다. 상기 PMOS 트랜지스터(P0)가 턴 온되면, 출력되는 기준전압(VREF2)에 외부 전원 VDD가 인가되어 기준전압은 상승하게 된다.
상기 피드백부(80)는, 상기 드라이버부(70)와 외부 접지전원 사이에 두개의 저항(R1,R2)을 직렬 연결하고, 상기 저항에 의해 분압된 전압을 상기 OP 앰프(65)의 피드백전압으로 인가하고 있다.
그리고 디바이더부(85)는, 상기 드라이버부(70)의 출력노드(OUT)와 접지 전원 사이에 저항(R3~R6)을 직렬 연결하고 있다.
상기 디바이더부(85)의 저항값은 상기 퓨즈 및 테스트회로(50)에서 제공되는 테스트신호(TM0,TM1,TM2)에 의해 조절되는 선택부(90)에 의해 결정되어진다. 상기 선택부(90)는, 상기 두개의 저항(R3,R4)의 사이의 접속점(A1)에 트랜스미션 게이트(92)를 연결한다. 그리고 상기 트랜스미션 게이트(92)의 제어를 위한 제 1 제어단에 테스트신호(TMO)가 제공되도록 구성되고, 상기 트랜스미션 게이트(92)의 제어를 위한 제 2 제어단(제 1 제어단 반전)에 인버터(91)를 연결하고, 상기 테스트신호(TM0)가 인버터(91)를 통해서 제 2 제어단에 제공된다.
또한 상기 선택부(90)는, 상기 두개의 저항(R4,R5)의 사이의 접속점(A2)에 트랜스미션 게이트(94)를 연결한다. 그리고 상기 트랜스미션 게이트(94)의 제어를 위한 제 1 제어단에 테스트신호(TM1)가 제공되도록 구성되고, 상기 트랜스미션 게이트(94)의 제어를 위한 제 2 제어단(제 1 제어단 반전)에 인버터(93)를 연결하고, 상기 테스트신호(TM1)가 인버터(93)를 통해서 제 2 제어단에 제공된다.
또한 상기 선택부(90)는, 상기 두개의 저항(R5,R6)의 사이의 접속점(A3)에 트랜스미션 게이트(96)를 연결한다. 그리고 상기 트랜스미션 게이트(96)의 제어를 위한 제 1 제어단에 테스트신호(TM2)가 제공되도록 구성되고, 상기 트랜스미션 게이트(96)의 제어를 위한 제 2 제어단(제 1 제어단 반전)에 인버터(95)를 연결하고, 상기 테스트신호(TM2)가 인버터(95)를 통해서 제 2 제어단에 제공된다.
이와 같이 하여 상기 세개의 트랜스미션 게이트(92,94,96)을 통과한 제 2 기준전압(VREF2)은 하나의 출력노드를 통해서 출력되어진다.
상기와 같이 구성되어지는 본 발명에 따른 기준전압 발생회로의 동작과정은 다음과 같이 이루어진다.
비교부(60)는, 제 1 기준전압과 피드백 전압을 비교하여 DRV0신호를 출력한다. 상기 비교부(60)의 출력신호는 드라이버부(70)의 PMOS 트랜지스터(P0)의 게이트단자에 입력되어진다. 드라이버부(70)는 외부 전원 VDD를 공급전원으로 하여 기준전압인 VREF2를 생성한다.
한편, 퓨즈 및 테스트회로(50)에서 출력되는 테스트신호(TM0,TM1,TM2)는 제 1 기준전압(VREF0)이 테스트시 설정된 레벨과 같은 상황에서는 TM0신호는 로우신호, TM1신호는 하이신호, TM2신호는 로우신호를 출력한다.
따라서 테스트신호(TM0)가 로우레벨일 때, 인버터(91)에서 인버팅된 신호는 하이신호이다. 따라서 트랜스미션 게이트(92)의 제 1 제어단에는 로우신호가, 제 2 제어단에는 하이신호가 인가되면서 트랜스미션 게이트(92)는 오프상태(닫힌 상태)가 된다.
마찬가지로 테스트신호(TM2)가 로우레벨일 때, 인버터(95)에서 인버팅된 신호는 하이신호이다. 따라서 트랜스미션 게이트(96)의 제 1 제어단에는 로우신호가, 제 2 제어단에는 하이신호가 인가되면서 트랜스미션 게이트(96)는 오프상태(닫힌 상태)가 된다.
그러나 테스트신호(TM1)가 하이레벨일 때, 인버터(93)에서 인버팅된 신호는 로우신호이다. 따라서 트랜스미션 게이트(94)의 제 1 제어단에는 하이신호가, 제 2 제어단에는 로우신호가 인가되면서 트랜스미션 게이트(94)는 온 상태(열린 상태)가 된다.
상기 트랜스미션 게이트(94)가 온 되면, 출력노드(OUT)의 전압 값을 저항 디바이딩한 전압 중에 중간값 즉, 노드(A2)에 걸리는 전압값을 제 2 기준전압(VREF2)으로 출력한다.
다음, 퓨즈 및 테스트회로(50)에서 출력되는 테스트신호(TM0,TM1,TM2)는 제 1 기준전압(VREF0)이 테스트시 설정된 레벨보다 상대적으로 높은 레벨인 경우에서는, TM0신호는 로우신호, TM1신호는 로우신호, TM2신호는 하이신호를 출력한다.
따라서 테스트신호(TM0)가 로우레벨일 때, 인버터(91)에서 인버팅된 신호는 하이신호이다. 따라서 트랜스미션 게이트(92)의 제 1 제어단에는 로우신호가, 제 2 제어단에는 하이신호가 인가되면서 트랜스미션 게이트(92)는 오프상태(닫힌 상태)가 된다.
마찬가지로 테스트신호(TM1)가 로우레벨일 때, 인버터(93)에서 인버팅된 신호는 하이신호이다. 따라서 트랜스미션 게이트(94)의 제 1 제어단에는 로우신호가, 제 2 제어단에는 하이신호가 인가되면서 트랜스미션 게이트(94)는 오프상태(닫힌 상태)가 된다.
그러나 테스트신호(TM2)가 하이레벨일 때, 인버터(95)에서 인버팅된 신호는 로우신호이다. 따라서 트랜스미션 게이트(96)의 제 1 제어단에는 하이신호가, 제 2 제어단에는 로우신호가 인가되면서 트랜스미션 게이트(96)는 온 상태(열린 상태)가 된다.
상기 트랜스미션 게이트(96)가 온 되면, 출력노드(OUT)의 전압 값을 저항 디바이딩한 전압 중에 가장 낮은 값 즉, 노드(A3)에 걸리는 전압값을 제 2 기준전압(VREF2)으로 출력한다.
따라서 제 1 기준전압발생기회로(10)에서 발생되는 제 1 기준전압(VREF1)이 높더라도 제 2 기준전압발생기회로(20)에서 발생되는 제 2 기준전압(VREF2)은 일정한 전압값을 갖게 된다.
마지막으로 퓨즈 및 테스트회로(50)에서 출력되는 테스트신호(TM0,TM1,TM2)는, 제 1 기준전압(VREF0)이 테스트시 설정된 레벨보다 상대적으로 낮은 레벨인 경우에서는, TM0신호는 하이신호, TM1신호는 로우신호, TM2신호는 로우신호를 출력한다.
따라서 테스트신호(TM0)가 하이레벨일 때, 인버터(91)에서 인버팅된 신호는 로우신호이다. 따라서 트랜스미션 게이트(92)의 제 1 제어단에는 하이신호가, 제 2 제어단에는 로우신호가 인가되면서 트랜스미션 게이트(92)는 온 상태(열린 상태)가 된다.
반대로 테스트신호(TM1)가 로우레벨일 때, 인버터(93)에서 인버팅된 신호는 하이신호이다. 따라서 트랜스미션 게이트(94)의 제 1 제어단에는 로우신호가, 제 2 제어단에는 하이신호가 인가되면서 트랜스미션 게이트(94)는 오프상태(닫힌 상태)가 된다.
또한 테스트신호(TM2)가 로우레벨일 때, 인버터(95)에서 인버팅된 신호는 하이신호이다. 따라서 트랜스미션 게이트(96)의 제 1 제어단에는 로우신호가, 제 2 제어단에는 하이신호가 인가되면서 트랜스미션 게이트(96)는 오프 상태(닫힌 상태)가 된다.
상기 트랜스미션 게이트(92)가 온 되면, 출력노드(OUT)의 전압 값을 저항 디바이딩한 전압 중에 가장 높은 값 즉, 노드(A1)에 걸리는 전압값을 제 2 기준전압(VREF2)으로 출력한다.
따라서 제 1 기준전압발생기회로(10)에서 발생되는 제 1 기준전압(VREF1)이 낮더라도 제 2 기준전압발생기회로(20)에서 발생되는 제 2 기준전압(VREF2)은 일정한 전압값을 갖게 된다.
이러한 동작에 따라서 본 발명은 공정변수에 의하여 기준전압 VREF1가 변화되더라도 테스트신호에 의하여 디바이딩 전압을 가변 제어하므로서 제 2 기준전압발생기회로에서 발생되는 제 2 기준전압은 항상 일정하도록 제어하는 것이 가능하게 된다.
또한 본 발명의 퓨즈 및 테스트회로(50)로부터 제 2 기준전압발생기회로에 공급되는 테스트신호는, 세개의 테스트신호(TM0,TM1,TM2)와 상기 세개의 테스트신호의 반전신호이다. 즉, 세개의 테스트신호와, 상기 세개의 테스트신호의 반전신호를 트랜스미션 게이트(92,94,96)의 제 1 제어단과 제 2 제어단에 공급하도록 구성하고 있다.
이때 퓨즈 및 테스트회로(50)로부터 제 2 기준전압발생기회로에 이르기까지 6개의 메탈 라인을 구성해야 하나, 본 발명에서는 메탈 라인에 의한 면적 손실, 라인 로딩등의 문제를 해결하기 위해서 인버터회로를 추가하고 있다. 즉, 퓨즈 및 테스트회로(50)에서는 세개의 테스트신호만을 출력하고, 상기 제 2 기준전압발생기회로에 세개의 인버터회로를 구비하여, 총 6개의 테스트신호를 생성하고 있다. 이러한 구성으로 본 발명은 메탈 라인수 증가에 의한 면적 손실을 방지하고 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으 로, 공정 변수가 발생되더라도 안정적인 내부 기준전압을 발생하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명의 실시예에 따른 기준전압 발생회로를 나타내는 블록도,
도 2는 도 1에 도시된 제 2 기준전압발생기회로의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,20 : 기준전압발생기회로 30 ; 내부전압회로
40 ; 내부회로 50 ; 퓨즈 및 테스트회로

Claims (15)

  1. 전원 트리밍을 위한 테스트신호를 소정개 발생하는 테스트회로부;
    상기 테스트회로부에서 발생한 테스트신호를 이용하여 테스트신호를 소정개 더 발생한 후, 상기 테스트신호들에 해당하는 다른 레벨의 기준전압을 발생하는 기준전압발생수단을 포함하여 구성하는 것을 특징으로 하는 기준전압 발생회로.
  2. 외부 전원전압을 입력하고, 제 1 기준전압을 발생하는 제 1 기준전압발생수단;
    전원 트리밍을 위한 테스트신호를 소정개 발생하는 테스트회로부;
    상기 테스트회로부에서 발생한 테스트신호에 해당하는 다른 레벨의 기준전압을 발생하는 제 2 기준전압발생수단을 포함하여 구성하고,
    상기 제 2 기준전압발생수단은, 테스트회로부에서 발생한 테스트신호를 소정개 입력받고, 상기 입력받은 소정개의 테스트신호를 이용하여 다른 테스트신호를 더 발생하는 것을 특징으로 하는 기준전압 발생회로.
  3. 제 2 항에 있어서,
    상기 제 2 기준전압발생수단에서 발생된 기준전압을 이용하여, 내부회로에 이용될 내부전압을 생성하는 내부전압회로를 더 포함하여 구성하는 것을 특징으로 하는 기준전압 발생회로.
  4. 제 2 항에 있어서,
    상기 제 2 기준전압발생수단은, 두 입력신호를 비교하고, 그 차만큼의 신호를 출력하는 비교수단;
    상기 비교수단의 출력만큼 턴-온되어 외부 공급전원을 인가하여 기준전압을 생성하는 드라이버수단;
    상기 드라이버수단의 출력을 상기 비교수단으로 피드백시키는 피드백수단;
    상기 드라이버수단의 출력전압을 분배하고, 상기 분배된 전압을 상기 비교수단의 입력으로 제공하는 디바이더수단; 및
    테스트신호에 의해 상기 디바이더수단의 전압 분배저항을 조절하기 위한 조절수단을 포함하는 것을 특징으로 하는 기준전압 발생회로.
  5. 제 4 항에 있어서,
    상기 조절수단은, 테스트회로부로부터 제 1,2,3테스트신호를 입력받는 것을 특징으로 하는 기준전압 발생회로.
  6. 제 5 항에 있어서,
    상기 조절수단은, 상기 제 1 테스트신호를 이용하여 제 4 테스트신호를 생성하고, 상기 제 1,4 테스트신호에 의해서 턴-온/오프 되는 제 1 스위치;
    상기 제 2 테스트신호를 이용하여 제 5 테스트신호를 생성하고, 상기 제 2,5 테스트신호에 의해서 턴-온/오프 되는 제 2 스위치;
    상기 제 3 테스트신호를 이용하여 제 6 테스트신호를 생성하고, 상기 제 3,4 테스트신호에 의해서 턴-온/오프 되는 제 3 스위치를 포함하여 구성되는 것을 특징으로 하는 기준전압 발생회로.
  7. 제 6 항에 있어서,
    상기 조절수단은, 인버터를 이용하여 추가 테스트신호를 생성하는 것을 특징으로 하는 기준전압 발생회로.
  8. 제 7 항에 있어서,
    상기 제1,2,3 스위치는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 기준전압 발생회로.
  9. 제 4 항에 있어서,
    상기 디바이더수단은, 드라이버수단의 출력노드와 접지전원 사이에 다수개 연결된 전압 분배용 저항을 이용하는 것을 특징으로 하는 기준전압 발생회로.
  10. 두 입력신호를 비교하고, 그 차만큼의 신호를 출력하는 비교수단;
    상기 비교수단의 출력만큼 턴-온되어 외부 공급전원을 인가하여 기준전압을 생성하는 드라이버수단;
    상기 드라이버수단의 출력을 상기 비교수단으로 피드백시키는 피드백수단;
    상기 드라이버수단의 출력전압을 분배하고, 상기 분배된 전압을 상기 비교수단의 입력으로 제공하는 디바이더수단;
    입력되는 소정개의 테스트신호를 이용하여 다른 테스트신호를 더 발생하고, 상기 테스트신호들에 의해 상기 디바이더수단의 전압 분배저항을 조절하기 위한 조절수단을 포함하는 것을 특징으로 하는 기준전압 발생회로.
  11. 제 10 항에 있어서,
    상기 조절수단은, 외부에서 제 1,2,3테스트신호를 입력받는 것을 특징으로 하는 기준전압 발생회로.
  12. 제 11 항에 있어서,
    상기 조절수단은, 상기 제 1 테스트신호를 이용하여 제 4 테스트신호를 생성하고, 상기 제 1,4 테스트신호에 의해서 턴-온/오프 되는 제 1 스위치;
    상기 제 2 테스트신호를 이용하여 제 5 테스트신호를 생성하고, 상기 제 2,5 테스트신호에 의해서 턴-온/오프 되는 제 2 스위치;
    상기 제 3 테스트신호를 이용하여 제 6 테스트신호를 생성하고, 상기 제 3,4 테스트신호에 의해서 턴-온/오프 되는 제 3 스위치를 포함하여 구성되는 것을 특징으로 하는 기준전압 발생회로.
  13. 제 12 항에 있어서,
    상기 조절수단은, 인버터를 이용하여 추가 테스트신호를 생성하는 것을 특징으로 하는 기준전압 발생회로.
  14. 제 13 항에 있어서,
    상기 제1,2,3 스위치는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 기준전압 발생회로.
  15. 제 10 항에 있어서,
    상기 디바이더수단은, 드라이버수단의 출력노드와 접지전원 사이에 다수개 연결된 전압 분배용 저항을 이용하는 것을 특징으로 하는 기준전압 발생회로.
KR1020080070178A 2008-07-18 2008-07-18 기준전압 발생회로 KR20100009334A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080070178A KR20100009334A (ko) 2008-07-18 2008-07-18 기준전압 발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080070178A KR20100009334A (ko) 2008-07-18 2008-07-18 기준전압 발생회로

Publications (1)

Publication Number Publication Date
KR20100009334A true KR20100009334A (ko) 2010-01-27

Family

ID=41817769

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080070178A KR20100009334A (ko) 2008-07-18 2008-07-18 기준전압 발생회로

Country Status (1)

Country Link
KR (1) KR20100009334A (ko)

Similar Documents

Publication Publication Date Title
KR100660907B1 (ko) 스탠바이 전류를 감소시키는 내부 기준전압 발생회로 및이를 구비하는 반도체 메모리장치
US9958887B2 (en) Device having internal voltage generating circuit
KR101260801B1 (ko) 전압 레귤레이터 및 전압 레귤레이팅 방법
US8208317B2 (en) Semiconductor memory device
US7778100B2 (en) Internal voltage generation circuit of semiconductor memory device
US7499333B2 (en) Boost voltage generating circuit and method thereof
US8553487B2 (en) Internal power supply circuit, semiconductor device, and manufacturing method of semiconductor device
US8487603B2 (en) Reference voltage generating circuit of semiconductor memory apparatus
US8203891B2 (en) Voltage sensing circuit capable of controlling a pump voltage stably generated in a low voltage environment
US7791945B2 (en) Semiconductor memory device including apparatus for detecting threshold voltage
KR20070079111A (ko) 반도체 메모리 장치의 기준 전압 생성 회로
KR100825021B1 (ko) 내부전압 생성기
KR20100009334A (ko) 기준전압 발생회로
US8164321B2 (en) Current injector circuit for supplying a load transient in an integrated circuit
KR20090047700A (ko) 기준전압 발생회로
KR100464435B1 (ko) 저 전력의 하프 전압 발생 장치
KR100922885B1 (ko) 내부전압 발생회로
KR20040008535A (ko) 플래쉬 메모리 장치용 전압 생성기
KR101096216B1 (ko) 내부전압발생회로
KR20110047802A (ko) 내부전압발생회로
KR20100054349A (ko) 반도체 메모리장치의 내부전압 발생회로 및 제어방법
KR20090106151A (ko) 기준전압 생성회로
KR20100076798A (ko) 코어전압 발생회로
KR20100045833A (ko) 반도체장치의 내부전압발생회로
KR20090072335A (ko) 기준전압 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J501 Disposition of invalidation of trial