KR20140002914A - 반도체 메모리 장치의 테스트 회로 및 이를 포함하는 반도체 메모리 시스템 - Google Patents

반도체 메모리 장치의 테스트 회로 및 이를 포함하는 반도체 메모리 시스템 Download PDF

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Abstract

반도체 메모리 장치의 테스트 회로는 복수의 입력부 및 압축부를 포함한다. 상기 입력부는 테스트 모드 시 순차적으로 변하는 복수의 테스트 입력 패턴을 각각 수신한다. 상기 압축부는 상기 입력부가 수신한 상기 각각의 테스트 입력 패턴을 수신하는 복수의 배타적 논리합 게이트 및 상기 배타적 논리합 게이트와 번갈아 연결되어 체인(chain) 구조를 이루는 복수의 레지스터를 포함하고, 마지막에 위치한 상기 레지스터의 출력을 테스트 데이터로 최종 출력한다. 이 때, 적어도 하나 이상의 상기 배타적 논리합 게이트는 상기 테스트 데이터를 수신하여 함께 논리 연산한다.

Description

반도체 메모리 장치의 테스트 회로 및 이를 포함하는 반도체 메모리 시스템{TEST CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS AND SEMICONDUCTOR MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 시스템에 관한 것으로, 더 상세하게는 반도체 메모리 시스템의 테스트 회로에 관한 것이다.
최근 반도체 집적 회로 기술은 메모리와 프로세서를 물리적으로 하나의 칩에 집적함으로써, 메모리와 프로세서 간에 신호 전달 시 발생할 수 있는 노이즈(noise) 및 불확실성(uncertainty)을 줄일 수 있게 되었다. 이질적인 전자 회로 블록들을 단일 칩으로 집적하는 기술로는 SoC(System on a Chip)나 SiP(System in Package) 등이 사용되고 있으며, SoC나 SiP는 칩 면적의 효과적인 축소와 높은 집적이 가능하여 그 시장이 점점 확대 되고 있다.
도 1은 메모리와 프로세서를 집적시킨 일반적인 반도체 메모리 시스템의 구성도이다.
상기 반도체 메모리 시스템은 복수의 외부 접속 단자(41)를 포함하는 기판(40) 상에 프로세서(10) 및 적층 메모리(20)를 실장한다. 이때 상기 기판(40)과 프로세서(10) 및 적층 메모리 (20)을 연결하는 인터포저(30)를 더 포함할 수 있다.
도시된 바와 같이, 상기 반도체 메모리 시스템이 패키지화된 이후에는 외부에서 메모리를 개별적으로 접근할 수 있는 연결 통로가 없다. 따라서, 기존의 장비를 이용한 프로브 테스트로는 테스트가 불가능하다. 따라서 테스트를 위한 회로를 상기 반도체 메모리 시스템 내부에 삽입하고, 상기 회로에 의한 테스트의 결과물을 상기 기판(40)의 테스트용 핀을 통해 확인하는 테스트 방식이 도입되었다.
도 2는 종래의 바운더리 스캔 테스트 회로의 블록도이다.
상기 바운더리 스캔 테스트 회로는 반도체 메모리 시스템 내의 프로세서와 메모리 사이의 신호 입력 경로를 검증할 수 있도록 고안된 테스트 회로로서, 예컨대 메모리 내부에 삽입될 수 있다.
도 2에 도시된 바운더리 스캔 테스트 회로는 래치부(21) 및 전송부(22)를 포함한다.
상기 래치부(21)는 복수의 래치(LAT1~LATn)를 포함하고, 상기 전송부(22)는 상기 복수의 래치(LAT1~LATn) 사이 사이에 연결되고 테스트 클럭(SCLK)에 동기하여 동작하는 복수의 플립플롭(F/F1~F/Fn)을 포함한다. 각각의 래치(LAT1~LATn)는 제어 신호(SSH)에 응답하여 각각의 입력 핀(I/0_0,I_O_1,I/0_2,...,I/O_n)으로 수신하는 입력 및 연결된 플립플롭(F/F1~F/Fn)의 출력 중 한 신호를 출력한다. 상기 제어 신호(SSH)는 상기 래치부(21)의 입력을 선택적으로 출력하기 위한 신호이다. 상기 래치부(21)는 상기 제어 신호(SSH)가 활성화되면 상기 플립플롭(F/F1~F/Fn)의 출력이 출력되고, 상기 제어 신호(SSH)가 비활성화되면 상기 각각의 입력 핀(I/0_0,I_O_1,I/0_2,...,I/O_n)으로 수신하는 입력이 출력된다.
도 3은 상기 바운더리 스캔 테스트 회로에 따른 테스트 동작을 나타낸 파형도이다.
상기 제어 신호(SSH)가 로우 레벨의 비활성화된 상태일 때, 상기 래치부(21)는 상기 입력 핀(I/0_0,I_O_1,I/0_2,...,I/O_n)으로 수신하는 입력을 상기 전송부(22)로 전송한다. 따라서, 상기 각각의 플립플롭(F/F1~F/Fn)은 상기 입력 핀(I/0_0,I_O_1,I/0_2,...,I/O_n)으로 수신하는 입력을 각각 수신한다. 이후, 상기 제어 신호(SSH)가 하이 레벨의 활성화된 상태가 되면, 상기 래치부(21)는 상기 각각의 플립플롭(F/F1~F/Fn)의 출력을 상기 전송부(22)로 전송한다. 그리고 테스트 클럭(SCLK)이 인에이블될 때, 상기 테스트 클럭(SCLK)에 동기하여 상기 각각의 플립플롭(F/F1~F/Fn)은 입력받은 데이터를 저장 및 출력한다.
결국 출력부를 통해 테스트 데이터(SOUT)를 시리얼(serial)하게 출력한다. 이때, 출력부에 인접한 순서대로 I/O_n을 통한 입력을 0번 테스트 데이터(SOUT)로 출력하고, 순서대로 1 내지 n번 테스트 데이터(SOUT)로 출력한다.
그러나, 이와 같은 방법은 노멀 클럭과는 별도인 낮은 주파수를 갖는 테스트 클럭을 사용하고 출력을 시리얼하게 빼내는 시간이 추가로 발생하기 때문에, 모든 신호 입력 경로를 동시에 시간에 흐름에 따라 확인할 수 있는 고속 테스트(at speed test)가 불가능하다. 따라서, 커플링 이슈 및 마진 이슈 등과 같이 스피드와 관련된 부분은 제대로 확인이 불가능하였다. 실제 프로세서와 메모리가 동작하는 클럭은 상기 테스트 클럭보다 매우 빠르며, 이러한 고주파수에서 연속적인 신호 전송 동작에 신뢰성 보장을 위하여 새로운 테스트 방법이 절실히 요구되고 있다.
이를 위해 프로세서와 메모리 사이에 쌍 방향(bi-directional) 입출력부를 구비함으로써, 전송한 신호를 바로 동일한 경로로 돌려보내는 루프백(loopback) 테스트 방법을 사용되고 있기는 하나, 이는 단지 쌍 방향 입출력부를 구비하는 경우에만 실시 가능한 테스트 법이기 때문에, 단 방향(uni-directional) 입력 경로에 대한 고속 테스트는 현재까지 실시되지 못하고 있는 실정이다.
본 발명은 반도체 메모리 시스템 내에 단 방향(uni-directional) 신호 입력 경로에 대한 고속 테스트(at speed test)를 실시할 수 있는 테스트 회로를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로는 순차적으로 변하는 복수의 테스트 입력 패턴을 수신하고 이를 매 클럭 마다 압축하여 가변하는 테스트 데이터로 출력한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로는 테스트 모드 시 순차적으로 변하는 복수의 테스트 입력 패턴을 각각 수신하는 복수의 입력부; 상기 입력부가 수신한 상기 각각의 테스트 입력 패턴을 수신하는 복수의 배타적 논리합 게이트 및 상기 배타적 논리합 게이트와 번갈아 연결되어 체인(chain) 구조를 이루는 복수의 레지스터를 포함하고, 마지막에 위치한 상기 레지스터의 출력을 테스트 데이터로 최종 출력하는 압축부를 포함하고, 적어도 하나 이상의 상기 배타적 논리합 게이트는 상기 테스트 데이터를 수신하여 함께 논리 연산한다.
본 발명의 일 실시예에 따른 반도체 메모리 시스템은 적어도 하나 이상의 메모리를 포함하는 적층 메모리; 상기 적층 메모리를 컨트롤하는 프로세서; 및 상기 프로세서 및 상기 적층 메모리를 실장하는 기판을 포함하고, 상기 적층 메모리는, 테스트 모드 시 상기 프로세서로부터 순차적으로 변하는 복수의 테스트 입력 패턴을 수신하고, 이를 매 클럭 마다 압축하여 가변하는 테스트 데이터로 출력하는 테스트 회로를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 시스템은 적어도 하나 이상의 메모리를 포함하는 적층 메모리; 상기 적층 메모리를 컨트롤하는 프로세서; 및 상기 프로세서 및 상기 적층 메모리를 실장하는 기판을 포함하고, 상기 프로세서는, 테스트 모드 시 상기 기판으로부터 순차적으로 변하는 복수의 테스트 입력 패턴을 수신하고, 이를 매 클럭 마다 압축하여 가변하는 테스트 데이터로 출력하는 테스트 회로를 포함한다.
본 기술에 의하면 반도체 메모리 시스템 내의 신호 입력 경로를 검증함에 있어 커플링 이슈 및 마진 이슈 등 스피드 관련 이슈에 대한 확인이 가능하다.
도 1은 일반적인 반도체 메모리 시스템의 구성도,
도 2는 종래의 바운더리 스캔 테스트 회로의 블록도,
도 3은 도 2의 바운더리 스캔 테스트 회로에 따른 테스트 동작을 나타낸 파형도,
도 4는 본 발명의 일 실시예에 따른 테스트 회로 및 이를 포함하는 반도체 메모리 시스템의 블록도,
도 5는 도 4의 테스트 회로의 입출력을 나타낸 표,
도 6은 본 발명의 다른 실시예에 따른 테스트 회로 및 이를 포함하는 반도체 메모리 시스템의 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 테스트 회로 및 이를 포함하는 반도체 메모리 시스템의 블록도이다.
도 4는 도 1에 도시된 반도체 메모리 시스템에 있어서, 프로세서(10)와 메모리(20) 사이의 신호 입력 경로를 검증할 수 있도록 고안된 테스트 회로의 실시예를 도시하고 있다. 즉, 본 발명의 실시예에 따르면 프로세서(10)로부터 메모리(20)로 동시에 복수의 입력을 테스트 회로에 인가하고, 테스트 결과를 외부로 출력함으로써 고속 테스트를 수행할 수 있다. 이때, 프로세서(10)에서 메모리(20)로 인가되는 입력은 특정 메모리 셀 주소를 나타내는 어드레스 또는 특정 동작을 명령하는 커맨드 신호일 수 있고, 이 밖에도 다양한 입력 신호의 전송 경로에 대하여 테스트 수행이 가능하다.
도 4에 도시된 테스트 회로는 메모리(20) 내부에 포함될 수 있고, 구체적으로 입력부(23) 및 압축부(24)를 포함할 수 있다.
상기 메모리(20)는 입력 핀(I0~I3)을 통해 노멀 모드 시에는 프로세서(10)로부터 노멀 입력을 수신하고, 테스트 모드 시에는 프로세서(10)로부터 순차적으로 변하는 복수의 테스트 입력 패턴을 수신한다.
상기 입력부(23)는 테스트 모드 진입 여부에 따라 테스트 회로에 입력을 인가할 것인지 노멀 회로에 입력을 인가할 것인지를 결정한다. 즉, 테스트 회로의 인에이블을 결정하는 구성으로 볼 수 있다. 예컨대, 상기 입력부(23)는 테스트 모드 신호(TM)의 활성화 여부에 따라 상기 복수의 테스트 입력 패턴을 수신하여 테스트 패턴(TO~T3)으로 상기 압축부(24)에 공급하던가, 노멀 입력을 수신하고 이를 노멀 신호(N0~N3)로 내부로 출력하여 메모리 장치가 노멀 동작을 수행하도록 한다.
구체적으로 상기 입력부(23)는 테스트 모드 신호(TM)에 응답하여 상기 입력 핀(I0~I3)으로 수신하는 신호를 테스트 패턴(T0~T3) 또는 노멀 입력(N0~N3)으로 선택하여 출력하는 복수의 선택부(SEL1~SEL4)를 포함할 수 있다.
상기 압축부(24)는 순차적으로 변하는 복수의 테스트 패턴(T0~T3)을 수신하고 이를 매 클럭(CLK) 마다 압축하여 가변하는 테스트 데이터(T_OUT)로 출력한다. 이때, 상기 클럭(CLK)으로 반도체 메모리 시스템의 정상 동작 시에 사용되는 노멀 클럭을 사용함으로써 고속 테스트를 가능하게 한다. 이때 상기 클럭(CLK)은 프로세서(10)로부터 인가될 수 있다. 출력된 상기 테스트 데이터(T_OUT)는 기판(40)의 외부 접속 단자(41)를 통해 외부로 전송된다. 따라서, 프로세서(10)를 통해 설정된 복수의 테스트 입력 패턴을 인가하고, 이에 대응하여 설정된 패턴대로 상기 테스트 데이터(T_OUT)가 출력되는지 여부를 외부에서 판단함으로써, 연속적으로 입력 경로의 결함 여부를 판별할 수 있다.
뿐만 아니라, 설정된 패턴의 상기 테스트 데이터(T_OUT)가 출력되지 않고 다른 값이 출력되는 경우, 어떠한 신호 입력 경로에 결함이 있는지 유추하기 위하여 새롭게 설정된 테스트 입력 패턴을 인가하는 방식으로 결함이 있는 경로를 판별해 낼 수 있다.
상기 압축부(24)에서 사용하고 있는, 복수의 입력을 압축하여 하나의 출력을 생성하는 압축 기법은 기존의 여러 논문에서 개시하고 있는 내용이다. 상기 압축 기법의 기본 적인 개념은 1990년 12월에 Maurizio Damiani, Piero Olive, Michele Favally, Silvia Ercolani 및 bruno Ricco가 IEEE에 제출한 논문 "Aliasing in Signature Analysis Testing with Multiple Input Shift Registers"에 상세하게 설명되어 있다.
도 4에는 상기 압축부(24)의 구체적인 일 실시예가 도시되어 있다. 상기 압축부(24)는 상기 각각의 테스트 패턴(T0~T3)을 수신하는 복수의 배타적 논리합 게이트(XOR1~XOR4) 및 상기 배타적 논리합 게이트(XOR1~XOR4)와 번갈아 연결되어 체인(chain) 구조를 이루는 복수의 레지스터(REG1~REG4)를 포함하고, 마지막에 위치한 레지스터(REG4)의 출력을 테스트 데이터(T_OUT)로 최종 출력한다. 이때, 적어도 하나 이상의 상기 배타적 논리합 게이트(XOR1~XOR4)는 상기 테스트 데이터(T_OUT)를 수신하여 함께 논리 연산한다. 이처럼 출력을 되먹임되는 피드백 루프를 둠으로써 압축 결과의 정확도 및 신뢰성을 높일 수 있다.
본 실시예는 4 개의 배타적 논리합 게이트(XOR1~XOR4) 및 4 개의 레지스터(REG1~REG4)로 구성된 압축부(24)를 예를 들고 있다.
각각의 배타적 논리합 게이트(XOR1~XOR4)는 알려진 바와 같이, 입력 신호의 레벨이 모두 동일한 경우 0을 출력하고, 하나라도 다른 레벨이 있는 경우 1을 출력하는 논리 소자이다. 따라서 각각의 배타적 논리합 게이트(XOR1~XOR4)는 수신하는 각각의 상기 테스트 패턴(T0~T3) 및 앞 단에 위치하는 상기 레지스터(REG1~REG4)의 출력을 논리 연산하여 뒷 단에 위치하는 상기 레지스터(REG1~REG4)로 인가한다. 이때 맨 앞에 위치한 제 1 배타적 논리합 게이트(XOR1)로 제 1 테스트 패턴(T0)과 함께 가장 뒤에 위치한 제 4 레지스터(REG4)의 출력, 즉 테스트 데이터(T_OUT)이 입력된다. 뿐만 아니라, 상기 테스트 데이터(T_OUT)는 제 2 및 제 4 배타적 논리합 게이트(XOR2, XOR4)로도 되먹임되고 있다.
각각의 상기 레지스터(REG1~REG4)는 앞 단에 위치한 각각의 상기 배타적 논리합 게이트(XOR1~XOR4)의 출력을 저장하고 매 클럭(CLK) 마다 순차적으로 출력한다. 따라서, 순차적으로 변하는 복수의 테스트 패턴(T0~T3)에 따라 가변하는 테스트 데이터(T_OUT)를 출력할 수 있다. 이때, 상기 각각의 레지스터(REG1~REG4)는 0의 값으로 초기화될 수 있다.
도 5는 상기 테스트 회로에 따른 입출력 관계를 나타낸 표이다.
매 클럭(CLK)이 경과할 때마다, 인가되는 복수의 테스트 패턴(T0~T3)은 설정된 값으로 순차적으로 변화한다. 그 결과 매 클럭(CLK) 마다 설정된 패턴대로 가변하는 테스트 데이터(T_OUT)를 출력하게 된다. 만약, 테스트 회로가 표와 같은 입력을 받고도 상기와 같은 테스트 데이터(T_OUT) 패턴을 형성하지 못한다면, 신호 입력 경로에 결함이 있음을 의미한다.
앞선 도 4를 통하여 반도체 메모리 시스템의 프로세서(10)와 메모리(20) 사이의 신호 입력 경로에 대한 테스트 회로를 검토하였다. 하지만, 상기 테스트 방법은 비단 프로세서와 메모리 사이에만 적용되는 것이 아니고, 단 방향 신호 입력 경로를 갖는 모든 전자 회로 블록 사이에 적용 가능하다.
도 6은 도 1에 도시된 반도체 메모리 시스템에 있어서, 기판(40)과 프로세서(10) 사이의 신호 입력 경로를 검증할 수 있도록 고안된 테스트 회로의 실시예를 도시하고 있다. 즉, 본 발명의 실시예에 따르면 기판(40)으로부터 프로세서(10)로 동시에 복수의 입력을 테스트 회로에 인가하고, 테스트 결과를 외부로 출력함으로써 고속 테스트를 수행할 수 있다.
도 6에 도시된 테스트 회로는 프로세서(10) 내부에 포함될 수 있고, 구체적으로 입력부(13) 및 압축부(14)를 포함할 수 있다.
상기 프로세서(10)는 입력 핀(IOUT0~IOUT3)을 통해 노멀 모드 시에는 기판(40)으로부터 노멀 입력을 수신하고, 테스트 모드 시에는 기판으로부터(40)로부터 순차적으로 변하는 복수의 테스트 입력 패턴을 수신한다.
상기 입력부(13)는 테스트 모드 진입 여부에 따라 테스트 회로에 입력을 인가할 것인지 노멀 회로에 입력을 인가할 것인지를 결정한다. 즉, 테스트 회로의 인에이블을 결정하는 구성으로 볼 수 있다. 예컨대, 상기 입력부(13)는 기판(40)으로부터 인가될 수 있는 테스트 모드 신호(TM)의 활성화 여부에 따라, 상기 복수의 테스트 입력 패턴을 수신하여 테스트 패턴(SO~S3)으로 상기 압축부(14)에 공급하던가, 노멀 입력을 수신하여 이를 노멀 신호(M0~M3)로 내부로 출력하여 메모리 장치가 노멀 동작을 수행하도록 한다.
구체적으로 상기 입력부(13)는 테스트 모드 신호(TM)에 응답하여 상기 입력 핀으로 수신하는 신호를 테스트 패턴(S0~S3) 또는 노멀 입력(M0~M3)으로 선택하여 출력하는 복수의 선택부(SEL5~SEL8)를 포함할 수 있다.
상기 압축부(14)는 순차적으로 변하는 복수의 테스트 패턴(S0~S3)을 수신하고 이를 매 클럭(CLK) 마다 압축하여 가변하는 테스트 데이터(S_OUT)로 출력한다. 이때, 상기 클럭(CLK)으로 반도체 메모리 시스템의 정상 동작 시에 사용되는 노멀 클럭을 사용함으로써 고속 테스트를 가능하게 한다. 이때 상기 클럭(CLK)은 기판(40)으로부터 인가될 수 있다. 출력된 상기 테스트 데이터(S_OUT)는 기판(40)의 외부 접속 단자(41)를 통해 외부로 전송된다. 따라서, 기판(40)을 통해 설정된 복수의 테스트 입력 패턴을 인가하고, 이에 대응하여 설정된 패턴대로 상기 테스트 데이터(S_OUT)가 출력되는지 여부를 외부에서 판단함으로써, 연속적으로 입력 경로의 결함 여부를 판별할 수 있다.
뿐만 아니라, 설정된 패턴의 상기 테스트 데이터(S_OUT)가 출력되지 않고 다른 값이 출력되는 경우, 어떠한 신호 입력 경로에 결함이 있는지 유추하기 위하여 새롭게 설정된 테스트 입력 패턴을 인가하는 방식으로 결함이 있는 경로를 판별해 낼 수 있다.
상기 압축부(14)의 압축 방식의 기본적인 개념, 구성 및 동작은 도 4에서 설명한 바와 같다. 즉, 상기 압축부(14)는 상기 각각의 테스트 패턴(S0~S3)을 수신하는 복수의 배타적 논리합 게이트(XOR5~XOR8) 및 상기 배타적 논리합 게이트(XOR5~XOR8)와 번갈아 연결되어 체인(chain) 구조를 이루는 복수의 레지스터(REG5~REG8)를 포함하고, 마지막에 위치한 레지스터(REG8)의 출력을 테스트 데이터(S_OUT)로 최종 출력한다. 이때, 적어도 하나 이상의 상기 배타적 논리합 게이트(XOR5~XOR8)는 상기 테스트 데이터(S_OUT)를 수신하여 함께 논리 연산한다. 이처럼 출력을 되먹임되는 피드백 루프를 둠으로써 압축 결과의 정확도 및 신뢰성을 높일 수 있다.
결국 본 발명의 실시예에 따른 테스트 회로에 의하면, 패키지가 완성된 반도체 메모리 시스템의 다양한 내부 입력 경로의 결함 여부를 외부에서 판단할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 프로세서 20 : 적층 메모리
40 : 기판 23, 13 : 입력부
24, 14 : 압축부

Claims (22)

  1. 순차적으로 변하는 복수의 테스트 입력 패턴을 수신하고 이를 매 클럭 마다 압축하여 가변하는 테스트 데이터로 출력하는 반도체 메모리 장치의 테스트 회로.
  2. 제 1 항에 있어서,
    설정된 상기 복수의 테스트 입력 패턴을 인가하면, 이에 대응하여 설정된 상기 테스트 데이터가 출력되는지 여부를 판단하여 입력 경로의 결함 여부를 판별할 수 있는 반도체 메모리 장치의 테스트 회로.
  3. 테스트 모드 시 순차적으로 변하는 복수의 테스트 입력 패턴을 각각 수신하는 복수의 입력부;
    상기 입력부가 수신한 상기 각각의 테스트 입력 패턴을 수신하는 복수의 배타적 논리합 게이트 및 상기 배타적 논리합 게이트와 번갈아 연결되어 체인(chain) 구조를 이루는 복수의 레지스터를 포함하고, 마지막에 위치한 상기 레지스터의 출력을 테스트 데이터로 최종 출력하는 압축부를 포함하고,
    적어도 하나 이상의 상기 배타적 논리합 게이트는 상기 테스트 데이터를 수신하여 함께 논리 연산하는 반도체 메모리 장치의 테스트 회로.
  4. 제 3 항에 있어서,
    각각의 상기 배타적 논리합 게이트는,
    수신하는 각각의 상기 테스트 입력 패턴 및 앞 단에 위치하는 상기 레지스터의 출력을 논리 연산하여 뒷 단에 위치하는 상기 레지스터로 인가하고,
    적어도 하나 이상의 상기 배타적 논리합 게이트는 상기 테스트 데이터를 수신하여 함께 논리 연산하는 반도체 메모리 장치의 테스트 회로.
  5. 제 3 항에 있어서,
    각각의 상기 레지스터는,
    앞 단에 위치하는 상기 배타적 논리합 게이트의 출력을 저장하여 매 클럭 마다 순차적으로 출력하는 반도체 메모리 장치의 테스트 회로.
  6. 제 5 항에 있어서,
    상기 클럭은,
    반도체 메모리 장치의 정상 동작 시에 사용되는 노멀 클럭인 반도체 메모리 장치의 테스트 회로.
  7. 적어도 하나 이상의 메모리를 포함하는 적층 메모리;
    상기 적층 메모리를 컨트롤하는 프로세서; 및
    상기 프로세서 및 상기 적층 메모리를 실장하는 기판을 포함하고,
    상기 적층 메모리는,
    테스트 모드 시 상기 프로세서로부터 순차적으로 변하는 복수의 테스트 입력 패턴을 수신하고, 이를 매 클럭 마다 압축하여 가변하는 테스트 데이터로 출력하는 테스트 회로를 포함하는 반도체 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 테스트 데이터는 상기 기판의 외부 접속 단자를 통해 외부로 전송되는 반도체 메모리 시스템.
  9. 제 7 항에 있어서,
    상기 테스트 회로는,
    상기 프로세서로부터 설정된 상기 복수의 테스트 입력 패턴이 인가되면, 이에 대응하여 설정된 상기 테스트 데이터가 출력되는지 여부를 판단하여 상기 적층 메모리의 신호 입력 경로의 결함 여부를 판별할 수 있는 반도체 메모리 시스템.
  10. 제 7 항에 있어서,
    상기 테스트 회로는,
    상기 각각의 테스트 입력 패턴을 수신하는 복수의 배타적 논리합 게이트 및 상기 배타적 논리합 게이트와 번갈아 연결되어 체인(chain) 구조를 이루는 복수의 레지스터를 포함하고, 마지막에 위치한 상기 레지스터의 출력을 테스트 데이터로 최종 출력하는 압축부를 포함하고,
    적어도 하나 이상의 상기 배타적 논리합 게이트는 상기 테스트 데이터를 수신하여 함께 논리 연산하는 반도체 메모리 시스템.
  11. 제 10 항에 있어서,
    각각의 상기 배타적 논리합 게이트는,
    수신하는 각각의 상기 테스트 입력 패턴 및 앞 단에 위치하는 상기 레지스터의 출력을 논리 연산하여 뒷 단에 위치하는 상기 레지스터로 인가하고,
    적어도 하나 이상의 상기 배타적 논리합 게이트는 상기 테스트 데이터를 수신하여 함께 논리 연산하는 반도체 메모리 시스템.
  12. 제 10 항에 있어서,
    각각의 상기 레지스터는,
    앞 단에 위치하는 상기 배타적 논리합 게이트의 출력을 저장하여 상기 매 클럭 마다 순차적으로 출력하는 반도체 메모리 시스템.
  13. 제 7 항에 있어서,
    상기 클럭은,
    상기 반도체 메모리 시스템의 정상 동작 시에 사용되는 노멀 클럭인 반도체 메모리 시스템.
  14. 제 7 항에 있어서,
    상기 테스트 회로는,
    테스트 모드 시 어드레스 입력부를 통해, 상기 프로세서로부터 순차적으로 변하는 복수의 어드레스 테스트 입력 패턴을 수신하는 반도체 메모리 시스템.
  15. 제 7 항에 있어서,
    상기 테스트 회로는,
    테스트 모드 시 커맨드 입력부를 통해, 상기 프로세서로부터 순차적으로 변하는 복수의 커맨드 테스트 입력 패턴을 수신하는 반도체 메모리 시스템.
  16. 적어도 하나 이상의 메모리를 포함하는 적층 메모리;
    상기 적층 메모리를 컨트롤하는 프로세서; 및
    상기 프로세서 및 상기 적층 메모리를 실장하는 기판을 포함하고,
    상기 프로세서는,
    테스트 모드 시 상기 기판으로부터 순차적으로 변하는 복수의 테스트 입력 패턴을 수신하고, 이를 매 클럭 마다 압축하여 가변하는 테스트 데이터로 출력하는 테스트 회로를 포함하는 반도체 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 테스트 데이터는 상기 기판의 외부 접속 단자를 통해 외부로 전송되는 반도체 메모리 시스템.
  18. 제 16 항에 있어서,
    상기 테스트 회로는,
    상기 기판으로부터 설정된 상기 복수의 테스트 입력 패턴이 인가되면, 이에 대응하여 설정된 상기 테스트 데이터가 출력되는지 여부를 판단하여 상기 프로세서의 신호 입력 경로의 결함 여부를 판별할 수 있는 반도체 메모리 시스템.
  19. 제 16 항에 있어서,
    상기 테스트 회로는,
    상기 각각의 테스트 입력 패턴을 수신하는 복수의 배타적 논리합 게이트 및 상기 배타적 논리합 게이트와 번갈아 연결되어 체인(chain) 구조를 이루는 복수의 레지스터를 포함하고, 마지막에 위치한 상기 레지스터의 출력을 테스트 데이터로 최종 출력하는 압축부를 포함하고,
    적어도 하나 이상의 상기 배타적 논리합 게이트는 상기 테스트 데이터를 수신하여 함께 논리 연산하는 반도체 메모리 시스템.
  20. 제 19 항에 있어서,
    각각의 상기 배타적 논리합 게이트는,
    수신하는 각각의 상기 테스트 입력 패턴 및 앞 단에 위치하는 상기 레지스터의 출력을 논리 연산하여 뒷 단에 위치하는 상기 레지스터로 인가하고,
    적어도 하나 이상의 상기 배타적 논리합 게이트는 상기 테스트 데이터를 수신하여 함께 논리 연산하는 반도체 메모리 시스템.
  21. 제 19 항에 있어서,
    각각의 상기 레지스터는,
    앞 단에 위치하는 상기 배타적 논리합 게이트의 출력을 저장하여 상기 매 클럭 마다 순차적으로 출력하는 반도체 메모리 시스템.
  22. 제 16 항에 있어서,
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