JP2021143838A - 半導体集積回路、その回路設計装置、回路設計方法、及び回路設計プログラム - Google Patents

半導体集積回路、その回路設計装置、回路設計方法、及び回路設計プログラム Download PDF

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Abstract

【課題】テストによる消費電力の増加を抑制する。【解決手段】実施形態によれば、半導体集積回路は、第１スキャンチェーンＳＣ２及び第２スキャンチェーンＳＣ３を含む論理回路１０と、クロック生成回路１１と、テスト制御回路１２とを含む。第１スキャンチェーンは、第１スキャンデータ入力端子ＳＩ及び第１出力端子ＤＱを有する第１フリップフロップＦＦ２と、第１マルチプレクサＭＸ２ａとを含む。第１マルチプレクサは、テスト制御回路から受信した第１信号ＬＭに基づいて、第１スキャンデータ入力端子と第１出力端子とを電気的に接続して第１クローズドループを構成可能である。第２スキャンチェーンは、第２スキャンデータ入力端子ＳＩと第３出力端子ＤＱとが接続されていない第２フリップフロップＦＦ３を含む。【選択図】図１

Description

本発明の実施形態は、半導体集積回路、その回路設計装置、回路設計方法、及び回路設計プログラムに関する。
半導体集積回路における論理回路の故障検出方法として、スキャンテストが知られている。
特開２０１０−３８８７４号公報
テストにおける消費電力の増加を抑制できる半導体集積回路を提供する。
実施形態に係る半導体集積回路は、第１クロック信号に基づいて動作する第１スキャンチェーンと、第２クロック信号に基づいて動作する第２スキャンチェーンとを含む論理回路と、第１及び第２クロック信号を生成するクロック生成回路と、スキャンテストのときに、第１及び第２スキャンチェーンを制御するように構成されたテスト制御回路とを含む。第１スキャンチェーンは、第１スキャンデータ入力端子及び第１出力端子を有する第１フリップフロップと、第１出力端子に接続された第１入力端子、テストパタンが入力される第２入力端子、及び第１スキャンデータ入力端子に接続された第２出力端子を有する第１マルチプレクサとを含む。第１マルチプレクサは、テスト制御回路から受信した第１信号に基づいて、第１スキャンデータ入力端子と第１出力端子とを電気的に接続して第１クローズドループを構成可能である。第２スキャンチェーンは、第２スキャンデータ入力端子及び第３出力端子を有し且つ第２スキャンデータ入力端子と第３出力端子とが接続されていない第２フリップフロップを含む。
図１は、第１実施形態に係る半導体集積回路のブロック図である。 図２は、第１実施形態に係る半導体集積回路におけるスキャンテストのフローチャートである。 図３は、第１実施形態に係る半導体集積回路におけるスキャンテスト時の各信号線のタイミングチャートである。 図４は、第１実施形態に係る半導体集積回路においてループ動作時のスキャンチェーンの具体例を示す図である。 図５は、第１実施形態に係る半導体集積回路においてループ動作時のスキャンチェーンの具体例を示す図である。 図６は、第１実施形態に係る半導体集積回路においてループ動作時のスキャンチェーンの具体例を示す図である。 図７は、第１実施形態に係る半導体集積回路においてスキャンシフト動作時のスキャンチェーンの具体例を示す図である。 図８は、第２実施形態に係る回路設計装置のハードウェア構成を示すブロック図である。 図９は、第２実施形態に係る回路設計装置の機能構成を示すブロック図である。 図１０は、第２実施形態に係る回路設計装置における回路設計のフローチャートである。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体集積回路について説明する。
１．１ 構成
１．１．１ 半導体集積回路の構成について
まず、半導体集積回路の構成の一例について、図１を用いて説明する。図１は、本実施形態に係る半導体集積回路のブロック図である。なお、図１の例は、スキャンテストを実行する際の概略構成を示している。
本実施形態の半導体集積回路では、例えば、外部テスタの制御に基づいて、または、半導体集積回路内に設けられた論理回路の組み込み自己テスト（ＬＢＩＳＴ：Logic Build In Self-Test）に基づいて、論理回路のスキャンテスト（以下、単に「テスト」とも表記する）が実行される。そして、スキャンテストの結果に基づいて、半導体集積回路の故障診断が行われる。以下では、外部テスタの制御に基づいてテストが実行される場合について説明する。スキャンテストでは、論理回路に予め組み込まれたスキャンパターンを用いてテストが行われる。
テストは、大まかに、シフトイン動作と、キャプチャ動作と、シフトアウト動作とを含む。シフトイン動作は、テストパタン（スキャンデータ）を、複数のフリップフロップがシリアル接続されたスキャンチェーンに入力する動作である。キャプチャ動作は、スキャンチェーン内のフリップフロップに接続された組み合わせ回路において、シフトイン動作によりフリップフロップに設定された値に基づく演算処理を実行させ、その結果をフリップフロップに取り込む動作である。シフトアウト動作は、フリップフロップに取り込まれた処理結果を出力する動作である。テストにおいて２回目以降のシフトイン動作は、シフトアウト動作と重複して同時に行われる。以下、シフトイン動作及びシフトアウト動作を限定しない場合は、「スキャンシフト動作」と表記する。
図１に示すように、半導体集積回路１は、論理回路１０、クロック生成回路１１、及びテスト制御回路１２を含む。
論理回路１０は、例えば、タスクを実行するための各種演算処理を行う。テストの際、論理回路１０内には、複数のスキャンチェーンＳＣが設けられる。また、テストの際、論理回路１０は、複数の異なるクロック信号ＣＬＫを受信する。例えば、図１の例では、論理回路１０内に、３つのスキャンチェーンＳＣ１〜ＳＣ３が設けられている。そして、スキャンチェーンＳＣ１〜ＳＣ３は、クロック信号ＣＬＫ１〜ＣＬＫ３に基づいてそれぞれ動作する。各スキャンチェーンの構成の詳細については後述する。
なお、図１の例では、１つのクロック信号ＣＬＫに基づいて１つのスキャンチェーンＳＣが動作する場合が示されているが、１つのクロック信号ＣＬＫに基づいて複数のスキャンチェーンＳＣが動作していてもよい。
クロック生成回路１１は、クロック信号ＣＬＫ１〜ＣＬＫ３を生成する。クロック生成回路１１は、生成したクロック信号ＣＬＫ１〜ＣＬＫ３を、スキャンチェーンＳＣ１〜ＳＣ３にそれぞれ送信する。
テスト制御回路１２は、外部テスタから受信した制御信号に基づいて、半導体集積回路１におけるテスト動作を制御する。テスト制御回路１２は、テストの際に、クロック生成回路１１及び各スキャンチェーンＳＣを制御する。テスト制御回路１２は、各スキャンチェーンＳＣに、スキャンイネーブル信号ＳＥ及びループモード信号ＬＭを送信する。
スキャンイネーブル信号ＳＥは、スキャンチェーンＳＣ内に設けられたフリップフロップＦＦにおいて、テストパタンＴＰ（スキャンデータ）の入力をイネーブルにする信号である。
ループモード信号ＬＭは、スキャンシフト動作前に実行されるループ動作において、スキャンチェーンＳＣ内に設けられたマルチプレクサＭＸを制御するための信号である。ループ動作は、クロック信号ＣＬＫ１〜ＣＬＫ３の供給開始のタイミングを制御することにより、クロック信号ＣＬＫ毎に、対応するフリップフロップＦＦが動作を開始するタイミングを変える動作である。ループ動作の詳細については後述する。
１．１．２ スキャンチェーンの構成
次に、スキャンチェーンＳＣの構成について、引き続き図１を用いて説明する。
まず、スキャンチェーンＳＣ１の構成について説明する。以下では、説明を簡略化するため、各スキャンチェーンＳＣが４つのフリップフロップを含む場合について説明するが、各スキャンチェーンＳＣに含まれるフリップフロップの個数は、任意に設計され得る。
スキャンチェーンＳＣ１は、例えば、４つのフリップフロップＦＦ１ａ〜ＦＦ１ｄ及び２つのマルチプレクサＭＸ１ａ及びＭＸ１ｃを含む。
フリップフロップＦＦ１ａ〜ＦＦ１ｄの構成は、同じである。以下、フリップフロップＦＦ１ａ〜ＦＦ１ｄのいずれかを限定しない場合は、「フリップフロップＦＦ１」と表記する。フリップフロップＦＦ１は、例えば、データ入力端子ＤＩ、スキャンデータ入力端子ＳＩ、制御信号入力端子ＳＥＩ、クロック入力端子、及び出力端子ＤＱを含む。
データ入力端子ＤＩは、例えば、図示せぬ順序回路に接続され、論理回路１０の各種演算処理に対応するデータが入力される。例えば、キャプチャ動作において、対応する順序回路が処理したデータがデータ入力端子ＤＩから入力される。
スキャンデータ入力端子ＳＩには、例えば、スキャンデータ（テストパタンＴＰ）が入力される。
制御信号入力端子ＳＥＩには、スキャンイネーブル信号ＳＥが入力される。例えば、スキャンイネーブル信号ＳＥが、Ｈｉｇｈ（“Ｈ”）レベルである場合、スキャンデータ入力端子ＳＩのデータがフリップフロップＦＦ１に取り込まれる。他方で、スキャンイネーブル信号ＳＥが、Ｌｏｗ（“Ｌ”）レベルである場合、データ入力端子ＤＩのデータがフリップフロップＦＦ１に取り込まれる。
クロック入力端子には、クロック信号ＣＬＫ１が入力される。例えば、クロック信号ＣＬＫ１が“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで、データがフリップフロップＦＦ１に取り込まれる。
出力端子ＤＱから、データが出力される。
マルチプレクサＭＸ１ａ及びＭＸ１ｃの構成は、同じである。以下、マルチプレクサＭＸ１ａ及びＭＸ１ｃのいずれかを限定しない場合は、「マルチプレクサＭＸ１」と表記する。例えば、マルチプレクサＭＸ１は、入力端子（“１”）、入力端子（“０”）、制御信号入力端子、及び出力端子を含む。マルチプレクサＭＸ１の制御信号入力端子には、ループモード信号ＬＭが入力される。例えば、ループモード信号ＬＭが“Ｈ”レベル（“１”データ）である場合、入力端子（“１”）が選択される。他方で、例えば、ループモード信号ＬＭが“Ｌ”レベル（“０”データ）である場合、入力端子（“０”）が選択される。
マルチプレクサＭＸ１ａの入力端子（“１”）は、フリップフロップＦＦ１ｂの出力端子ＤＱに接続される。マルチプレクサＭＸ１ａの入力端子（“０”）には、テストパタンＴＰが入力される。マルチプレクサＭＸ１ａの出力端子は、フリップフロップＦＦ１ａのスキャンデータ入力端子ＳＩに接続される。フリップフロップＦＦ１ａの出力端子ＤＱは、フリップフロップＦＦ１ｂのスキャンデータ入力端子ＳＩに接続される。
フリップフロップＦＦ１ｃとフリップフロップＦＦ１ｄとマルチプレクサＭＸ１ｃとの接続は、フリップフロップＦＦ１ａとフリップフロップＦＦ１ｂとマルチプレクサＭＸ１ａとの接続と同じである。マルチプレクサＭＸ１ｃの入力端子（“１”）は、フリップフロップＦＦ１ｄの出力端子ＤＱに接続される。マルチプレクサＭＸ１ｃの入力端子（“０”）は、フリップフロップＦＦ１ｂの出力端子ＤＱが接続される。マルチプレクサＭＸ１ｃの出力端子は、フリップフロップＦＦ１ｃのスキャンデータ入力端子ＳＩに接続される。フリップフロップＦＦ１ｃの出力端子ＤＱは、フリップフロップＦＦ１ｄのスキャンデータ入力端子ＳＩに接続される。フリップフロップＦＦ１ｄの出力端子ＤＱからスキャンチェーンＳＣ１の出力データＳＯ１が出力される。
例えば、スキャンイネーブル信号が“Ｈ”レベルであり且つループモード信号ＬＭが“Ｈ”レベルである場合、フリップフロップＦＦ１ａ及びＦＦ１ｂによるクローズドループと、フリップフロップＦＦ１ｃ及びＦＦ１ｄによるクローズドループとが構成される。この場合、クロック信号ＣＬＫ１の立ち上がりのタイミングで、フリップフロップＦＦ１ａの出力データがフリップフロップＦＦ１ｂに取り込まれ、フリップフロップＦＦ１ｂの出力データがフリップフロップＦＦ１ａに取り込まれる。また、フリップフロップＦＦ１ｃの出力データがフリップフロップＦＦ１ｄに取り込まれ、フリップフロップＦＦ１ｄの出力データがフリップフロップＦＦ１ｃに取り込まれる。このため、２サイクルのクロック信号ＣＬＫにより、クロック信号ＣＬＫ１が２回立ち上がると、各ループが１周して、フリップフロップＦＦ１ａ〜ＦＦ１ｄには、ループ前のデータが保持される。以下、２つのフリップフロップＦＦで構成されるクローズドループを「２段のループ」とも表記する。２段のループでは、２サイクルのクロック信号ＣＬＫ１により、データが元のフリップフロップＦＦに戻る。すなわち、クローズドループの段数と同じサイクル数のクロック信号ＣＬＫを受信することにより、データが元のフリップフロップＦＦに戻る。
次に、スキャンチェーンＳＣ２の構成について説明する。
スキャンチェーンＳＣ２は、例えば、４つのフリップフロップＦＦ２ａ〜ＦＦ２ｄ及び４つのマルチプレクサＭＸ２ａ〜ＭＸ２ｄを含む。
フリップフロップＦＦ２ａ〜ＦＦ２ｄの構成は、フリップフロップＦＦ１と同じである。以下、フリップフロップＦＦ２ａ〜ＦＦ２ｄのいずれかを限定しない場合は、「フリップフロップＦＦ２」と表記する。
フリップフロップＦＦ２のクロック入力端子には、クロック信号ＣＬＫ２が入力される。例えば、クロック信号ＣＬＫ２が“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで、データがフリップフロップＦＦ２に取り込まれる。
マルチプレクサＭＸ２ａ〜ＭＸ２ｄの構成は、マルチプレクサＭＸ１と同じである。以下、マルチプレクサＭＸ２ａ〜ＭＸ２ｄのいずれかを限定しない場合は、「マルチプレクサＭＸ２」と表記する。また、マルチプレクサＭＸ１及びＭＸ２のいずれかを限定しない場合は、「マルチプレクサＭＸ」と表記する。
マルチプレクサＭＸ２ａの入力端子（“１”）は、フリップフロップＦＦ２ａの出力端子ＤＱに接続される。マルチプレクサＭＸ２ａの入力端子（“０”）には、テストパタンＴＰが入力される。マルチプレクサＭＸ２ａの出力端子は、フリップフロップＦＦ２ａのスキャンデータ入力端子ＳＩに接続される。
フリップフロップＦＦ２ｂとマルチプレクサＭＸ２ｂとの接続、フリップフロップＦＦ２ｃとマルチプレクサＭＸ２ｃとの接続、及びフリップフロップＦＦ２ｄとマルチプレクサＭＸ２ｄとの接続は、フリップフロップＦＦ２ａとマルチプレクサＭＸ２ａとの接続と同様である。マルチプレクサＭＸ２ｂの入力端子（“０”）は、フリップフロップＦＦ２ａの出力端子ＤＱに接続される。マルチプレクサＭＸ２ｃの入力端子（“０”）は、フリップフロップＦＦ２ｂの出力端子ＤＱに接続される。マルチプレクサＭＸ２ｄの入力端子（“０”）は、フリップフロップＦＦ２ｃの出力端子ＤＱに接続される。フリップフロップＦＦ２ｄの出力端子ＤＱからスキャンチェーンＳＣ２の出力データＳＯ２が出力される。
例えば、スキャンイネーブル信号が“Ｈ”レベルであり且つループモード信号ＬＭが“Ｈ”レベルである場合、フリップフロップＦＦ２毎にクローズドループが構成される。この場合、クロック信号ＣＬＫ２の立ち上がりの回数によらず、各フリップフロップＦＦ２のデータは保持される。以下、１つのフリップフロップＦＦで構成されるクローズドループを「１段のループ」とも表記する。
次に、スキャンチェーンＳＣ３の構成について説明する。
スキャンチェーンＳＣ２は、例えば、４つのフリップフロップＦＦ３ａ〜ＦＦ３ｄを含む。
フリップフロップＦＦ３ａ〜ＦＦ３ｄの構成は、フリップフロップＦＦ１と同じである。以下、フリップフロップＦＦ３ａ〜ＦＦ３ｄのいずれかを限定しない場合は、「フリップフロップＦＦ３」と表記する。また、フリップフロップＦＦ１、ＦＦ２、及びＦＦ３のいずれかを限定しない場合は、「フリップフロップＦＦ」と表記する。
フリップフロップＦＦ３のクロック入力端子には、クロック信号ＣＬＫ３が入力される。例えば、クロック信号ＣＬＫ３が“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで、データがフリップフロップＦＦ３に取り込まれる。
フリップフロップＦＦ３ａのスキャンデータ入力端子ＳＩには、テストパタンＴＰが入力される。フリップフロップＦＦ３ａの出力端子ＤＱは、フリップフロップＦＦ３ｂのスキャンデータ入力端子ＳＩに接続される。フリップフロップＦＦ３ｂの出力端子ＤＱは、フリップフロップＦＦ３ｃのスキャンデータ入力端子ＳＩに接続される。フリップフロップＦＦ３ｃの出力端子ＤＱは、フリップフロップＦＦ３ｄのスキャンデータ入力端子ＳＩに接続される。フリップフロップＦＦ３ｄの出力端子ＤＱからスキャンチェーンＳＣ３の出力データＳＯ３が出力される。
フリップフロップＦＦ３は、クローズドループが構成されていない。すなわち、各フリップフロップＦＦ３において、スキャンデータ入力端子ＳＩと出力端子ＤＱとは接続されていない。
１．２ テスト
１．２．１ テストの流れ
次に、テストの流れについて、図２を用いて説明する。図２は、テストの流れを示すフローチャートである。以下の説明では、クロック信号ＣＬＫの番号を変数ｎ（１≦ｎ≦３）で表す。変数ｎは、例えば、テスト制御回路１２が備えるカウンタによって保持される変数であり、テスト制御回路１２の制御によってインクリメントされる。
図２に示すように、テスト制御回路１２は、例えば、外部テスタから制御信号を受信するとテストを開始する（ステップＳ１１）。
テスト制御回路１２は、まず、ループ動作を開始する（ステップＳ１２）。テスト制御回路１２は、ループモード信号ＬＭ及びスキャンイネーブル信号ＳＥを“Ｈ”レベルとする。スキャンチェーンＳＣ１では、２つのフリップフロップＦＦ１ａ及びＦＦ１ｂによるクローズドループと、２つのフリップフロップＦＦ１ｃ及びＦＦ１ｄによるクローズドループとが構成される。スキャンチェーンＳＣ２では、各フリップフロップＦＦ２においてクローズドループが構成される。
テスト制御回路１２は、ｎ＝１を設定する（ステップＳ１３）。これにより、クロック生成回路１１は、スキャンチェーンＳＣ１にクロック信号ＣＬＫ１の送信を開始する（ステップＳ１４）。
テスト制御回路１２は、変数ｎが（上限−１）に達したか確認する（ステップＳ１５）。より具体的には、例えば、本実施形態では、変数ｎの上限は３である。このため、テスト制御回路１２は、変数ｎが２であるか確認する。
変数ｎが（上限−１）に達していない場合（ステップＳ１５＿Ｎｏ）、すなわち変数ｎ＝１である場合、テスト制御回路１２は、変数ｎをインクリメントして、ｎ＝ｎ＋１とし（ステップＳ１６）、ステップＳ１４に戻る。より具体的には、テスト制御回路１２は、変数ｎ＝２とし、ステップＳ１４に戻って、クロック信号ＣＬＫ２の送信を開始する。すなわち、クロック生成回路１１は、クロック信号ＣＬＫ１及びＣＬＫ２をスキャンチェーンＳＣ１及びＳＣ２にそれぞれ送信する。
変数ｎが（上限−１）に達している場合（ステップＳ１５＿Ｙｅｓ）、テスト制御回路１２は、ループ動作を終了し、スキャンシフト動作を実行する（ステップＳ１７）。より具体的には、テスト制御回路１２は、ループモード信号ＬＭを“Ｌ”レベルにする。クロック生成回路１１は、クロック信号ＣＬＫ１〜ＣＬＫ３をスキャンチェーンＳＣ１〜ＳＣ３にそれぞれ送信する。各スキャンチェーンＳＣでは、スキャンシフト動作が実行される。このとき、各スキャンチェーンＳＣの出力データＳＯ１〜ＳＯ３は、外部テスタに送信される。
テストが終了していない場合（ステップＳ１８＿Ｎｏ）、テスト制御回路１２は、スキャンイネーブル信号ＳＥを“Ｌ”レベルとし、キャプチャ動作を実行する（ステップＳ１９）。キャプチャ動作終了後、ステップＳ１２に戻る。
テストが終了した場合（ステップＳ１８＿Ｙｅｓ）、テスト制御回路１２は、ループモード信号ＬＭ及びスキャンイネーブル信号ＳＥを“Ｌ”レベルとする。クロック生成回路１１は、クロック信号ＣＬＫ１〜ＣＬＫ３の送信を終了する。
１．２．２ テスト時の各信号のタイミングチャート
次に、テスト時の各信号のタイミングチャートについて、図３を用いて説明する。図３は、テスト時のクロック信号ＣＬＫ１〜ＣＬＫ３、ループモード信号ＬＭ、及びスキャンイネーブル信号ＳＥのタイミングチャートである。なお、図３の例では、説明を簡略化するため、ループ動作及びスキャンシフト動作時のタイミングチャートを示しており、キャプチャ動作時のタイミングチャートは省略されている。
図３に示すように、時刻ｔ０〜ｔ３の期間がループ動作に相当し、時刻ｔ４〜ｔ５の期間がスキャンシフト動作に相当する。
まず、時刻ｔ０において、テスト制御回路１２は、ループモード信号ＬＭ及びスキャンイネーブル信号ＳＥを“Ｈ”レベルにする。これにより、ループ動作が開始される。
時刻ｔ１において、クロック生成回路１１は、１サイクルのクロック信号ＣＬＫ１を生成し、スキャンチェーンＳＣ１に送信する。時刻ｔ１〜ｔ２の期間、スキャンチェーンＳＣ１内のフリップフロップＦＦ１が動作し、スキャンチェーンＳＣ２内のフリップフロップＦＦ２及びスキャンチェーンＳＣ３内のフリップフロップＦＦ３は動作しない。
時刻ｔ２において、クロック生成回路１１は、１サイクルのクロック信号ＣＬＫ１及びＣＬＫ２を生成し、スキャンチェーンＳＣ１及びＳＣ２にそれぞれ送信する。このとき、クロック信号ＣＬＫ１及びＣＬＫ２は互いに同期している。時刻ｔ２〜ｔ３の期間、スキャンチェーンＳＣ１内のフリップフロップＦＦ１及びスキャンチェーンＳＣ２内のフリップフロップＦＦ２が動作し、スキャンチェーンＳＣ３内のフリップフロップＦＦ３は動作しない。
クロック信号ＣＬＫ１及びＣＬＫ２のパルスが“Ｈ”レベルから“Ｌ”レベルに立ち下がった後、時刻ｔ３において、テスト制御回路１２は、ループモード信号ＬＭを“Ｌ”レベルとする。これにより、ループ動作が終了する。クロック生成回路１１は、ループ動作の期間、各スキャンチェーンＳＣに、ループの段数に応じたサイクル数のクロック信号ＣＬＫを送信する。従って、クロック生成回路１１は、ループ動作の期間、クローズドループが形成されないスキャンチェーンＳＣ３には、クロック信号ＣＬＫ３を送信しない。
時刻ｔ４〜ｔ５の期間、クロック生成回路１１は、互いに同期しているクロック信号ＣＬＫ１〜ＣＬＫ３を生成し、スキャンチェーンＳＣ１〜ＳＣ３にそれぞれ送信する。スキャンチェーンＳＣ１〜ＳＣ３では、クロック信号ＣＬＫ１〜ＣＬＫ３に基づいたスキャンシフト動作がそれぞれ実行される。時刻ｔ４〜ｔ５の期間、スキャンチェーンＳＣ１内のフリップフロップＦＦ１、スキャンチェーンＳＣ２内のフリップフロップＦＦ２、及びスキャンチェーンＳＣ３内のフリップフロップＦＦ３が動作する。図３の例では、スキャンチェーンＳＣ１〜ＳＣ３にそれぞれ含まれるフリップフロップＦＦの個数が４個であるため、時刻ｔ４〜ｔ５の期間に、４サイクルのクロック信号ＣＬＫ１〜ＣＬＫ３がそれぞれ生成される。
１．２．３ ループ動作の具体例
次に、ループ動作の具体例について、図４〜図７を用いて説明する。図４〜図７は、ループ動作時のクロック信号及びデータの流れを示す図である。なお、図４〜図７の例は、図３における時刻ｔ０〜ｔ３にそれぞれ対応する。
図４に示すように、例えば、スキャンチェーンＳＣ１において、フリップフロップＦＦ１ａ及びＦＦ１ｃは、“１”データを保持し、フリップフロップＦＦ１ｂ及びＦＦ１ｄは、“０”データを保持している。例えば、スキャンチェーンＳＣ２において、フリップフロップＦＦ２ａ及びＦＦ２ｃは、“１”データを保持し、フリップフロップＦＦ２ｂ及びＦＦ２ｄは、“０”データを保持している。また、例えば、スキャンチェーンＳＣ３において、フリップフロップＦＦ３ａ及びＦＦ３ｃは、“１”データを保持し、フリップフロップＦＦ３ｂ及びＦＦ３ｄは、“０”データを保持している。すなわち、各スキャンチェーンＳＣは、同じ“１０１０”データを保持している。なお、図４の例では、説明を簡略化するため、スキャンチェーンＳＣ１〜ＳＣ３が同じデータを保持している場合を示しているが、各スキャンチェーンＳＣのデータは異なっていてもよい。
この状態において、テスト制御回路１２は、ループモード信号ＬＭ及びスキャンイネーブル信号ＳＥを“Ｈ”レベルにする（図３の時刻ｔ０）。
図５に示すように、クロック生成回路１１は、クロック信号ＣＬＫ１を１サイクル生成し、スキャンチェーンＳＣ１に送信する（図３の時刻ｔ１）。スキャンチェーンＳＣ１では、クロック信号ＣＬＫ１の立ち上がりのタイミングで、フリップフロップＦＦ１ａがフリップフロップＦＦ１ｂの“０”データを取り込む。フリップフロップＦＦ１ｂは、フリップフロップＦＦ１ａの“１”データを取り込む。フリップフロップＦＦ１ｃは、フリップフロップＦＦ１ｄの“０”データを取り込む。フリップフロップＦＦ１ｄは、フリップフロップＦＦ１ｃの“１”データを取り込む。換言すれば、フリップフロップＦＦ１ａのデータとフリップフロップＦＦ１ｂのデータとが入れ替わり、フリップフロップＦＦ１ｃのデータとフリップフロップＦＦ１ｄのデータとが入れ替わる。
図６に示すように、クロック生成回路１１は、クロック信号ＣＬＫ１及びＣＬＫ２を１サイクル生成し、スキャンチェーンＳＣ１及びＳＣ２にそれぞれ送信する（図３の時刻ｔ２）。スキャンチェーンＳＣ１では、クロック信号ＣＬＫ１の立ち上がりのタイミングで、フリップフロップＦＦ１ａがフリップフロップＦＦ１ｂの“１”データを取り込む。フリップフロップＦＦ１ｂは、フリップフロップＦＦ１ａの“０”データを取り込む。フリップフロップＦＦ１ｃは、フリップフロップＦＦ１ｄの“１”データを取り込む。フリップフロップＦＦ１ｄは、フリップフロップＦＦ１ｃの“０”データを取り込む。換言すれば、スキャンチェーンＳＣ１の各フリップフロップＦＦ１は、時刻ｔ０におけるデータを保持した状態に戻る。
スキャンチェーンＳＣ２では、フリップフロップＦＦ２毎にクローズドループが構成される。このため、各フリップフロップＦＦ２は、データを維持する。
図７に示すように、スキャンシフト動作では、テスト制御回路１２は、ループモード信号ＬＭを“Ｌ”レベルにする。クロック生成回路１１は、クロック信号ＣＬＫ１〜ＣＬＫ３を生成し、スキャンチェーンＳＣ１〜ＳＣ３にそれぞれ送信する（図３の時刻ｔ４）。例えば、テストパタンＴＰの最初のデータが“０”データである場合、スキャンチェーンＳＣ１では、クロック信号ＣＬＫ１の立ち上がりのタイミングで、フリップフロップＦＦ１ａがテストパタンＴＰの“０”データを取り込む。フリップフロップＦＦ１ａの“１”データがフリップフロップＦＦ１ｂにシフトされる。フリップフロップＦＦ１ｂの“０”データがフリップフロップＦＦ１ｃにシフトされる。フリップフロップＦＦ１ｃの“１”データがフリップフロップＦＦ１ｄにシフトされる。フリップフロップＦＦ１ｄの“０”データが出力データＳＯ１として出力される。同様に、スキャンチェーンＳＣ２では、クロック信号ＣＬＫ２の立ち上がりのタイミングで、フリップフロップＦＦ２ａがテストパタンＴＰの“０”データを取り込む。フリップフロップＦＦ２ａの“１”データがフリップフロップＦＦ２ｂにシフトされる。フリップフロップＦＦ２ｂの“０”データがフリップフロップＦＦ２ｃにシフトされる。フリップフロップＦＦ２ｃの“１”データがフリップフロップＦＦ２ｄにシフトされる。フリップフロップＦＦ２ｄの“０”データが出力データＳＯ２として出力される。また、スキャンチェーンＳＣ３では、クロック信号ＣＬＫ３の立ち上がりのタイミングで、フリップフロップＦＦ３ａがテストパタンＴＰの“０”データを取り込む。フリップフロップＦＦ３ａの“１”データがフリップフロップＦＦ３ｂにシフトされる。フリップフロップＦＦ３ｂの“０”データがフリップフロップＦＦ３ｃにシフトされる。フリップフロップＦＦ３ｃの“１”データがフリップフロップＦＦ３ｄにシフトされる。フリップフロップＦＦ３ｄの“０”データが出力データＳＯ３として出力される。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、テストにおける消費電力の増加を抑制できる。本効果につき、詳述する。
テスト時のスキャンシフト動作では、複数のスキャンチェーンに含まれる全てのフリップフロップが１種類のクロック信号に同期して一斉に動作を開始する。このため、スキャンシフト動作の開始時に消費電力が急激に増加する。消費電力が急激に増加すると、ＩＲドロップが発生し、電源電圧が低下する（以下、「ドループ（droop）」とも表記する）場合がある。ドループが発生すると、例えば、テストの故障判定に誤りが生じる可能性がある。また、信号にノイズが生じたり、電源電圧低下による瞬時停止（瞬停）が発生したりする可能性がある。
これに対し、本実施形態に係る構成は、スキャンシフト動作を開始する前にループ動作を実行し、複数のフリップフロップＦＦが動作を開始するタイミングを複数回に分けることができる。より具体的には、本実施形態に係る構成は、複数のクロック信号ＣＬＫのいずれかに基づいて動作する複数のスキャンチェーンＳＣを含む。本実施形態に係る構成は、スキャンシフト動作の前にループ動作を実行し、複数のクロック信号ＣＬＫの供給開始のタイミングを変えることができる。また、本実施形態に係る構成は、ループ動作におけるクロック信号ＣＬＫのサイクル数に合わせて、スキャンチェーンＳＣ内において、１つまたは複数のフリップフロップＦＦによるクローズドループを形成できる。これにより、各フリップフロップＦＦが保持するデータの内容が変更されることなく、フリップフロップＦＦの動作開始のタイミングを複数回に分けることができる。従って、スキャンシフト動作開始時の急激な消費電力の増加を抑制し、ドループを低減できる。
更に、本実施形態に係る構成であれば、スキャンシフト動作中に複数のクロック信号ＣＬＫを同期させることができる。このため、各スキャンチェーンＳＣのシフトイン動作及びシフトアウト動作のタイミングのずれを抑制できる。各スキャンチェーンＳＣのタイミングを同期させることができるため、スキャンシフト動作の安定性が向上する。
更に、本実施形態に係る構成であれば、ループ動作中は、各クローズドループ内でデータが保持されているため、キャプチャ動作の結果（データ）を保持できる。また、ループ動作中は、データが保持されるため、テストパタンＴＰを変更せずに、スキャンシフト動作を実行できる。
更に、本実施形態に係る構成であれば、テストにおける消費電力の急激な増加を抑制できる。このため、テストにおける誤判定を抑制し、テストの信頼性を向上できる。
なお、本実施形態では、半導体集積回路１が外部テスタの制御に基づいてスキャンテストを実行する場合について説明したが、半導体集積回路１は、ＬＢＩＳＴに対応していてもよい。この場合、半導体集積回路１は、例えば、擬似ランダムパタン生成回路（ＰＲＰＧ：Pseudo Random Pattern Generator）及び多入力シグネチャレジスタ（ＭＩＳＲ：Multiple Input Signature Register）を含む。例えば、テスト制御回路１２は、ＰＲＰＧに初期データを送信する。ＰＲＰＧでは、初期データに基づいてテストパタンＴＰが生成される。生成されたテストパタンＴＰが各スキャンチェーンＳＣに送信される。各スキャンチェーンＳＣの出力データＳＯ１〜ＳＯ３は、ＭＩＳＲに送信される。例えば、テスト制御回路１２は、ＰＲＰＧに送信した初期データに基づく期待値（テストの結果が正常である場合に得られる値）とＭＩＳＲから受信したデータとを比較した結果に基づいて、故障判定をする。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態で説明したテスト回路が導入された半導体集積回路を設計するための回路設計装置について説明する。
２．１ 回路設計装置のハードウェア構成
まず、回路設計装置のハードウェア構成の一例について、図８を用いて説明する。図８は、回路設計装置のハードウェア構成を示すブロック図である。
図８に示すように、回路設計装置１００は、ＣＰＵ１０１、ＲＯＭ（Read Only Memory）１０２、ＲＡＭ（Random Access Memory）１０３、ストレージ１０４、ドライブ１０５、及びインタフェース１０６を備える。回路設計装置１００は、ＬＳＩ等の半導体チップ内の回路の設計段階において、第１実施形態で説明したスキャンテストを実行するために必要な回路及びスキャンチェーンＳＣの回路等を挿入してネットリストを生成する機能を有する。
ＣＰＵ１０１は、ＲＯＭ１０２に記憶された各種処理プログラムを実行し、ＲＡＭ１０３を作業領域として用いることにより、回路設計装置１００全体の動作を制御する。
ストレージ１０４は、例えば、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）等の補助記憶装置である。ストレージ１０４には、回路設計装置１００で実行されるスキャンチェーン挿入プログラム１４３が記憶される。また、ストレージ１０４には、スキャンチェーン挿入プログラム１４３が実行される際に必要な入力情報として、例えば、ネットリスト１４１、テスト容易化設計（ＤＦＴ：Design For Testability）の仕様情報（以下、「ＤＦＴ仕様」と表記する）１４２、及びクロック情報１４４が記憶される。また、ストレージ１０４には、回路設計装置１００で実行されるＡＴＰＧ（Automatic Test Pattern Generator）／故障シミュレーション実行プログラム１４５が記憶される。
ネットリスト１４１は、半導体集積回路１の回路データである。より具体的には、ネットリスト１４１は、半導体チップが機能を実現するために半導体チップ内に設けられた各種素子（論理積回路や、排他的論理和回路等の論理ゲート）を互いに電気的に接続する導電体（すなわち、ネット又は配線）に関する情報である。ネットリスト１４１には、例えば、各ネットを介して通信される信号の特性が、対応するネットに関連づけられて記憶される。
ＤＦＴ仕様１４２は、半導体チップ内の各種素子のテスト（スキャンテストを含む）を容易に行えるようにするためのテスト容易化設計の仕様に関する情報である。スキャンチェーンＳＣはＤＦＴ仕様に基づいて、設計される。
スキャンチェーン挿入プログラム１４３は、ＤＦＴ仕様１４２に基づいて、第１実施形態で説明した回路（クロック生成回路１１及びテスト制御回路１２）及びスキャンチェーンＳＣを回路データに挿入するための処理（設計）を回路設計装置１００に実行させるためのプログラム（ソフトウェア）である。なお、スキャンチェーン挿入プログラム１４３の詳細については、後述する。
クロック情報１４４は、半導体集積回路１の動作に必要な各種クロック信号の情報を含む。クロック情報１４４は、例えば、第１実施形態で説明した、クロック信号ＣＬＫ１〜ＣＬＫ３についての情報を含む。
ＡＴＰＧ／故障シミュレーション実行プログラム１４５は、設計した回路をテストするためのテストパタンＴＰを生成し、故障シミュレーションを実行させるためのプログラムである。
ドライブ１０５は、例えば、ＣＤ（Compact Disk）ドライブ、ＤＶＤ（Digital Versatile Disk）ドライブ等であり、記憶媒体１５１に記憶されたプログラムを読み込むための装置である。ドライブ１０５の種類は、記憶媒体１５１の種類に応じて適宜選択されてよい。上記ネットリスト１４１、ＤＦＴ仕様１４２、スキャンチェーン挿入プログラム１４３、クロック情報１４４、及びＡＴＰＧ／故障シミュレーション実行プログラム１４５は、この記憶媒体１５１に記憶されていてもよい。
記憶媒体１５１は、コンピュータ、その他装置、機械等が記録されたプログラム等の情報を読み取り可能なように、当該プログラム等の情報を、電気的、磁気的、光学的、機械的又は化学的作用によって蓄積する媒体である。
インタフェース１０６は、回路設計装置１００とその外部デバイスとの間の情報の送受信を司るインタフェースである。インタフェース１０６は、例えば、有線又は無線による任意の通信方式を適用した通信インタフェース、プリンタ、及び表示画面（例えば、ＬＣＤ（Liquid Crystal Display）またはＥＬ（Electroluminescence）ディスプレイ、ブラウン管等）を介したＧＵＩ（Graphical User Interface）等の任意のインタフェースを含む。インタフェース１０６は、回路設計装置１００内で実行されたスキャンチェーン挿入プログラム１４３によって生成されたスキャンチェーン挿入後ネットリスト２０１、スキャンチェーン構成情報及びプロトコル２０２、故障検出率レポート２０３、及びテストパタン２０４を出力し、ユーザに提示する機能を有する。すなわち、インタフェース１０６は、スキャンチェーン挿入後ネットリスト２０１、スキャンチェーン構成情報及びプロトコル２０２、故障検出率レポート２０３、及びテストパタン２０４の出力部として機能する。
スキャンチェーン挿入後ネットリスト２０１は、スキャンチェーン挿入プログラム１４３実行後のネットリストに関する情報である。
スキャンチェーン構成情報及びプロトコル２０２は、スキャンチェーン構成情報として、例えば、スキャンチェーンＳＣの本数、各スキャンチェーンＳＣの長さ（スキャンチェーンＳＣに含まれるフリップフロップＦＦの個数）、各スキャンチェーン内のフリップフロップＦＦのリスト、各フリップフロップＦＦの動作クロック情報、各スキャンチェーンＳＣの入力端子及び出力端子の情報、並びにスキャンチェーンＳＣ内のフリップフロップＦＦで構成されるクローズドループについての情報を含む。なお、半導体集積回路１がＬＢＩＳＴに対応している場合は、ＰＲＰＧ及びＭＩＳＲの回路情報も含む。また、スキャンチェーン構成情報及びプロトコル２０２は、プロトコルとして、外部デバイスから受信する入力信号のテストサイクル毎の入出力波形（例えば、１サイクルの長さと、クロック立ち上がりのタイミング情報）、及びスキャンシフト動作時の各種信号の入力波形についての情報を含む。
故障検出率レポート２０３は、ＡＴＰＧ／故障シミュレーション実行プログラム１４５で実行された故障シミュレーションによる故障検出の結果についてのレポートである。
テストパタン２０４は、故障シミュレーションで使用されたテストパタンＴＰである。
２．２ 回路設計装置の機能構成
次に、回路設計装置１００の機能構成の一例について、図９を用いて説明する。図９は、回路設計装置１００の機能構成を説明するためのブロック図である。
回路設計装置１００のＣＰＵ１０１は、例えば、ストレージ１０４に記憶されたスキャンチェーン挿入プログラム１４３またはＡＴＰＧ／故障シミュレーション実行プログラム１４５をＲＡＭ１０３に展開する。そして、ＣＰＵ１０１は、ＲＡＭ１０３に展開されたスキャンチェーン挿入プログラム１４３またはＡＴＰＧ／故障シミュレーション実行プログラム１４５を解釈及び実行して、各構成要素を制御する。
図９に示すように、回路設計装置１００は、スキャンチェーン挿入プログラム１４３を実行する際、クロック抽出部２１０、ループ構成生成部２１１、及びスキャンチェーン挿入部２１２を備えるコンピュータとして機能する。また、回路設計装置１００は、スキャンチェーン挿入プログラム１４３を実行する際、クロック抽出部２１０、ループ構成生成部２１１、及びスキャンチェーン挿入部２１２によって、クロック系統情報２２０、及びループ構成情報２２１を中間生成物として生成し、最終的にスキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２を出力するコンピュータとして機能する。
クロック抽出部２１０は、ネットリスト１４１、ＤＦＴ仕様１４２、及び図示せぬクロック情報１４４等に基づいて、設計対象である半導体集積回路１の通常処理及びテストに用いられる各種クロック信号に関するクロック系統情報２２０を抽出（出力）する。クロック系統情報２２０には、例えば、テストに関する情報として、クロック信号ＣＬＫ１〜ＣＬＫ３に関する情報が含まれる。クロック抽出部２１０は、クロック系統情報２２０を、ループ構成生成部２１１に送信する。
ループ構成生成部２１１は、ネットリスト１４１、ＤＦＴ仕様１４２、及びクロック系統情報２２０等に基づいて、ループ構成情報２２１を生成する。ループ構成情報２２１には、スキャンチェーンＳＣ内のフリップフロップＦＦで構成されるクローズドループに関する情報が含まれる。より具体的には、ループ構成情報２２１には、例えば、各クローズドループに含まれるフリップフロップＦＦのリスト及びフリップフロップＦＦの個数についての情報、各クローズドループに含まれるマルチプレクサＭＸについての情報、マルチプレクサＭＸに入力されるループモード信号ＬＭについての情報、各クローズドループが属するスキャンチェーンＳＣの情報が含まれる。また、ループ構成情報２２１には、テスト制御回路１２及びクロック生成回路１１についての情報も含まれる。ループ構成生成部２１１は、ループ構成情報２２１をスキャンチェーン挿入部２１２に送信する。
スキャンチェーン挿入部２１２は、ネットリスト１４１及びループ構成情報２２１に基づいて、スキャンチェーンＳＣの構成を生成する。スキャンチェーン挿入部２１２は、生成したスキャンチェーンＳＣをネットリスト１４１に挿入し、スキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２を生成する。スキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２は、後述するＡＴＰＧ／故障シミュレーションに用いられる。スキャンチェーン挿入部２１２は、スキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２を外部デバイスに出力する。
また、回路設計装置１００は、スキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２を生成した後に、ＡＴＰＧ／故障シミュレーション実行プログラム１４５を実行する際、ＡＴＰＧ／故障シミュレータ２３０を備えるコンピュータとして機能する。回路設計装置１００は、故障シミュレーションを実行して、故障検出率レポート２０３及びテストパタン２０４を出力するコンピュータとして機能する。
故障シミュレータ２３０は、スキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２に基づいて、スキャンテスト用のテストパタン２０４を生成し、故障シミュレーションを実行する。ＡＴＰＧ／故障シミュレータ２３０は、故障シミュレーションの結果に基づいて、故障検出率を算出する。故障シミュレータ２３０は、生成したテストパタン２０４及び故障シミュレーションの結果に基づく故障検出率レポート２０３を外部デバイスに出力する。
回路設計装置１００は、以上のような機能構成を実装することにより、第１実施形態で説明したループ動作を有するスキャンテストに対応した回路設計及び故障シミュレーションを実行することができる。
なお、クロック抽出部２１０、ループ構成生成部２１１、スキャンチェーン挿入部２１２、及びＡＴＰＧ／故障シミュレータ２３０は、回路設計装置１００に設けられた専用回路で実現されてもよい。
２．３ 回路設計の流れ
次に、回路設計の流れについて、図１０を用いて説明する。図１０は、回路設計の流れを示すフローチャートである。
図１０に示すように、まず、ＣＰＵ１０１は、ストレージ１０４から読み出したスキャンチェーン挿入プログラム１４３をＲＡＭ１０３に展開する。すなわち、ＣＰＵ１０１は、スキャンチェーン挿入プログラム１４３を開始する。
ＣＰＵ１０１は、クロック抽出部２１０として動作し、設計対象のネットリスト１４１、ＤＦＴ仕様１４２、及びクロック情報１４４等からネットリスト１４１のクロック系統情報２２０を抽出する（ステップＳ２０）。ＣＰＵ１０１は、例えばストレージ１０４に、抽出したクロック系統情報２２０を保存する。
次に、ＣＰＵ１０１は、ループ構成生成部２１１として動作し、ネットリスト１４１、ＤＦＴ仕様１４２、及びクロック系統情報２２０に基づいて、ループ構成情報２２１を生成する（ステップＳ２１）。ＣＰＵ１０１は、例えばストレージ１０４に、生成したループ構成情報２２１を保存する。
次に、ＣＰＵ１０１は、スキャンチェーン挿入部２１２として動作し、ネットリスト１４１及びループ構成情報２２１に基づいて、スキャンチェーンＳＣを生成する（ステップＳ２２）。次に、ＣＰＵ１０１は、生成したスキャンチェーンＳＣを、ネットリスト１４１に挿入し（ステップＳ２３）、スキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２を生成する。ＣＰＵ１０１は、例えばストレージ１０４に、スキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２を保存する。
次に、ＣＰＵ１０１は、ストレージ１０４から読み出したＡＴＰＧ／故障シミュレーション実行プログラム１４５をＲＡＭ１０３に展開する。すなわち、ＣＰＵ１０１は、ＡＴＰＧ／故障シミュレーション実行プログラム１４５を開始する。
ＣＰＵ１０１は、スキャンチェーン挿入後ネットリスト２０１並びにスキャンチェーン構成情報及びプロトコル２０２に基づいて、テストパタン２０４を生成する（ステップＳ２４）。
次に、ＣＰＵ１０１は、生成したテストパタン２０４に基づいて、故障シミュレーションを実行し（ステップＳ２５）、故障検出率レポート２０３を作成する。
ＣＰＵ１０１は、故障シミュレーションが終了すると、スキャンチェーン挿入後ネットリスト２０１、スキャンチェーン構成情報及びプロトコル２０２、故障検出率レポート２０３、及びテストパタン２０４を外部デバイスに出力する（ステップＳ２６）。
２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態で説明したスキャンテストを実行可能な半導体集積回路を設計できる。
３．変形例等
上記実施形態に係る構成であれば、半導体集積回路は、第１クロック信号（ＣＬＫ２）に基づいて動作する第１スキャンチェーン（ＳＣ２）と、第２クロック信号（ＣＬＫ３）に基づいて動作する第２スキャンチェーン（ＳＣ３）とを含む論理回路（１０）と、第１及び第２クロック信号を生成するクロック生成回路（１１）と、スキャンテストのときに、第１及び第２スキャンチェーンを制御するように構成されたテスト制御回路（１２）とを含む。第１スキャンチェーンは、第１スキャンデータ入力端子（ＳＩ）及び第１出力端子（ＤＱ）を有する第１フリップフロップ（ＦＦ２）と、第１出力端子（ＤＱ）に接続された第１入力端子（“１”）、テストパタンが入力される第２入力端子、及び第１スキャンデータ入力端子に接続された第２出力端子を有する第１マルチプレクサ（ＭＸ２ａ）とを含む。第１マルチプレクサは、テスト制御回路から受信した第１信号（ＬＭ）に基づいて、第１スキャンデータ入力端子と第１出力端子とを電気的に接続して第１クローズドループを構成可能である。第２スキャンチェーンは、第２スキャンデータ入力端子（ＳＩ）及び第３出力端子（ＤＱ）を有し且つ第２スキャンデータ入力端子と第３出力端子とが接続されていない第２フリップフロップ（ＦＦ３）を含む。
上記実施形態により、テストにおける消費電力の増加を抑制できる半導体集積回路を提供する。
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体集積回路、１０…論理回路、１１…クロック生成回路、１２…テスト制御回路、１００…回路設計装置、１０１…ＣＰＵ、１０２…ＲＯＭ、１０３…ＲＡＭ、１０４…ストレージ、１０５…ドライブ、１０６…インタフェース、１４１…ネットリスト、１４２…ＤＦＴ仕様、１４３…スキャンチェーン挿入プログラム、１４４…クロック情報、１４５…ＡＴＰＧ／故障シミュレーション実行プログラム、１５１…記憶媒体、２０１…スキャンチェーン挿入後ネットリスト、２０２…スキャンチェーン構成情報及びプロトコル、２０３…故障検出率レポート、２０４…テストパタン、２１０…クロック抽出部、２１１…ループ構成生成部、２１２…スキャンチェーン挿入部、２２０…クロック系統情報、２２１…ループ構成情報、２３０…ＡＴＰＧ／故障シミュレータ、ＣＬＫ１〜ＣＬＫ３…クロック信号、ＦＦ１ａ〜ＦＦ１ｄ、ＦＦ２ａ〜ＦＦ２ｄ、ＦＦ３ａ〜ＦＦ３ｄ…フリップフロップ、ＭＸ１ａ、ＭＸ１ｃ、ＭＸ２ａ〜ＭＸ２ｄ…マルチプレクサ、ＳＣ１〜ＳＣ３…スキャンチェーン。

Claims (20)

  1. 第１クロック信号に基づいて動作する第１スキャンチェーンと、第２クロック信号に基づいて動作する第２スキャンチェーンとを含む論理回路と、
    前記第１及び第２クロック信号を生成するクロック生成回路と、
    スキャンテストのときに、前記第１及び第２スキャンチェーンを制御するように構成されたテスト制御回路と
    を備え、
    前記第１スキャンチェーンは、第１スキャンデータ入力端子及び第１出力端子を有する第１フリップフロップと、前記第１出力端子に接続された第１入力端子、テストパタンが入力される第２入力端子、及び前記第１スキャンデータ入力端子に接続された第２出力端子を有する第１マルチプレクサとを含み、
    前記第１マルチプレクサは、前記テスト制御回路から受信した第１信号に基づいて、前記第１スキャンデータ入力端子と前記第１出力端子とを電気的に接続して第１クローズドループを構成可能であり、
    前記第２スキャンチェーンは、第２スキャンデータ入力端子及び第３出力端子を有し且つ前記第２スキャンデータ入力端子と前記第３出力端子とが接続されていない第２フリップフロップを含む、
    半導体集積回路。
  2. 前記スキャンテストは、スキャンシフト動作と、キャプチャ動作と、前記スキャンシフト動作の前に実行されるループ動作とを含み、
    前記テスト制御回路は、前記ループ動作のときに前記第１信号を第１論理レベルとし、前記スキャンシフト動作及び前記キャプチャ動作の時に前記第１信号を第２論理レベルとし、
    前記第１マルチプレクサは、前記第１信号が前記第１論理レベルの場合に、前記第１入力端子を選択する、
    請求項１に記載の半導体集積回路。
  3. 前記クロック生成回路は、前記ループ動作の期間に、前記第１クロック信号を生成し、前記第２クロック信号を生成しない、
    請求項２に記載の半導体集積回路。
  4. 前記クロック生成回路は、前記ループ動作の前記期間に、前記第１スキャンチェーンに前記第１クロック信号を１サイクル送信する、
    請求項３に記載の半導体集積回路。
  5. 前記論理回路は、第３クロック信号に基づいて動作する第３スキャンチェーンを更に含み、
    前記クロック生成回路は、前記第３クロック信号を生成し、
    前記第３スキャンチェーンは、第３スキャンデータ入力端子及び第４出力端子を有する第３フリップフロップと、前記第４出力端子に接続された第４スキャンデータ入力端子及び第５出力端子を有する第４フリップフロップと、前記第５出力端子に接続された第３入力端子、前記テストパタンが入力される第４入力端子、及び前記第３スキャンデータ入力端子に接続された第６出力端子を有する第２マルチプレクサとを含み、
    前記第２マルチプレクサは、前記テスト制御回路から受信した第１信号に基づいて、前記第４フリップフロップの前記第５出力端子と前記第３フリップフロップの前記第３スキャンデータ入力端子とを電気的に接続して、第２クローズドループを構成可能である、
    請求項１に記載の半導体集積回路。
  6. 前記スキャンテストは、スキャンシフト動作と、キャプチャ動作と、前記スキャンシフト動作の前に実行されるループ動作とを含み、
    前記テスト制御回路は、前記ループ動作のときに前記第１信号を第１論理レベルとし、前記スキャンシフト動作及び前記キャプチャ動作の時に前記第１信号を第２論理レベルとし、
    前記第１及び第２マルチプレクサは、前記第１信号が前記第１論理レベルの場合に、前記第１入力端子をそれぞれ選択する、
    請求項５に記載の半導体集積回路。
  7. 前記クロック生成回路は、前記ループ動作の期間に、前記第１及び第３クロック信号を生成し、前記第２クロック信号を生成しない、
    請求項６に記載の半導体集積回路。
  8. 前記クロック生成回路は、前記ループ動作の前記期間に、前記第１スキャンチェーンに前記第１クロック信号を１サイクル送信し、前記第３スキャンチェーンに前記第３クロック信号を２サイクル送信する、
    請求項７に記載の半導体集積回路。
  9. 前記クロック生成回路は、前記スキャンシフト動作の期間、同期した前記第１乃至第３クロック信号を生成する、
    請求項６乃至８のいずれか一項に記載の半導体集積回路。
  10. 第１スキャンデータ入力端子及び第１出力端子を有する第１フリップフロップと、前記第１出力端子に接続された第１入力端子、テストパタンが入力される第２入力端子、及び前記第１スキャンデータ入力端子に接続された第２出力端子を有する第１マルチプレクサとを含む第１スキャンチェーンと、第２スキャンデータ入力端子及び第３出力端子を有し且つ前記第２スキャンデータ入力端子と前記第３出力端子が接続されていない第２フリップフロップを含む第２スキャンチェーンとを含むテスト回路を生成し、半導体集積回路の第１ネットリストに前記第１及び第２スキャンチェーンを挿入した第２ネットリストを生成するスキャンチェーン挿入部と、
    前記第１マルチプレクサが、前記第１スキャンデータ入力端子と前記第１出力端子とを電気的に接続して構成される第１クローズドループの情報を生成し、前記スキャンチェーン挿入部に送信するループ構成生成部と、
    前記第２ネットリストを外部に出力する出力部と
    を備える、
    回路設計装置。
  11. 前記テスト回路は、第３スキャンデータ入力端子及び第４出力端子を有する第３フリップフロップと、前記第４出力端子に接続された第４スキャンデータ入力端子及び第５出力端子を有する第４フリップフロップと、前記第５出力端子に接続された第３入力端子、前記テストパタンが入力される第４入力端子、及び前記第３スキャンデータ入力端子に接続された第６出力端子を有する第２マルチプレクサとを含む第３スキャンチェーンを更に含む、
    請求項１０に記載の回路設計装置。
  12. 前記第１スキャンチェーンに用いられる第１クロック信号及び前記第２スキャンチェーンに用いられる第２クロック信号の情報を抽出するクロック抽出部を更に備える、
    請求項１０に記載の回路設計装置。
  13. 前記テストパタンを生成して、前記第２ネットリストに基づいて故障シミュレーションを実行し、故障検出率を算出する故障シミュレータを更に備える、
    請求項１０乃至１２のいずれか一項に記載の回路設計装置。
  14. 前記出力部は、前記テストパタン及び前記故障検出率のレポートを外部に出力する、
    請求項１３に記載の回路設計装置。
  15. 前記スキャンチェーン挿入部は、前記第１及び第２スキャンチェーンの構成情報を生成し、
    前記出力部は、前記構成情報を外部に出力する、
    請求項１０に記載の回路設計装置。
  16. 第１スキャンデータ入力端子及び第１出力端子を有する第１フリップフロップと、前記第１出力端子に接続された第１入力端子、テストパタンが入力される第２入力端子、及び前記第１スキャンデータ入力端子に接続された第２出力端子を有する第１マルチプレクサとを含む第１スキャンチェーンと、第２スキャンデータ入力端子及び第３出力端子を有し且つ前記第２スキャンデータ入力端子と前記第３出力端子が接続されていない第２フリップフロップを含む第２スキャンチェーンとを含むテスト回路を生成することと、
    半導体集積回路の第１ネットリストに前記第１及び第２スキャンチェーンを挿入した第２ネットリストを生成することと、
    前記第１マルチプレクサが、前記第１スキャンデータ入力端子と前記第１出力端子とを電気的に接続して構成される第１クローズドループの情報を生成することと、
    前記第２ネットリストを外部に出力することと
    を備える、
    装置が実行する回路設計方法。
  17. 前記テスト回路を生成することは、第３スキャンデータ入力端子及び第４出力端子を有する第３フリップフロップと、前記第４出力端子に接続された第４スキャンデータ入力端子及び第５出力端子を有する第４フリップフロップと、前記第５出力端子に接続された第３入力端子、前記テストパタンが入力される第４入力端子、及び前記第３スキャンデータ入力端子に接続された第６出力端子を有する第２マルチプレクサとを含む第３スキャンチェーンを生成することを更に含む、
    請求項１６記載の回路設計方法。
  18. 前記テストパタンを生成して、前記第２ネットリストに基づいて故障シミュレーションを実行し、故障検出率を算出することと、
    前記テストパタン及び前記故障検出率のレポートを外部に出力することと
    を更に備える、
    請求項１６または１７に記載の回路設計方法。
  19. 回路設計装置において、
    第１スキャンデータ入力端子及び第１出力端子を有する第１フリップフロップと、前記第１出力端子に接続された第１入力端子、テストパタンが入力される第２入力端子、及び前記第１スキャンデータ入力端子に接続された第２出力端子を有する第１マルチプレクサとを含む第１スキャンチェーンと、第２スキャンデータ入力端子及び第３出力端子を有し且つ前記第２スキャンデータ入力端子と前記第３出力端子が接続されていない第２フリップフロップを含む第２スキャンチェーンとを含むテスト回路を生成することと、
    半導体集積回路の第１ネットリストに前記第１及び第２スキャンチェーンを挿入した第２ネットリストを生成することと、
    前記第１マルチプレクサが、前記第１スキャンデータ入力端子と前記第１出力端子とを電気的に接続して構成される第１クローズドループの情報を生成することと
    前記第２ネットリストを外部に出力することと
    を実行させる、
    回路設計プログラム。
  20. テストパタンを生成して、前記第２ネットリストに基づいて故障シミュレーションを実行し、故障検出率を算出することと、
    前記テストパタン及び前記故障検出率のレポートを外部に出力することと
    を更に備える、
    請求項１９に記載の回路設計プログラム。
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