JPS6290020A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6290020A JPS6290020A JP60231916A JP23191685A JPS6290020A JP S6290020 A JPS6290020 A JP S6290020A JP 60231916 A JP60231916 A JP 60231916A JP 23191685 A JP23191685 A JP 23191685A JP S6290020 A JPS6290020 A JP S6290020A
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- Japan
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- inverter circuit
- channel mos
- mos transistor
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、トランスファーゲートとインバータ回路と
該インバータ回路の帰還回路でラッチを構成する半導体
集積回路に関するものである。
該インバータ回路の帰還回路でラッチを構成する半導体
集積回路に関するものである。
第３図は従来のラッチ１［成する半導体集積回路の一例
を示す回路図であり、図において（１）は０ＭＯ８のト
ランスファーゲート、＋２１ 、 ［３）はインバータ
回路、（４）は０ＭＯ８のトランスファーゲート、（５
）は入力端子である。以下、０ＭＯ８ｔｌ） 、 ＋４
１を構成するＮチャネルＭＯＳトランジスタ、Ｐチャネ
ルＭＯＳトランジスタをそれぞｆ’ＬＮ１ ｐ Ｐｌ
、Ｎ４１ Ｐ４とする。
を示す回路図であり、図において（１）は０ＭＯ８のト
ランスファーゲート、＋２１ 、 ［３）はインバータ
回路、（４）は０ＭＯ８のトランスファーゲート、（５
）は入力端子である。以下、０ＭＯ８ｔｌ） 、 ＋４
１を構成するＮチャネルＭＯＳトランジスタ、Ｐチャネ
ルＭＯＳトランジスタをそれぞｆ’ＬＮ１ ｐ Ｐｌ
、Ｎ４１ Ｐ４とする。
Ｎｌのゲー）！極とＰ４のゲート電極に制御信号φが印
加され、Ｐｌのゲート電極とＮ４のゲート電極に制御信
号φの逆相￥が印加される。
加され、Ｐｌのゲート電極とＮ４のゲート電極に制御信
号φの逆相￥が印加される。
次に動作について説明する。
入力端子（５ンに与えられ之信号は、制御信号のφが“
１″、アが１０″になると、Ｎ１とＰｌがオンとな’）
、Ｎ４とＰ４がオフとなるため、インバータ回路（２
）の入力ゲートに伝達される。インバータ回路（２）の
入力ゲートに印加された信号はインバータ回路（２）で
反転されてインバータ回路（３）の入力ゲートに伝達さ
れ、インバータ回路（３）で再び反転されて出力される
。したがって、インバータ回路（３）の出力には、イン
バータ回路（２）の入力ゲートに印加された信号と同相
のものが現われる。
１″、アが１０″になると、Ｎ１とＰｌがオンとな’）
、Ｎ４とＰ４がオフとなるため、インバータ回路（２
）の入力ゲートに伝達される。インバータ回路（２）の
入力ゲートに印加された信号はインバータ回路（２）で
反転されてインバータ回路（３）の入力ゲートに伝達さ
れ、インバータ回路（３）で再び反転されて出力される
。したがって、インバータ回路（３）の出力には、イン
バータ回路（２）の入力ゲートに印加された信号と同相
のものが現われる。
制御信号のφが“０＃、￥が１１″になると、ＮｏとＰ
□がオフとなシ、入力端子（５）とインバータ回路（２
）の入力ゲートが電気的に絶縁され、Ｎ４とＰ４がオン
となｐ１インバータ回路（３）の出力がインバータ回路
（２）の入力ゲートに印加される。
□がオフとなシ、入力端子（５）とインバータ回路（２
）の入力ゲートが電気的に絶縁され、Ｎ４とＰ４がオン
となｐ１インバータ回路（３）の出力がインバータ回路
（２）の入力ゲートに印加される。
第４図は従来のラッチを構成する半導体集積回路の他の
例を示す回路図であり、図において（１）。
例を示す回路図であり、図において（１）。
＋２１ 、 ［３１、＋５１は第３図の同一符号と同一
または相当する部分を示す。
または相当する部分を示す。
この回路は第３図に示す例からＣＭＯＳのトランスファ
ーゲート１４）を除き、インバータ回路（３）の導通抵
抗値を大きくしたものである。
ーゲート１４）を除き、インバータ回路（３）の導通抵
抗値を大きくしたものである。
この回路においては、制御信号のφが″１″φが′０″
になると、入力端子（５）に与えられた信号が、トラン
スファーゲート（１）を通って、インバータ回路（３）
の出力とぶつかり合うことがあるが、犬きく設定したイ
ンバータ回路（３）の導通抵抗と、Ｎ□、Ｐｌ及び入力
端子（５）をドライブする素子の抵抗の差により、イン
バータ回路（２）の入力ゲートに与えられる信号は、入
力端子（５）に与えられた信号と同じものとなる。
になると、入力端子（５）に与えられた信号が、トラン
スファーゲート（１）を通って、インバータ回路（３）
の出力とぶつかり合うことがあるが、犬きく設定したイ
ンバータ回路（３）の導通抵抗と、Ｎ□、Ｐｌ及び入力
端子（５）をドライブする素子の抵抗の差により、イン
バータ回路（２）の入力ゲートに与えられる信号は、入
力端子（５）に与えられた信号と同じものとなる。
従来の第３図に示す構成のものでは、制御信号と逆相信
号の２つの信号を必要とし、また、２組の０ＭＯ８のト
ランスファーゲートを備えているので、大規模ロジック
のＬＳＩ化において、高密度化の妨げになるという問題
があった。
号の２つの信号を必要とし、また、２組の０ＭＯ８のト
ランスファーゲートを備えているので、大規模ロジック
のＬＳＩ化において、高密度化の妨げになるという問題
があった。
第４図に示す構成のものは、トランスファーゲートが一
組少ないが、一方のインバータ回路の導通抵抗直を大き
くしなければならず、そのためにチャネル長を長くしな
ければならず、特にＮチャネルａはＰチャネル側より単
位面積当りの導通抵抗が小さいため、長いチャネル長Ｌ
）が必要となり、パターン形成が高密度化の妨げとなる
。
組少ないが、一方のインバータ回路の導通抵抗直を大き
くしなければならず、そのためにチャネル長を長くしな
ければならず、特にＮチャネルａはＰチャネル側より単
位面積当りの導通抵抗が小さいため、長いチャネル長Ｌ
）が必要となり、パターン形成が高密度化の妨げとなる
。
この発明は、上記のような問題を解消するためになされ
たもので、大規模ロジックの高密度ＬＳＩ化の妨げとな
らないものを得ることを目的とする。
たもので、大規模ロジックの高密度ＬＳＩ化の妨げとな
らないものを得ることを目的とする。
この発明に係る半導体集積回路は、入力端子とインバー
タ回路の入力ゲート間に制御信号がゲート電極に加わる
ＮチャネルＭＯＳ ）ランジスタラ直列に接続し、′電
源端子と上記インバータ回路の入力ゲート間に該インバ
ータ回路の出力がゲート電極に加わる導通抵抗の大きい
ＰチャネルＭＯＳトラン〉スタを直列に接続し、インバ
ータ回路の入力ゲートに接続されたＮ拡散面積ｔ−ｐ拡
散面積よジ大きくしたものである。
タ回路の入力ゲート間に制御信号がゲート電極に加わる
ＮチャネルＭＯＳ ）ランジスタラ直列に接続し、′電
源端子と上記インバータ回路の入力ゲート間に該インバ
ータ回路の出力がゲート電極に加わる導通抵抗の大きい
ＰチャネルＭＯＳトラン〉スタを直列に接続し、インバ
ータ回路の入力ゲートに接続されたＮ拡散面積ｔ−ｐ拡
散面積よジ大きくしたものである。
この発明におけるＮチャネルＭＯＳ ）ランジスタとＰ
チャネルＭＯＳトランジスタは、インバータ回路の入力
ゲートに接続された電極を構成するＮ拡散面積ｔ−ｐ拡
散面積より大きくしたため、インバ−夕回路の入力ゲー
トがフローティング状複になったとき、該入力ゲートが
“０”レベルに保持される。
チャネルＭＯＳトランジスタは、インバータ回路の入力
ゲートに接続された電極を構成するＮ拡散面積ｔ−ｐ拡
散面積より大きくしたため、インバ−夕回路の入力ゲー
トがフローティング状複になったとき、該入力ゲートが
“０”レベルに保持される。
第１図はこの発明の一実施例を示す回路図であシ、図に
おいて（５）は第３図の同一符号と同様に入力端子を示
し、（１１）はＮチャネルＭＯ８ｔ−ランジスタのトラ
ンスファーゲート（以下Ｎ□□という）（１２）はイン
バータ回路、（１３）は導通抵抗の大きいＰチャネルＭ
ＯＳトランジスタ（以下Ｐ□３という）である。
おいて（５）は第３図の同一符号と同様に入力端子を示
し、（１１）はＮチャネルＭＯ８ｔ−ランジスタのトラ
ンスファーゲート（以下Ｎ□□という）（１２）はイン
バータ回路、（１３）は導通抵抗の大きいＰチャネルＭ
ＯＳトランジスタ（以下Ｐ□３という）である。
Ｎ のゲート電極に制御信号φが印加され、Ｐ工３のゲ
ート電極にインバータ回路（１２）の出力が印加される
。
ート電極にインバータ回路（１２）の出力が印加される
。
また、インバータ回路（１２）の入力ゲートに接続され
ているＮ拡散（Ｎ□□の電極を構成する拡散）からの単
位圓槓当ジのリーク電流をＩＮ 、 Ｐ拡散（ＰＩ３の
電極を構成する拡散）からの単位面積当りのリーク電流
を工２、Ｎ拡散の面積をＳＮ％Ｐ拡散の面積をＳｐとす
ると、、 ＳＮ Ｘ ＩＮ＞ＳＰ ｘ Ｉｐ となる
ように拡散面積が設定されている。
ているＮ拡散（Ｎ□□の電極を構成する拡散）からの単
位圓槓当ジのリーク電流をＩＮ 、 Ｐ拡散（ＰＩ３の
電極を構成する拡散）からの単位面積当りのリーク電流
を工２、Ｎ拡散の面積をＳＮ％Ｐ拡散の面積をＳｐとす
ると、、 ＳＮ Ｘ ＩＮ＞ＳＰ ｘ Ｉｐ となる
ように拡散面積が設定されている。
次に動作について説明する。
入力端子（５）から”１″の信号を伝達するとき、イン
バータ回路（１２）の入力ゲートに″′０＃信号が保持
されているとすると、インバータ回路（１２）の出力は
“１′であり、Ｐ工３オフになっているため、Ｎ工□が
オンになると、インバータ回路（１２）の入力ゲートに
ｖｃｃ−ｖｔｈのレベルが伝達される。但しｖｃｃは電
源１圧、ｖｔｈは闇値電圧である。この電圧ｖｃｅ −
”ｔｈがインバータ回路（１２）では１１”の信号入力
になる。その結果、インバータ回路（Ｌ２）の出力は″
０＃となり、Ｐ工、がオンとなシ、インバータ回路（１
２）の入力ゲートがｖｏ。レベルに充電され、Ｎ□１が
オフとなった後も＠１＃の信号に保持されることになる
。
バータ回路（１２）の入力ゲートに″′０＃信号が保持
されているとすると、インバータ回路（１２）の出力は
“１′であり、Ｐ工３オフになっているため、Ｎ工□が
オンになると、インバータ回路（１２）の入力ゲートに
ｖｃｃ−ｖｔｈのレベルが伝達される。但しｖｃｃは電
源１圧、ｖｔｈは闇値電圧である。この電圧ｖｃｅ −
”ｔｈがインバータ回路（１２）では１１”の信号入力
になる。その結果、インバータ回路（Ｌ２）の出力は″
０＃となり、Ｐ工、がオンとなシ、インバータ回路（１
２）の入力ゲートがｖｏ。レベルに充電され、Ｎ□１が
オフとなった後も＠１＃の信号に保持されることになる
。
次に、入力端子（５）に”０”の信号が与えられ、Ｎ１
１がオンになると、Ｐ□３がオンになっているため、Ｐ
、Ｎ 入力端子（５）のドライバーに電流が流
１３ １１ν れ、Ｐ の導通抵抗と、Ｎ□１と入力端子（５）のドラ
イバーの導通抵抗の比によってインバータ回収１２）の
入力ゲートの電圧レベルが決まる。このとき、ＰＩ３の
導通抵抗が大きく設定されているので、インバータ回路
（１２）の入力ゲートは′″０＃０＃レベルされ、イン
バータ回路（１２）の出力が“１”となる。
１がオンになると、Ｐ□３がオンになっているため、Ｐ
、Ｎ 入力端子（５）のドライバーに電流が流
１３ １１ν れ、Ｐ の導通抵抗と、Ｎ□１と入力端子（５）のドラ
イバーの導通抵抗の比によってインバータ回収１２）の
入力ゲートの電圧レベルが決まる。このとき、ＰＩ３の
導通抵抗が大きく設定されているので、インバータ回路
（１２）の入力ゲートは′″０＃０＃レベルされ、イン
バータ回路（１２）の出力が“１”となる。
その結果、Ｐ０３はオフとなシ、インバータ回ｗｒＣ１
２）の入力ゲートは完全な°０”レベルとなる。その後
Ｎ□□がオフになるとインバータ回路（１２）の入力ゲ
ートがフローティング状態になるが、Ｎ、□とＰ□“３
のインバータ回路（１２）の入力ゲートに接続された電
極からのジャンクションリーク電流によってレベルが決
定される。Ｎ□、の電極からのリーク電流は接地（ＧＮ
Ｄ ）に向かって流れ、Ｐ の電極からのリーク電流は
電源端子に向かって流れる。したがって、Ｎ□、の電極
からのリーク電流がＰＩ３の電極からのリーク電流より
大きく設定されているので、インバータ回路（１２）の
入力ゲートが“０”レベルに保持される。
２）の入力ゲートは完全な°０”レベルとなる。その後
Ｎ□□がオフになるとインバータ回路（１２）の入力ゲ
ートがフローティング状態になるが、Ｎ、□とＰ□“３
のインバータ回路（１２）の入力ゲートに接続された電
極からのジャンクションリーク電流によってレベルが決
定される。Ｎ□、の電極からのリーク電流は接地（ＧＮ
Ｄ ）に向かって流れ、Ｐ の電極からのリーク電流は
電源端子に向かって流れる。したがって、Ｎ□、の電極
からのリーク電流がＰＩ３の電極からのリーク電流より
大きく設定されているので、インバータ回路（１２）の
入力ゲートが“０”レベルに保持される。
第２図（ａ） 、 （ｂｌはこの出願に係る他の発明の
実施例を示す回路図であシ、図において＋５１ 、 （
１１）、（１２）。
実施例を示す回路図であシ、図において＋５１ 、 （
１１）、（１２）。
（１３）は第１図の同一符号と同一または相当する部分
を示し、（１４）は電源端子とインバータ回路（１２）
の入力ゲート間にＰ□３と直列に接続された第２のＰチ
ャネルＭＯＳトランジスタ（以下Ｐ□４という）である
。これに対しＰ を第１のＰチャネルＭＯ８トランジス
タという。
を示し、（１４）は電源端子とインバータ回路（１２）
の入力ゲート間にＰ□３と直列に接続された第２のＰチ
ャネルＭＯＳトランジスタ（以下Ｐ□４という）である
。これに対しＰ を第１のＰチャネルＭＯ８トランジス
タという。
Ｐ□４のゲート電極には制御信号φが印加される。
図１ａｌと図ら）はＰ□３とＰＩ３の順を入れ換えたも
のであり、動作、効果に変りがない。Ｐ□４の挿入によ
って、Ｐ０３の導通抵抗を大きくする必要がなく、入力
端子（５）に”０”の信号が与えられ、Ｎ がオンにな
りたとき、Ｐ がオフとなり、ＰＫ電流が流れず、イン
バータ回路（１２）の入力ゲートが”ｏ″レベルなる。
のであり、動作、効果に変りがない。Ｐ□４の挿入によ
って、Ｐ０３の導通抵抗を大きくする必要がなく、入力
端子（５）に”０”の信号が与えられ、Ｎ がオンにな
りたとき、Ｐ がオフとなり、ＰＫ電流が流れず、イン
バータ回路（１２）の入力ゲートが”ｏ″レベルなる。
なお、Ｐ１３ｔたはＰＩ３のＷは、通常、最小のものに
設定される。したがって、Ｎ１１のＷを最小のものの１
．５乃至２倍に設定すれば、Ｎ□□のＮ拡散面積がＰ□
３およびＰＩＰのＰ拡散面積よジ大きくなる。
設定される。したがって、Ｎ１１のＷを最小のものの１
．５乃至２倍に設定すれば、Ｎ□□のＮ拡散面積がＰ□
３およびＰＩＰのＰ拡散面積よジ大きくなる。
以上のとおり、この発明によれば、従来のものに比べ、
構成素子が少なくてすみ、かつ、逆相の制御信号が不必
要とな夛、大規模ロジックの高密度ＬＳＩ化が容易にな
るという効果がある。
構成素子が少なくてすみ、かつ、逆相の制御信号が不必
要とな夛、大規模ロジックの高密度ＬＳＩ化が容易にな
るという効果がある。
第１図はこの発明の一実施例を示す回路図、第２図（ａ
ｔ 、 ｔｂｌはこの出願に係る他の発明のそれぞれの
実施例を示す回路図、第３図は従来のラッチを構成する
半導体集積回路の一例を示す回路図、第４図は従来のラ
ッチｆｔ構成する半導体集積回路の他の例を示す回路図
である。 図において（５）は入力端子、（１１）はＮチャネルＭ
ＯＳトランジスタ、（１２）はインバータ回路、（１３
）。 （１４）はＰチャネルＭＯＳトランジスタである。 なお各図中同一符号は同一または相当する部分を示す。
ｔ 、 ｔｂｌはこの出願に係る他の発明のそれぞれの
実施例を示す回路図、第３図は従来のラッチを構成する
半導体集積回路の一例を示す回路図、第４図は従来のラ
ッチｆｔ構成する半導体集積回路の他の例を示す回路図
である。 図において（５）は入力端子、（１１）はＮチャネルＭ
ＯＳトランジスタ、（１２）はインバータ回路、（１３
）。 （１４）はＰチャネルＭＯＳトランジスタである。 なお各図中同一符号は同一または相当する部分を示す。
Claims (2)
- （１）トランスファーゲートとインバータ回路と該イン
バータ回路の帰還回路でラッチを構成する半導体集積回
路において、ＮチャネルＭＯＳトランジスタの第１の電
極を信号入力端子に接続し第２の電極をインバータ回路
の入力ゲートに接続し、上記ＮチャネルＭＯＳトランジ
スタの導通抵抗より大きい導通抵抗を有するＰチャネル
ＭＯＳトランジスタの第１の電極を電源に接続し第２の
電極を上記インバータ回路の上記入力ゲートに接続し、
上記ＮチャネルＭＯＳトランジスタのゲート電極を制御
信号に接続し、上記ＰチャネルＭＯＳトランジスタのゲ
ート電極を上記インバータ回路の出力ゲートに接続して
ラッチを構成し、上記ＮチャネルＭＯＳトランジスタの
第２の電極が構成する拡散面積をＳ＿Ｎ、単位面積当り
のリーク電流をＩ＿Ｎとし、上記ＰチャネルＭＯＳトラ
ンジスタの第２の電極が構成する拡散面積をＳＰ、単位
面積当りのリーク電流をＩ＿ＰとするときＳ＿Ｎ・Ｉ＿
Ｎ＞Ｓ＿Ｐ・Ｉ＿Ｐの関係を保つよう上記ＰチャネルＭ
ＯＳトランジスタと上記ＮチャネルＭＯＳトランジスタ
を構成することを特徴とする半導体集積回路。 - （２）トランスファーゲートとインバータ回路と該イン
バータ回路の帰還回路でラッチを構成する半導体集積回
路において、信号入力端子とインバータ回路の入力ゲー
トとの間にＮチャネルＭＯＳトランジスタを接続し、第
１のＰチャネルＭＯＳトランジスタと第２のＰチャネル
ＭＯＳトランジスタとの直列接続回路を電源と上記イン
バータ回路の上記入力ゲートとの間に接続し、上記Ｎチ
ャネルＭＯＳトランジスタのゲート電極と上記第２のＰ
チャネルＭＯＳトランジスタのゲート電極とを制御信号
に接続し、上記第１のＰチャネルＭＯＳトランジスタの
ゲート電極を上記インバータ回路の出力ゲートに接続し
てラッチを構成することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231916A JPS6290020A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231916A JPS6290020A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290020A true JPS6290020A (ja) | 1987-04-24 |
| JPH0353810B2 JPH0353810B2 (ja) | 1991-08-16 |
Family
ID=16931067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231916A Granted JPS6290020A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844737A2 (en) * | 1993-12-24 | 1998-05-27 | Kawasaki Steel Corporation | Input buffer circuit and bidirectional buffer circuit for plural voltage systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103945A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Latch circuit |
-
1985
- 1985-10-15 JP JP60231916A patent/JPS6290020A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103945A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Latch circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844737A2 (en) * | 1993-12-24 | 1998-05-27 | Kawasaki Steel Corporation | Input buffer circuit and bidirectional buffer circuit for plural voltage systems |
| EP0844737B1 (en) * | 1993-12-24 | 2002-04-24 | Kawasaki Microelectronics, Inc. | Input buffer circuit and bidirectional buffer circuit for plural voltage systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353810B2 (ja) | 1991-08-16 |
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