KR100196519B1

KR100196519B1 - 고정밀 전압 제어 발진기

Info

Publication number: KR100196519B1
Application number: KR1019960076253A
Authority: KR
Inventors: 정창호
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1999-06-15
Also published as: KR19980056983A

Abstract

본 발명은 전압 클램프 회로를 이용하여 전력소모를 절감하고 차동 감지 증폭기를 이용함으로써 안정된 고주파 발진을 실현할 수 있도록 한 고정밀 전압 제어 발진기에 관한 것으로, 이를 위하여 본 발명은, 바이어스 전압에 의거하여 각각 바이어스 되며, 주파수 동일하고 그 위상이 서로 다른 두 입력신호에 따라, 주파수가 1/n 시프트되고 그 위상이 서로 다른 두 발진 클럭과 주파수가 동일하고 그 위상이 서로 다른 출력신호를 발생하는 n개의 발진수단이 링 발진기 형태로 연결되며, 이 때 각 발진수단에서 출력되는 클럭은 주파수가 동일하고 그 위상이 서로 다른 출력신호이다.

Description

고정밀 전압 제어 발진기

본 발명은 전압 제어 발진기에 관한 것으로, 더욱 상세하게는 고정밀한 듀티비(duty ratho)의 제어 및 다양한 위상의 주파수 발생이 가능하며 비메모리 분야 뿐만 아니라 고속의 처리를 요하는 메모리 칩에 사용하는 데 적합한 고정밀 전압 제어 발진기에 관한 것이다.

잘 알려진 바와 같이, 반도체 소자가 고속 동기 동작을 필요로 할 때 위상 고정 루우프(Phase Locked Loop : PLL) 회로를 사용하게 된다. 이때, 위상 고정 루우프 회로의 가장 중요한 구성요소인 전압 제어 발진기(Voltage Controlled Oscillator : VCO)는 위상 고정 루우프 회로의 성능을 좌우하는 가장 큰 관건이 된다. 따라서, 높은 안정성을 갖는 위상 고정 루우프 회로를 설계하기 위해서는 보다 정확하게 듀티 싸이클을 맞출 수 있는 고정밀한 전압 제어 발진기가 필연적이라 할 수 있다.

이러한 위상 고정 루우프 회로에 이용되는 종래의 전형적인 전압 제어 발진기의 일예로서는 제1도에 도시된 바와 같은 형태의 것이 있다.

제1도를 참조하면, 전형적인 전압 제어 발진기는, 다수의 PMOS 트랜지스터 및 다수의 NMOS 트랜지스터로 구성되는 인버터와 링 발진기를 포함하는 데, 입력 바이어스(bias)에 의해 전류가 제어되는 인버터를 사용하여 링 발진기의 출력 주파수에 의해 전압 제어 발진기의 출력 주파수가 결정되는 데. 이때 출력신호의 듀티비가 PMOS 트랜지스터와 NMOS 트랜지스터의 파라메터에 의해 결정되기 때문에 실제 필요로 하는 50% 부근의 듀티비를 갖는 출력신호를 만든다는 것이 대단히 어렵다.

따라서, 종래의 전압 제어 발진기에서는 필요로 하는 듀티비를 얻기 위하여 듀티 싸이클을 조절, 즉 주파수를 체배하기 위한 주파수 분주기를 이용할 수 밖에 없는 데, 이와같은 주파수 분주기의 사용으로 필요로 하는 듀티 싸이클은 생성할 수 있겠으나, 이러한 주파수 분주기의 채용은 또다른 문제, 즉 고주파 동작에 장애가 된다는 문제를 야기시킨다. 그 결과, 높은 주파수를 발생하기가 대단히 어려울 뿐만 아니라 안정성이 현저하게 떨어진다는 심각한 단점을 갖는다.

따라서, 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 전압 클램프 회로를 이용하여 전력소모를 절감하고 차동 감지증폭기를 이용함으로써 안정된 고주파 발진을 실현할 수 있는 고정밀 전압 제어 발진기를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 일관점에 따른 본 발명은, 바이어스 전압에 의거하여 입력신호에 따른 소정주기의 발진 클럭을 발생하는 전압 제어 발진기에 있어서, 상기 바이어스 전압에 의해 드레인 전류가 제어되는 제1 트랜지스터; 상기 제1 트랜지스터의 드레인에 각 소오스 단자가 공통으로 연결되며, 상기 제1 트랜지스터의 드레인 출력에 응답하여 두 입력신호를 각각 반전시키는 제1 및 제2 인버터; 상기 제1 및 제2 인버터의 각 반적 출력전압을 각각 클램프하는 제1 및 제2 클램프 회로; 상기 제1 및 제2 클램프 회로를 통해 각각 클램드된 상기 제1 및 제2 인버터의 각 전압 발진 출력을 대략 중간범위로 각각 시프트하는 제2 및 제3 트랜지스터; 상기 바이어스 신호에 의거하여 발생하는 전류신호를 이용하여 상기 각각 레벨 시프트된 신호의 안정성을 각각 증가시키는 제4 및 제5 트랜지스터; 상기 레벨 시프트된 상기 제1 및 제2 인버터의 각 출력에서 주파수 범위를 각각 제어하여 주파수가 동일하고 그 위상이 서로 다른 출력신호를 각각 발생하는 제1 및 제2 주파수 제한수단; 및 상기 제2 및 제3 트랜지스터로부터 제공되는 레벨 시프트된 각 출력을 위상이 반전되도록 각각 입력하여 주파수가 소정구간 시프트되고 위상이 서로 반대인 두 발진 클럭을 각각 발생하는 제1 및 제2 차동 감지증폭기로 이루어진 고정밀 전압 제어 발진기를 제공한다.

상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 바이어스 전압에 의거하여 입력신호에 따른 소정주기의 발진 클럭을 발생하는 전압 제어 발진기에 있어서, 상기 바이어스 전압에 의거하여 각각 바이어스 되며, 주파수가 동일하고 그 위상이 서로 다른 두 입력신호에 따라, 주파수가 1/n 시프트되고 그 위상이 서로 다른 두 발진 클럭과 주파수가 동일하고 그 위상이 서로 다른 출력신호를 발생하는 n개의 발진수단이 링 발진기 형태로 연결되며, 상기 각 발진수단에서 출력되는 주파수가 동일하고 그 위상이 서로 다른 출력신호는 적어도 하나의 다른 발진수단의 두 입력신호로 제공되는 것을 특징으로 하는 고정밀 전압 제어 발진기를 제공한다.

제1도는 종래의 전형적인 전압 제어 발진기 회로도.

제2도는 본 발명의 바람직한 실시예에 따른 고정밀 전압 제어 발진기의 개략적인 블록 구성도.

제3도는 제2도에 도시된 차동 지연 셀의 회로도.

제4도는 제3도에 도시된 차동 감지증폭기의 회로도.

* 도면의 주요부분에 대한 부호의 설명

100,200,300 : 차동 지연 셀 Q1,Q2,Q5 : 인버터

Q3,Q4 : 차동 감지증폭기

본 발명의 상기 및 기타 목적과 여러가지 장점은 이 기술분야의 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 바람직한 실시예로 부터 보다 명확하게 될 것이다.

이하, 본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.

제2는 본 발명의 바람직한 실시예에 따른 고정밀 전압 제어 발진기의 개략적인 블록구성도를 나타낸다.

동 도면을 참조하면, 본 발명의 전압 제어 발진기는, 예를 들면 각 셀이 실질적으로 동일한 구성을 갖는 3단의 차동 지연 셀(100, 200, 300)로 구성된다. 이때, 각각의 차동 지연 셀(100, 200, 300)은, 제3도에 도시된 바와 같이, PMOS 트랜지스터(TR1)의 드레인 단자에 동일한 두개의 인버터(Q1, Q2)의 소오스 단자를 연결하고, 이를 링 발전기 형태로 3개를 연결함으로써, 각 차동 지연 셀의 두 인버터 출력의 위상이 서로 반전하게 되는 특징을 이용한다.

제2도를 참조하면, 3개의 차동 지연 셀(100, 200, 300)이 링 발진기 형태로 연결되는 본 발명의 전압 제어 발진기는 6개의 출력신호(FVCO_0 내지 FVCO_5)를 각각 발생하는 데, 이 출력신호들은 동일한 주파수를 갖고 위상이 정확히 1/6씩 시프트된 출력신호이다. 또한, 각 차동 지연 셀(100, 200, 300)의 두 출력신호들은 서로간에 반대 위상을 갖는 데, 이것은 각 차동 지연 셀내에 구비하는 차동 감지증폭기에 의해서이다. 즉, 차동 지연 셀(100)에서의 출력신호 FVCO_0 와 출력신호 FVCO_1 의 위상이 서로 반대이고, 차동 지연 셀(200)에서의 출력신호 FVCO_2 와 출력신호 FVCO_3 의 위상이 서로 반대이며, 또한 차동 지연 셀(300)에서의 출력신호 FVCO_4 와 출력신호 FVCO_5 의 위상이 서로 반대이다.

따라서, 본 발명의 전압 제어 발진기는 3개의 차동 지연 셀을 링 발진기 형태로 연결하여 그 위상이 서로 다른 6단의 출력신호 FVCO 를 발생함으로써, 발생되는 서로 다른 위상의 출력신호 FVCO 를 이용하여 인위적으로 듀티비가 임의의 값을 갖는 주파수를 발생할 수 있다.

한편, 각 차동 지연 셀은 전압 클램프 회로를 이용하여 전력소모를 줄이고, 또한 차동 감지증폭기를 사용하여 안정된 고주파 발진을 가능하게 하는 데, 이에 대한 구체적인 구성 및 동작에 대해서는 일예로서 차동 지연 셀(100)의 세부적인 회로를 도시한 제3도를 참조하여 후에 상세하게 기술될 것이다.

다시 제2도를 참조하면, 도시 생략된 위상 고정 루우프 회로내의 루프 필터회로에서 제공되는 바이어스 전압에 의해 NMOS 트랜지스터(TR21)의 드레인 전류가 제어되고, 이런한 전류제어에 의해 각 차동 지연 셀(100, 200, 300)의 PMOS 트랜지스터 드레인단에 동일한 제어전압이 인가된다. 따라서, 이와같은 제어전압, 즉 각 차동 지연 셀(100, 200, 300)의 바이어스 전압에 의해 전압 제어 발진기의 주파수 범위가 변하게 된다. 또한, 이러한 바이어스 전압에 의해 각 셀의 PMOS 트랜지스터(예를들면, 제3도의 PMOS 트랜지스터(TR1))의 드레인 전류가 제어된다.

제3도는 본 발명에 따른 전압 제어 발진기를 구성하는 3개의 차동 지연 셀(100)의 회도를 일예로서 도시한 회로도이다.

동 도면에 도시된 바와 같이, 차동 지연 셀(100)은 바이어스 전압(즉, 제어전압)에 의해 드레인 전류가 제어하는 PMOS 트랜지스터(TR1), 이 PMOS 트랜지스터(TR1)의 드레인에 각 소오스 단자가 공통으로 연결되어 각 입력신호(input1, input2)를 각각 반전시키는 두개의 인버터(Q1, Q2), 각 인버터(Q1, Q2) 출력에서 전압을 각각 클램프하는 두개의 NMOS 트랜지스터(TR2, TR3), 각각 클램프된 각 인버터(Q1, Q2)의 각 전압 발진 출력(즉, O - VTN 전압 발진 출력)이 각각 중간 범위(Mid-Range)를 갖도록(대략 VDD/2 정도로) 각각 시프트하는 두개의 PMOS 트랜지스터(TR5, TR7), 전류를 이용하여 각각 레벨시프트된 신호의 안정성을 증가시키고 전력소모를 줄이느 두개의 PMOS 트랜지스터(TR4, TR6), 각 인버터(Q1, Q2) 출력단(즉, 두 PMOS 트랜지스터(TR5, TR7)의 각 출력)에서 주파수 범위를 각각 제어하는 두개의 가변 콘덴서(C1, C2) 및 각각 시프트된 신호를 위상이 반전되도록 입력하여 위상이 서로 반대인 출력신호(FVCO_0, FVCO_1)를 각각 발생하는 두개의 차동 감지증폭기(Q3, Q4)를 포함한다.

제3도를 참조하면, PMOS 트랜지스터(TR1)의 드레인 전류는 바이어스 전압(제어전압)에 의해 제어되는 데, 이 드레인 전류를 동일한 구조의 두 인버터(Q1, Q2) 소오스단이 공유하면서 3단의 링 발진기를 형성한다. 이때, 두 인버터(Q1, Q2)의 출력은 트랜지스터(TR1)의 전류 크라우딩(crowding)과 링 발진기에 의한 특성에 의해 서로 반전하게 된다. 그리고, 이 출력들이 0 - VDD 전압 풀스윙으로 발진을 하게 되면 전력소모가 심해지고 고주파 발진이 어려워지므로 이를 보완하기 위해 전압 클램프용 NMOS 트랜지스터(TR2, TR3)가 구비된다. 따라서, 이러한 전압 클램프 회로에 의해 O - V수(NMOS 트랜지스터의 임계전압) 전압으로 발진하게 된다.

또한, 주파수 영역을 제어하기 위하여 두 인버터(Q1, Q2)의 각 출력단에 가변 콘덴서(C1, C2)를 각각 구비하였으며, 이 각 콘덴서(C1, C2)는 사용자가 필요로 하는 주파수 영역을 선택할 수 있도록 프로그램 가능하다.

그러나, 상기와 같이 얻어지는 출력은 듀티 싸이클이 맞지 않고, O - VTN 전압으로 발진하므로 실제 클럭으로 사용할 수가 없다. 따라서, 본 발명은 우선 O - VTN 전압 발진 출력이 중간 영역을 갖도록 PMOS 트랜지스터(TR5, TR7)에 연결하여 대략 VDD/2 정도로 레벨 시프트시킨다. 이때, PMOS 트랜지스터(TR4, TR6)의 전류는 레벨 시프트되는 신호의 안정성을 증가시키며 또한 전력소모를 줄이게 된다.

다음에, 시프트된 각 출력 N1 및 N2는 위상이 반전되어 각 차동 감지증폭기(Q3, Q4)에 입력, 즉 N1 출력은 차동 감지증폭기(Q3)의 반전단자 및 차동 감지증폭기(Q4)의 비반전단자에 각각 입력되고, N2 출력은 차동 감지증폭기(Q3)의 비반전단자 및 차동 감지증폭기(Q4)의 반전단자에 각각 입력된다. 따라서, 이러한 신호는 동일한 주기의 위상이 반전된 신호이므로, 일예로서 제4도에 도시된 바와 같이 전류미러(TR10, TR11)를 이용한 차동 감지증폭기를 통과하면서 동일한 주기의 위상이 서로 반대인 신호가 된다. 즉, 차동 감지증폭기(Q3)의 출력신호(FVCO_0)와 차동 감지증폭기(Q4)의 출력신호(FVCO_1)는 위상이 서로 반대이고 풀 VDD 전압 스윙 발진을 하며, 듀티 사이클이 거의 50% 인 클럭으로 재생성된다.

따라서, 상술한 바와 같은 과정을 통해 전술한 제2도의 각 차동 지연 셀의 출력, 즉 FVCO_0 - FVCO_5 는 모두 50% 정도의 듀티사이클을 가지며 동일한 주파수를 갖고 위상이 정확이 1/6씩 시프트된 6개의 균일한 출력신호로서 발생될 수 있다.

한편, 상술한 바와 같은 본 발명의 실시예에서는 6개의 동일한 주파수와 듀티비를 갖는 6단의 FVCO 를 생성하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 국한되는 것만으로 이해되어서는 안될 것이다.

즉, 본 발명은 간단한 변형 또는 변경을 통해 1개 혹은 그 이상의 다른 위상을 갖는 FVCO를 생성할 수 있으며, 또한 서로 다른 위상의 FVCO를 이용하여 인위적으로 임의의 듀티비를 갖는 주파수를 발생할 수 있다. 더욱이, 이를 이용하여 오버랩되지 않는 2위상 클럭을 발생할 수도 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 전압 제어 발진에 전압 클램프 회로를 이용함으로써 전력소모를 줄이고 안정된 고주파 발진을 실현할 수 있으며, 차동 감지증폭기를 이용함으로써 안정된 고주파 발진을 실현하여 거의 50%의 듀티비를 얻을 수 있다.

Claims

바이어스 전압에 의거하여 입력신호에 따른 소정주기의 발진 클럭을 발생하는 전압 제어 발진기에 있어서, 상기 바이어스 전압에 의해 드레인 전류가 제어되는 제1 트랜지스터; 상기 제1 트랜지스터의 드레인에 각 소오스 단자가 공통으로 연결되며, 상기 제1 트랜지스터의 드레인 출력에 등압하여 두 입력신호를 각각 버퍼링하는 입력수단; 상기 제1 및 제2 인버터의 각 반전 출력 전압을 각각 클램프하는 제1 및 제2 클램프 회로; 상기 제1및 제2 클램프 회로를 통해 각각 클램프된 상기 제1 및 제2 인버터의 각 전압 발진 출력을 대략 중간범위로 각각 시프트하는 제2 및 제3 트랜지스터; 상기 바이어스 신호에 의거하여 발생하는 전류신호를 이용하여 상기 각각 레벨 시프트된 신호의 안정성을 각각 증가시키는 제4 및 제5 트랜지스터; 상기 레벨 시프트된 상기 제1 및 제2 인버터의 각출력에서 주파수 범위를 각각 제어하하여 주파수가 동일하고, 그 위상이 서로 다른 출력신호를 각각 발생하는 제1 및 제2 주파수 제한수단; 및 상기 제2 및 제 3 트랜지스터로부터 제공되는 레벨 시프트된 각 출력을 위상이 반전되도록 각각 입력하여 주파수가 소정구간 시프트되고 위상이 서로 반대인 두 발진클럭을 각각 발생하는 제1 및 제2 차동 감지증폭기로 이루어진 고정밀 전압 제어 발진기.
제1항에 있어서, 상기 두 입력신호는, 동일한 스테이지를 갖는 두개의 링오실레이터에서 각각의 스테이지 마다 공통된 트랜지스터의 드레인 전류에 출력 각각 제한받음에 의해 위상이 서로 반전되고 주파수가 동일하게 되는 것을 특징으로 하는 고정밀 전압 제어 발진기.
제1항에 있어서, 상기 제1 및 제2 클램프 회로는, 상기 제1 및 제2 인버터의 각 출력에 각 게이트 및 드레인이 각각 연결되고 각 소오스가 그라운드에 각각 연결된 각 트랜지스터로 구성된 것을 특징으로 하는 고정밀 전압 제어 발진기.
제3항에 있어서, 상기 각 트랜지스터는, 상기 제1 및 제2 인버터의 각 전압 발진 출력을 VDD/2 레벨로 각각 시프트하는 것을 특징으로 하는 고정밀 전압 제어 발진기.
제1항에 있어서, 상기 제1 및 제2 주파수 제한수단 각각은, 콘덴서로 구성된 것을 특징으로 하는 고정밀 전압 제어 발진기.
제5항에 있어서, 임의적으로 프로그램 가능한 가변 콘덴서인 것을 특징으로 하는 고정밀 전압 제어 발진기.
제1항에 있어서, 상기 차동 감지증폭기 각각은, 전류미러를 포함하는 것을 특징으로 하는 고정밀 전압 제어 발진기.
바이어스 전압에 의거하여 입력신호에 따른 소정주기의 발진 클럭을 발생하는 전압 제어 발진기에 있어서, 상기 바이어스 전압에 의거하여 각각 바이어스 되며, 주파수가 동일하고 그 위상이 서로 다른 두 입력신호에 따라, 주파수가 1/n 시프트되고 그 위상이 서로 다른 두 발진클럭과 주파수가 동일하고 그 위상이 서로 다른 출력신호를 발생하는 n개의 발진수단이 링 발진기 형태로 연결되며, 상기 각 발진수단에서 출력되는 주파수가 동일하고 그 위상이 서로 다른 출력신호는 적어도 하나의 다른 발진수단의 두 입력신호로 제공되는 것을 특징으로 하는 고정밀 전압 제어 발진기.
제8항에 있어서, 상기 각 발진수단은: 상기 바이어스 전압에 의해 드레인 전류가 제어되는 제1 트랜지스터; 상기 제1 트랜지스터의 드레인에 각 소오스 단자가 공통으로 연결되며, 상기 제1 트랜지스터의 드레인 출력에 응답하여 상기 다른 발진수단의 두 출력신호인 두 입력신호를 각각 반전시키는 제1 및 제2 인버터; 상기 제1 및 제2 인버터이 각 반전 출력 전압을 각각 클램프하는 제1 및 제2 클램드 회로; 상기 제1 및 제2 클램드 회로를 통해 각각 클램프된 상기 제1 및 제2 인버터의 각 전압 발진 출력을 대략 중간범위로 각각 시프트하는 제2 및 제3 트랜지스터; 상기 바이어스 신호에 의거하여 발생하는 전류신호를 이용하여 상기 각각 레벨 시프트된 신호의 안정성을 각각 증가시키는 제4 및 제5 트랜지스터; 상기 레벨 시프트된 상기 제1 및 제2 인버터의 각 출력에서 주파수 범위를 각각 제어하하여 주파수가 동일하고 그 위상이 서로 다른 출력신호를 각각 발생하는 제1 및 제2 주파수 제한수단; 및 상기 제2 및 제3 트랜지스터로부터 제공되는 레벨 시프트된 각 출력을 위상이 반전되도록 각각 입력하여 주파수가 소정구간 시프트되고 위상이 서로 반대인 두 발진 클럭을 각각 발생하는 제1 및 제2 차동 감지증폭기로 이루어진 고정밀 전압 제어 발진기.
제8항에 있어서, 상기 제1 및 제2 클램프 회로는, 상기 제1 및 제2 인버터의 각 출력에 각 게이트 및 드레인이 각각 연결되고 각 소오스가 그라운드에 각각 연결된 각 트랜지스터로 구성된 것을 특징으로 하는 고정밀 전압 제어 발진기.
제10항에 있어서, 상기 각 트랜지스터는, 상기 제1 및 제2 인버터의 각 전압 발진 출력을 VDD/2 각각 시프트하는 것을 특징으로 하는 고정밀 전압 제어 발진기.
제8항에 있어서, 상기 제1 및 제2 주파수 제한수단 각각은, 콘덴서로 구성된 것을 특징으로 하는 고정밀 전압 제어 발진기.
제12항에 있어서, 상기 각 콘덴서는, 임의적으로 프로그램 가능한 가변 콘덴서인 것을 특징으로 하는 고정밀 전압 제어 발진기.
제8항에 있어서, 상기 차동 감지증폭기 각각은, 전류미러를 포함하는 것을 특징으로 하는 고정밀 전압 제어 발진기.