KR20030003389A - 위상 분할 회로 - Google Patents
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Abstract
본 발명은 위상 분할 회로에 관한 것으로, 특히, PLL, DLL 또는 클럭/데이터 복구 회로 등에서 하나의 입력 클럭을 위상이 분할된 출력클럭으로 변형하고자 할 때 사용되는 스큐리스(Skewless) 위상 분할 회로에 관한 것이다. 일반적인 PLL이나 DLL에서는 스큐가 곧 정위상 오프셋(Constant phase offset) 혹은 지터(Jitter)로 작용하기 때문에 스큐리스 위상 분할기가 필요하다. 본 발명은 종래의 인버터 회로를 변형시켜 반대 위상의 출력을 생성하고, 크로스 커플링 인버터 쌍을 사용하여 전원 공급 노이즈에 의한 지터를 감소시키며, 빠른 라이징 타임 및 폴링 타임을 구현하도록 하는 효과를 제공한다.
Description
본 발명은 위상 분할 회로에 관한 것으로서, 특히, 입력클럭을 위상 변환하여 스큐가 없는 동위상과 반대위상을 갖는 두개의 출력클럭으로 출력하는 위상 분할 회로에 관한 것이다.
일반적으로 위상 분할기와 같은 클럭 동기화 회로는 PLL 및 DLL로 구성되는데, PLL(Phase locked loop)은 피드백 제어 시스템으로 고속의 시스템 구현에서 클럭과 데이터 복구, 주파수 합성 및 클럭 동기 등의 회로 구현에서 널리 이용하고 있다.
또한, DLL(Delay locked loop)은 VCDL(Voltage controlled delay line)을 사용하여 클럭 동기의 응용에 사용되는 회로로서, PLL과 다르게 루프를 형성하지 않고 외부에서 입력되는 클럭의 위상을 딜레이시키는 것이다.
이러한 위상 분할기는 입력클럭의 주파수가 높아지면 높아질수록 많이 발생되는 스큐(Skew)를 제거할 필요성이 높아진다.
특히, PLL 및 DLL에서는 스큐가 곧 정위상 오프셋(Constant phase offset) 혹은 지터(Jitter)로 작용하기 때문에 더욱더 필요하게 된다.
제 1도는 종래의 위상 분할 회로에서 인버터를 사용하여 동위상과 반대 위상의 출력클럭을 생성하는 회로도이다.
도 1을 보면, 종래의 위상 분할 회로는, 입력클럭 InClk을 인버팅하여 동위상을 갖는 출력클럭 OutClk을 출력하는 비반전 인버터 U1 및 U2를 구비한 인버터부(1)와, 입력클럭 InClk을 인버팅하여 반대 위상을 갖는 출력클럭 OutClkb을 출력하는 비반전 인버터 U3~U5를 구비한 인버터부(2)와, 두 출력클럭 OutClk, OutClkb 사이의 스큐를 줄이기 위하여 인버터 U1 및 U2사이에 구비된 캐패시터 C1과 인버터부(1)의 출력단에 구비된 캐패시터 C2 및 인버터부(2)의 출력단에 구비된 캐패시터 C3로 구성된다.
그런데, 이러한 종래의 위상 분할 회로는 캐패시터를 통하여 두 출력클럭 사이의 스큐를 줄일 수 있기는 하지만 그 효과가 미비하다.
즉, 반도체 제조 공정이나 전원 공급 전압 및 주위의 온도에 따라서 인버터의 동작 특성의 변화가 매우 심하기 때문에 그 스큐가 매우 커지게 되는 문제점이 있다.
따라서, 설계과정에서도 다양한 형태의 시뮬레이션을 통해 최적의 값을 구하기가 상당히 어렵게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 반도체 제조 공정이나 전원 공급 전압 및 주위 온도에 따른 스큐를 보상하기 위해, 위상 분할 회로의 각각의 출력신호를 생성하기 위한 회로들을 동일하게 구성하고, 위상 반전을 위해서 소스 팔로워(Source follower) 형태의 회로를 구성하여 스큐를 제거하도록 하는데 그 목적이 있다.
도 1은 종래의 위상 분할 회로에 관한 회로도.
도 2는 본 발명에 따른 위상 분할 회로에 관한 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 제 1위상 제어부 20 : 제 2위상 제어부
상기한 목적을 달성하기 위한 본 발명의 위상 분할 회로는, 입력클럭을 입력받아 인버팅하여 입력클럭과 동위상을 갖는 출력클럭을 출력하는 제 1위상 제어수단과, 제 1위상 제어수단의 전류를 조정하는 제 1전류조정수단과, 입력클럭을 입력받아 인버팅하여 입력클럭과 반대 위상을 갖는 출력클럭을 출력하는 제 2위상 제어수단과, 제 2위상 제어수단의 전류를 조정하는 제 2전류조정수단 및 제 1위상 제어수단과 제 2위상 제어수단의 출력클럭의 라이징 타임과 폴링 타임을 동일화시키는 크로스 커플링 형태의 인버터수단으로 구성됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
제 2도는 본 발명의 위상 분할 회로에 관한 상세 회로도이다.
도 2를 보면, 본 발명은 입력클럭 InClk을 입력받아 인버팅하여 출력클럭 MClk를 출력하는 제 1위상 제어부(10)와, 제 1위상 제어부(10)의 출력클럭 MClk를인버팅하여 입력클럭 InClk과 동위상을 갖는 출력클럭 OutClk을 출력하는 인버터 U6과, 입력클럭 InClk을 입력받아 인버팅하여 출력클럭 MClkb를 출력하는 제 2위상 제어부(20)와, 제 2위상 제어부(20)의 출력클럭 MClkb를 인버팅하여 입력클럭 InClk와 반대 위상을 갖는 출력클럭 OutClkb을 출력하는 인버터 U7과, 제 1위상 제어부(10)와 제 2위상 제어부(20)의 출력단 사이에 연결되어 라이징 타임과 폴링 타임을 동일화시키는 크로스 커플링 형태의 인버터 U8,U9와, 인버터 U6,U7의 출력단 사이에 연결되어 라이징 타임과 폴링 타임을 동일화시키는 크로스 커플링 형태의 인버터 U10,U11로 구성된다.
여기서, 제 1위상 제어부(10)는 입력클럭 InClk을 인버팅시키는 PMOS트랜지스터 P1 및 NMOS트랜지스터 N2로 구성된 인버터와, 전원전압단과 PMOS트랜지스터 P1 사이에 연결되고 드레인 단자와 게이트 단자가 공통 연결되어 전류를 조절하는 NMOS 다이오드 N1 및 NMOS트랜지스터 N2와 접지전압단 사이에 연결되고 게이트 단자와 드레인 단자가 공통 연결되어 전류를 조절하는 PMOS다이오드 P2로 구성된다.
그리고, 제 2위상 제어부(20)는 입력클럭 InClk을 인버팅시키는 NMOS트랜지스터 N3 및 PMOS트랜지스터 P4로 구성된 인버터와, 전원전압단과 NMOS트랜지스터 N3 사이에 연결되고 드레인 단자와 게이트 단자가 공통 연결되어 전류를 조절하는 PMOS 다이오드 P3 및 PMOS트랜지스터 P4와 접지전압단 사이에 연결되고 게이트 단자와 드레인 단자가 공통 연결되어 전류를 조절하는 NMOS다이오드 N4로 구성된다.
상술된 제 1위상 제어부(10)의 인버터와 제 2위상 제어부(20)는 각각 PMOS트랜지스터 P1 및 NMOS트랜지스터 N2와 NMOS트랜지스터 N3 및 PMOS트랜지스터 P4의위치가 반대로 구성된다.
여기서, 제 1위상 제어부(10)의 NMOS다이오드 N1 및 PMOS다이오드 P2는 두 출력신호 OutClk, OutClkb의 라이징 타임과 폴링 타임을 같게 하기 위해서 인버터 PMOS트랜지스터 P1 및 NMOS트랜지스터 N2의 전류를 조정한다.
또한, 제 2위상 제어부(20)의 PMOS트랜지스터 P3 및 NMOS트랜지스터 N4는 두 출력신호 OutClk, OutClkb의 라이징 타임과 폴링 타임을 같게 하기 위해서 인버터 NMOS트랜지스터 N3 및 PMOS트랜지스터 P4의 전류를 조정한다.
여기서, 크로스 커플링 형태의 인버터 U8~U11은 클럭의 라이징 타임과 폴링 타임의 동일화 및 최소화를 위해서 쓰이기도 하지만 전원 공급 전압의 리플에 의한 지터를 감소시키는 역할도 한다.
따라서, 제 1위상 제어부(10)의 출력신호 MClk와 제 2위상 제어부(20)의 출력신호 MClkb는 신호의 스윙폭이 상술된 PMOS트랜지스터 P2,P3 및 NMOS트랜지스터 N1,N4의 문턱전압 만큼 작아지지만, 크로스 커플링 형태로 연결된 인버터 U8,U9로 인해서 풀 스윙하게 된다.
이상에서 설명한 바와 같이, 본 발명의 위상 분할 회로는 반도체 제조공정, 전원 공급 전압 및 주위 온도에 따른 위상 분할 회로의 출력신호의 스큐를 감소시키고, 전원 공급 전압의 리플에 의한 지터 발생을 감소시키는 효과를 제공한다.
Claims (7)
- 입력클럭을 입력받아 인버팅하여 입력클럭과 동위상을 갖는 출력클럭을 출력하는 제 1위상 제어수단;상기 제 1위상 제어수단의 전류를 조정하는 제 1전류조정수단;상기 입력클럭을 입력받아 인버팅하여 입력클럭과 반대 위상을 갖는 출력클럭을 출력하는 제 2위상 제어수단;상기 제 2위상 제어수단의 전류를 조정하는 제 2전류조정수단; 및상기 제 1위상 제어수단과 상기 제 2위상 제어수단의 출력클럭의 라이징 타임과 폴링 타임을 동일화시키는 크로스 커플링 형태의 인버터수단으로 구성됨을 특징으로 하는 위상 분할 회로.
- 제 1 항에 있어서, 상기 제 1위상 제어수단은공통 게이트 단자를 통하여 상기 입력클럭을 입력받고 공통 드레인 단자를 통하여 인버팅된 신호를 출력하는 제 1PMOS트랜지스터 및 제 1NMOS트랜지스터로 구성됨을 특징으로 하는 위상 분할 회로.
- 제 2 항에 있어서, 상기 제 1전류조정수단은전원전압단과 상기 제 1PMOS트랜지스터 사이에 연결되어 출력전류를 조절하는 제 1NMOS다이오드; 및상기 제 1NMOS트랜지스터 및 접지전압단 사이에 연결되어 출력전류를 조절하는 제 1PMOS다이오드로 구성됨을 특징으로 하는 위상 분할 회로.
- 제 2 항에 있어서, 상기 제 2위상 제어수단은상기 제 1PMOS트랜지스터 및 제 1NMOS트랜지스터와 위치가 반대인 제 2NMOS트랜지스터 및 제 2PMOS트랜지스터로 구성됨을 특징으로 하는 위상 분할 회로.
- 제 4 항에 있어서, 상기 제 2전류조정수단은전원전압단과 상기 제 2NMOS트랜지스터 사이에 연결되어 출력전류를 조절하는 제 2PMOS다이오드; 및상기 제 2PMOS트랜지스터 및 접지전압단 사이에 연결되어 출력전류를 조절하는 제 2NMOS다이오드로 구성됨을 특징으로 하는 위상 분할 회로.
- 제 1 항에 있어서, 상기 인버터 수단은상기 제 1위상 제어부의 출력을 반전하는 상기 입력클럭과 위상이 동일한 출력클럭을 출력하는 제 1인버터;상기 제 2위상 제어부의 출력을 반전하여 상기 입력클럭과 위상이 반대인 출력클럭을 출력하는 제 2인버터;상기 제 1위상 제어부와 상기 제 2위상 제어부의 출력단 사이에 연결되어 라이징 타임과 폴링 타임을 동일화시키는 크로스 커플링 형태의 제 1인버터부; 및상기 제 1인버터 및 상기 제 2인버터의 출력단 사이에 연결되어 라이징 타임과 폴링 타임을 동일화시키는 크로스 커플링 형태의 제 2인버터부로 구성됨을 특징으로 하는 위상 분할 회로.
- 입력클럭을 입력받아 인버팅하여 입력클럭과 동위상을 갖는 제 1출력클럭을 출력하고, 인버팅 동작시 전류를 조정하기 위한 제 1전류조정수단을 구비하는 제 1위상 제어수단;상기 입력클럭을 입력받아 인버팅하여 입력클럭과 반대 위상을 갖는 제 2출력클럭을 출력하고, 인버팅 동작시 전류를 조정하기 위한 제 2전류조정수단을 구비하는 제 2위상 제어수단;상기 제 1위상 제어수단과 상기 제 2위상 제어수단의 제 1출력클럭 및 제 2출력클럭의 라이징 타임과 폴링 타임을 동일화시키는 크로스 커플링 형태의 인버터수단으로 구성됨을 특징으로 하는 위상 분할 회로.
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