JPH03126314A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、光通
信システムに含まれるＣ　Ｍ　Ｉ　　（ＣｏｄｅｄＭａ
ｒｋ　Ｉ　ｎｖｅｒｓｉｏｎ）コーデック（ＣＯＤＥＣ
：　Ｃｏｄｅｒ−Ｄｅｃｏｄｅｒ）又はこの０Ｍｌコー
デックを含む光送受信回路等に利用して特に有効な技術
に関するものである。

〔従来の技術〕

バイポーラトランジスタ及び０ＭＯ３（相補型ＭＯ３）
３Ｍ理回路が組み合わされてなるバイポーラ・ＣＭＯＳ
論理ゲート回路（以下、Ｂｉ−ＣＭＯＳ論理ゲート回路
と略す）がある。

一方、光ファイバを伝送路とする光通信システムがある
。この光通信システムにおいて、伝達される通信データ
の符号形式を、ＣＭＩ符号からＮＲＺ　（Ｎｏｎ　　Ｒ
ｅｔｕｒｎ　ｔｏ　　Ｚｅｒｏ　）符号に又はＮＲＺ符
号からＣＭＩ符号に変換する０Ｍｌコーデックがある。

さらに、上記光通信システムの光通信回線に対応して設
けられ、上記０Ｍｌコーデックを含む光送受信回路があ
る。

Ｂｉ−ＣＭＯＳ論理ゲート回路については、例えば、「
日経マイクロデバイス７１９８６年１１月号の第５９頁
〜第７８頁に記載されている。また、光通信システムの
０Ｍｌコーデックならびに光送受信回路（光送受信Ｈ）
については、例えば、ｒ三菱電機枝軸Ｊ　１９Ｂ７年９
月号（Ｖｏｌ、６１、Ｎｏ、９）の第１４頁〜第１９頁
に記載されている。

（発明が解決しようとする課題） 本願発明者等は、この発明に先立って、上記に記載され
るような０Ｍｌコーデックのクロック分周回路として、
上記Ｂｉ−ＣＭＯＳミー０ＭＯ５論理ゲートトグル型０
７９７１７０７１回路を用いることを考えた。この０Ｍ
ｌコーデックにおいて、トグル型０７９７１２０７１回
路を構成する各論理ゲート回路は、すべてＢｉ−ＣＭＯ
Ｓ論理ゲート回路からなり、各論理ゲート回路間に設け
られる伝送ゲートは、すべて同一サイズのＭＯＳＦＥＴ
によって構成される。ところが、Ｂｌ−ＣＭＯＳ論理ゲ
ート回路は、特に出力負荷が比較的軽い場合において、
その伝達特性がＣＭＯＳ論理ゲート回路に劣るものであ
り、また伝送ゲートを構成するＭＯＳＦＥＴをすべて同
一のサイズにすることが、必ずしもトグル型０７９７１
７０７１回路の高速動作を保証するものではないという
ことが判明した。その結果、０Ｍｌコーデックが思うよ
うに高速化されず、光通信システムの伝送ゲートが制限
されるという問題が生じた。

この発明の目的は、動作の高速化を図ったトグル型０７
９７１７０７１回路を提供することにある。・この発明
の他の目的は、トグル型０７９７１７０７１回路を含む
０Ｍｌコーデックの動作を高速化し、０Ｍｌコーデック
を含む光通信システムの伝送レートを高めることにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、０Ｍｌコーデック等のクロック分周回路に用
いられるトグル型０７９７１２０７１回路等において、
マスターラッチ及びスレーブラッチの比較的負荷の大き
な伝達用論理ゲート回路を８１−ＣＭＯＳ論理ゲート回
路により構成し、上記各ラッチの比較的負荷の小さな保
持用論理ゲート回路ならびにスレーブラッチの出力信号
をマスターラッチに伝達する論理ゲート回路をＣＭＯＳ
論理ゲート回路により構成する。また、伝達用伝送ゲー
トを構成するＭＯＳＦＥＴのサイズが、保持用伝送ゲー
トを構成するＭＯＳＦＥＴのサイズに比較して大きくな
るように設計する。さらに、０Ｍｌコーデックとともに
光通信システムの光送受信回路を構成する増幅部やタイ
ミング抽出部等を、Ｂｉ−ＣＭＯＳ技術を用イテ、上記
ＣＭＩ：１２−デックと共通の半導体基板上に形成する
。

〔作　用〕

上記した手段によれば、トグル型Ｄフリップフロップ回
路の各論理ゲート回路及び伝送ゲートをその出力負荷量
等に応じて最適化できるため、トグル型０７９７１７０
７１回路の動作を高速化できる。その結果、光送受信回
路の１チツプ化もあいまって、ＣＭＩコーデックならび
にこれを含む光送受信回路の総合的な動作を高速化し、
光送受信回路を含む光通信システム等の伝送レートを高
めることができる。

（実施例〕 第１図には、この発明が通用されたラッチの基本的な概
念を示す回路図が示されている。また、第２図ないし第
８図には、第１図のラッチを基本構成とするトグル型０
７９７１７０７１回路の第１ないし第７の実施例の回路
図が示され、第９図。

第１０図、第１１図ないし第１５図、第１６図。

第１７図及び第１８図には、第２図ないし第８図のトグ
ル型０７９７１７０７１回路に含まれる伝送ゲート、Ｃ
ＭＯＳインバータ回路、Ｂ１−ＣＭＯＳインバータ回路
、クロックドインバータ回路。

Ｂ１−ＣＭＯＳナントゲート回路及びＢ１・ＣＭＯＳノ
アゲート回路の回路図がそれぞれ示されている。さらに
、第１９図及び第２０図には、第２図ないし第８図のト
グル型りフリップフロフプ回路を含むＣＭＩ符号器及び
ＣＭＩ復号器の回路ブロック図が示され、第２１図には
、第１９図及び第２０図のＣＭＩ符号器及びＣＭＩ復号
器を含む光送受信回路のブロック図が示されている。加
えて、第２２図には、ＣＭＯＳ論理ゲート回路及びＢ　
ｉ　−ＣＭＯＳ論理ゲート回路の伝達特性を示す一般的
な特性図が示されている。これらの図をもとに、この実
施例のトグル型０７９７１７０７１回路及びＣＭＩコー
デック等の構成と動作の概要ならびにその特徴について
説明する。なお、第９図ないし第１８図において、チャ
ンネル（バンクゲート）部に矢印が付加されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付加されないＮ
チャンネルＭＯ５ＦＥＴと区別して示される。また、図
示されるバイポーラトランジスタは、すべてＮＰＮ型ト
ランジスタである。

この実施例のトグル型０７９７１２０７１回路は、特に
制限されないが、光通信システムのＣＭＩコーデック（
ＣＭＩ−ＣＯＤＥＣ）に含まれる。

このＣＭＩコーデックは、第２１図に示されるように、
ＣＭＩ符号器ＣＭＩ−ＣＯＤ及びＣＭＩ復号ｉｉｃＭＩ
−ＤＥＣを含み、レーザダイオード駆動部ＬＤ−ＤＲＩ
　Ｖならびに受光前置増幅部ＯＰＡ、主増幅部ＭＡ及び
タイミング抽出部ＴＩＭとともに、光送受信回路ＳＲＣ
を構成する。この実施例において、上記光送受ｆδ回路
ＳＲＣを構成する各部は、特に制限されないが、９ｉ−
ＣＭＯＳ複合回路を基本構成とし、単結晶シリコンのよ
うな１個の半導体基板上に形成される。

第２１図において、光送受信回路ＳＲＣのＣＭＩ符号Ｈ
ＣＭＩ−ＣＯＤには、′特に制限されないが、交換装置
ＥＸから、送信データＤＮｓと送信制御信号Ｃ３及び送
信クロック信号ＣＫａが入力される。ここで、送信デー
タＤＮｓはＮＲＺ符号形式とされ、送信クロック信号Ｃ
Ｋｓの周波数は基本周波数ｆｏとされる。

ＣＭＩ符号ＩｃＭＩ−ＣＯＤは、特に制限されないが、
第１９図に示されるように、符号化回路ＣＯＤとＰＬＬ
　（フェイズ・ロックド・ループ）回路ＰＬＬとを含む
、このうち、符号化回路ＣＯＤは、上記送信クロック信
号ＣＫｓに従って動作し、ＮＲＺ符号の送信データＤＮ
ａをＣＭＩ符号の送信データＤＣｓに変換する。ＰＬＬ
回路ＰＬＬは、特に制限されないが、位相比較部ＰＣと
ループフィルタＬＰＦ及び電圧制御型発振部ＶＣＯなら
びにトグル型０７９７１７０７１回路ＤＦＦｌとを含み
、送信クロック信号ＣＫｓに位相同期されかつその２倍
の周波数２ｆＯとされる送信クロック信号ＣＫｄを形成
する。この送信クロック信号ＣＫｄは、上記送信データ
ＤＣｓとともに、レーザダイオード駆動部ＬＤ−ＤＲＩ
　Ｖに供給される。上記ＰＬＬ回路ＰＬＬにおいて、ト
グル型０７９７１７０７１回路ＤＦＦＩは、分周回路と
して機能する。

レーザダイオード駆動部ＬＤ−ＤＲＩ　Ｖは、上記ＣＭ
Ｉ符号器ＣＭＩ　−ＣＯＤから出力される送信データＤ
Ｃｓ及び送信クロック信号ＣＫ、　ｄに従って、レーザ
ダイオードＬＤを駆動する。その結果、送信データＤＯ
３に対応した光送信信号Ｏ８Ｓが光通信回路ＯＬに送出
される。

一方、光通信回線ＯＬを介して伝達される光受信信号Ｏ
３ｒは、レーザ受光素子ＡＰＤによって電気信号に変換
された後、光送受信回路ＳＲＣの受光前置増幅部ＯＰＡ
及び主増幅部ＭＡによって増幅され、さらにタイミング
抽出部ＴＩＭに伝達される。その結果、受信データＤＣ
ｒ及び受信クロック信号ＣＫｔが抽出され、ＣＭ　Ｉ　
ｆｆｆｉ号ＨＣＭ１−ＤＥＣに伝達される。ここで、受
信クロック信号ＣＫｔの周波数は、上記送信クロック信
号ＣＫｄと同様に、２ｆＯとされる。

ＣＭＩ復号器ＣＭＩ−ＤＥＣは、特に制限されないが、
第２０図に示されるように、復号化回路ＤＥＣとトグル
型０７９７１７０７１回路ＤＦＦ２とを含む、このうち
、トグル型０７９７１７０７１回路ＤＦＦ２は、分周回
路として機能し、上記受信クロック信号ＣＫｔをもとに
、その二分の−の周波数ｆＯとされる内部クロγり信号
ｃｋｒを形成する。また、復号化回路ＤＥＣは、上記内
部クロック信号ｃｋｒに従って動作し、ＣＭＩ符号の受
信データＤＣｒをＮＲＺ符号の受信データＤＮｒに変換
する。これらの受信データＤＮｒは、特に制限されない
が、上記内部クロック信号ｃｋｒをもとに形成される受
信クロック信号ＣＫｒならびに受信制御信号Ｃｒととも
に、交換装置ＥＸに伝達される。

この実施例において、上記ＣＭＩ符号器ＣＭＩ−ＣＯＤ
及びＣＭＩ徨号、４ＣＭＩ　−ＤＥＣの分周回路を構成
するトグル型りフリンプフロップ回路ＤＦＦＩ及びＤＦ
Ｆ２は、特に制限されないが、第２図に示されるように
、バイポーラ・ＣＭＯＳインバータ回路ＢＣＮ２及びＣ
ＭＯＳインバータ回路ＣＮ３が伝送ゲー１−ＴＧ４　（
第１の伝送ゲート）を介して交差接続されてなるマスタ
ーラッチと、Ｂ１−ＣＭＯＳインバータ回路ＢＣＮ３及
びＣＭＯＳインバータ回路ＣＮ４が伝送ゲートＴＧ６（
第３の伝送ゲート）を介して交差接続されてなるスレー
ブラッチとを含む、これらのマスターラッチ及びスレー
ブラッチは、この発明が通用された第１図のランチの基
本構成を踏襲する。

マスターラッチの出力端子すなわちＢ１−ＣＭＯＳイン
バータ回路ＢＣＮ２の出力端子は、伝送ゲー）Ｔｅ３　
（第２の伝送ゲート）を介して、スレーブラッチの入力
端子すなわちＢ　ｌ　−ＣＭＯＳインバータ回路ＢＣＮ
３の入力端子に結合される。

また、スレーブラッチの出力端子すなわちＢ１・ＣＭＯ
Ｓインバータ回路ＢＣＮ３の出力端子は、ＣＭＯＳイン
バータ回路ＣＮ２　（第３の論理ゲート回路）及び伝送
ゲートＴＧ３（第４の伝送ゲート）を介して、マスター
ラッチの入力端子すなわち上記Ｂ１・ＣＭＯＳインバー
タ回路ＢＣＮ２の入力端子に結合される。

これにより、Ｂ　ｉ　−ＣＭＯＳインバータ回路ＢＣＮ
３の出力端子は、上記トグル型りフリンブフロンブ回路
ＤＦＦＩ及びＤＦＦ２の非反転出力端子Ｑに対応し、Ｃ
ＭＯＳインバータ回路ＣＮ２の出力端子は、データ入力
端子りに対応する。また、ＣＭＯＳインバータ回路ＣＮ
２は、実質的に反転出力端子Ｑ及びデータ入力端子り間
に設けられる結合配線に対応する。さらに、Ｂ　ｉ　−
ＣＭＯＳインバータ回路ＢＣＮ２及びＢＣＮ３は、それ
ぞれマスターラッチ及びスレーブラッチの伝達用論理ゲ
ート回路として機能し、ＣＭＯＳインバータ回路ＣＮ３
及びＣＮ４は、それぞれマスターラッチ及びスレーブラ
ッチの保持用論理ゲート回路として＃Ｂ能する。また、
伝送ゲー１−ＴＧ　３及びＴｅ３は、それぞれ各トグル
型りフリンプフロンブ回路の伝達用伝送ゲートとして機
能し、伝送ゲートＴＧ４及びＴｅ６は、それぞれ保持用
伝送ゲートとして機能する。

トグル型０７９７１７０７１回路ＤＦＦ　１及びＤＦＦ
２のクロック入力端子Ｃに供給される送信クロック信号
ＣＫｓ又は受信クロック信号ＣＫｔ等は、特に制限され
ないが、そのまま内部クロック信号Ｃとして、伝送ゲー
）Ｔｅ４及びＴｅ３の非反転制御端子に供給され、伝送
ゲートＴＧ３及びＴｅ６の反転制御端子に供給される。

また、バイポーラ・ＣＭＯＳインバータ回路ＢＣＮ４に
より反転された後、反転内部クロック信号Ｃとして、伝
送ゲー）Ｔｅ３及びＴｅ３の非反転制御端子に供給され
、伝送ゲートＴＧ４及びＴｅ５の反転制御端子に供給さ
れる。

ここで、Ｔｅ３ないしＴｅ６等の伝送ゲートは、特に制
限されないが、第９図に示されるように、それぞれ並列
形態に設けられるＰチャンネルＭＯ３ＦＥＴ’ＱＩ及び
ＮチャンネルＭＯ３ＦＥＴＱＩｌを含む、Ｐチャンネル
ＭＯＳＦＥＴＱＩのゲートは、伝送ゲートの反転制御端
子とされ、例えば反転内部クロック信号τが供給される
。また、ＮチャンネルＭＯ３ＦＥＴＱＩ　１のゲートは
、伝送ゲートの非反転制御端子とされ、例えば非反転内
部クロック信号Ｃが供給される。各伝送ゲート番よ、反
転制御端子に供給される反転内部クロック信号Ｃ等がロ
ウレベルとされ、かつ非反転制御端子に供給される非反
転内部クロック信号Ｃ等がノ１イレベルとされることで
、選択的に伝達状態とされる。

この実施例において、各トグル型りフリツプフロンプ回
路の伝達用の伝送ゲー）　′ｒ　Ｇ　３及びＴｅ５を構
成するＰチャンネルＭＯＳ　Ｆ　ＥＴ及びＮチャンネル
ＭＯＳ　Ｆ　ＥＴは、保持用の伝送ゲー）Ｔｅ４及びＴ
ｅ３を構成するＰチャンネルＭＯ３ＦＥＴ及びＮチャン
ネルＭＯ３ＦＥＴに比較して、大きなサイズで設計され
、大きなコンダクタンスを持つようにされる。

次に、ＣＮ２ないしＣＮ４等のＣＭＯＳインバータ回路
は、第１０図に示されるように、それぞれ回路の接地電
位及び電源電圧Ｖｅｅ間に直列形態に設けられるＰチャ
ンネルＭＯ３ＦＥＴＱ２及びＱ１２を基本構成とする。

ＭＯ３ＦＥＴＱ２及びＱ１２のゲートは共通結合され、
各ＣＭＯＳインバータ回路の入力端子ｉとされる。また
、ＭＯ３ＦＥＴＱ２及びＱ１２の共通結合されたドレイ
ンは、各ＣＭＯＳインバータ回路の出力端子Ｏとされる
。その結果、各ＣＭＯＳインバータ回路は、入力端子ｌ
に供給される入力信号を論理的に反転して、出力端子Ｏ
に伝達する。なお、ＣＭＯＳインバータ回路の出力信号
は、回路の接地電位及び電源電圧Ｖｅｅ間をほぼフルス
イングされる。

さらに、ＢＣＮ２ないしＢＣＮ４等のバイポーラ・ＣＭ
ＯＳインバータ回路は、特に制限されないが、第１１図
に示されるように、回路の接地電位と電源電圧Ｖｅｅと
の間にトーテムポール形態に設けられるバイポーラ型の
出力トランジスタＴｌ及びＴ２を含む、出力トランジス
タＴＩのベースと入力端子ｉとの間には、Ｐチャンネル
１ｖ１０　Ｓ　ＦＥＴＱ３及びＮチャンネルＭＯ３ＦＥ
ＴＱＩ　３からなるＣＭＯＳインバータ回路が設けられ
る。出力トランジスタＴ１のエミフタすなわち出力トラ
ンジスタＴ２のコレクタと出力トランジスタＴ２のベー
スとの間には、そのゲートが入力端子五に共通結合され
るＮチャンネルＭＯ５ＦＥＴＱＩ　４が設けられる。ま
た、出力トランジスタＴ２のベースと電源電圧Ｖｅｅと
の間には、そのゲートが上記出力トランジスタＴＩのベ
ースに共通結合されるＮチャンネルＭＯ３ＦＥＴＱ１５
が設けられる。

出力トランジスタＴＩのエミッタすなわち出力トランジ
スタＴ２のコレクタは、バイポーラ・ＣＭＯＳインバー
タ回路の出力端子０とされる。

バイポーラ・ＣＭＯＳインバータ回路の入力信号ｉが回
路の電源電圧Ｖｅｅのようなロウレベルとされるとき、
出力トランジスタＴＩは、そのベースが回路の接地電位
のようなハイレベルとされ、オン状態となる。また、入
力信号ｉがロウレベルとされることでＭＯ３ＦＥＴＱＩ
　４はオフ状態となり、出力トランジスタＴ’　ｌのベ
ースがハイレベルとされることでＭＯ・５ＦＥＴＱｉ５
がオン状態となる。これにより、トランジスタＴ２は、
そのベース電流が切断されまたそのベース容量がディス
チャージされるため、カットオフ状態となる。

その結果、バイポーラ・ＣＭＯＳインバータ回路の出力
信号Ｏは、回路の接地電位より出力トランジスタＴ１の
ベース・エミッタ電圧骨だけ低いハイレベルとされる。

一方、バイポーラ・ＣＭＯＳインバータ回路の人力信号
ｌがハイレベルとされると、出力トランジスタＴＩは、
そのベースがロウレベルとされ、カットオフ状態となる
。また、入力信号ｌがハイレベルとされることでＭＯ３
ＦＥＴＱＩ　４がオン状態となり、出力トランジスタＴ
ｌのベースがロウレベルとされることでＭＯ３ＦＥＴＱ
Ｉ　５がオフ状態となる。これにより、トランジスタＴ
２は、出力（ｉ号０がロウレベルとされるまでの間、オ
ン状態となる。その結果、バイポーラ・ＣＭＯＳインバ
ータ回路の出力信号０は、回路の電源電圧Ｖｅｅより出
力トランジスタＴ２のベース・エミッタ電圧骨だけ高い
ロウレベルとされる。

ところで、上記Ｂ１・ＣＭＯＳインパーク回路の回路構
成は、第１２図ないし第１６図の変形例を採りうる。す
なわち、第１２図において、第１１図のＰチャンネルＭ
Ｏ５ＦＢ’ｌ’Ｑ３は、ダブルドレイン型のＰチャンネ
ルＭＯ３ＦＥＴＱ４に置き換えられ、第１１図のＮチャ
ンネルＭＯ３ＦＥＴＱ１４は、ダブルソース型のＮチャ
ンネルＭＯ３ＦＥＴＱ１６に置き換えられる。ＭＯＳＦ
ＥＴＱ４の追加されたドレインは、出力端子０に共通結
合され、ＭＯ３ＦＥＴＱＩ　６の追加されたソースは、
回路の電源電圧Ｖｅｅに結合される。その結果、第１２
図の８１・ＣＭＯＳインバータ回路の出力信号０は、回
路の接地電位及び電源電圧Ｖｅｅ間をほぼフルスイング
される。

次に、第１３図では、第１１図（７）ＭＯＳ　Ｆ　ＥＴ
Ｑ１３及びＱ１４が、ダブルドレイン型のＮチャンネル
ＭＯ３ＦＥＴＱＩ　７に置き換えられる。また、＄１４
図では、第１３図のＰチャンネルＭＯ３ＦＥＴＱ３が、
ダブルドレイン型のＰチャンネルＭＯ３ＦＥＴＱ４に置
き換えられ、ＮチャンネルＭＯＳＦＥＴＱＩ　７が、ダ
ブルドレイン及びダブルソース型のＮチャンネルＭＯ３
ＦＥＴＱ１　Ｂに置き換えられる。さらに、第１５図で
は、第１３図の出力トランジスタＴ２及びＭＯＳＦＥＴ
Ｑ１５が削除され、ＰチャンネルＭＯ３ＦＥＴＱ３が、
ダブルドレイン型のＰチャンネルＭＯ３ＦＥＴＱ４に置
き換えられる。その結果、第１３図ないし第１５図のＢ
１−ＣＭＯＳインバータ回路は、それぞれ回路構成が簡
素化され、出力信号振幅が拡大される。第１５図のＢ１
−ＣＭＯＳインバータ回路は、特に電源電圧の絶対イ＾
が例えば３ｖ程度に圧縮されるとき、効果的となる。

第２ＷＪのトグル型りフリップフロップ回路において、
内部クロック信号Ｃがロウレベルとされ反転内部クロッ
ク信号τがハイレベルとされるとき、伝送ゲートＴＧ３
及びＴｅ６が伝達状態とされ、伝送ゲートＴＧ４及びＴ
ｅ５は非伝達状態とされる。したがって、各トグル型０
７９７１７０７１回路のスレーブラッチは、ランチ状態
とされ、前サーｆクルの状態を保持する。また、このス
レーブラッチに保持されるデータすなわぢ非反転出力信
号Ｑが、ＣＭＯＳインパーク回路ＣＮ２によって反転さ
れた後、データ入力端子り及び伝送ゲートＴＧ３を介し
て、バイポーラ・ＣＭＯＳインパーク回路ＢＣＮ２０入
力端子に伝達される。その結果、Ｂ１−ＣＭＯＳインバ
ータ回路ＢＣＮ２の出力信号は、上記非反転出力信号Ｑ
と同一の論理レベルとされる。

内部クロック信号Ｃがハイレベルとされ反転内部クロッ
ク信号τがロウレベルとされると、伝送ゲー）Ｔｅ３及
びＴｅ６は非伝達状態とされ、代わワて伝送ゲー）Ｔｅ
３及びＴｅ５が伝達状態とされる。したがって、各トグ
ル型Ｄフリップフロップ回路のマスターラッチが、ラン
チ状態となり、上記スレーブラッチの直前の状態を保持
する。マスターラッチの保持レベルは、さらに伝送ゲー
トＴＧＳを介して、バイポーラ・ＣＭＯＳインバータ回
路ＢＣＮ３の入力端子に伝達される。その結果、ＢＩ−
ＣＭＯＳインバータ回路ＢＣＮ３の出力信号すなわち各
トグル型りフリンプフロップ回路の非反転出力信号Ｑは
、直前の状態の反転状態とされる。

次に、内部クロ７り信号Ｃが再度ロウレベルとされ反転
内部クロック信号Ｃがハイレベルとされると、各トグル
型０７９７７７０７７回路のスレーブラッチが、反転状
態でランチ状態とされる。

また、その出力信号すなわち非反転出力信号Ｑが、ＣＭ
ＯＳインバータ回路ＣＮ２により反転された後、再度Ｂ
ｔ　−ＣＭＯＳインバータ回路ＢＣＮ２の入力端子に伝
達される。

つまり、第２図のトグル型りフリ７ブフロツプ回路では
、クロック入力端子Ｃに供給される送信クロンク信号Ｃ
Ｋｄ又は受信クロック信号ＣＫｔ等がハイレベルとされ
るごとに、非反転出力信号Ｑが反転される。その結果、
トグル型０７９７７７０７１回路ＤＦＦＩ及びＤＦＦ２
は、実質的に上記送信クロック信号ＣＫｄ又は受信クロ
ンク信号ＣＫＬを二分の−に分周する分周回路として機
能するものとなる。

第２２図に示されるように、その出力端子に結合６れる
負荷量ｉｔ　ＣＬが比較的大きいとき、ＣＭＯＳインバ
ータ回路の伝達遅延時間Ｔｐｄは、Ｂ１−ＣＭＯＳイン
バータ回路に比較して大きくなる。ところか、出力ファ
ンアウトが例えばｌ　ｌｉｔとなり、負荷容量ＣＬが充
分小さくなると、ＣＭＯＳインバータ回路の伝達遅延時
間’ｒｐｔｉは、逆にＢ１−ＣＭＯＳインバータ回路よ
り小さくなる。

前述のように、この実施例のトグル型０７９７１２０７
１回路では、負荷容量ＣＬの比較的大きな伝達用論理ゲ
ート回路がＢ１−ＣＭＯＳインバータ回路によっ°ζ構
成され、負荷容量Ｃｔ、の比較的小さな保持用論理ゲー
ト回路がＣＭＯＳインパーク回路によって構成される。

また、伝達用伝送ゲートＴＧ３及びＴＧ５を構成するＭ
ＯＳＦＥＴのサイズが、保持用伝送ゲートＴＧ４及びＴ
Ｇ６をｖＩ成するＭＯＳＦＥＴのサイズより大きくなる
ように設計される。その結果、この実施例のトグル型０
７９７１７０７１回路は、各論理ゲート回路がその出力
負荷量に応じて最適化されるとともに、各伝達用伝送ゲ
ートの後段に結合される負荷容量が削減され、動作の高
速化が図られる。

ところで、上記トグル型０７９７１７０７１回路Ｄ　Ｆ
’　Ｆ　１及びＤＦＦ２の回路構成は、第３図ないし第
８図の変形例を採りうる。すなわち、第３図において、
マスターラッチ及びスレーブラッチの保持用論理ゲート
回路は、それぞれＢ１−ＣＭＯＳインバータ回路ＢＣＮ
５又はＢＣＮ６に置き換えされる。この実施例は、結果
的に従来のトグル型０７９７１２０７１回路に戻され、
ＣＭＯＳインバータ回路ＣＮ２のみが残された感じであ
るが、マスターラッチ及びスレーブラッチの伝達用論理
ゲート回路と保持用論理ゲート回路を同じＢｉ−ＣＭＯ
ｓインバータ回路により構成することで、動作の安定化
が図られる。

次に、第４図では、第２図の伝送ゲートＴＧ３及びＴＧ
５が、それぞれクロックドインバータ回路ＧＮＩ及びＧ
　Ｎ　３　ニ置き換えられ、ＣＭＯＳインバータ回路Ｃ
Ｎ３と伝送ゲートＴＧ４ならびにＣＭＯＳインパーク回
路ＣＮ４と伝送ゲートＴＧ６が、それぞれクロックドイ
ンバータ回路ＧＮ２及びＣＮ４に置き換えられる。ここ
で、ＧＮＩないしＣＮ４等のクロックドインバータ回路
は、特に制限されないが、ｍ１６図に示されるように、
回路の接地電位及び電源４圧Ｖｅｅ間に直列形態に設け
られるＰチャンネルＭＯ５ＦＥＴＱ５及びＱ６ならびに
？４チャンネルＭＯ５ＦＥＴＱＩ　９及びＱ２０をそれ
ぞれ含む。Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　６及びＱ１９の
ゲートは共通結合され、各クロックドインバータ回路の
入力端子ｉとされる。また、ＭＯ３＋？　Ｅ　Ｔ　Ｑ　
６及びＱ１９の共通結合されたドレインは、各クロック
ドインバータ回路の出力端子Ｏとされる。ＭＯ３ＦＥＴ
Ｑ２０のゲートには、例えば非反転内部クロンク信号Ｃ
が供給され、ＭＯ３ＦＥＴＱ５のゲートには、上記非反
転内部クロック信号ＣのＣＭＯＳインバータ回路ＣＮ５
による反転ｆｄ号が供給される。その結果、各クロック
ドインバータ回路は、非反転内部クロック信号Ｃ等がハ
イレベルとされるとき選択的に伝達状態とされ、人力ｔ
ａ号ｉを反転して、出力端子０に伝達する。このように
、Ｂ４図の実施例では、各伝送ゲート及びＣＭＯＳイン
バータ回路をクロックドインバータ回路ＯＮＩ　ＮＣＮ
４に置き換えることで、回路の簡素化を図っている。

さらに、Ｂ５図ないし第７図の実施例は、トグル型りフ
リップフロップ回路の回路ネ１成を、その出力形態に応
じて変化させたものであり、実質的に第２図の実施例と
同様な！ｊｈ果を得ることができる。第５図及び第６図
において、ＣＭＯＳインバータ回路ＣＮ３及びＣＮ　４
は、Ｂ　ｉ　−ＣＭＯＳインバータ回路に置き換えるこ
とができる。この場合、トグル型０７９７１２０７１回
路が同一形態の論理ゲート回路によって構成され、その
製造バラッキや温度特性等が同一の変化を呈することか
ら、情報保持の安定性が改善されるものとなる。

また、第８図の実施例は、トグル型０２９７１７０７１
回路Ｄ　Ｆ　Ｆ　１及びＤＦＦ２を、Ｂ１−ＣＭＯＳナ
ントゲート回路ＢＮＡＩ−ＢＮＡ４．Ｂｌ・ＣＭＯＳノ
アゲート回路ＢＮ０１〜ＢＮＯ３゜ＣＭＯＳ／’７ゲー
ト回路ＣＮＯ１ならびにＢｉ・ＣＭＯＳインパーク回路
ＢＣＮＩＯ及びＢＣＮＩｌによっ゛ζ構成したものであ
る。スレーブラッチの出力負荷量の比較的少ない一方の
論理ゲート回路を、ＣＭＯＳノアゲート回路ＣＮ０１と
することで、実質的に上記第２図ないし第７図と同様な
Ｑノ果を得ることができる。

以上のように、この実ｂｉ！！例のＣＭＩコーデックは
、光）Ｊｆｉ錫システムに含まれ、ＣＭ！符号器ＣＭ１
−ＣＯＤ及び１ｃｆｖｌｌ浚号器ＣＭＩ　−ＤＥＣを含
む、上記ＣＭ！符号邪及びＣＭＩ徨号器は、送信クロッ
ク信号又は受信クロ７り信号を分周するトグル型０７９
７１７０７７回路をそれゼれ含み、光送受信回路ＳＲＣ
を構成する他のブロックとともに、Ｂｔ−ＣＭＯＳ複合
回路を基本構成とし、かつ共通の半導体基板上に形成さ
れる。この実施例において、−ｈ記トグル型りフリソプ
フロンプ回路は、そのマスターラッチ及びスｌノープラ
ソチの比較的出力負荷９の大きな伝達用論理ゲート回路
が、Ｂ　ｌ　−ＣＭＯＳ論理ゲート回路によって構成さ
れ、比較的出力負荷量の小さな保持用論理ゲート回路が
、ＣＭＯＳ論理ゲート回路によって構成される。さらに
、これらのトグル型０２９７１７０７１回路では、伝達
用伝送ゲートを構成するＭＯＳＦＥＴのサイズが、保持
用伝送ゲートを構成するＭＯＳ　Ｆ　ＥＴのサイズに比
較して大き（なるように設計される。これらのことから
、この実施例のＣＭＩコーデックでは、トグル型０７９
７７７０７１回路の各論理ゲート回路がＨＬ通化され、
その動作が高速化される。その結果、光送受信回路Ｓｌ
？Ｃが１チツプ比されることもあいまって、ＣＭＩコー
デックならびにＣＭＩコーデックを含む光送受信回路Ｓ
ＲＣの動作が総合的に高速化され、光送受信回路ＳＲＣ
を含む光通信システムの伝送レートが高められる。

以上の本実施例に示されるように、この発明を光通信シ
ステムのＣＭＩコーデックあるいは０Ｍ１コーデツクを
含む光送受信回路等の半導体集積回路装置に通用するこ
とで、次のような作用効果が得られる。すなわち、 ＋１１　ＣＭ　Ｉコーデック等のクロック分周回路に用
いられるトグル型０７９７１７０７１回路等において、
マスターラッチ及びスレーブラッチの比較的負荷の大き
な伝達用論理ゲート回路をＢｉ−ＣＭＯ８論理ゲート回
路により構成し、上記各ラッチの比較的負荷の小さな保
持用論理ゲート回路ならびにスレーブラッチの出力信号
をマスターラッチに伝達する論理ゲート回路をＣＭ　Ｏ
Ｓ　ｔｋ理ゲート回路により構成することで、トグル型
０７９７７７０７１回路の各論理ゲート回路を最適化で
きるという効果が得られる。

（２）上、”、Ｔ１）項において、トグル型０７９７７
７１７１回路の伝達用伝送ゲートを構成するＭＯＳＦＥ
Ｔｒのサイズを、保持用伝送ゲートを構成するＭＯＳＦ
ＥＴに比較して大きくなるように設計することで、伝達
用伝送ゲートの後段に結合される負荷容量を削減できる
という効果が得られる。

＋３）　ｌ：記（１）頃及び（２）頃により、トグル型
０７９７７７０７１回路の動作を高速化できるという効
果が得られる。

（４）上記（１）頃〜（３）項において、ＣＭＩコーデ
ックとともに光通信システムの光送受信回路を構成する
）曽幅部や夕（１ング摘出部等を、Ｂｉ−ＣＭＯＳ複合
回路を基本＋ｍ成とし、かつＣＭ！コーデックと共通の
！Ｖ、導体基板上に形成することで、ＣＭＩコーデック
・？含む光送受信回路内の信号伝達遅延を縮小できると
いう効果が得られる。

（５）上記（１１項〜（（１）項により、ＣＭＩコーデ
ックならびにこれを含む光込受（：４′回路の総合的な
動作を高速化できるという効果がｉηられる。

（６）上記（１）項〜（５）頃により、光送受信回路を
含む光通信システム等の伝送レートを高めることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えは、第１図ないし
第８図の実施例において、ＣＭＯＳ論理ゲート回路及び
Ｂｉ−ＣＭＯＳ−理ゲート回路の組み６わ→！ば、各騙
理ゲート回路の出力負狗ｉに応して任忘に変更できる。

また、これらの実施例において、各伝送ゲートは、Ｐナ
ヤンネルＭＯＳ　Ｆ　ＥＴ又はＮチセンネルＭＯ３Ｆ　
Ｅ　Ｔの一方のみによりτｇ成されるものであってもよ
い、第１Ｉ図ないし第１４図ならびに第１７図及び第１
８図において、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌ　５のケ
ートτ、各論理ゲート回路の出力端子Ｏに結合すること
もよい、さらに、第２１図に示される光送受（Ｐｉ　’
１１５路ＳＲＣのフロ・／り構成や第１９図及び第２０
図に示されるＣＭＩ符号器ＣＭ　Ｉ　−ＣＯＤ及びＣＭ
Ｉ後号罪ＣＭＩ−ＤＥＣのブロック構成等、種々の実施
形態を採りうる。

以上の説明では主として／Ｉ：発明者によってなされた
発ツ］をその苔ｔ＝となった利用分野である光通信シス
テムのＣＭＩコーデックに通用した場合について説明し
たが、それに限定されるものではなく、例えば、Ｂｉ−
０ＭＯ３技術を用いた各種のゲートアレイ築積回路及び
ディジタル集積回路にも通用できる０本発明は、少なく
ともラッチあるいはフリップフロップ回路を含む半導体
集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＣＭＩコーデック等のクロック分周回路
に用いられるトグル型０７９７１７０７７回路等におい
て、マスターラッチ及びスレーブラッチの比較的負荷の
大きな伝達用論理ゲート回路をＢ　ｉ　−ＣＭＯＳ論理
ゲート回路により構成し、上記各ラッチの比較的負荷の
小さな保持用論理ゲート回路をＣＭＯＳ論理ゲート回路
により構成するとともに、トグル型０７９７１７０７７
回路の伝達用伝送ゲートを構成するＭＯＳＦＥＴのサイ
ズを、保持用伝送ゲートを構成するＭＯＳＦＥＴに比較
して大きくなるように設計し、またＣＭＩコーデックと
ともに光通信システムの光送受信回路を構成する増幅部
やタイミング抽出部等を、共通の半導体基板上に形成す
ることで、ＣＭＩコーデックならびにこれを含む光送受
信回路の総合的な動作を高速化し、光送受信回路を含む
光通信システム等の伝送レートを高めることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたラッチの基本的な構成
を示す回路図、 第２図は、この発明が通用されたトグル型０７９７７７
０７１回路の一実施例を示す回路図、第３図は、この発
明が通用されたトグル型０７９７１７０７１回路の第２
の実施例を示す回路図、第４図は、この発明が通用され
たトグル型０７９７１２０７１回路の第３の実施例を示
す回路図、第５図は、この発明が通用されたトグル型０
７９７１７０７７回路の第４の実施例を示す回路図、第
６図は、この発明が通用されたトグル型０７９７１７０
７１回路の第５の実施例を示す回路図、１１８７図は、
この発明が通用されたトグル型０７９７１７０７１回路
のｊ８６の実施例を示す回路図、第８図は、この発明が
通用されたトグル型りフリフプフロソプ回路の第７の実
施例を示す回路図、第９図は、第１図のラッチならびに
第２図ないし第７図のトグル型０７９７１７０７７回路
に含まれる伝送ゲートの一実施例を示す回路図、第１θ
図は、第１図のラッチならびに第２図ないし第７図のト
グル型０７９７１２０７１回路に含まれるＣＭＯＳイン
バータ回路の一実施例を示す回路図、 第１１図は、第１図のラッチならびに第２図ないし第８
図のトグル型０７９７７７０７７回路に含まれるＢ１−
ＣＭＯＳインバータ回路の一実施例を示す回路図、 第１２図は、第１図のランチならびに第２図ないし第８
図のトグル型０７９７１７０７１回路に含まれるＢ　１
−ＣＭＯＳインバータ回路の第２の実施例を示す回路図
、 第１３図は、第１図のランチならびに第２図ないし第８
図のトグル型０７９７１７０７１回路に含まれるＢ１−
ＣＭＯＳインバータ回路の第３の実施例を示す回路図、 第１４図は、第１図のラッチならびに第２図ないし第８
図のトグル型０７９７１２０７１回路に含まれるＢＩ−
ＣＭＯＳインバータ回路の第４の実施例を示す回路図、 第１５図は、第１図のラッチならびに第２図ないし第８
図のトグル型０７９７１７０７１回路に含まれるＢ１−
ＣＭＯＳインバータ回路の第５の実施例を示す回路図、 第１６図は、第４図のトグル型０７９７１２０７１回路
に含まれるクロックドインバータ回路の−実に例を示す
回路図、 第１７図は、第８図のトグル型Ｄフリップフロップ回路
に含まれるＢ１−ＣＭＯＳナントゲート回路の一実施例
を示す回路図、 第１８図は、第８図のトグル型０７９７１２０７１回路
に含まれるＢ１−ＣＭＯＳノアゲート回路の一実施例を
示す回路図、 第１９図は、第２図ないし第８図のいずれかのトグル型
０７９７１２０７１回路を含むＣＭＩ符号器の一実ＡＩ
！＋例を示す回路ブロック図、第２０図は、第２図ない
し第８図のいずれかのトグル型りフリンプフロフブ回路
を含むＣＭＩ復号器の一実Ａｈｉ例を示す回路ブロック
図、第２１ＦｙＪは、第１９１ｆｆｌ（７）ＣＭＢ２号
器及び＄２０図のＣＭＩ復号藷を含むＣＭ！コーデック
ならびにこのＣＭＩコーデックを含む光送受信回路の−
実り例を示すブロック図、 第２２図は、ＣＭＯＳ論理ゲート回路及びＢｉ・ＣＭ　
ＯＳ　４Ｍ理ゲート回路の伝達特性を示す一般的な特性
図である。 ＢＣＮＩ　Ａ−ＢＣＮＩ　ｌ・・・Ｂ１−ＣＭＯＳイン
バータ回路、ＣＮＩ〜ＣＮＳ・・・ＣＭＯＳインバータ
回路、ＧＮＩ〜ＧＮ４・・・クロックドインバータ回路
、ＢＮＡ１〜ＢＮＡ４・・・Ｂｉ・ＣＭＯＳナントゲー
ト回路、ＢＮＯＩ〜ＢＮＯ３・・・Ｂ１−ＣＭＯＳノア
ゲート回路、ＣＮ０１・・・ＣＭＯＳノアゲート回路、
ＴＧＩ〜ＴＧ６・・・伝送ゲート。 Ｔ　１−Ｔ　２・・・ＮＰＮ型バイポーラトランジスタ
、ＱＩ　Ａ−ＱＩＯ−−・Ｐチ＋７ネルＭｏ５ＦＥＴＳ
Ｑｌ　１−Ｑ２８・・・ＮチャンネルＭＯ３ＦＥＴ。 ＣＭＩ−ＣＯＤ・・・ＣＭＩ符号藷、ＣＯＤ・・・梓号
化回路、ＰＬＬ・・・ＰＬＬ回路、ＰＣ・・・位相比較
部、ＬＰＦ・・・ループフィルタ、ＶＣＯ・・・電圧制
御型発振部、ＤＦＦ　Ｉ・・・トグル型０７９７１７０
７１回路。 ＣＭＩ−ＤＥＣ・・・ＣＭＩ復号器、ＤＥＣ・・・復号
化回路、ＤＦＦ２・・・トグル型０７９７１７０７１回
路。 ＳＲＣ・・・光送受信回路、ＣＭＩ　−ＣＯＤＥＣ−−
−ＣＭＩコーデック、ＬＤ−ＤＲＩＶ−−・レーザダイ
オード駆動部、ＬＤ・・・レーザダイオード、ＡＰＤ・
・・レーザ受光素子、ＱＰＡ・・・受光前置増幅部、Ｍ
Ａ・・・主増幅部、ＴＩＭ・・・タイミング抽出部、Ｏ
Ｌ・・・光通信回線、ＥＸ・・・交換装置。

Claims (1)

1. 【特許請求の範囲】 １、ＣＭＯＳ論理ゲート回路からなる第１の論理ゲート
   回路とバイポーラ・ＣＭＯＳ論理ゲート回路からなる第
   ２の論理ゲート回路とが実質的に交差接続されてなるラ
   ッチを具備することを特徴とする半導体集積回路装置。 ２、上記ラッチは、トグル型Ｄフリップフロップ回路を
   構成するマスターラッチ及びスレーブラッチであり、上
   記第１ならびに第２の論理ゲート回路は、それぞれ上記
   マスターラッチ及びスレーブラッチの伝達用論理ゲート
   回路ならびに保持用論理ゲート回路であって、上記トグ
   ル型Ｄフリップフロップ回路は、さらに、上記マスター
   ラッチの保持用論理ゲート回路の出力端子と伝達用論理
   ゲート回路の入力端子との間に設けられ所定のクロック
   信号に従って選択的に伝達状態とされる第１の伝送ゲー
   トと、上記マスターラッチの伝達用論理ゲート回路の出
   力端子と上記スレーブラッチの伝達用論理ゲート回路の
   入力端子との間に設けられ上記第１の伝送ゲートと同時
   に伝達状態とされる第２の伝送ゲートと、上記スレーブ
   ラッチの保持用論理ゲート回路の出力端子と伝達用論理
   ゲート回路の入力端子との間に設けられ上記第１の伝送
   ゲートと相補的に伝達状態とされる第３の伝送ゲートと
   、ＣＭＯＳ論理ゲート回路からなり上記スレーブラッチ
   の伝達用論理ゲート回路の出力信号を受ける第３の論理
   ゲート回路と、上記第３の論理ゲート回路の出力端子と
   上記マスターラッチの伝達用論理ゲート回路の入力端子
   との間に設けられ上記第１の伝送ゲートと相補的に伝達
   状態とされる第４の伝送ゲートとを含むものであること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ３、上記トグル型Ｄフリップフロップ回路は、光通信シ
   ステムのＣＭＩコーデックに含まれるものであることを
   特徴とする特許請求の範囲第１項又は第２項記載の半導
   体集積回路装置。