JP2701655B2 - 周波数分周器 - Google Patents
周波数分周器Info
- Publication number
- JP2701655B2 JP2701655B2 JP4095342A JP9534292A JP2701655B2 JP 2701655 B2 JP2701655 B2 JP 2701655B2 JP 4095342 A JP4095342 A JP 4095342A JP 9534292 A JP9534292 A JP 9534292A JP 2701655 B2 JP2701655 B2 JP 2701655B2
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- JP
- Japan
- Prior art keywords
- input
- transfer gate
- output
- inverter
- frequency divider
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は周波数分周器、特に周期
的なパルス列あるいは正弦波を入力とする周波数分周器
に関する。 【０００２】 【従来の技術】周波数分周器は通信装置の周波数安定化
など、各種電子機器に広汎に使用されている。 【０００３】図２は従来の１／２周波数分周器を示す回
路図で、ダイナミック型分周器である。 【０００４】入力およびそのコンプリメンタリをＣおよ
びバーＣに印加すると１／２に分周された出力がＱに得
られる。本分周器は、例えばアイイーイーイー・ジャー
ナル・オブ・ソリッド・ステート・サーキッツ（ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ）１９８３年６月号３６９〜３７６頁掲
載の論文「ＧａＡｓ Ｄｉｇｉｔａｌ Ｄｙｎａｍｉｃ
ＩＣ’ｓ ｆｏｒＡｐｐｌｉｃａｔｉｏｎｓ ｕｐ
ｔｏ １０ＧＨｚ」紹介されているが、ＧａＡｓ・ＭＥ
ＳＦＥＴのＩＣで最高分周周波数は約１０ＧＨｚであ
る。 【０００５】 【発明が解決しようとする課題】従来の周波数分周器に
は最高分周周波数があり、それ以上高い周波数では使用
できないという問題点がある。そこで最高分周周波数が
何に起因しているかを考察する。 【０００６】図２のトランスファゲート２１および２
３、バッファ回路２２、インバータ２４の伝播遅延時間
により最高分周周波数が決定する。通常、トランスファ
ゲート、バッファ回路はインバータに較べると伝播遅延
時間が無視できるほど小さいので、インバータの伝播遅
延時間にのみ依存すると考えてよい。インバータの伝播
遅延時間をｔp d とすれば、最高分周周波数ｆm a x は
ｆm a x ＝１／２（２ｔp d ）となる。ｆm a x はＧａ
Ａｓ・ＩＣでは約１０ＧＨｚ（ｔp d ≒５０ｐｓｅｃ）
となる。 【０００７】以上述べたように、従来の周波数分周器で
は論理回路の伝播遅延時間に起因する最高分周周波数が
あり、それ以上高い周波数では使用できない欠点があっ
た。 【０００８】本発明の目的は、このような従来の欠点を
除去せしめて、１０ＧＨｚ以上の高い周波数でも分周可
能な周波数分周器を提供することにある。 【０００９】 【課題を解決するための手段】本願発明の周波数分周器
は１個のインバータをＭ、１個のバッファ回路をＮ、２
個のトランスファゲートをＯ，Ｐとしたとき、トランス
ファゲートＯの出力をバッファ回路Ｎの入力に接続し、
バッファ回路Ｎの出力をトランスファゲートＰの入力に
接続し、トランスファゲートＰの出力をインバータＭの
入力に接続し、インバータＭの出力をトランスファゲー
トＯの入力に接続し、トランスファゲートＯの制御端子
を真値信号入力とし、トランスファゲートＰの制御端子
を相補（コンプリメンタリ）信号入力とし、インバータ
Ｍの出力を真値信号出力とした周波数分周器であって、
インバータＭの出力に遅延素子を設け、この遅延素子を
介して帰還されたトランスファゲートへの入力が、直接
印加された入力に対して、少なくとも１タイムスロット
遅れて同期し、かつ入力は周期的パルス列あるいは正弦
波であることを特徴とする。 【００１０】この周波数分周器を半絶縁体ＧａＡｓ基板
上に集積し、能動素子としてはＭＥＳＦＥＴ、遅延素子
としてはマイクロストリップ線路を用いることができ
る。 【００１１】 【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 【００１２】図１は本発明の実施例の回路図である。こ
の実施例の回路は、図２に示す従来例に対して遅延素子
５１が付加されている。この遅延素子５１を設けること
により、トランスファゲート５３の端子５６への帰還入
力を端子バーＣへの１タイムスロット遅れた直接入力と
同期させることにより論理回路（この場合はインバー
タ）の伝播遅延時間の影響を回避することができる。 【００１３】入力は完全に周期性のあるパルス列あるい
は正弦波を仮定している。従って、同期さえ保持されて
いれば、タイムスロットの差異は全く動作に影響を与え
ず、あたかも帰還入力の遅延時間が０なるごとくの動作
が行なえる。 【００１４】このように、本発明では入力信号が完全に
周期性のあることを前提にしているため、ランダムパル
ス列の分周器は不可能である。また、ある周期の入力に
対して同期をとった場合、それより早い周期の入力に対
しても、遅い周期の入力に対しても同期がずれるため、
最高分周周波数とともに最低分周周波数が存在する。そ
して、その比帯域（最高分周周波数と最低分周周波数の
比）は遅延させるタイムスロット数が増加するほど狭く
なる。従って、遅延素子による遅延は必要最小限（すな
わち１タイムスロット以内で同期をとる遅延時間）にす
べきである。また、論理回路の伝播遅延時間もできるだ
け小さくして、遅延タイムスロット数を少なくすること
が好ましい。 【００１５】以上の理由により、本発明が最も効力を発
揮する適用例はＧａＡｓ・ＭＥＳＦＥＴを能動素子とし
て使用したＩＣである。この場合、遅延素子の遅延時間
は数１０ｐｓｅｃで十分なため遅延素子として構造が簡
単でＩＣ化に適しているマイクロストリップ線路が使え
る。ＧａＡｓ基板上のマイクロストリップ線路の遅延時
間は線路長１ｍｍで約１０ｐｓｅｃである。集中定数的
なＬ，Ｃを装荷した周期構造とすれば、さらに線路長を
短くすることができる。 【００１６】以上の説明から明らかなように本発明は入
力の周期性を巧みに利用しているためランダムパルス列
に対しては動作しない欠点がある。従って、パルスカウ
ンタとしては使用できない。しかしながら、５ＧＨｚ以
上の高周波では、パルスカウンタとしての用途より周波
数分周器としての用途の方が需要が大きく、上記欠点は
実用上余り問題とならない。 【００１７】 【発明の効果】以上詳細に述べたように、本発明によれ
ば、超高周波が分周可能な周波数分周器を得ることがで
きる。
的なパルス列あるいは正弦波を入力とする周波数分周器
に関する。 【０００２】 【従来の技術】周波数分周器は通信装置の周波数安定化
など、各種電子機器に広汎に使用されている。 【０００３】図２は従来の１／２周波数分周器を示す回
路図で、ダイナミック型分周器である。 【０００４】入力およびそのコンプリメンタリをＣおよ
びバーＣに印加すると１／２に分周された出力がＱに得
られる。本分周器は、例えばアイイーイーイー・ジャー
ナル・オブ・ソリッド・ステート・サーキッツ（ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ）１９８３年６月号３６９〜３７６頁掲
載の論文「ＧａＡｓ Ｄｉｇｉｔａｌ Ｄｙｎａｍｉｃ
ＩＣ’ｓ ｆｏｒＡｐｐｌｉｃａｔｉｏｎｓ ｕｐ
ｔｏ １０ＧＨｚ」紹介されているが、ＧａＡｓ・ＭＥ
ＳＦＥＴのＩＣで最高分周周波数は約１０ＧＨｚであ
る。 【０００５】 【発明が解決しようとする課題】従来の周波数分周器に
は最高分周周波数があり、それ以上高い周波数では使用
できないという問題点がある。そこで最高分周周波数が
何に起因しているかを考察する。 【０００６】図２のトランスファゲート２１および２
３、バッファ回路２２、インバータ２４の伝播遅延時間
により最高分周周波数が決定する。通常、トランスファ
ゲート、バッファ回路はインバータに較べると伝播遅延
時間が無視できるほど小さいので、インバータの伝播遅
延時間にのみ依存すると考えてよい。インバータの伝播
遅延時間をｔp d とすれば、最高分周周波数ｆm a x は
ｆm a x ＝１／２（２ｔp d ）となる。ｆm a x はＧａ
Ａｓ・ＩＣでは約１０ＧＨｚ（ｔp d ≒５０ｐｓｅｃ）
となる。 【０００７】以上述べたように、従来の周波数分周器で
は論理回路の伝播遅延時間に起因する最高分周周波数が
あり、それ以上高い周波数では使用できない欠点があっ
た。 【０００８】本発明の目的は、このような従来の欠点を
除去せしめて、１０ＧＨｚ以上の高い周波数でも分周可
能な周波数分周器を提供することにある。 【０００９】 【課題を解決するための手段】本願発明の周波数分周器
は１個のインバータをＭ、１個のバッファ回路をＮ、２
個のトランスファゲートをＯ，Ｐとしたとき、トランス
ファゲートＯの出力をバッファ回路Ｎの入力に接続し、
バッファ回路Ｎの出力をトランスファゲートＰの入力に
接続し、トランスファゲートＰの出力をインバータＭの
入力に接続し、インバータＭの出力をトランスファゲー
トＯの入力に接続し、トランスファゲートＯの制御端子
を真値信号入力とし、トランスファゲートＰの制御端子
を相補（コンプリメンタリ）信号入力とし、インバータ
Ｍの出力を真値信号出力とした周波数分周器であって、
インバータＭの出力に遅延素子を設け、この遅延素子を
介して帰還されたトランスファゲートへの入力が、直接
印加された入力に対して、少なくとも１タイムスロット
遅れて同期し、かつ入力は周期的パルス列あるいは正弦
波であることを特徴とする。 【００１０】この周波数分周器を半絶縁体ＧａＡｓ基板
上に集積し、能動素子としてはＭＥＳＦＥＴ、遅延素子
としてはマイクロストリップ線路を用いることができ
る。 【００１１】 【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 【００１２】図１は本発明の実施例の回路図である。こ
の実施例の回路は、図２に示す従来例に対して遅延素子
５１が付加されている。この遅延素子５１を設けること
により、トランスファゲート５３の端子５６への帰還入
力を端子バーＣへの１タイムスロット遅れた直接入力と
同期させることにより論理回路（この場合はインバー
タ）の伝播遅延時間の影響を回避することができる。 【００１３】入力は完全に周期性のあるパルス列あるい
は正弦波を仮定している。従って、同期さえ保持されて
いれば、タイムスロットの差異は全く動作に影響を与え
ず、あたかも帰還入力の遅延時間が０なるごとくの動作
が行なえる。 【００１４】このように、本発明では入力信号が完全に
周期性のあることを前提にしているため、ランダムパル
ス列の分周器は不可能である。また、ある周期の入力に
対して同期をとった場合、それより早い周期の入力に対
しても、遅い周期の入力に対しても同期がずれるため、
最高分周周波数とともに最低分周周波数が存在する。そ
して、その比帯域（最高分周周波数と最低分周周波数の
比）は遅延させるタイムスロット数が増加するほど狭く
なる。従って、遅延素子による遅延は必要最小限（すな
わち１タイムスロット以内で同期をとる遅延時間）にす
べきである。また、論理回路の伝播遅延時間もできるだ
け小さくして、遅延タイムスロット数を少なくすること
が好ましい。 【００１５】以上の理由により、本発明が最も効力を発
揮する適用例はＧａＡｓ・ＭＥＳＦＥＴを能動素子とし
て使用したＩＣである。この場合、遅延素子の遅延時間
は数１０ｐｓｅｃで十分なため遅延素子として構造が簡
単でＩＣ化に適しているマイクロストリップ線路が使え
る。ＧａＡｓ基板上のマイクロストリップ線路の遅延時
間は線路長１ｍｍで約１０ｐｓｅｃである。集中定数的
なＬ，Ｃを装荷した周期構造とすれば、さらに線路長を
短くすることができる。 【００１６】以上の説明から明らかなように本発明は入
力の周期性を巧みに利用しているためランダムパルス列
に対しては動作しない欠点がある。従って、パルスカウ
ンタとしては使用できない。しかしながら、５ＧＨｚ以
上の高周波では、パルスカウンタとしての用途より周波
数分周器としての用途の方が需要が大きく、上記欠点は
実用上余り問題とならない。 【００１７】 【発明の効果】以上詳細に述べたように、本発明によれ
ば、超高周波が分周可能な周波数分周器を得ることがで
きる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】従来の１／２周波数分周器の回路図である。
【符号の説明】
２１ トランスファゲート
２２ バッファ回路
２３ トランスファゲート
２４ インバータ
５１ 遅延素子
５２，５３ トランスファゲート
５４ バッファ回路
５５ インバータ
５６ 端子
Claims (1)
- (57)【特許請求の範囲】 １．１個のインバータをＭ、１個のバッファ回路をＮ、
２個のトランスファゲートをＯ、Ｐとしたとき、トラン
スファゲートＯの出力をバッファ回路Ｎの入力に接続
し、バッファ回路Ｎの出力をトランスファゲートＰの入
力に接続し、トランスファゲートＰの出力をインバータ
Ｍの入力に接続し、インバータＭの出力をトランスファ
ゲートＯの入力に接続し、トランスファゲートＯの制御
端子を真値信号入力とし、トランスファゲートＰの制御
端子を相補（コンプリメンタリ）信号入力とし、インバ
ータＭの出力を真値信号出力とした周波数分周器であっ
て、インバータＭの出力に遅延素子を設け、この遅延素
子を介して帰還されたトランスファゲートへの入力が、
直接印加された入力に対して、少なくとも１タイムスロ
ット遅れて周期し、かつ入力は周期的パルス列あるいは
正弦波であることを特徴とする周波数分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095342A JP2701655B2 (ja) | 1992-04-15 | 1992-04-15 | 周波数分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095342A JP2701655B2 (ja) | 1992-04-15 | 1992-04-15 | 周波数分周器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207456A Division JPS6184922A (ja) | 1984-10-03 | 1984-10-03 | 周波数分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152388A JPH06152388A (ja) | 1994-05-31 |
| JP2701655B2 true JP2701655B2 (ja) | 1998-01-21 |
Family
ID=14135023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095342A Expired - Fee Related JP2701655B2 (ja) | 1992-04-15 | 1992-04-15 | 周波数分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701655B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4856458B2 (ja) | 2006-03-28 | 2012-01-18 | 富士通株式会社 | 高速動的周波数分周器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3348234B2 (ja) * | 1993-08-19 | 2002-11-20 | トキコ株式会社 | 減衰力調整式油圧緩衝器 |
-
1992
- 1992-04-15 JP JP4095342A patent/JP2701655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152388A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970902 |
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