JPS60130204A - 掛算回路 - Google Patents
掛算回路Info
- Publication number
- JPS60130204A JPS60130204A JP58238671A JP23867183A JPS60130204A JP S60130204 A JPS60130204 A JP S60130204A JP 58238671 A JP58238671 A JP 58238671A JP 23867183 A JP23867183 A JP 23867183A JP S60130204 A JPS60130204 A JP S60130204A
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- JP
- Japan
- Prior art keywords
- output
- signal
- transistor
- differential amplifier
- trs
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/18—Networks for phase shifting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
- H03D1/229—Homodyne or synchrodyne circuits using at least a two emittor-coupled differential pair of transistors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1433—Balanced arrangements with transistors using bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1458—Double balanced arrangements, i.e. where both input signals are differential
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0047—Offset of DC voltage or frequency
Landscapes
- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Amplitude Modulation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電子回路に於いて、周波数変換回路や同期検
波回路としてよく使われる掛算回路に関する。
波回路としてよく使われる掛算回路に関する。
電子回路に於いて、周波数変換回路や同期検波回路とし
てよく使われる掛算回路を第１図に示す。図示の回路は
いわゆる二重平衡型掛算回路といわれるものでおる。図
に於いて、イｉ；弓源Ｓ１からの信号はトランジスタＱ
、、Ｑ２のペースに供給される。キャリア信号源Ｓ２か
らのキャリア信号源 続点及びトランジスタＱ４．Ｑｓのペースの共通接続点
に供給される。
てよく使われる掛算回路を第１図に示す。図示の回路は
いわゆる二重平衡型掛算回路といわれるものでおる。図
に於いて、イｉ；弓源Ｓ１からの信号はトランジスタＱ
、、Ｑ２のペースに供給される。キャリア信号源Ｓ２か
らのキャリア信号源 続点及びトランジスタＱ４．Ｑｓのペースの共通接続点
に供給される。
掛算出力はトランジスタＱｓ、Ｑ５の各コレクタの共通
接続点あるいはトランジスタＱ４．Ｑ、のコレクタの共
通接続点から取９出される。なお、Ｒｉ ＋ Ｒ２ハ）
ランジスタＱｌ−Ｑ２のエミッタ抵抗、Ｉ０□は定電
流源、Ｒ８Ｍ Ｒ４は負荷抵抗、ｖＣＣは電源、０１．
０．は出力端子である。
接続点あるいはトランジスタＱ４．Ｑ、のコレクタの共
通接続点から取９出される。なお、Ｒｉ ＋ Ｒ２ハ）
ランジスタＱｌ−Ｑ２のエミッタ抵抗、Ｉ０□は定電
流源、Ｒ８Ｍ Ｒ４は負荷抵抗、ｖＣＣは電源、０１．
０．は出力端子である。
上記構成に於いては、トランジスタＱｓ−Ｑｚの各コレ
クタに、信号源Ｓ工からの信号の差動出力が逆相で得ら
れる。そして、キャリア信号源Ｓ２からのキャリア信号
のレベルに応じてトランジスタＱ３〜Ｑ６のオン、オフ
を制御することにより、互いに逆相の差動出力を選択的
γ出力端子０１，０．に導びく。つまり、出力端子Ｏ１
についてみれば、トランジスタＱ３．Ｑ６がオンすると
きは、トランジスタＱ、のコレクタ出力がトランジスタ
Ｑ３を介して導びから、逆にトランジスタＱ４．Ｑ８が
オンするときは、トランジスタＱ２のコレクタ出力がト
ランジスタＱ、を介して導びかれる。
クタに、信号源Ｓ工からの信号の差動出力が逆相で得ら
れる。そして、キャリア信号源Ｓ２からのキャリア信号
のレベルに応じてトランジスタＱ３〜Ｑ６のオン、オフ
を制御することにより、互いに逆相の差動出力を選択的
γ出力端子０１，０．に導びく。つまり、出力端子Ｏ１
についてみれば、トランジスタＱ３．Ｑ６がオンすると
きは、トランジスタＱ、のコレクタ出力がトランジスタ
Ｑ３を介して導びから、逆にトランジスタＱ４．Ｑ８が
オンするときは、トランジスタＱ２のコレクタ出力がト
ランジスタＱ、を介して導びかれる。
このように従来の掛算回路は、信号源Ｓ１からの信号を
差動増幅する１つの差動増幅回路を設け、この差動増幅
回路の出力端と負荷抵抗Ｒ３１Ｒ’４間にスイッチング
トランジスタを設け、キャリア信号のレベルに応じてス
イッチングトランジスタをオン、オフして逆相の２つの
差動出力を選択的に出力端子０１あるいはｏ２に導びく
ことによシ、２つの信号の掛算出力を得るようにしたも
のである。
差動増幅する１つの差動増幅回路を設け、この差動増幅
回路の出力端と負荷抵抗Ｒ３１Ｒ’４間にスイッチング
トランジスタを設け、キャリア信号のレベルに応じてス
イッチングトランジスタをオン、オフして逆相の２つの
差動出力を選択的に出力端子０１あるいはｏ２に導びく
ことによシ、２つの信号の掛算出力を得るようにしたも
のである。
このような構成の場合、負荷抵抗Ｒ８側についてみれば
、電源Ｖｅｃとアース間に負荷抵抗Ｒｇ１１’ランジス
タＱ、あるいはＱ８、トランジスタＱ１あるいはＱ！、
抵抗Ｒ１あるいはＲ２、定電流源■。、が直列に挿入さ
れるため、出力のダイナミックレンジが不足しでし２ま
い、特に低電圧電源に於いては、十分な性能が得られな
い。例えば電源電圧を５ｖとすると、定電流源■。１の
バイアスをｌＶ１信号入力の・９イアスを２．５ Ｖ。
、電源Ｖｅｃとアース間に負荷抵抗Ｒｇ１１’ランジス
タＱ、あるいはＱ８、トランジスタＱ１あるいはＱ！、
抵抗Ｒ１あるいはＲ２、定電流源■。、が直列に挿入さ
れるため、出力のダイナミックレンジが不足しでし２ま
い、特に低電圧電源に於いては、十分な性能が得られな
い。例えば電源電圧を５ｖとすると、定電流源■。１の
バイアスをｌＶ１信号入力の・９イアスを２．５ Ｖ。
キャリア信号入力のバイアスを３．５■と決めても、出
力のダイナミックレンジはせいぜい１ｖしか得ることが
できない。
力のダイナミックレンジはせいぜい１ｖしか得ることが
できない。
この発明は上記の事情に対処すべくなされたもので、電
源電圧が低くても十分な出力ダイナミックレンジを確保
することができる掛算回路を提供することを目的とする
。
源電圧が低くても十分な出力ダイナミックレンジを確保
することができる掛算回路を提供することを目的とする
。
この発明は、第１の信号源からの第１の信号を差動増幅
する２つの差動増幅回路を設け、第２の信号源からの第
２の信号のレベルに応じて前記２つの差動増幅回路の差
動増幅用トランジスタのベース電位を制御することによ
り、２つの差動増幅回路を選択的にオン、オフさせ、こ
れによシ、第１、第２の信号の掛算出力を得るように構
成したものである。
する２つの差動増幅回路を設け、第２の信号源からの第
２の信号のレベルに応じて前記２つの差動増幅回路の差
動増幅用トランジスタのベース電位を制御することによ
り、２つの差動増幅回路を選択的にオン、オフさせ、こ
れによシ、第１、第２の信号の掛算出力を得るように構
成したものである。
以下、第２図を参照してこの発明の一実施例を詳細に説
明する。
明する。
図に於いて、トランジスタＱｌｌ ＋Ｑ＋ｉは一方の差
動増幅回路の差動増幅用のトランジスタである。このト
ランジスタＱｌｌ ＋Ｑ１２の各エミッタは直列接続さ
れた２つの抵抗Ｒ１，、Ｒ，、によって結合されている
。これら抵抗Ｒ１，、Ｒ，、の共通接続点は定電流源■
。１１を介して接地されている。
動増幅回路の差動増幅用のトランジスタである。このト
ランジスタＱｌｌ ＋Ｑ１２の各エミッタは直列接続さ
れた２つの抵抗Ｒ１，、Ｒ，、によって結合されている
。これら抵抗Ｒ１，、Ｒ，、の共通接続点は定電流源■
。１１を介して接地されている。
トランジスタＱ１３１Ｑ１４は他方の差動増幅回路の差
動増幅用のトランジスタである。これらトランジスタＱ
、３．Ｑ□４のエミッタ側に接続される抵抗や定電流源
は上記一方の差動増幅回路のそれらと兼用されている。
動増幅用のトランジスタである。これらトランジスタＱ
、３．Ｑ□４のエミッタ側に接続される抵抗や定電流源
は上記一方の差動増幅回路のそれらと兼用されている。
トランジスタＱ□１＋Ｑ１４のコレクタは共通接続され
、出力端子０１．に接続されるとともに負荷抵抗Ｒ１３
を介Ｌ７て電源ｖｃｃＫ接続されている。
、出力端子０１．に接続されるとともに負荷抵抗Ｒ１３
を介Ｌ７て電源ｖｃｃＫ接続されている。
トランジスタＱ１２＋Ｑ１１のコレクタは共通接続され
、出力端子０１２に接続されるとともに負荷抵抗Ｒ１４
を介して電源Ｖｃｃに接続されている。
、出力端子０１２に接続されるとともに負荷抵抗Ｒ１４
を介して電源Ｖｃｃに接続されている。
上記２つの差動増幅回路の各一方のトランジスタＱｌｌ
＋’Ｑｔｓのベースはそれぞれ抵抗Ｒ，，。
＋’Ｑｔｓのベースはそれぞれ抵抗Ｒ，，。
Ｒ１６を介してトランジスタＱ１Ｂのエミッタに接続さ
れている。同様に、各他方のトランジスタＱ１２＋Ｑ１
４０ペースはそれぞれ抵抗Ｒ１７１Ｒ１ｇを介してトラ
ンジスタＱＳＳのエミッタに接続されている。
れている。同様に、各他方のトランジスタＱ１２＋Ｑ１
４０ペースはそれぞれ抵抗Ｒ１７１Ｒ１ｇを介してトラ
ンジスタＱＳＳのエミッタに接続されている。
各トランジスタＱ１５＋Ｑ１ｇのベースはそれぞれ、第
１の信号源Ｓｌｌの一方の出力端、他方の出力端に接続
され、エミッタは電源Ｖｃｃに接続されている。
１の信号源Ｓｌｌの一方の出力端、他方の出力端に接続
され、エミッタは電源Ｖｃｃに接続されている。
一方の差動増幅回路の各トランジスタＱ□１゜Ｑ０２の
ペースはさらにトランジスタＱｔｔ＋Ｑｔｓのコレクタ
にそれぞれ接続されている。これらトランジスタＱ＋７
１ Ｑｌｌｌの各ペースは共通接続され、キャリア信号
源Ｓ１．の一方の出力端に接続されている。同様に、他
方の差動増幅回路の各トランジスタＱｔＢｔＱ１４のペ
ースはさらにトランジスタＱｓｅ＋Ｑ１゜のコレクタに
それぞれ接続されている。これらトランジスタＱ□１．
Ｑ２゜の各ペースは共通接続され、キャリア信号源Ｓ＋
Ｚの他方の出力端に接続されている。
ペースはさらにトランジスタＱｔｔ＋Ｑｔｓのコレクタ
にそれぞれ接続されている。これらトランジスタＱ＋７
１ Ｑｌｌｌの各ペースは共通接続され、キャリア信号
源Ｓ１．の一方の出力端に接続されている。同様に、他
方の差動増幅回路の各トランジスタＱｔＢｔＱ１４のペ
ースはさらにトランジスタＱｓｅ＋Ｑ１゜のコレクタに
それぞれ接続されている。これらトランジスタＱ□１．
Ｑ２゜の各ペースは共通接続され、キャリア信号源Ｓ＋
Ｚの他方の出力端に接続されている。
各トランジスタＱ１＊＋Ｑｚ。はそれぞれトランジスタ
Ｑ１？＋Ｑ２゜と差動対を成し、エミッタの各共通接続
点はそれぞれ定電流源工。１□、工。１３を介して接地
されている。
Ｑ１？＋Ｑ２゜と差動対を成し、エミッタの各共通接続
点はそれぞれ定電流源工。１□、工。１３を介して接地
されている。
上記構成に於いて動作を説明する。
今、説明をわかシやすくする為に、信号源Ｓ１１からの
信号Ｓａを一方の出力端側の信号Ｓａｔと他方の出力端
側の信号Ｓａｚに分ける。この場合、例えば信号Ｓａｘ
が実際の信号成分であり、信号Ｓａｗは基準レベルの直
流信号あるいは信号源８１１が差動増幅回路である場合
は、信号Ｓａｔと逆相の信号である。
信号Ｓａを一方の出力端側の信号Ｓａｔと他方の出力端
側の信号Ｓａｚに分ける。この場合、例えば信号Ｓａｘ
が実際の信号成分であり、信号Ｓａｗは基準レベルの直
流信号あるいは信号源８１１が差動増幅回路である場合
は、信号Ｓａｔと逆相の信号である。
信号Ｓａ＋はトランジスタロ１６．抵抗Ｒ１，。
Ｒ１６を介して各差動増幅回路の一方のトランジスタＱ
１１１ＱＩ１１のペースに供給される。同様に、信号５
ＩＬ２はトランジスタロ１６．抵抗Ｒ１７＊ Ｒ１ｓを
介して各差動増幅回路の他方のトランジスタＱ１２．Ｑ
□４のペースに供給される。したがって、各差動増幅回
路の一方のトランジスタＱ、１゜Ｑ□３のコレクタには
、差動出力（Ｓａ＋ −５ａ２）が得られ、他方のトラ
ンジスタＱ＋２ ＋Ｑ１４のコレクタには、上記差動出
力（Ｓａｌ−８ａ２）とは逆相の差動出力（５ａ２−８
ａｔ ）が得られる。
１１１ＱＩ１１のペースに供給される。同様に、信号５
ＩＬ２はトランジスタロ１６．抵抗Ｒ１７＊ Ｒ１ｓを
介して各差動増幅回路の他方のトランジスタＱ１２．Ｑ
□４のペースに供給される。したがって、各差動増幅回
路の一方のトランジスタＱ、１゜Ｑ□３のコレクタには
、差動出力（Ｓａ＋ −５ａ２）が得られ、他方のトラ
ンジスタＱ＋２ ＋Ｑ１４のコレクタには、上記差動出
力（Ｓａｌ−８ａ２）とは逆相の差動出力（５ａ２−８
ａｔ ）が得られる。
トランジスタＱ１７〜Ｑ２０等から成る回路は、キャリ
ア信号源Ｓ１□からのキャリア信号のレベルに応じて上
記２つの差動増幅回路を選択的にオン、オフするもので
ある。すなわち、今、トランジスタＱ１７ ＋ Ｑｌｇ
のペース電位をロウレベルとし、トランジスタＱ１ｇ＋
Ｑ２（Ｈのペース電位をハイレベルとするようなキャリ
ア信号ｓｂが出力されているとすると、トランジスタＱ
、７゜Ｑｌｌｌがオフ、トランジスタＱ１ｇ＋Ｑ２゜が
オンする。
ア信号源Ｓ１□からのキャリア信号のレベルに応じて上
記２つの差動増幅回路を選択的にオン、オフするもので
ある。すなわち、今、トランジスタＱ１７ ＋ Ｑｌｇ
のペース電位をロウレベルとし、トランジスタＱ１ｇ＋
Ｑ２（Ｈのペース電位をハイレベルとするようなキャリ
ア信号ｓｂが出力されているとすると、トランジスタＱ
、７゜Ｑｌｌｌがオフ、トランジスタＱ１ｇ＋Ｑ２゜が
オンする。
トランジスタＱ１ｇ＋Ｑ２゜がオンすることにより、各
定電流源”ｏｌａ ＋ ”ｎｔｓの電流１ａ 、 Ｉｂ
がそれぞれ抵抗Ｒ１６，Ｒ，、に流れ、抵抗Ｒ１６゜１
１．８の電位降下によって他方の差動増幅回路のトラン
ジスタＱ、ａ ＋ Ｑｌ ４のペース電位が下がシ、オ
フする。一方、トランジスタＱ１？ ＩＱｌｇがオフす
ることにより、一方の差動増幅回路のトランジスタＱ１
１ 、Ｑｌｚのペース電位が下がることはなく、これら
はオンする。
定電流源”ｏｌａ ＋ ”ｎｔｓの電流１ａ 、 Ｉｂ
がそれぞれ抵抗Ｒ１６，Ｒ，、に流れ、抵抗Ｒ１６゜１
１．８の電位降下によって他方の差動増幅回路のトラン
ジスタＱ、ａ ＋ Ｑｌ ４のペース電位が下がシ、オ
フする。一方、トランジスタＱ１？ ＩＱｌｇがオフす
ることにより、一方の差動増幅回路のトランジスタＱ１
１ 、Ｑｌｚのペース電位が下がることはなく、これら
はオンする。
同様に、トランジスタＱ１７＋Ｑ１ｇのベース電位ヲハ
イレペル、トランジスタＱ工９１Ｑ２゜のペース電位を
ロウレベルとするようなキャリア信号ｓｂが出力されて
いるとすると、今度は、一方の差動増幅回路のトランジ
スタＱｌｌ ＋Ｑ＋ｔがオフし、他方の差動増幅回路の
トランジスタＱ１３゜Ｑｌ４がオンする。
イレペル、トランジスタＱ工９１Ｑ２゜のペース電位を
ロウレベルとするようなキャリア信号ｓｂが出力されて
いるとすると、今度は、一方の差動増幅回路のトランジ
スタＱｌｌ ＋Ｑ＋ｔがオフし、他方の差動増幅回路の
トランジスタＱ１３゜Ｑｌ４がオンする。
このように、上記２つの差動増幅回路は、キャリア信号
ｓｂのレベルに応じてトランジスタＱｌｌ〜Ｑ＋４のペ
ース電位を制御することにより、選択的にオン、オフさ
れる。
ｓｂのレベルに応じてトランジスタＱｌｌ〜Ｑ＋４のペ
ース電位を制御することにより、選択的にオン、オフさ
れる。
今、出力端子０１１に導びかれる信号を代表として考え
ると、この出力端子０１□は２つの差動増幅回路に於い
て、逆相の差動出力を得るトランジスタＱ、□、Ｑ１４
のコレクタの共通接続点に接続されている。したがって
、一方の差動増幅回路がオンしているときは、その出力
は差動出力（Ｓａ＋ −８ａｗ ）となシ、他方の差動
増幅回路がオンしているときは、その出力は差動出力（
５ａｚ−８ａｔ ）となる。したがって、キャリア信号
Ｓ１）のレベルに応じて極性の異なる差動出力が得られ
、信号Ｓａとキャリア信号ｓｂの掛算出力が得られるこ
とになる。この場合、一方の差動増幅回路がオンしてい
るときのゲインＧ１は、Ｒ３３ Ｇ１−□−・・・（１） Ｒ１，十Ｒ１２ となり、他方の差動増幅回路がオンしているときのゲイ
ンＧ２は、 １Ｂ Ｇ −−□ ・・・（２） Ｒ，、十Ｒ１゜ となる。
ると、この出力端子０１□は２つの差動増幅回路に於い
て、逆相の差動出力を得るトランジスタＱ、□、Ｑ１４
のコレクタの共通接続点に接続されている。したがって
、一方の差動増幅回路がオンしているときは、その出力
は差動出力（Ｓａ＋ −８ａｗ ）となシ、他方の差動
増幅回路がオンしているときは、その出力は差動出力（
５ａｚ−８ａｔ ）となる。したがって、キャリア信号
Ｓ１）のレベルに応じて極性の異なる差動出力が得られ
、信号Ｓａとキャリア信号ｓｂの掛算出力が得られるこ
とになる。この場合、一方の差動増幅回路がオンしてい
るときのゲインＧ１は、Ｒ３３ Ｇ１−□−・・・（１） Ｒ１，十Ｒ１２ となり、他方の差動増幅回路がオンしているときのゲイ
ンＧ２は、 １Ｂ Ｇ −−□ ・・・（２） Ｒ，、十Ｒ１゜ となる。
以上詳述したようにこの実施例は、信号源Ｓ１□の信号
Ｓａを差動増幅する２つの差動増幅回路を設け、キャリ
ア信号Ｓａのレベルに応じて上記２つの差動増幅回路の
各トランジスタＱｌｌ〜Ｑ１４のベース電位を制御する
ことによシ、２つの差動増幅回路を選択的にオン、オフ
し、信号Ｓａとキャリア信号ｓｂとの掛算出力を得るよ
うに構成したものである。
Ｓａを差動増幅する２つの差動増幅回路を設け、キャリ
ア信号Ｓａのレベルに応じて上記２つの差動増幅回路の
各トランジスタＱｌｌ〜Ｑ１４のベース電位を制御する
ことによシ、２つの差動増幅回路を選択的にオン、オフ
し、信号Ｓａとキャリア信号ｓｂとの掛算出力を得るよ
うに構成したものである。
このような構成によれば、掛算出力のダイナミックレン
ジを得るのに、トランジスタトシて１段の卜２ンジスタ
（トランジスタＱｌｌ〜Ｑ１４）だけを考慮すればよく
、低電源電圧でも、十分かダイナミックレンジを確保す
ることができる。
ジを得るのに、トランジスタトシて１段の卜２ンジスタ
（トランジスタＱｌｌ〜Ｑ１４）だけを考慮すればよく
、低電源電圧でも、十分かダイナミックレンジを確保す
ることができる。
例えば、電源電圧が５ｖのとき、定電流源Ｉ。１゜〜Ｌ
１Ｂの′ゞイアスを１Ｖ、キャリア信号ｓｂの入力バイ
アスを２Ｖ、信号Ｓａの入力バイアスをトランジスタＱ
、Ｉ〜Ｑ＋４のペース端で２．５ｖに設定すると、トラ
ンジスタＱｌｌ〜Ｑ１４（ｒ）コＶｐり出力のダイナミ
ックレンジは約２Ｖとなシ、従来回路の２倍のものを確
保することができる。
１Ｂの′ゞイアスを１Ｖ、キャリア信号ｓｂの入力バイ
アスを２Ｖ、信号Ｓａの入力バイアスをトランジスタＱ
、Ｉ〜Ｑ＋４のペース端で２．５ｖに設定すると、トラ
ンジスタＱｌｌ〜Ｑ１４（ｒ）コＶｐり出力のダイナミ
ックレンジは約２Ｖとなシ、従来回路の２倍のものを確
保することができる。
このようにこの発明によれば、電源電圧が低くても十分
な出力ダイナミックレンジを確保することができる掛算
回路を提供することができる。
な出力ダイナミックレンジを確保することができる掛算
回路を提供することができる。
第１図は従来の掛算回路を示す回路図、第２図はこの発
明に係る掛算回路の一実施例を示す回路図である。 Ｑ目〜Ｑ２０・・・トランジスタ、ＲＩＩ〜Ｒ１８・・
・抵抗、■ｏ工、〜Ｉ０＋１・・・定電流源、ｓｌｌ・
・・信号源、”’ｉ１１・・・キャリア信号源、Ｖｃｃ
・・・電源、０．、 。 ０．２・・・出力端子。 第１図 第２ 図
明に係る掛算回路の一実施例を示す回路図である。 Ｑ目〜Ｑ２０・・・トランジスタ、ＲＩＩ〜Ｒ１８・・
・抵抗、■ｏ工、〜Ｉ０＋１・・・定電流源、ｓｌｌ・
・・信号源、”’ｉ１１・・・キャリア信号源、Ｖｃｃ
・・・電源、０．、 。 ０．２・・・出力端子。 第１図 第２ 図
Claims (1)
- 【特許請求の範囲】 第１の信号源からの第１の信号な差動増幅する第１、第
２のトランジスタを有する第１の差動増幅回路と、 前記第１の信号源からの第１の信号を差動増幅する酌３
、第４のトランジスタを有する第２の差動増幅回路と、 前記第１、第２の差動増幅回路とで互いに逆相の差動出
力を得る２組の一対の出力端のうちの少ガくとも一方の
一対の出力端に接続される負荷回路と、 第２の信号源からの第２の信号レベルに応じて前記第１
〜第４のトランジスタのペース％Ｊｔを制御することに
よシ前記第１、第２の差′６ＪＪＪ増幅回路を選択的に
オン、オフさせるスイッチング回路とを具備し、前記第
１、第２の信号の掛算出力を前記負荷回路が接続される
出力端から得るように構成したことを特徴とする掛算回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238671A JPS60130204A (ja) | 1983-12-17 | 1983-12-17 | 掛算回路 |
| KR1019840007743A KR890004672B1 (ko) | 1983-12-17 | 1984-12-07 | 곱셈 회로 |
| US06/680,789 US4614911A (en) | 1983-12-17 | 1984-12-12 | Balanced modulator circuit |
| GB08431532A GB2151863B (en) | 1983-12-17 | 1984-12-13 | Multiplier circuit |
| DE3446000A DE3446000C2 (de) | 1983-12-17 | 1984-12-17 | Multiplizierschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238671A JPS60130204A (ja) | 1983-12-17 | 1983-12-17 | 掛算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130204A true JPS60130204A (ja) | 1985-07-11 |
Family
ID=17033581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238671A Pending JPS60130204A (ja) | 1983-12-17 | 1983-12-17 | 掛算回路 |
Country Status (5)
| Country | Link |
|---|---|
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