JP2963933B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JP2963933B2 JP2963933B2 JP1284749A JP28474989A JP2963933B2 JP 2963933 B2 JP2963933 B2 JP 2963933B2 JP 1284749 A JP1284749 A JP 1284749A JP 28474989 A JP28474989 A JP 28474989A JP 2963933 B2 JP2963933 B2 JP 2963933B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２個の電流入力端子を備えた演算増幅回路
に関する。
に関する。
２個の電流入力の差成分の信号を取り出す回路とし
て、第２図に示す回路がある。これは、計装用贈幅回路
（インストルメンテイションアンプ）と呼ばれる回路で
あり、信号源からの微弱な電流信号を増幅するために広
く使用されている。
て、第２図に示す回路がある。これは、計装用贈幅回路
（インストルメンテイションアンプ）と呼ばれる回路で
あり、信号源からの微弱な電流信号を増幅するために広
く使用されている。
この回路は、一方の入力端子１に入力する電流信号を
電圧信号に変換し増幅する第１の演算増幅回路２、他方
の入力端子３に入力する電流信号を電圧信号に変換し増
幅する第２の演算増幅回路４、両演算増幅回路２、４か
ら出力する電圧信号の差成分を増幅して出力端子５に出
力する第３の演算増幅回路６から構成されている。
電圧信号に変換し増幅する第１の演算増幅回路２、他方
の入力端子３に入力する電流信号を電圧信号に変換し増
幅する第２の演算増幅回路４、両演算増幅回路２、４か
ら出力する電圧信号の差成分を増幅して出力端子５に出
力する第３の演算増幅回路６から構成されている。
R1、R1′は電流／電圧変換用の帰還抵抗である。R2、
R2′は入力抵抗、R3、R3′は帰還抵抗であり、演算増幅
回路６における利得は、抵抗R2の値をR2、抵抗R3の値を
R3とすると、R3/R2で決まる。E1、E2はバアイス電源で
ある。
R2′は入力抵抗、R3、R3′は帰還抵抗であり、演算増幅
回路６における利得は、抵抗R2の値をR2、抵抗R3の値を
R3とすると、R3/R2で決まる。E1、E2はバアイス電源で
ある。
第１〜第３の演算増幅回路２、４、６は同一構成であ
るので、第１の演算増幅回路２を代表して説明すると、
エミッタが定電流源I1に共通接続された差動接続のトラ
ンジスタQ1、Q2の能動負荷としてカレントミラー接続の
トランジスタQ3〜Q5が接続されている。このカレントミ
ラー回路（第１のカレントミラー回路）はエミッタホロ
ワトランジスタQ3により基準側トランジスタQ4と出力側
トランジスタQ5にベース電流を供給する回路である。そ
して、そのトランジスタQ5のコレクタから取り出された
出力が、トランジスタQ6〜Q8及び定電流源I2,I3からな
る出力回路を経由して出力する。C1は位相補償用のコン
デンサである。また、７は反転入力端子、８は非反転入
力端子、９は出力端子である。
るので、第１の演算増幅回路２を代表して説明すると、
エミッタが定電流源I1に共通接続された差動接続のトラ
ンジスタQ1、Q2の能動負荷としてカレントミラー接続の
トランジスタQ3〜Q5が接続されている。このカレントミ
ラー回路（第１のカレントミラー回路）はエミッタホロ
ワトランジスタQ3により基準側トランジスタQ4と出力側
トランジスタQ5にベース電流を供給する回路である。そ
して、そのトランジスタQ5のコレクタから取り出された
出力が、トランジスタQ6〜Q8及び定電流源I2,I3からな
る出力回路を経由して出力する。C1は位相補償用のコン
デンサである。また、７は反転入力端子、８は非反転入
力端子、９は出力端子である。
ところが、この回路では、電流／電圧変換用に２個、
差電圧増幅用に１個の合計で３個の演算増幅回路を必要
とするので、IC化する際に素子面積特大（特に位相補償
用コンデンサC1が大きな面積を占める。）によるコスト
アップを免れることはできず、また各々の演算増幅回路
のオフセット電圧、オフセット電圧温度ドリフト等が出
力信号加算されるために、これに対する対策を施す必要
から回路やレイアウトの設計が非常に困難であるという
問題があった。
差電圧増幅用に１個の合計で３個の演算増幅回路を必要
とするので、IC化する際に素子面積特大（特に位相補償
用コンデンサC1が大きな面積を占める。）によるコスト
アップを免れることはできず、また各々の演算増幅回路
のオフセット電圧、オフセット電圧温度ドリフト等が出
力信号加算されるために、これに対する対策を施す必要
から回路やレイアウトの設計が非常に困難であるという
問題があった。
本発明の目的は１個の演算増幅回路に若干の回路を付
加して構成し、上記した問題を一掃した演算増幅回路を
提供することである。
加して構成し、上記した問題を一掃した演算増幅回路を
提供することである。
このために本発明は、第１のレントミラー回路からな
る能動負荷を有する差動増幅回路と、該差動増幅回路の
出力を受けて増幅する出力回路とを具備する演算増幅回
路において、 上記第１のカレントミラー回路のベース電流供給点と
基準側のトランジスタのベースとの間及び上記ベース電
流供給点と出力側トンジスタのベースとの間の各々に接
続した抵抗と、第１の入力電流を基準電流とし出力電流
を上記第１のカレントミラー回路の基準側トランジスタ
のベースに供給する第２のカレントミラー回路と、第２
の入力電流を基準電流とし出力電流を上記第１のカレン
トミラー回路の出力側トランジスタのベースに供給する
第３のカレントミラー回とを設けて構成した。
る能動負荷を有する差動増幅回路と、該差動増幅回路の
出力を受けて増幅する出力回路とを具備する演算増幅回
路において、 上記第１のカレントミラー回路のベース電流供給点と
基準側のトランジスタのベースとの間及び上記ベース電
流供給点と出力側トンジスタのベースとの間の各々に接
続した抵抗と、第１の入力電流を基準電流とし出力電流
を上記第１のカレントミラー回路の基準側トランジスタ
のベースに供給する第２のカレントミラー回路と、第２
の入力電流を基準電流とし出力電流を上記第１のカレン
トミラー回路の出力側トランジスタのベースに供給する
第３のカレントミラー回とを設けて構成した。
以下、本発明の実施例について説明する。第１図はそ
の一実施例の演算増幅回路を示す図である。同図におい
て、第２図に説明した演算増幅回路２におけるものと同
一のものには同一の符号を付した。
の一実施例の演算増幅回路を示す図である。同図におい
て、第２図に説明した演算増幅回路２におけるものと同
一のものには同一の符号を付した。
本実施例では、カレントミラー回路内のトランジスタ
Q3のエミッタとトランジスタQ4、Q5のベースとの間に各
々抵抗R6、R7を接続している、また、本実施例では、電
流信号が入力する入力端子10を新たに設けて、ここに入
力する電流を基準電流とするカレントミラー回路を（第
２のカレントミラー回路）をトランジスタQ9、Q10で構
成し、その出力側トランジスタQ10のコレクタをトラン
ジスタQ4のベースに接続している。また、別の電流信号
が入力する別の入力端子11も新たに設け、ここに入力す
る電流を基準電流とする別のカレントミラー回路（第３
のカレントミラー回路）をトランジスタQ11、Q12で構成
して、その出力側トランジスタQ12のコレクタをトラン
ジスタQ5のベースに接続している。R8は反転入力端子７
と出力端子９間に接続した帰還抵抗、R9は両入力端子
７、８間に接続した入力端子、E3はバイアス電源であ
る。
Q3のエミッタとトランジスタQ4、Q5のベースとの間に各
々抵抗R6、R7を接続している、また、本実施例では、電
流信号が入力する入力端子10を新たに設けて、ここに入
力する電流を基準電流とするカレントミラー回路を（第
２のカレントミラー回路）をトランジスタQ9、Q10で構
成し、その出力側トランジスタQ10のコレクタをトラン
ジスタQ4のベースに接続している。また、別の電流信号
が入力する別の入力端子11も新たに設け、ここに入力す
る電流を基準電流とする別のカレントミラー回路（第３
のカレントミラー回路）をトランジスタQ11、Q12で構成
して、その出力側トランジスタQ12のコレクタをトラン
ジスタQ5のベースに接続している。R8は反転入力端子７
と出力端子９間に接続した帰還抵抗、R9は両入力端子
７、８間に接続した入力端子、E3はバイアス電源であ
る。
さて、この回路では、入力端子10、11に電流が流れな
いときは、トランジスタQ10、Q12のコレクタ電流は零で
あるので、出力端子９にはバイアス電源E3の電圧（値は
E3）が現れる。
いときは、トランジスタQ10、Q12のコレクタ電流は零で
あるので、出力端子９にはバイアス電源E3の電圧（値は
E3）が現れる。
ここで、入力端子10、11に図示しない電流信号源から
電流Ia、Ibが流れると、この電流はカレントミラー作用
によりトランジスタQ10、Q12のコレクタに流れて、抵抗
R6、R7にその電流Ia、Ibに対応した電圧が生じる。つま
り、ここで電流／電圧変換が行われる。
電流Ia、Ibが流れると、この電流はカレントミラー作用
によりトランジスタQ10、Q12のコレクタに流れて、抵抗
R6、R7にその電流Ia、Ibに対応した電圧が生じる。つま
り、ここで電流／電圧変換が行われる。
そして、この電流Ia、Ibによる電圧に差が生じると、
トランジスタQ4、Q5のベース電圧に差が生じて、そのト
ランジスタQ4、Q5のコレクタに流れる電流Ic、Idのバラ
ンスが崩れる。従って、トランジスタQ1、Q2のコレクタ
電流にも差が生じ、見掛け上電圧入力端子７、８の間に
オフセット電圧が生じたことになる。このオフセット電
圧は、抵抗R8、R9により決まる電圧利得で増幅されて、
出力端子９に現れる。
トランジスタQ4、Q5のベース電圧に差が生じて、そのト
ランジスタQ4、Q5のコレクタに流れる電流Ic、Idのバラ
ンスが崩れる。従って、トランジスタQ1、Q2のコレクタ
電流にも差が生じ、見掛け上電圧入力端子７、８の間に
オフセット電圧が生じたことになる。このオフセット電
圧は、抵抗R8、R9により決まる電圧利得で増幅されて、
出力端子９に現れる。
以下、詳細に説明する。但し、抵抗R6とR7の値は同値
のRo、hFE＝∞とする。
のRo、hFE＝∞とする。
いま、トランジスタQ4のベース・エミッタ間電圧をV
BE4、トランジスタQ5のベース・エミッタ間電圧をVBE5
とすると、トランジスタQ4側からみたトランジスタQ3の
エミッタ電圧VE3は、 VE3＝VBE4＋Ia・R6 …（１） また、トランジスタQ4側からみたトランジスタQ3のエミ
ッタ電圧VE3は、 VE3＝VBE5＋Ib・R7 …（２） となる。また、VTをサーマル電圧（＝kT/q）、Isをダイ
オード逆方向飽和電流とすると、 である。よって、（１）式、（２）式は、 となる。一方、VOFFをオフセット電圧とすると、 となる。ここで、式（５）と式（６）から、 であるので、 となり、この（９）式の左項は（７）の右項と同一であ
る。従って、 VOFF＝Ro（Ia−Ib） …（10） となる。そして、出力電圧Voは、 となり、両入力電流IaとIbの差分に対応した出力電圧を
得ることできる。
BE4、トランジスタQ5のベース・エミッタ間電圧をVBE5
とすると、トランジスタQ4側からみたトランジスタQ3の
エミッタ電圧VE3は、 VE3＝VBE4＋Ia・R6 …（１） また、トランジスタQ4側からみたトランジスタQ3のエミ
ッタ電圧VE3は、 VE3＝VBE5＋Ib・R7 …（２） となる。また、VTをサーマル電圧（＝kT/q）、Isをダイ
オード逆方向飽和電流とすると、 である。よって、（１）式、（２）式は、 となる。一方、VOFFをオフセット電圧とすると、 となる。ここで、式（５）と式（６）から、 であるので、 となり、この（９）式の左項は（７）の右項と同一であ
る。従って、 VOFF＝Ro（Ia−Ib） …（10） となる。そして、出力電圧Voは、 となり、両入力電流IaとIbの差分に対応した出力電圧を
得ることできる。
以上のように、１個の演算増幅回路に抵抗R6、R7によ
る電流／電圧変換部やカレントミラー回路を付加するの
みで、２個の電流信号の差分を増幅した電圧信号を得る
ことができる。
る電流／電圧変換部やカレントミラー回路を付加するの
みで、２個の電流信号の差分を増幅した電圧信号を得る
ことができる。
以上のように本発明によれば、１個の演算増幅回路に
若干の回路を付加した簡単な回路で従来と同様に２個の
電流信号の差分に対応した電圧信号を得ることができ、
また演算増幅器が１個であるところから、３個を使用す
る従来の回路のようにドリフトの差異等の対策を施す必
要がないという利点がある。
若干の回路を付加した簡単な回路で従来と同様に２個の
電流信号の差分に対応した電圧信号を得ることができ、
また演算増幅器が１個であるところから、３個を使用す
る従来の回路のようにドリフトの差異等の対策を施す必
要がないという利点がある。
第１図は本発明の一実施例の演算増幅回路の回図、第２
図は従来の演算増幅回路の回路図である。 ７……反転入力端子、８……非反転入力端子、９……出
力端子、10、11……電流入力端子。
図は従来の演算増幅回路の回路図である。 ７……反転入力端子、８……非反転入力端子、９……出
力端子、10、11……電流入力端子。
Claims (1)
- 【請求項１】第１のカレントミラー回路からなる能動負
荷を有する差動増幅回路と、該差動増幅回路の出力を受
けて増幅する出力回路とを具備する演算増幅回路におい
て、 上記第１のカレントミラー回路のベース電流供給点と基
準側トランジスタのベースとの間及び上記ベース電流供
給点と出力側トランジスタのベースとの間の各々に接続
した抵抗と、第１の入力電流を基準電流とし出力電流を
上記第１のカレントミラー回路の基準側トランジスタの
ベースに供給する第２のカレントミラー回路と、第２の
入力電流を基準電流とし出力電流を上記第１のカレント
ミラー回路の出力側トランジスタのベースに供給する第
３のカレントミラー回路とを設けたことを特徴とする演
算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284749A JP2963933B2 (ja) | 1989-11-02 | 1989-11-02 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284749A JP2963933B2 (ja) | 1989-11-02 | 1989-11-02 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03147411A JPH03147411A (ja) | 1991-06-24 |
| JP2963933B2 true JP2963933B2 (ja) | 1999-10-18 |
Family
ID=17682502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284749A Expired - Fee Related JP2963933B2 (ja) | 1989-11-02 | 1989-11-02 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963933B2 (ja) |
-
1989
- 1989-11-02 JP JP1284749A patent/JP2963933B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03147411A (ja) | 1991-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |