KR960006384B1

KR960006384B1 - 와이드 전압동작을 위한 풀-다운회로

Info

Publication number: KR960006384B1
Application number: KR1019930028019A
Authority: KR
Inventors: 박연준
Original assignee: 금성일렉트론주식회사; 문정환
Priority date: 1993-12-16
Filing date: 1993-12-16
Publication date: 1996-05-15
Also published as: KR950020737A

Abstract

내용 없음.

Description

와이드 전압동작을 위한 풀-다운회로

제1도는 종래의 반도체 메모리 장치의 주변회로의 회로도.

제2도는 본 발명에 따른 반도체 메모리 장치의 주변회로의 회로도.

제3도는 범프 테스트 결과를 표로 나타낸 도.

제4도는 전압원에 따른 센싱 레벨의 변화를 보인도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 SRAM에서 와이드 전압동작을 위한 풀--다운회로에 관한 것이다.

반도체 메모리 장치의 급속한 발전에 다양한 제품에 반도체 메모리 장치의 사용에 대한 수요가 증대되어 왔다. 그러나, 제품마다 요구되는 사양이 천차 만별하며, 특히 공급전압원은 제품의 특성에 따라 매우양하다. 따라서, 각 제품에 요구되는 공급전압원에 맞게 동작하는 반도체 메모리 장치가 필요하게 되었다.

일반적으로, SRAM에서는 5V 동작전압이 많이 사용되나 휴대용 제품에서는 3V 동작전압이 요구된다. 그러나, 반도체 메모리 장치에서 풀-다운회로가 없는 경우에 데이타 라인들간의 전압차, 즉 센싱 전압은 크나 리드 속도가 느리기 때문에 사용이 불가하다. 리드속도가 느린것은 기억소자의 모스 트랜지스터의 센싱능력이 작기 때문이다. 반면, 풀-다운회로가 있는 경우 5V 동작 제품에서는 정상 동작을 하나 3V 제품에서는 센싱 전압이 매우 작아 이를 읽기 위한 동작을 할 수 없어 이도 사용할 수 없다.

따라서, 본 발명은 SRAM의 동작전압을 3V∼5V로 사용하기 위하여 광범위한 공급 전압원에서도 안정하게 동작할 수 있는 와이드 전압 동작을 위한 풀-다운회로를 제공하는 것이 목적이다.

상기 목적을 달성하기 위하여 본 발명에 따른 와이드 전압 동작을 위한 풀-다운회로는 데이타 라인들에 접속되는 드레인 전극들 및 접지되는 소스 전극들을 갖는 제9 및 10모스트랜지스터들과, 제어부의 출력과 상기 제9 및 10모스트랜지스터들의 게이트들 사이에 접속되고 게이트 전극과 드레인 전극이 상호 접속되는 직렬 접속된 제11 및 12모스트랜지스터들과, 제어부로 부터 오는 신호를 받는 게이트전극, 제12모스트랜지스터의 소스전극에 연결되는 드레인 전극 및 접지되는 소스전극을 갖는 제13모스트랜지스터를 포함한다.

본 발명에 따른 와이드 전압 동작을 위한 풀-다운회로의 동작을 서술하기 전에 종래의 풀-다운회로를 첨부된 도면을 참조하여 서술하면 다음과 같다.

제1도는 종래의 반도체 메모리 장치의 주변회로(100)를 도시한 것이다.

제1도에서 반도체 메모리 장치의 주변회로(100)는 비트라인들의 DC전위를 끌어 올려주는 풀-업회로(10)와, 비트라인들의 전위레벨을 동일하게 해주는 이퀄라이즈부(20)와, 메모리 셀 어레이(30)와, 컬럼을 선택하는 컬럼선택부(40)와, 칩을 인에이블시키는 칩인에이블루(50)와, 데이타 라인들의 DC전위를 끌어 내려주는 풀-다운회로(60)와, 풀-다운회로(60)를 제어하는 제어부(70)와, 데이타 라인들의 전위를 감지하는 센스앰프(80)와, 데이타 라이트-인회로(90) 등으로 구성된다.

풀-업회로(10)는 제1,2 및 3N--모스 트랜지스터들(M1∼M3)로 구성된다. 제1,2 및 3N-모스 트랜지스터들(M1∼M3)의 게이트 전극들은 전압원(Vcc)을 인가받고, 제1,2 및 3N-모스 트랜지스터들(M1∼M3)의 드레인 전극들은 전압원(Vcc)에 접속되어 있다.

제3N-모스트랜지스터의 드레인 및 소스 전극들은 제1 및 2N-모스 트랜지스터들(M1,M2)의 소스적극들에 연결됨과 동시에 메모리 셀 어레이(30)의 한쌍의 비트라인에 접속된다. 이퀄라이즈부(20)는 제4N-모스트랜지스터(M4)로 구성되며, 이의 게이트 전극은 이퀄라이즈 인에이블 신호(EN)를 받는다. 그리고, 이의 드레인 및 소수 전극들은 메모리 셀 어레이(30)의 한쌍의 비트라인에 집속된다.

컬럼 선택부(40)는 컬럼 선택신호(CS)를 받는 게이트 전극들 및 메모리 셀 어레이의 비트라인들에 접속되는 드레인 전극들을 갖는 제5 및 6N-모스트랜지스터들(M5,M6)로 이루어졌다. 그리고, 이들의 소스 전극들은 한쌍의 데이타 라인에 접속되어 있다.

칩 인에이블부(50)는 제7 및 8N-모스트랜지스터들(M7,M8)로 구성된다. 이들의 게이트 전극들은 칩 인에이블 신호를 받고, 이들의 드레인 전극들은 전압원(Vcc)을 공급받으며, 소스전극들은 한쌍의 데이타 라인에 연결된다.

풀-다운회로(60)는 제어신호(CT)는 제어신호(CT)를 받는 게이트 전극들, 데이타 라인들에 접속되는 드레인 전극들 및 접지되는 소소 전극들을 갖는 제9 및 제10N-모스트랜지스터들(M9,M10)로 구성된다.

제어부(70)는 프리 디코더(도시하지 않음)로부터 오는 블럭선택신호(BS) 및 센스 인에이블신호(SEN)를 받아 제어신호(CT)를 발생하며, 블럭선택신호(BS) 및 센스 인에이블신호(SEN)를 수신하여 수신된 신호들을 NAND게이팅하는 NAND 게이트(ND)와, NAND게이트(ND)의 출력신호를 반전시키는 인버터(I)를 포함한다.

풀업회로(10)는 비트라인들의 DC 전위를 높혀준다.

이퀄라이즈부(20)의 N-모스트랜지스터(M4)의 게이트 전극에 이퀄라이즈 인에이블 신호가 인가되면 두비트라인의 DC 전원 레벨이 동일하게 된다.

센스 인에이블 신호 및 프리디코더로 부터의 블럭신호가 각각 하이레벨 신호일때 제어부(70)의 NAND게이트(ND)의 출력은 로우레벨이 된다. 이 로우레벨신호는 인버터(I)를 통해 하이레벨신호로 변하여 부터 하이레벨 신호를 받아 턴온된다. 따라서, 데이타 라인들은 두 N-모스트랜지스터들(M9, M10)의 턴온 저항만큼 전위가 떨어진다.

이때, 컬럼선택부(40)의 두 N-모스트랜지스터들(M5,M6)의 게이트 전극들에 하이레벨의 컬럼선택신호가인가되면 두 N-모스트랜지스터들(M5,M6)은 턴온된다. 그러면, 메모리 셀 어레이(30)의 비트 라인들이 데이타. 라인들에 연결된다. 따라서, 비트라인들의 DC 전위차가 데이타 라이들에 전달된다.

센스 앰프(80)는 데이타 라인들의 DC전위를 읽어들인다. 센스앰프(80)가 동작되면 풀-다운회로(60)도 향상하게 되여 데이타 라인들의 전위를 낮추어 준다.

풀-다운회로(60)의 동작에 의해서 5V 동작에서는 센스앰프(80)에서 리드 동작을 정상적으로 하나 3V이하에서는 데이타 라인의 전위가 너무 낮아 메모리 셀 어레이(30)에서 발생된 비트라인들의 전위차만큼 데이타 라인들의 전위차를 센스 앰프(80)에 전달하지 못한다. 이에 대한 이유는 후술한다.

이제, 본 발명에 따른 와이드 전압 동작을 위한 풀-다운회로를 첨부된 도면을 참조하여 설명한다.

여기서, 제1도와 동일한 부분은 동일한 참조번호를 부여한다. 제2도는 본 발명에 따른 반도체 메모리 장치의 주변회로(200)를 도시한 것이다.

제2도는 제1도와 비교하여 풀-다운회로(110)의 부분이 다르다.

본 발명에 따른 풀-다운회로(110)는 종래의 풀다운(60)에 비하여 제9 및 10N-모스트랜지스터들(M9,M10)의 게이트들과 제어부(10)의 인버터(I)사이에 게이트전극과 드레인 전극이 상호 접속되는 직렬 접속된 두 제11 및 12N-모스트랜지스터들(M11,M12)와, 제어부(70)의 NAND게이트(ND)의 출력신호를 받는게이트전극, 제12N-모스트랜지스터(M13)의 소스전극에 연결되는 드레인 전극 및 접지되는 소스전극을 갖는 제13N-모스트랜지스터(M13)을 더 포함한다.

우선, 풀-다운회로(110)가 5V에서 동작하는 경우를 설명한다.

센스앰프(80)가 온되면 제어부(70)의 하이레벨의 출력신호가 풀-다운회로(110)에 공급된다. 이때, 게이트전극을 통해 인버터(I)의 출력신호를 받는 제11N-모스트랜지스터(M11)는 턴온된다. 이때, 게이트전극을 통해 인버터(I)의 출력신호를 받는 제11N-모스트랜지스터(M11)는 턴온된다. 제11N-모스트랜지스터(M11)의 문턱전압만큼 강하된 전압이 그의 소스전극을 통해 제12N-모스트랜지스터(M12)의 게이트 전극에 인가된다. 이에 따라 N-모스트랜지스터(M12)도 턴온된다. 여기에서도, 그의 문턱전압만큼의 전압이 강하된다. 강하된 전압은 제9 및 10N--모스트랜지스터들(M9,M10)의 게이트 전극들에 공급된다.

따라서, 제 9 및 10N-모스트랜지스터들(M9,M10)은 제11 및 12N-모스트랜지스터(M11,M12)의 문턱전압만큼 강하된 전압을 수신하게 된다. 즉, 두 N-모스트랜지스터들(M11,M12)의 문턱전압 1.8V가 떨어진 전압 3.2V를 받는다. 결과적으로, 제9 및 10N-모스트랜지스터들(M9,M10)이 턴온되어 풀-다운 동작이 일어난다.

그러나, 풀-다운회로(110)가 3V에서 동작하는 경우 직렬 접속된 두 N-모스트랜지스터들(M11,M12)의 문턱전압 1.8V만큼 떨어진 전압 1.2V가 제9 및 10N-모스트랜지스터들(M9,M10)의 게이트들에 인가되므로 이들 N-모스트랜지스터들(M9,M10)은 턴오프된다. 따라서, 전압원이 3V이하인 경우에는 풀-다운 동작이일어나지 않는다.

제13N-모스트랜지스터(M13)는 센스앰프(80)가 오프될때 풀-다운회로(110)를 로우레벨 만들기 위해 제공되어 있다. 센스앰프(80)가 오프되면 제어부(70)의 NAND게이트(ND)의 출력신호는 하이 레벨이 된다. 게이트 전극을 통해 NAND게이트(ND)의 출력신호를 받는 13N-모스트랜지스터(M13)는 턴온된다. 따라서, 제13N-모스트랜지스터(M13)을 통해 제9 및 10N-모스트랜지스터들(M9,M10)의 게이트 전극들은 접지전압(Vss)을 공급받는다.

제3도는 범프(bump)테스트 결과를 표로 나타낸 도이다.

제4도는 전압원(Vcc)에 따른 센싱 레벨(△V)의 변화를 표로 나타낸 도이다.

본 발명에 따르면, 와이드 전압동작을 위한 풀-다운회로는 3V 이상에서는 풀-다운 동작을 하고 3V이하에서는 풀-다운 동작을 하지 아니함으로써 5V 및 3V 전압원을 사용할 수 있는 효과가 있다.

Claims

데이타 라인들에 접속되는 드레인 전극들 및 접지되는 소스전극들을 갖는 제9 및 10모스트랜지스터들과, 제어부의 출력과 상기 제9 및 10모스트랜지스터들의 게이트들 사이에 접속되고 게이트 전극과 드레인전극이 상호 접속되는 직렬 접속된 제11 및 12모스트랜지스터들과, 제어부로 부터 오는 신호를 받는 게이트 전극, 제12모스트랜지스터의 소스전극에 연결되는 드레인 전극 및 접지되는 소스전극을 갖는 제13모스트랜지스터를 포함하는 와이드 전압동작을 위한 풀-다운회로.
제1항에 있어서, 3V 이상의 전압에서 동작을 하는 경우 상기 제9∼12모스트랜지스터들이 턴온되어 풀-다운동작을 하는 것을 특징으로 하는 와이드 전압 동작을 위한 풀-다운회로.
제1항에 있어서, 3V 이하의 전압에서 동작을 하는 경우 상기 제9 및 10모스트랜지스터들이 턴오프되어 풀-다운 동작을 하지 않는 것을 특징으로 하는 와이드 전압동작을 위한 풀-다운회로.
제1항에 있어서, 센스 앰프가 오프될때 제13모스트랜지스터는 제9 및 제10모스트랜지스터들의 게이트전극을 로우레벨로 만드는 것을 특징으로 하는 와이드 전압동작을 위한 풀-다운회로.
제1항에 있어서, 제11모스트랜지스터의 게이트 전극이 받는 신호와 제13모스트랜지스터의 게이트 전극이 반는 신호의 레벨이 서로 반대인 것을 특징으로하는 와이드 전압동작을 위한 풀-다운회로.