JPH0427638B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、読み出し速度をより向上させるよ
うに改良した半導体メモリ装置に関する。

半導体メモリ装置は、例えばフローテイングゲ
ートを持つた不揮発性半導体メモリ素子を使用し
て構成されている。このフローテイングゲート型
の不揮発性半導体メモリ素子は第１図Ａ〜Ｃに示
すように、Ｐ型基体１１の表面部に、n⁺領域か
らなるソース１２およびドレイン１３を形成し、
ソース１２およびドレイン１３間には、チヤネル
１４が形成されるように、酸化膜１５を介してコ
ントロールゲート１６が設けられている。そし
て、この酸化膜１５中にフローテイングゲート１
７が埋めこまれている。同図Ｄは、上記フローテ
イングゲート型の不揮発性半導体メモリ素子のシ
ンボル記号を示している。

このように構成されるフローテイングゲート型
の不揮発性半導体メモリ素子にあつては、フロー
テイングゲート１７に電子を注入することによ
り、しきい値電圧V_thが上昇設定されるもので、
この状態では、通常のコントロールゲート１６に
加えられるゲート電圧信号では、オン状態となら
ない。また、電子が注入されていない場合には、
ゲート電圧信号をコントロールゲート１６に加え
ることにより、ソース１２およびドレイン１３間
がオン状態となるもので、ゲート電圧信号に対応
して、「１」あるいは「０」の出力情報の得られ
るメモリ素子１８を構成するようになるものであ
る。

しかしながら、このようなメモリ素子１８にあ
つては、フローテイングゲート１７への電子の注
入効率をよくしたり、データ読み出し時における
メモリ素子に流れる電流を多くとるためには、実
効的なゲートであるフローテイングゲート１７の
電位を、コントロールゲート１６の電位上昇時に
充分上げることが必要となつてくる。

このメモリ素子にあつては、図からも明らかな
ように、コントロールゲート１６とフローテイン
グゲート１７間、フイールド部分のフローテイン
グ１７と基体１１間、さらにフローテイングゲー
ト１１とチヤネル１４間に、それぞれ容量C₁〜
C₃を有するものであり、コントロールゲート１
６およびフローテイングゲート１７の電位をそれ
ぞれV_CG′，V_Fとすると、このV_CGおよびV_Fは次の
式のように表わされる。

V_F＝C₁／C₁＋C₂＋C₃V_CG この式からわかるように、フローテイングゲー
ト１７の電位を上げるには容量C₃に比して容量₁
を大きくすればよいが、そのための１つの方法に
フローテイングゲートと、コントロールゲート間
の絶縁膜厚をうすくする方法があるが、膜厚をう
すくすると、フローテイングゲート中の電子が逃
げやすくなり、信頼性上の問題がある。他の方法
として、フローテイングゲートを大きくする方法
がある。すなわち、容量C₂を形成する所のフロ
ーテイングゲートと、基板間の距離は、普通7000
〓、またフローテイングゲートと、コントロール
ゲート間の距離は、1000〓程度のため、単位面積
で比較すれば、C₁＞C₂となる。よつてチヤネル
部分を一定にしてフローテイングゲートを大きく
すれば、C₁がC₂よりはるかに大きいから、C₁が
C₂＋C₃の増加のわりあいより大きくなるもので
ある。

第２図は、上記のようなメモリ素子１８で構成
されるメモリ装置を平面的に示したもので、等間
隔にして横方向に伸びる複数の行線１９₁，１９₂
…を備え、この行線１９₁，１９₂…それぞれらに
おいて、複数のメモリ素子１８₁₁，１８₁₂…が配
置されるようになる。例えば、行線１９₁に対し
ては、メモリ素子１８₁₁，１８₁₂…が等間隔で配
置され、そのそれぞれのゲート１６が対応接続さ
れ配置される。具体的には、隣接するメモリ素子
１８₁₁，１８₁₂…のそれぞれのゲート１６を接続
して、行線１９₁を構成するようにする。同様に、
行線１９₂に対しても、メモリ素子１８₂₁，１８₂₂
…が形成されるもので、この場合対向するメモリ
素子１８₁₁と１８₂₁、１８₁₂と１８₂₂…でそれぞ
れドレイン電極を対向設定し、共通にして、列線
２０₁，２０₂…に接続された構成になつている。
そして。ソースはグランド線（GND）に接続さ
れている。

すなわち、各メモリ素子１８₁₁，１８₁₂…の横
方向の長さは、図中斜線で示されたフローテイン
グゲート１７とトランジスタのチヤネル巾Ｗによ
つて決まる。しかしながら、メモリ集積度の向上
のため、フローテイングゲート１７およびチヤネ
ル巾はできめるだけ小さくすることが要求され
る。そのため、チヤネル巾Ｗをトランジスタ機能
を発揮するために許容される最低の大きさにする
もので、例えばコントロールゲートの電位V_CGが
5Vの時、フローテイングゲートの電位が3V程度
になるように、フローテイングゲート１７の大き
さを決めているのが現状である。したがつて、メ
モリ素子のコンダクタンスｇｍは上がらず、V_CG
が5Vでドレイン電圧が5Vの時、100μA程度の出
力電流しかとれない。その結果、このメモリ素子
のソース、ドレイン間がオン状態となり、列線を
放電するには、列線の容量が大きく、メモリ素子
に流れる電流が少ないために多くの時間が必要で
あつた。メモリ装置の読み出し速度は、このメモ
リ素子の列線放電時間で制限され、データ読み出
し時間の約半分がこの放電時間に費やされてい
た。

この発明は、上記のような事情に鑑みなされた
もので、メモリ素子に記憶されたデータの読み出
し速度を充分に向上させる半導体メモリ装置を提
供することを目的とする。

以下、図面を参照してこの発明の一実施例を説
明する。第３図はこの回路構成を示したもので、
それぞれ複数の行線１９₁〜１９_oおよび列線２０
_１〜２０_nはマトリツクス状に配列され、その各交
差部にそれぞれ前述したようなフローテインクゲ
ート型MOSトランジスタでなるメモリ素子１８_1
１〜１８_1n，１８₂₁〜１８_2n，…が配設されてい
る。そして、そのそれぞれのメモリ素子のゲート
はそれぞれ対応する行線１９₁〜１９_oに、同じく
ドレインは対応する列線２０₁〜２０_nに接続さ
れ、ソースがアース接続されている。

このように構成されるメモリ措置において、１
つのメモリ素子を選択指定するには、行線および
列線指定で行なうもので、この行線および列線の
指定は行および列デコーダ２１，２２で行なう。
行デコーダ２１には、図示しないCPU等から行
アドレスデータA_p〜A_iが供給され、信号C₁〜C_o
によつて、行線１９₁〜１９_oのいずれかに「１」
レベルの信号を発生し、その行線を指定する。一
方、列デコーダ２２には同様に列アドレスデータ
A_j〜A_nが供給され、信号R₁〜R_nの１つを発生
し、列線２０₁〜２０_nに直列に接続されているエ
ンハンスメント型MOSトランジスタ２３₁〜２３
_ｎのいずれかのゲートに「１」レベルの信号を供
給する。この当接２３₁〜２３_nのドレインは、共
通に接続され、この共通接続部Ｓには負荷用のデ
イプレツシヨン型MOSトランジスタ２４を介し
て電源V_Cを供給する。したがつて、トランジス
タ２３₁〜２３_nのいずれかのゲートに「１」レベ
ルの信号を供給し、そのソース、ドレイン間をオ
ン状態にすると、そのトランジスタに接続されて
いる列線を指定され、電源V_Cが接続される状態
となる。そして、上記列線２０₁〜２０_nの共通接
続部Ｓの論理電位レベルが出力回路２５を介し
て、読み出しデイジタル情報として、出力端子Ｏ
から出力されるようになつている。

一方、各列線２０₁〜２０_nの他端がエンハンス
メント型MOSトランジスタ２６₁〜２６_nのそれ
ぞれのドレインに接続されている。このトランジ
スタ２６₁〜２６_nのそれぞれのソースはアース接
続されており、またそれぞれのゲートには、パル
ス発生回路２７からの出力信号Ｐが供給されてい
る。このパルス発生回路２７は、アドレス入力信
号によつて動作状態の設定されるもので、行およ
び列デコーダ２１，２２に供給されるアドレスデ
ータA_p〜A_nが、第４図のＡで示すように変化し
た時に、第４図のＢに示すように、信号Ｐを発生
し、トランジスタ２６₁〜２６_nをオン状態とす
る。すなわち、列線２０₁〜２０_nを「０」レベル
とする。そして、第４図Ｃに示すように、指定さ
れた行線が充電され「１」レベルになると、信号
Ｐは「０」レベルとなる。したがつて、パルス発
生回路２７はアドレスデータが変化してから、行
線が指定されるまでの間（たとえば80nsec）信号
Ｐを「１」レベルとするパルスを発生するもので
ある。

このように構成される半導体メモリ装置にあつ
ては、パルス発生回路２７に供給されるアドレス
データの内容が変わると、出力信号Ｐが「１」レ
ベルとなる。したがつて、トランジスタ２６₁〜
２６_nがオン状態となり、列線２０₁〜２０_nが放
電される。一方、行および列デコーダ２１，２２
にもアドレスデータが供給されており、例えば行
線１９₁および列線２０₁が指定され、メモリ素子
１８₁₁が選択されたとする。この時、このトラン
ジスタ１８₁₁のフローテイングゲートに電子が注
入されていない場合、トランジスタ１８₁₁はオン
状態となり、列線２０₁を放電して、「０」レベル
の信号が出力回路２５を介して出力されるように
なる。この場合、列線２０₁はすでに放電され、
「０」レベルの状態になつているので、出力が
「０」レベルになるのは非常に速くなる。

また、トランジスタ１８₁₁のフローテイングゲ
ートに電子が注入されている場合には、トランジ
スタ１８₁₁が選択されても、オフ状態に保たれ、
「１」レベルの信号が出力回路２５に供給され、
信号「１」が出力される。この場合、列線２０₁
をトランジスタ２４により充電するものである
が、このトランジスタ２４のコンダクタンスｇｍ
を充分大きく設定すれば、列線２０₁の充電速度
も充分上げることができる。すなわちデータの読
み出し速度は速くなる。

また、最近の半導体メモリLSI（大規模集積回
路）の様にパワーダウンモードがあるもの、つま
りそのLSIが非選択の時、各内部回路を動作させ
なくて消費電流を減らすようにな機能を持つたも
のについては、そのパワーダウン信号の変化した
時にアドレス変化時同様パルスを出してもよい。
（なぜなら、このようなパワーダウン信号と、ア
トレスは同時に変化して、使用することが多いか
らである。）また、このようなモードを持つた
LSIについてのアドレスバツフア等の回路につい
ては、よく知られているので省略する。

また、パルス発生回路は、パワーダウン信号に
より、動作、非動作が制御されてもよい。

なお、信号Ｐは、新たに行線が指定された後も
長く“１”レベルにあることは、逆に列線の充電
が妨げられ、フローテイングゲートに電子が注入
されているメモリセルの読み出し速度が遅くな
る。このため、新たに行線が指定された後は、す
みやかに“０”になることが望ましい。むしろ行
線の充電中、信号Ｐが“０”になるように設定さ
れるのが最適である。

トランジスタ２６₁〜２６_nは、第３図接続部Ｓ
に接続してもよい。この場合行線の変化よりも列
デコーダからの出力の方を速くしておけば、列線
はトランジスタ２３₁〜２３_nの導通状態にあるど
れか１つを介して放電される。第５図は本発明の
第２の実施例の回路構成を示している。この実施
例に於いては、列線放電のためのトランジスタ２
６を共通接続部Ｓに接続することによつて、放電
ためのトランジスタを１個のトランジスタで構成
する方法を示している。

すなわち、選択された列線の放電はトランジス
タ２３₁〜２３_nの導通状態にあるいずれか１つを
介して行われる。

第６図は、第５図の回路の動作を示すタイミン
グチヤートである。パルス発生回路２７は、第１
の実施例同様行及び列デコーダ２１，２２に供給
されるアドレスデータが、Ａで示すように変化し
た時にＢに示すように信号Ｐを発生し、放電ため
のトランジスタ２６を導通状態とする。そして入
力されるアドレスにより列線および行線が選択さ
れる。本実施例においてはＣ，Ｄに示すように列
選択用トランジスタ２３₁〜２３_nは、行線１９₁
〜１９_oが選択される前に導通状態となるように
設定されている。すなわち、行線が選択される前
に、列線は列選択用トランジスタ２３₁〜２３_nお
よびトランジスタ２６を介して放電される。列線
はデプレツシヨントランジスタ２４を介して電源
V_Cに接続さていれるが、トランジスタ２４のコ
ングクタンスを適当な値に設定しておけば、放電
が妨げられるようなことはない。その後、第６図
Ｂ及びＣに示すように行線が完全に選択される前
に信号Ｐは「０」レベルになり列線の放電は中止
する。列線の放電が中止されると、列線はトラン
ジスタ２４を介して電源V_C方向に充電されるが、
行線の選択により、共通接続部Ｓにあらわれる選
択されたメモリセルのデータに対応した電位を出
力回路２５により読み出すこととなる。

すべてのアドレス入力のうち、どれか１つが変
化した時パルスを発生させてもよいが、行デコー
ダの入力アドレスが変化した時だけでもよい。つ
まり列線は、第３図においてトランジスタ２３₁
〜２３_nが非選択状態でカツトオフ状態にある場
合、負荷トランジスタ２４から切り離される。よ
つて非選択の列線はすでに放電が完了しており、
列デコーダの切りかわりには特別に放電しなくて
もよい。

なお、上記実施例ではメモリ素子として、フロ
ーテイングゲート型MOSトランジスタを用いた
が、これは他のメモリ素子でもよいものである。

以上述べたように、この発明によれば、メモリ
素子に記憶されたデータの読み出し速度をより向
上させた半導体メモリ装置を提供することができ
る。

【図面の簡単な説明】

第１図Ａ〜Ｃは、メモリ素子として使用される
フローテイングゲート型のMOSトランジスタを
説明するもので、Ａは平面図、ＢおよびＣはそれ
ぞれＡ図のｂ−ｂ線およびｃ−ｃ線の断面構成
図、第１図Ｄは素子のシンボルを示す図、第２図
は上記メモリ素子から構成されるメモリ装置を示
す平面図、第３図はこの発明の一実施例に係る半
導体メモリ装置の回路構成図、第４図は上記装置
の動作を説明するタイミングチヤートである。チ
ャート、第５図はこの発明の第二の実施例に係る
半導体メモリ装置の回路構成図、第６図は第５図
に示す装置の動作を説明するタイミングチャート
である。 １８₁₁〜１８_on……フローテイングゲート型
MOSトランジスタ、２１……行デコーダ、２２
……列デコーダ、２３₁〜２３_n……エンハンスメ
ント型MOSトランジスタ、２４……デイプレツ
シヨン型MOSトランジスタ、２５……出力回路、
２６₁〜２６_n……エンハンスメント型MOSトラ
ンジスタ、２７……パルス発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 行線と、 入力されるアドレステデータにより前記行線を
   選択する行デコーダと、 この行デコーダ及び前記行線を介して駆動され
   るメモリセルと、 このメモリセルからデータを受ける複数の列線
   と、 入力されるアドレスデータにより前記列線を選
   択する列デコーダと、 前記複数の列線に各々設けられ、各ソースとド
   レインの内一方が各列線に接続され、各ソースと
   ドレインの内他方が共通接続点に共通接続され、
   各ゲートが前記列デコーダに接続された複数の列
   選択用MOSトランジスタと、 前記共通接続点と電源電圧との間に接続され、
   前記列線を充電するための負荷トランジスタと、 前記メモリセルに記憶されたデータを検出し、
   この検出されたデータを出力するために、前記列
   線が前記メモリセルによつて放電された状態であ
   るのか、前記負荷トランジスタにより充電された
   状態であるのかを検出する出力回路と、 ドレインが前記列線に接続され、ソースが基準
   電位に接続されたMOSトランジスタと、 アドレスデータが入力され、このアドレスデー
   タの変化を検出し、アドレスデータが変化した後
   所定時間前記MOSトランジスタを導通状態とす
   る信号を前記MOSトランジスタのゲートに供給
   するパルス発生回路とを具備したことを特徴とす
   る半導体メモリ装置において、 前記アドレスデータが入力された後前記行デコ
   ーダにより前記行線が選択されるまでの時間より
   も前記アドレスデータが入力された後、前記列デ
   コーダにより前記列線が選択されるまでの時間が
   短く設定され、 前記MOSトランジスタは前記複数の列選択用
   MOSトランジスタのソースとドレインの内他方
   の共通接続点に接続することにより前記列選択用
   MOSトランジスタを介して列線に接続され、 前記パルス発生回路は、前記MOSトランジス
   タを導通状態とする前記信号の供給を前記列線が
   選択され前記行線が選択される前にあるいは選択
   されている途中に停止するパルス発生回路である
   ことを特徴とする半導体メモリ装置。