JPH0843496A - アナログ電圧出力回路 - Google Patents
アナログ電圧出力回路Info
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- JPH0843496A JPH0843496A JP7033019A JP3301995A JPH0843496A JP H0843496 A JPH0843496 A JP H0843496A JP 7033019 A JP7033019 A JP 7033019A JP 3301995 A JP3301995 A JP 3301995A JP H0843496 A JPH0843496 A JP H0843496A
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- test
- integrated circuit
- power supply
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】
【目的】 内部電源回路を備える集積回路に関するもの
である。 【構成】 本発明の回路では、アナログ電圧出力回路８
が、内部電源回路の出力10を集積回路の接続ピン６に接
続することを可能にする。従って、困難を伴うことな
く、生成した内部電圧値を測定することができる。アナ
ログ電圧出力回路８は、第１に内部電源回路の出力に外
部から電圧を印加し、第２に、内部電源回路の出力を接
続ピンから分離することができるように構成されてい
る。
である。 【構成】 本発明の回路では、アナログ電圧出力回路８
が、内部電源回路の出力10を集積回路の接続ピン６に接
続することを可能にする。従って、困難を伴うことな
く、生成した内部電圧値を測定することができる。アナ
ログ電圧出力回路８は、第１に内部電源回路の出力に外
部から電圧を印加し、第２に、内部電源回路の出力を接
続ピンから分離することができるように構成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関するもの
である。本発明は、さらに詳しく言えば、集積回路内で
内部生成するアナログ電圧のためのアナログ電圧出力回
路に関するものである。
である。本発明は、さらに詳しく言えば、集積回路内で
内部生成するアナログ電圧のためのアナログ電圧出力回
路に関するものである。
【０００２】
【従来の技術】ある集積回路の動作及び使用によって、
その設計者達は便利さのため集積回路の内部の電源回路
を開発するようになった。１つの同じウェハ上に組み込
まれた複数の集積回路（マイクロプロセッサ、メモリ、
コンバータ等）を必要とするある用途では、種々の回路
に共通であり、従って、これらの種々の回路にとって外
部回路となる電源回路の数に制限がある。これによっ
て、特にこれらの集積回路を互いに接続する接続ワイヤ
の経路選択を容易にすることを可能にする。
その設計者達は便利さのため集積回路の内部の電源回路
を開発するようになった。１つの同じウェハ上に組み込
まれた複数の集積回路（マイクロプロセッサ、メモリ、
コンバータ等）を必要とするある用途では、種々の回路
に共通であり、従って、これらの種々の回路にとって外
部回路となる電源回路の数に制限がある。これによっ
て、特にこれらの集積回路を互いに接続する接続ワイヤ
の経路選択を容易にすることを可能にする。
【０００３】一般的に、集積回路は、少なくとも１つの
アースと、特に論理回路に給電するために使用される１
つの正のアナログ電圧、例えば、５Ｖ電圧とが給電され
る。更にしばしば、集積回路は、第２のアナログ電圧、
例えば、15Ｖ電圧が給電されることもある。
アースと、特に論理回路に給電するために使用される１
つの正のアナログ電圧、例えば、５Ｖ電圧とが給電され
る。更にしばしば、集積回路は、第２のアナログ電圧、
例えば、15Ｖ電圧が給電されることもある。
【０００４】従って、便利さのため、ある集積回路の内
部の電源回路を開発して、これらの回路の有効な作動に
必要なアナログ電圧を生成することが必要になった。こ
れらのアナログ電圧は、集積回路に与えられる電源電圧
から生成される。集積回路の作動のために高いアナログ
電圧を必要とする時、例えば、電圧上昇または電圧プル
アップポンプ回路を使用することができる。例えば、Ｅ
ＰＲＯＭを使用する状況では、このメモリのセルの読
出、書込み及び必要ならば消去のためのある範囲のアナ
ログ電源電圧を有することが必要である。これらのアナ
ログの電圧値は、使用する技術により変化する。これら
のアナログ電圧は、このメモリに接続された他の集積回
路では必ずしも使用されないか、または、同じウェハ上
に存在しいない。従って、ただこのメモリにこれらのア
ナログ電圧を与えることだけを目的として、メモリの外
部回路として１つまたは複数の電源回路を備えることは
有効ではなく、有害であることさえある。
部の電源回路を開発して、これらの回路の有効な作動に
必要なアナログ電圧を生成することが必要になった。こ
れらのアナログ電圧は、集積回路に与えられる電源電圧
から生成される。集積回路の作動のために高いアナログ
電圧を必要とする時、例えば、電圧上昇または電圧プル
アップポンプ回路を使用することができる。例えば、Ｅ
ＰＲＯＭを使用する状況では、このメモリのセルの読
出、書込み及び必要ならば消去のためのある範囲のアナ
ログ電源電圧を有することが必要である。これらのアナ
ログの電圧値は、使用する技術により変化する。これら
のアナログ電圧は、このメモリに接続された他の集積回
路では必ずしも使用されないか、または、同じウェハ上
に存在しいない。従って、ただこのメモリにこれらのア
ナログ電圧を与えることだけを目的として、メモリの外
部回路として１つまたは複数の電源回路を備えることは
有効ではなく、有害であることさえある。
【０００５】開発中の集積回路の有効性を確認するため
に、この回路の様々な重要な要素をテストする。一般的
に、この回路の内部で生成する電源電圧はいずれもこれ
らの重要な要素の一部分である。
に、この回路の様々な重要な要素をテストする。一般的
に、この回路の内部で生成する電源電圧はいずれもこれ
らの重要な要素の一部分である。
【０００６】従来、内部電源回路の出力はプローブで測
定されていた。物理的には、テストする電源回路の出力
に接続された導体トラック上に金属スパイクまたは先端
金属を当てることにより行われていた。現在、集積回路
で定義される最小寸法が徐々に減少している。約数マイ
クロメートルのトラックの寸法では、機械的及び電気的
な感度の問題が生じる。実際、極めて僅かな機械的振動
によっても金属スパイクを再度位置決定することが必要
になり、従って測定に必要な時間が長くなる。さらに、
このスパイクは導体トラックの幅程度の幅を有していな
ければならないので、測定の結果を歪ませる電磁放射現
象に敏感である。従って、１つまたは複数の内部電源回
路によって生成した１つまたは複数のアナログ電圧値を
テストすることは困難であるかまたは正に不可能であ
る。
定されていた。物理的には、テストする電源回路の出力
に接続された導体トラック上に金属スパイクまたは先端
金属を当てることにより行われていた。現在、集積回路
で定義される最小寸法が徐々に減少している。約数マイ
クロメートルのトラックの寸法では、機械的及び電気的
な感度の問題が生じる。実際、極めて僅かな機械的振動
によっても金属スパイクを再度位置決定することが必要
になり、従って測定に必要な時間が長くなる。さらに、
このスパイクは導体トラックの幅程度の幅を有していな
ければならないので、測定の結果を歪ませる電磁放射現
象に敏感である。従って、１つまたは複数の内部電源回
路によって生成した１つまたは複数のアナログ電圧値を
テストすることは困難であるかまたは正に不可能であ
る。
【０００７】従って、集積回路の接続ピン上でこれらの
アナログ電圧の値をテストするためにアナログ電圧用出
力回路を形成することが必要であるように思われてい
る。このような対応は、付加空間の使用を必要すること
の他に、集積回路の少なくとも１つの接続ピンを、測定
する１つまたは複数のアナログ電圧の出力専用にするこ
とが必要である。ところが、集積回路の寸法を制限する
ためには集積回路の接続ピンの数を制限しなければなら
ない。さらに、内部電源のテスト出力は開発段階で使用
され、最終的なユーザによって使用されるためのもので
はない。この最終的なユーザは、彼の用途では使用でき
ない１つまたは複数の接続を有する集積回路を使用する
ことにほとんど興味をもたない。
アナログ電圧の値をテストするためにアナログ電圧用出
力回路を形成することが必要であるように思われてい
る。このような対応は、付加空間の使用を必要すること
の他に、集積回路の少なくとも１つの接続ピンを、測定
する１つまたは複数のアナログ電圧の出力専用にするこ
とが必要である。ところが、集積回路の寸法を制限する
ためには集積回路の接続ピンの数を制限しなければなら
ない。さらに、内部電源のテスト出力は開発段階で使用
され、最終的なユーザによって使用されるためのもので
はない。この最終的なユーザは、彼の用途では使用でき
ない１つまたは複数の接続を有する集積回路を使用する
ことにほとんど興味をもたない。
【０００８】開発中、内部電源回路に接続された集積回
路の部分で機能不全が観察されることがある。その時、
テストを実施して、電源電圧が本当に予想されるアナロ
グ電圧を与えているかどうかを検査することが適切であ
る。否定的な答えの場合、所望のアナログ電圧がこの回
路に与えられた時に、集積回路の反応を確認することが
常に有用である。従って、外部から予想されるアナログ
電圧を与えることができることが有利であるように思わ
れる。
路の部分で機能不全が観察されることがある。その時、
テストを実施して、電源電圧が本当に予想されるアナロ
グ電圧を与えているかどうかを検査することが適切であ
る。否定的な答えの場合、所望のアナログ電圧がこの回
路に与えられた時に、集積回路の反応を確認することが
常に有用である。従って、外部から予想されるアナログ
電圧を与えることができることが有利であるように思わ
れる。
【０００９】
【発明が解決しようとする課題】上記のことから、本発
明の目的は、下記の３つの機能をはたすテスト回路を提
案することにある。 ・集積回路の内部の電源回路によって生成された１つま
たは複数のアナログ電圧の値を、集積回路の１つまたは
複数のピンでアクセスして、この１つまたは複数のアナ
ログ電圧の値をテストすることができること ・外部で生成されたこの１つまたは複数のアナログ電圧
の値を、集積回路の接続ピンに印加して、この１つまた
は複数のアナログ電圧の値を集積回路に供給することが
できること。 ・正常な動作時には、アナログ電圧の測定または印加の
ために使用される接続ピンを内部電源回路から分離する
ことができること。 最後の機能は、必要ならば、このテスト（測定または印
加）のために使用される接続ピンを正常な動作時に別の
用途に使用することを可能にする。従って、集積回路の
カスタマーバージョン（販売用に設計されたもの）で使
用できない接続ピンの存在は排除される。
明の目的は、下記の３つの機能をはたすテスト回路を提
案することにある。 ・集積回路の内部の電源回路によって生成された１つま
たは複数のアナログ電圧の値を、集積回路の１つまたは
複数のピンでアクセスして、この１つまたは複数のアナ
ログ電圧の値をテストすることができること ・外部で生成されたこの１つまたは複数のアナログ電圧
の値を、集積回路の接続ピンに印加して、この１つまた
は複数のアナログ電圧の値を集積回路に供給することが
できること。 ・正常な動作時には、アナログ電圧の測定または印加の
ために使用される接続ピンを内部電源回路から分離する
ことができること。 最後の機能は、必要ならば、このテスト（測定または印
加）のために使用される接続ピンを正常な動作時に別の
用途に使用することを可能にする。従って、集積回路の
カスタマーバージョン（販売用に設計されたもの）で使
用できない接続ピンの存在は排除される。
【００１０】
【課題を解決するための手段】本発明によると、この目
的は、１つまたは複数の基準電圧及び１つまたは複数の
電源電圧を各々与えるための基準端子と、電源電圧を受
けるための少なくとも１つの内部入力端子と内部電源電
圧を出力するための少なくとも１つの内部出力端子とオ
ン／オフパルス信号を受けるための少なくとも１つの制
御端子とを備える１つまたは複数の内部電源回路と、テ
スト電圧を受けるまたは与えることができるテスト端子
と、テスト制御パルス信号を受けることができるテスト
制御端子と、出力端子、テスト端子、テスト制御端子、
１つまたは複数の基準端子に各々接続され、出力端子と
テスト端子との間に直列接続された絶縁ゲートトランジ
スタと１つまたは複数のスイッチング回路を備えるアナ
ログ電圧出力回路とを備える集積回路であって、第１の
スイッチング回路が、第１の絶縁ゲートトランジスタの
制御ゲートを、テスト制御信号が第１の状態にある時は
テスト端子に、テスト制御信号が第２の状態にある時は
基準端子に、接続することを特徴とする集積回路によっ
て達成される。
的は、１つまたは複数の基準電圧及び１つまたは複数の
電源電圧を各々与えるための基準端子と、電源電圧を受
けるための少なくとも１つの内部入力端子と内部電源電
圧を出力するための少なくとも１つの内部出力端子とオ
ン／オフパルス信号を受けるための少なくとも１つの制
御端子とを備える１つまたは複数の内部電源回路と、テ
スト電圧を受けるまたは与えることができるテスト端子
と、テスト制御パルス信号を受けることができるテスト
制御端子と、出力端子、テスト端子、テスト制御端子、
１つまたは複数の基準端子に各々接続され、出力端子と
テスト端子との間に直列接続された絶縁ゲートトランジ
スタと１つまたは複数のスイッチング回路を備えるアナ
ログ電圧出力回路とを備える集積回路であって、第１の
スイッチング回路が、第１の絶縁ゲートトランジスタの
制御ゲートを、テスト制御信号が第１の状態にある時は
テスト端子に、テスト制御信号が第２の状態にある時は
基準端子に、接続することを特徴とする集積回路によっ
て達成される。
【００１１】好ましい実施例では、第２のスイッチング
回路は、第２の絶縁ゲートトランジスタの制御ゲート
を、テスト制御信号がその第１の状態にある時は内部出
力端子に、そのテスト制御信号が第２の状態にある時は
基準端子に、接続する。従って、本発明による回路によ
って、テスト制御信号がその第１の状態にある時には、
内部出力端子とテスト端子を分離し、テスト制御信号が
第２の状態にある時には、内部出力端子とテスト端子を
接続することが可能である。
回路は、第２の絶縁ゲートトランジスタの制御ゲート
を、テスト制御信号がその第１の状態にある時は内部出
力端子に、そのテスト制御信号が第２の状態にある時は
基準端子に、接続する。従って、本発明による回路によ
って、テスト制御信号がその第１の状態にある時には、
内部出力端子とテスト端子を分離し、テスト制御信号が
第２の状態にある時には、内部出力端子とテスト端子を
接続することが可能である。
【００１２】内部出力端子とテスト端子を分離するため
には、絶縁ゲートトランジスタのゲートはこれらの端子
に接続される。従って、どのような電圧値がこれらの端
子に存在しても、これらのトランジスタはオフである。
第１及び第２の絶縁ゲートトランジスタは、Ｐ形トラン
ジスタであることが好ましい。これらのトランジスタは
二重の利点を有する。第１に、内部電源回路の出力とテ
スト端子との間の電圧降下が最小になる。第２に、内部
出力端子とテスト端子の接続は、それらの制御ゲートを
アースすることによって制御できる。従って、内部出力
端子に存在する電圧がどのようであれ、外部電圧を出力
端子に容易に印加することができる。
には、絶縁ゲートトランジスタのゲートはこれらの端子
に接続される。従って、どのような電圧値がこれらの端
子に存在しても、これらのトランジスタはオフである。
第１及び第２の絶縁ゲートトランジスタは、Ｐ形トラン
ジスタであることが好ましい。これらのトランジスタは
二重の利点を有する。第１に、内部電源回路の出力とテ
スト端子との間の電圧降下が最小になる。第２に、内部
出力端子とテスト端子の接続は、それらの制御ゲートを
アースすることによって制御できる。従って、内部出力
端子に存在する電圧がどのようであれ、外部電圧を出力
端子に容易に印加することができる。
【００１３】これらのトランジスタは直列接続されてい
るので、これらのトランジスタの間の中間接続点は、好
ましくはＮ形トランジスタのドレインに接続され、その
ソースは基準端子に接続され、制御ゲートは第２の絶縁
ゲートトランジスタの制御ゲートに接続される。従っ
て、さらに絶縁ゲートトランジスタ基板をテスト端子及
び出力端子に各々接続することによって、それらの端子
間の完全な分離が確保される。本発明のその他の特徴及
び利点は、唯一の図面である添付図面を参照して行う下
記の実施例の説明から明らかになろう。但し、この実施
例は、本発明を何ら限定するものではない。
るので、これらのトランジスタの間の中間接続点は、好
ましくはＮ形トランジスタのドレインに接続され、その
ソースは基準端子に接続され、制御ゲートは第２の絶縁
ゲートトランジスタの制御ゲートに接続される。従っ
て、さらに絶縁ゲートトランジスタ基板をテスト端子及
び出力端子に各々接続することによって、それらの端子
間の完全な分離が確保される。本発明のその他の特徴及
び利点は、唯一の図面である添付図面を参照して行う下
記の実施例の説明から明らかになろう。但し、この実施
例は、本発明を何ら限定するものではない。
【００１４】
【実施例】集積回路１は、１つまたは複数の基準電圧及
び１つまたは複数の電源電圧を各々与える基準端子２、
３及び４と、内部電源回路５と、テスト端子６とテスト
制御端子７と、アナログ電圧電源回路８とを備える。
び１つまたは複数の電源電圧を各々与える基準端子２、
３及び４と、内部電源回路５と、テスト端子６とテスト
制御端子７と、アナログ電圧電源回路８とを備える。
【００１５】上記の実施例では、集積回路１は、３つの
基準端子２、３及び４を有する。これらの基準端子は、
集積回路１に１つまたは複数の電圧を与える。「電源」
という語は、これらの電圧が集積回路１の外部の電源回
路によって生成されるものであることを意味すると理解
されたい。従って、基準端子２、３及び４は、実際には
集積回路１の接続ピンである。基準端子２は、いわゆる
基準電圧ＧＮＤを与える。実際には、それはアースであ
る。基準端子３及び４は、各々、第１の電源電圧ＶＣＣ
Ｌ及び第２の電源電圧ＶＣＣＡを与える。
基準端子２、３及び４を有する。これらの基準端子は、
集積回路１に１つまたは複数の電圧を与える。「電源」
という語は、これらの電圧が集積回路１の外部の電源回
路によって生成されるものであることを意味すると理解
されたい。従って、基準端子２、３及び４は、実際には
集積回路１の接続ピンである。基準端子２は、いわゆる
基準電圧ＧＮＤを与える。実際には、それはアースであ
る。基準端子３及び４は、各々、第１の電源電圧ＶＣＣ
Ｌ及び第２の電源電圧ＶＣＣＡを与える。
【００１６】この実施例では、第１の電源電圧ＶＣＣＬ
は、論理回路の電源電圧に対応する。実際、この論理電
源電圧ＶＣＣＬは３〜５Ｖのレベルを有する。第２の電
源電圧ＶＣＣＡは、例えば、12〜15Ｖの範囲のレベルを
有するアナログ電圧に対応する。この型のアナログ電源
ＶＣＣＡは、通常、ＥＰＲＯＭ型メモリの作動に使用さ
れる。これらのメモリは、そのセルのプログラミング及
び消去（ＥＥＲＰＯＭの場合）に高い電圧（20Ｖまで）
を必要とする。実際、電圧を小さい値の分、例えば12Ｖ
から17Ｖへと上昇させることは、高い値の分、例えば５
Ｖから17Ｖに上昇させることより容易であり、特に経済
的である。
は、論理回路の電源電圧に対応する。実際、この論理電
源電圧ＶＣＣＬは３〜５Ｖのレベルを有する。第２の電
源電圧ＶＣＣＡは、例えば、12〜15Ｖの範囲のレベルを
有するアナログ電圧に対応する。この型のアナログ電源
ＶＣＣＡは、通常、ＥＰＲＯＭ型メモリの作動に使用さ
れる。これらのメモリは、そのセルのプログラミング及
び消去（ＥＥＲＰＯＭの場合）に高い電圧（20Ｖまで）
を必要とする。実際、電圧を小さい値の分、例えば12Ｖ
から17Ｖへと上昇させることは、高い値の分、例えば５
Ｖから17Ｖに上昇させることより容易であり、特に経済
的である。
【００１７】また、１つだけの外部電源電圧によって給
電される回路を実施例として考えることができる。内部
電源電圧５は、電源電圧を受けるための内部入力端子９
と、内部電源電圧ＶＰＣを出力するための内部出力端子
10と、オン／オフパルス信号を受けるための制御端子11
とを備える。１つの内部電源回路５だけを考える。しか
し、集積回路１の作動に必要な電圧値による必要性によ
って、複数の内部電源回路を検討することもできる。
電される回路を実施例として考えることができる。内部
電源電圧５は、電源電圧を受けるための内部入力端子９
と、内部電源電圧ＶＰＣを出力するための内部出力端子
10と、オン／オフパルス信号を受けるための制御端子11
とを備える。１つの内部電源回路５だけを考える。しか
し、集積回路１の作動に必要な電圧値による必要性によ
って、複数の内部電源回路を検討することもできる。
【００１８】以下の説明では内部電源回路５の構成及び
動作について詳細に記載することはない。従来のよう
に、例えば、シェンケル(Schenkell) 型ポンピング回路
を使用する。通常、内部電源回路５は、その内部入力端
子９で外部電源電圧ＶＣＣＬまたはＶＣＣＡを受ける。
その内部電源回路は、この外部電源電圧を使用して、内
部電源電圧ＶＰＣを生成する。この内部電源電圧ＶＰＣ
は、その内部出力端子10から集積回路１の他の部分に与
えられる。ここで、「内部」という語は、集積回路１の
外部からアクセスできる接続ピントハ異なり、外部から
アクセスできないことを意味するものと理解される。
動作について詳細に記載することはない。従来のよう
に、例えば、シェンケル(Schenkell) 型ポンピング回路
を使用する。通常、内部電源回路５は、その内部入力端
子９で外部電源電圧ＶＣＣＬまたはＶＣＣＡを受ける。
その内部電源回路は、この外部電源電圧を使用して、内
部電源電圧ＶＰＣを生成する。この内部電源電圧ＶＰＣ
は、その内部出力端子10から集積回路１の他の部分に与
えられる。ここで、「内部」という語は、集積回路１の
外部からアクセスできる接続ピントハ異なり、外部から
アクセスできないことを意味するものと理解される。
【００１９】制御端子11は、二進数信号オン／オフを受
ける。このオン／オフ信号は、内部電源回路をオン（状
態ＯＮ）にしたり、オフ（状態ＯＦＦ）にしたりするた
めに使用される。このようなオン／オフ信号の存在は、
必須ではない。内部電源回路５が常に作動するシステム
を考えることもできる。しかし、このような制御信号を
使用できることは機能的に有用である。実際、電源電圧
ＶＰＣの代わりに集積回路の外部で生成する電圧を印加
する能力を有することが求められる。この場合、内部電
源回路５と外部電源回路との間の短絡を防止するために
内部電源回路５の内部出力端子10を分離させることが好
ましい。また、より一般的には、集積回路１の消費電力
を制限することが好ましい。従って、使用されていない
この回路の一部の電力消費を遮断することが求められ
る。
ける。このオン／オフ信号は、内部電源回路をオン（状
態ＯＮ）にしたり、オフ（状態ＯＦＦ）にしたりするた
めに使用される。このようなオン／オフ信号の存在は、
必須ではない。内部電源回路５が常に作動するシステム
を考えることもできる。しかし、このような制御信号を
使用できることは機能的に有用である。実際、電源電圧
ＶＰＣの代わりに集積回路の外部で生成する電圧を印加
する能力を有することが求められる。この場合、内部電
源回路５と外部電源回路との間の短絡を防止するために
内部電源回路５の内部出力端子10を分離させることが好
ましい。また、より一般的には、集積回路１の消費電力
を制限することが好ましい。従って、使用されていない
この回路の一部の電力消費を遮断することが求められ
る。
【００２０】以下の説明では、ＧＮＤは０Ｖであり、Ｖ
ＣＣＬは５Ｖであり、ＶＣＣＡは12Ｖであり、ＶＰＣは
７Ｖであると仮定する。ＶＰＣはＶＣＣＬから生成し、
内部入力端子９は、論理電源電圧端子３に接続されると
仮定する。テスト端子６は、テスト電圧を受けたり出力
したりする。このテスト端子６は、集積回路１の接続ピ
ンである。電源電圧ＶＰＣを測定するまたは電圧を内部
電源回路５の内部出力端子10に印加することができるの
は、このテスト端子６に接続することによってである。
ＣＣＬは５Ｖであり、ＶＣＣＡは12Ｖであり、ＶＰＣは
７Ｖであると仮定する。ＶＰＣはＶＣＣＬから生成し、
内部入力端子９は、論理電源電圧端子３に接続されると
仮定する。テスト端子６は、テスト電圧を受けたり出力
したりする。このテスト端子６は、集積回路１の接続ピ
ンである。電源電圧ＶＰＣを測定するまたは電圧を内部
電源回路５の内部出力端子10に印加することができるの
は、このテスト端子６に接続することによってである。
【００２１】テスト制御端子７は、テスト制御パルス信
号／ＴＥＳＴを受けることができる。ここで、『／ＴＥ
ＳＴ』の『／』は、図面での上バーを意味するものとし
て使用している。テスト制御パルス信号／ＴＥＳＴは、
実際ＶＣＣＬ及びＧＮＤに対応する２つの値をとること
ができる。これらの電圧値は論理状態１及び０に対応す
る。／ＴＥＳＴ＝０は電圧値ＧＮＤに対応する。／ＴＥ
ＳＴ＝１は電圧値ＶＣＣＬに対応する。テスト制御信号
／ＴＥＳＴが論理値０の時、内部出力端子10上の電圧を
測定しまたは内部出力端子10上に電圧を印加することが
できる。テスト制御信号／ＴＥＳＴが論理１の時、内部
出力端子10はテスト端子６から分離される。
号／ＴＥＳＴを受けることができる。ここで、『／ＴＥ
ＳＴ』の『／』は、図面での上バーを意味するものとし
て使用している。テスト制御パルス信号／ＴＥＳＴは、
実際ＶＣＣＬ及びＧＮＤに対応する２つの値をとること
ができる。これらの電圧値は論理状態１及び０に対応す
る。／ＴＥＳＴ＝０は電圧値ＧＮＤに対応する。／ＴＥ
ＳＴ＝１は電圧値ＶＣＣＬに対応する。テスト制御信号
／ＴＥＳＴが論理値０の時、内部出力端子10上の電圧を
測定しまたは内部出力端子10上に電圧を印加することが
できる。テスト制御信号／ＴＥＳＴが論理１の時、内部
出力端子10はテスト端子６から分離される。
【００２２】実際、テスト制御端子７は集積回路１の接
続ピンかまたは内部端子である。そのテスト制御端子が
接続ピンである時、必要ならば、カスタマーバージョン
では別の目的で使用できる。内部端子である時、テスト
制御信号／ＴＥＳＴは、集積回路１の内部で生成され
る。信号／ＴＥＳＴは集積回路に与えられたコードシー
ケンスから生成されるので、普通、好ましいのは第２番
目の方法である。
続ピンかまたは内部端子である。そのテスト制御端子が
接続ピンである時、必要ならば、カスタマーバージョン
では別の目的で使用できる。内部端子である時、テスト
制御信号／ＴＥＳＴは、集積回路１の内部で生成され
る。信号／ＴＥＳＴは集積回路に与えられたコードシー
ケンスから生成されるので、普通、好ましいのは第２番
目の方法である。
【００２３】アナログ電圧出力回路８は、内部出力端子
10と、テスト端子６と、テスト制御端子７と、基準端子
２及び３とに各々接続される。このアナログ電圧出力回
路８は、内部出力端子10とテスト端子６との間に直列接
続された絶縁ゲートトランジスタ12及び13を有する。ア
ナログ電圧出力回路８は更に、スイッチング回路14及び
15を有する。
10と、テスト端子６と、テスト制御端子７と、基準端子
２及び３とに各々接続される。このアナログ電圧出力回
路８は、内部出力端子10とテスト端子６との間に直列接
続された絶縁ゲートトランジスタ12及び13を有する。ア
ナログ電圧出力回路８は更に、スイッチング回路14及び
15を有する。
【００２４】第１のスイッチング回路14は、第１の絶縁
ゲートトランジスタ12の制御ゲートをテスト制御信号／
ＴＥＳＴが１の時、テスト端子６に、テスト制御信号／
ＴＥＳＴが０の時、基準端子２に、接続する。標準的な
方法で製造されたこの第１のスイッチング回路14は、２
つの入力と、その２つの入力のどちらかに接続された１
つの出力と、１つの制御端子とを備える。
ゲートトランジスタ12の制御ゲートをテスト制御信号／
ＴＥＳＴが１の時、テスト端子６に、テスト制御信号／
ＴＥＳＴが０の時、基準端子２に、接続する。標準的な
方法で製造されたこの第１のスイッチング回路14は、２
つの入力と、その２つの入力のどちらかに接続された１
つの出力と、１つの制御端子とを備える。
【００２５】各々Ｐ形及びＮ形トランジスタである２つ
のトランジスタ16及び17は、テスト端子６と基準端子２
のとの間に直列接続されている。テスト端子６と基準端
子２は、スイッチング回路14の入力である。Ｐ形トラン
ジスタ16のソースは、テスト端子６に接続される。Ｎ形
トランジスタ17のソースは、基準端子２に接続される。
これらの２つのトランジスタ16及び17のドレインは、互
いに接続されており、スイッチング回路14の出力を構成
しており、そのスイッチング回路14はそれ自体第１の絶
縁ゲートトランジスタ12の制御ゲートに接続されてい
る。
のトランジスタ16及び17は、テスト端子６と基準端子２
のとの間に直列接続されている。テスト端子６と基準端
子２は、スイッチング回路14の入力である。Ｐ形トラン
ジスタ16のソースは、テスト端子６に接続される。Ｎ形
トランジスタ17のソースは、基準端子２に接続される。
これらの２つのトランジスタ16及び17のドレインは、互
いに接続されており、スイッチング回路14の出力を構成
しており、そのスイッチング回路14はそれ自体第１の絶
縁ゲートトランジスタ12の制御ゲートに接続されてい
る。
【００２６】第１のスイッチング回路14は更に、各々Ｐ
形及びＮ形である他の２つのトランジスタ18及び19を有
し、それらのトランジスタ18及び19のソースは、第１の
トランジスタ16及び17のソースと同様に接続され、それ
らのトランジスタ18及び19のドレインは、トランジスタ
16及び17と同様に、互いに接続されている。第１のＰ形
トランジスタ16の制御ゲートは、第２のＰ形トランジス
タ18のドレインに接続されている。同様に、第２のＰ形
トランジスタ18の制御ゲートは、第１のＰ形トランジス
タ16のドレインに接続されている。
形及びＮ形である他の２つのトランジスタ18及び19を有
し、それらのトランジスタ18及び19のソースは、第１の
トランジスタ16及び17のソースと同様に接続され、それ
らのトランジスタ18及び19のドレインは、トランジスタ
16及び17と同様に、互いに接続されている。第１のＰ形
トランジスタ16の制御ゲートは、第２のＰ形トランジス
タ18のドレインに接続されている。同様に、第２のＰ形
トランジスタ18の制御ゲートは、第１のＰ形トランジス
タ16のドレインに接続されている。
【００２７】第２のＮ形トランジスタ19の制御ゲート
は、テスト制御端子７に接続されている。第１のＮ形ト
ランジスタ17の制御ゲートは、また、従来のように論理
電圧端子３と基準端子２との間に直列接続された２つの
互いに反対の形のトランジスタ20及び21を有するインバ
ータの出力に同様に接続されている。トランジスタ20及
び21の制御ゲートは、テスト制御端子７に接続されてい
る。従って、スイッチング回路14の制御は、テスト制御
信号／ＴＥＳＴによる。
は、テスト制御端子７に接続されている。第１のＮ形ト
ランジスタ17の制御ゲートは、また、従来のように論理
電圧端子３と基準端子２との間に直列接続された２つの
互いに反対の形のトランジスタ20及び21を有するインバ
ータの出力に同様に接続されている。トランジスタ20及
び21の制御ゲートは、テスト制御端子７に接続されてい
る。従って、スイッチング回路14の制御は、テスト制御
信号／ＴＥＳＴによる。
【００２８】第２のスイッチング回路15は、第２の絶縁
ゲートトランジスタ13の制御ゲートをテスト制御信号／
ＴＥＳＴが１の時内部出力端子10に、テスト制御信号／
ＴＥＳＴが０の時基準端子２に、接続する。この第２の
スイッチング回路15は、１つの相違点を除いて第１のス
イッチング回路14の形成と等価な方法で形成されてい
る。実際、この回路の入力は、内部端子10及び基準端子
２であって、テスト端子６及び基準端子２ではない。
ゲートトランジスタ13の制御ゲートをテスト制御信号／
ＴＥＳＴが１の時内部出力端子10に、テスト制御信号／
ＴＥＳＴが０の時基準端子２に、接続する。この第２の
スイッチング回路15は、１つの相違点を除いて第１のス
イッチング回路14の形成と等価な方法で形成されてい
る。実際、この回路の入力は、内部端子10及び基準端子
２であって、テスト端子６及び基準端子２ではない。
【００２９】第１の絶縁ゲートトランジスタ12は、その
ソース及び基板がテスト端子６に接続されたＰ形トラン
ジスタである。第２の絶縁ゲートトランジスタ13は、そ
のソース及び基板が内部出力端子10に接続され、ドレイ
ンが第１の絶縁ゲートトランジスタ12のドレインに接続
されたＰ形トランジスタである。
ソース及び基板がテスト端子６に接続されたＰ形トラン
ジスタである。第２の絶縁ゲートトランジスタ13は、そ
のソース及び基板が内部出力端子10に接続され、ドレイ
ンが第１の絶縁ゲートトランジスタ12のドレインに接続
されたＰ形トランジスタである。
【００３０】測定の精度のためにはＰ形トランジスタが
好ましい。実際、上記のように接続されたＮ形トランジ
スタは、トランジスタにつき２Ｖにまでなることがある
電圧降下（閾値効果及び基板効果）を生じる。従って、
測定した電圧値は、内部出力電圧10に実際に現れる電圧
とはかなり異なったものとなる例えば、７Ｖではなく、
４Ｖが測定される。これらの損失を最小にするために、
これらのトランジスタの制御ゲートに、より高い電源電
圧、例えば、ＶＣＣＡ（12Ｖ）を与える電源電子への接
続を考えることができる。これは設計を複雑にし、従っ
て、望ましくない。その上、なお電圧ＶＰＣをその電源
電圧ＶＣＣＡを越えないことを確実にしなければならな
い。
好ましい。実際、上記のように接続されたＮ形トランジ
スタは、トランジスタにつき２Ｖにまでなることがある
電圧降下（閾値効果及び基板効果）を生じる。従って、
測定した電圧値は、内部出力電圧10に実際に現れる電圧
とはかなり異なったものとなる例えば、７Ｖではなく、
４Ｖが測定される。これらの損失を最小にするために、
これらのトランジスタの制御ゲートに、より高い電源電
圧、例えば、ＶＣＣＡ（12Ｖ）を与える電源電子への接
続を考えることができる。これは設計を複雑にし、従っ
て、望ましくない。その上、なお電圧ＶＰＣをその電源
電圧ＶＣＣＡを越えないことを確実にしなければならな
い。
【００３１】テスト制御信号／ＴＥＳＴが１の時、テス
ト回路８は内部出力端子10及びテスト端子６を遮断す
る。実際、その時、絶縁ゲートトランジスタ12及び13の
制御ゲートをそれらのソースに接続する。従って、それ
らのトランジスタは、端子10及び６に存在する電圧には
無関係に、オフになる。テスト制御信号／ＴＥＳＴが０
の時、アナログ電圧回路８は内部出力端子10及びテスト
端子６を接続する。実際、絶縁ゲートトランジスタ12及
び13の制御ゲートは基準端子２に接続される。
ト回路８は内部出力端子10及びテスト端子６を遮断す
る。実際、その時、絶縁ゲートトランジスタ12及び13の
制御ゲートをそれらのソースに接続する。従って、それ
らのトランジスタは、端子10及び６に存在する電圧には
無関係に、オフになる。テスト制御信号／ＴＥＳＴが０
の時、アナログ電圧回路８は内部出力端子10及びテスト
端子６を接続する。実際、絶縁ゲートトランジスタ12及
び13の制御ゲートは基準端子２に接続される。
【００３２】この場合、内部電源回路５をその内部出力
回路10から絶縁することが可能であり、困難はない。実
際、第２の絶縁ゲートトランジスタ13をオフにするかオ
ンにするかは、内部電源電圧値ＶＰＣとは無関係であ
る。オフにする場合、このトランジスタの制御ゲートと
ソースを接続する。オンにする場合、ＶＣＣＬが実際に
正ならば、このトランジスタの制御ゲートは基準端子２
に接続される。電圧がテスト端子６に印加することが必
要ならば、従って、内部電源回路５及び内部出力端子10
を絶縁することが可能である。
回路10から絶縁することが可能であり、困難はない。実
際、第２の絶縁ゲートトランジスタ13をオフにするかオ
ンにするかは、内部電源電圧値ＶＰＣとは無関係であ
る。オフにする場合、このトランジスタの制御ゲートと
ソースを接続する。オンにする場合、ＶＣＣＬが実際に
正ならば、このトランジスタの制御ゲートは基準端子２
に接続される。電圧がテスト端子６に印加することが必
要ならば、従って、内部電源回路５及び内部出力端子10
を絶縁することが可能である。
【００３３】好ましくは、絶縁ゲートトランジスタ12及
び13のドレインは、Ｎ形トランジスタ22のドレインに接
続されており、そのＮ形トランジスタのソースは基準端
子２に接続され、制御ゲートは第２の絶縁ゲートトラン
ジスタ13の制御ゲートに接続されている。その時、内部
出力端子10とテスト端子６との間は正常な動作中完全に
絶縁される。実際、絶縁ゲートトランジスタ12及び13の
基板は、最終的にこれらのトランジスタのソース及びド
レインの電位より大きいまたは等しい電位にされる。従
って、絶縁ゲートトランジスタ12及び13のドレインのフ
ローティング電圧による漏れが生じることを防止する。
び13のドレインは、Ｎ形トランジスタ22のドレインに接
続されており、そのＮ形トランジスタのソースは基準端
子２に接続され、制御ゲートは第２の絶縁ゲートトラン
ジスタ13の制御ゲートに接続されている。その時、内部
出力端子10とテスト端子６との間は正常な動作中完全に
絶縁される。実際、絶縁ゲートトランジスタ12及び13の
基板は、最終的にこれらのトランジスタのソース及びド
レインの電位より大きいまたは等しい電位にされる。従
って、絶縁ゲートトランジスタ12及び13のドレインのフ
ローティング電圧による漏れが生じることを防止する。
【００３４】マイクロメートルで表示した制御ゲートの
幅とそのゲートの長さの比に関して、例えば次の値を示
すことができる： 第１の絶縁ゲートトランジスタ12について30／６ 第２の絶縁ゲートトランジスタ13について15／３
幅とそのゲートの長さの比に関して、例えば次の値を示
すことができる： 第１の絶縁ゲートトランジスタ12について30／６ 第２の絶縁ゲートトランジスタ13について15／３
【００３５】以上、本発明の好ましい実施例を説明し
た。この実施例は、本発明を何ら限定するものではな
い。特に、アナログ電圧出力回路を２倍にして、テスト
制御信号数もまた２倍にされた異なる内部電源回路をテ
ストすることができる。これらの回路を１つの同じテス
ト端子に接続することに全く困難がない。実際、同時に
１つ以上のテスト制御信号を０にしないように注意する
と、これらの回路は互いに絶縁されることが確かであ
る。
た。この実施例は、本発明を何ら限定するものではな
い。特に、アナログ電圧出力回路を２倍にして、テスト
制御信号数もまた２倍にされた異なる内部電源回路をテ
ストすることができる。これらの回路を１つの同じテス
ト端子に接続することに全く困難がない。実際、同時に
１つ以上のテスト制御信号を０にしないように注意する
と、これらの回路は互いに絶縁されることが確かであ
る。
【図１】 本発明によるアナログ電圧出力回路を備える
集積回路の１実施例を図示したものである。
集積回路の１実施例を図示したものである。
１ 集積回路 ２、３、４ 基準端子 ５ 内部電源回路 ６ テスト端子 ７ テスト制御端子 ８ アナログ電圧出力回路 ９ 内部入力端子 10 内部出力端子 11 制御端子 12、13 絶縁ゲートトランジスタ 14、15 スイッチング回路 16、17、18、19 トランジスタ
Claims (7)
- 【請求項１】 １つまたは複数の基準電圧及び１つまた
は複数の電源電圧を各々与えるための基準端子と、 電源電圧を受けるための少なくとも１つの内部入力端子
と、内部電源電圧を出力するための少なくとも１つの内
部出力端子と、オン／オフパルス信号を受けるための少
なくとも１つの制御端子を備える１つまたは複数の内部
電源回路と、 テスト電圧を受けるまたは与えることができるテスト端
子及びテスト制御パルス信号を受けることができるテス
ト制御端子と、 上記内部出力端子、上記テスト端子、上記テスト制御端
子、１つまたは複数の上記基準端子に各々接続され、上
記内部出力端子と上記テスト端子との間に直列接続され
た絶縁ゲートトランジスタ及び１つまたは複数のスイッ
チング回路を備えるアナログ電圧出力回路とを備える集
積回路であって、第１のスイッチング回路が、第１の絶
縁ゲートトランジスタの制御ゲートを、 上記テスト制御信号がその第１の状態にある時は、テス
ト端子に、 上記テスト制御信号がその第２の状態にある時は、基準
端子に接続することを特徴とする集積回路。 - 【請求項２】 第２のスイッチング回路が、第２の絶縁
ゲートトランジスタの制御ゲートを、 上記テスト制御信号がその第１の状態にある時は、内部
出力端子に、 上記テスト制御信号がその第２の状態にある時は、基準
端子に、接続することを特徴とする請求項１に記載の集
積回路。 - 【請求項３】 上記アナログ電圧出力回路は、上記テス
ト制御信号がその第１の状態にある時、上記内部出力端
子と上記テスト端子とを分離し、上記テスト制御信号が
その第２の状態にある時、該内部出力端子と該テスト端
子とを互いに接続することを特徴とする請求項２に記載
の集積回路。 - 【請求項４】 上記第１の絶縁ゲートトランジスタは、
そのソース及び基板が上記テスト端子に接続されたＰ形
トランジスタであることを特徴とする請求項１に記載の
集積回路。 - 【請求項５】 上記第２の絶縁ゲートトランジスタはＰ
形トランジスタであり、そのソース及び基板は上記内部
出力端子に接続され、そのドレインは上記第１の絶縁ゲ
ートトランジスタのドレインに接続されていることを特
徴とする請求項２に記載の集積回路。 - 【請求項６】 上記絶縁ゲートトランジスタのドレイン
はＮ形トランジスタのドレインに接続されており、その
Ｎ形トランジスタのソースは基準端子に接続されてお
り、その制御ゲートは上記第２の絶縁ゲートトランジス
タの制御ゲートに接続されていることを特徴とする請求
項５に記載の集積回路。 - 【請求項７】 マイクロメートルで表示した制御ゲート
の幅とそのゲートの長さの比が、 上記第１の絶縁ゲートトランジスタ12は、30／６ 上記第２の絶縁ゲートトランジスタ13は、15／３ であることを特徴とする請求項２に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9400952 | 1994-01-28 | ||
| FR9400952A FR2715772B1 (fr) | 1994-01-28 | 1994-01-28 | Circuit de sortie de tension analogique. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0843496A true JPH0843496A (ja) | 1996-02-16 |
Family
ID=9459511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7033019A Withdrawn JPH0843496A (ja) | 1994-01-28 | 1995-01-30 | アナログ電圧出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5705934A (ja) |
| EP (1) | EP0666481B1 (ja) |
| JP (1) | JPH0843496A (ja) |
| DE (1) | DE69500100T2 (ja) |
| FR (1) | FR2715772B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313658B1 (en) * | 1998-05-22 | 2001-11-06 | Micron Technology, Inc. | Device and method for isolating a short-circuited integrated circuit (IC) from other IC's on a semiconductor wafer |
| JP3594221B2 (ja) * | 1999-01-26 | 2004-11-24 | シャープ株式会社 | 半導体集積回路装置のテスト回路 |
| JP4109161B2 (ja) * | 2003-07-24 | 2008-07-02 | 株式会社東芝 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455857A (en) * | 1987-08-26 | 1989-03-02 | Nec Corp | Semiconductor integrated device |
| US5498972A (en) * | 1990-08-15 | 1996-03-12 | Telefonaktiebolaget Lm Ericsson | Device for monitoring the supply voltage on integrated circuits |
| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| US5212442A (en) * | 1992-03-20 | 1993-05-18 | Micron Technology, Inc. | Forced substrate test mode for packaged integrated circuits |
| US5349590A (en) * | 1992-04-10 | 1994-09-20 | Premier Laser Systems, Inc. | Medical laser apparatus for delivering high power infrared light |
| JP3072880B2 (ja) * | 1994-06-02 | 2000-08-07 | 株式会社アドバンテスト | Ｉｃ試験用電圧発生回路 |
-
1994
- 1994-01-28 FR FR9400952A patent/FR2715772B1/fr not_active Expired - Fee Related
-
1995
- 1995-01-23 DE DE69500100T patent/DE69500100T2/de not_active Expired - Fee Related
- 1995-01-23 EP EP95470002A patent/EP0666481B1/fr not_active Expired - Lifetime
- 1995-01-27 US US08/379,703 patent/US5705934A/en not_active Expired - Lifetime
- 1995-01-30 JP JP7033019A patent/JPH0843496A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0666481A1 (fr) | 1995-08-09 |
| FR2715772A1 (fr) | 1995-08-04 |
| US5705934A (en) | 1998-01-06 |
| DE69500100T2 (de) | 1997-05-07 |
| DE69500100D1 (de) | 1997-01-16 |
| EP0666481B1 (fr) | 1996-12-04 |
| FR2715772B1 (fr) | 1996-07-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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